KR101279222B1 - 고전압 반도체 소자 - Google Patents

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Abstract

본 발명의 일 실시예는 고전압 반도체 소자에 관한 것이다.
이를 위해 본 발명의 일 실시예는, 상부 표면 및 하부 표면을 갖는 반도체 영역 내에서 제2 도전형의 경계층의 수직중심축을 중심으로 구별되는 액티브영역과 상기 액티브영역을 둘러싸는 터미네이션영역을 갖는 고전압 반도체 소자에 있어서, 상기 액티브영역 및 상기 터미네이션영역은 각각 상기 경계층의 양측에서 교대로 배치되는 제1 도전형의 불순물층 및 제2 도전형의 불순물층을 포함하고, 상기 터미네이션영역에서의 제2 도전형의 불순물층은 제1 컬럼층 및 제2 컬럼층을 포함하며, 상기 제1 컬럼층의 폭이 상기 제2 컬럼층의 폭보다 크고, 상기 제1 컬럼층에는 제1 도전형의 불순물영역이 아이솔레이션 되어 있는 고전압 반도체 소자를 개시한다.

Description

고전압 반도체 소자{HIGH VOLTAGE SEMICONDUCTOR DEVICE}
본 발명은 고전압 반도체 소자에 관한 것이다.
일반적으로 수직형 반도체장치는 전극들이 상호 대향하는 두 평면위에 배치된 구조를 갖는다. 이 수직형 반도체장치가 온되면, 드리프트 전류는 반도체칩의 두께방향, 즉 수직방향을 따라 흐른다. 수직형 반도체장치가 오프되면, 역바이어스 전압의 인가에 의해 만들어지는 디플리션 영역들이 수직방향으로 확대된다. 수직형 반도체장치가 높은 브레이크다운전압을 갖도록 하기 위해서는, 상호 대향하는 전극들 사이의 드리프트층의 재질로서 비저항이 높은 물질을 사용하고, 또한 드리프트층의 두께를 증가시키면 된다. 그러나 이 경우 소자의 온저항도 또한 증대된다는 문제가 발생한다. 소자의 온저항이 증대되면 전도손실(conduction loss)이 증가하고 스위칭 속도가 저하되는 등 소자의 동작특성에 나쁜 영향을 끼친다. 일반적으로 소자의 온저항은 소자의 브레이크다운전압의 2.5승에 비례하여 급격하게 증대된다는 것은 잘 알려져 있는 사실이다(B.Jayant Baliga, Power Semiconductor Devices, 1996, PWS Publishing Company, p373).
이와 같은 문제를 해결하기 위하여 최근 새로운 정션구조를 갖는 반도체장치가 제안된 바 있다. 이 제안된 반도체장치는, 상호 교대로 배치된 고농도의 n영역과 p영역으로 이루어진 교대 도전형의 드리프트층(alternating conductivity type drift layer)을 포함하는 구조를 갖는다. 이 교대 도전형의 드리프트층은, 소자의 온상태에서 전류통로를 제공하고 소자의 오프상태에서는 브레이크다운전압에 견딜수 있도록 공핍된다. 이하에서는 상기 교대 도전형의 드리프트층을 갖는 반도체 장치를 "슈퍼정션 반도체장치(superjunction semiconductor device)"라 언급하기로 한다.
슈퍼정션 반도체장치의 경우, 소자의 브레이크다운전압은 드리프트층의 두께와 임계전계의 곱으로 표현될 수 있다. 특히 상호 교대로 배치된 고농도의 n영역과 p영역에서의 전하량(charge quantity)이 균형을 이루는 경우에는 브레이크다운전압이 드리프트층의 비저항과 무관하게 결정된다. 이와 같은 이유로 인하여, 드리프트층의 비저항을 감소시킨다 하더라도 이로 인한 브레이크다운전압 감소는 발생하지 않으며, 따라서 높은 브레이크다운전압과 낮은 온저항을 동시에 얻을수 있게 된다.
그러나 이와 같은 장점에도 불구하고, 슈퍼정션 반도체장치는 액티브영역을 둘러싸고 있는 터미네이션 영역을 안정적으로 구현하기 어려운 단점을 갖는다. 그 이유로는, 드리프트층의 비저항이 낮다는 것은 드리프트층에서의 불순물농도가 높다는 것을 의미하는데, 이로 인하여 터미네이션 영역의 가장자리로의 전계이동이 용이하게 일어나지 않기 때문이다. 이와 같이 터미네이션 영역의 가장자리로의 전계이동이 용이하게 일어나지 않을 경우, 소자의 수평방향으로의 전계분포가 불균일해져서 소자의 안정성이 저하된다.
본 발명의 일 실시예는 전하량 불균형에 민감하지 않은 컬럼층을 터미네이션 영역에 형성하여 기존의 슈퍼정션 반도체장치보다 넓은 프로세스 윈도우를 확보할 수 있는 고전압 반도체 소자를 제공하는 것을 목적으로 한다.
본 발명의 일 실시예에 의한 고전압 반도체 소자는, 상부 표면 및 하부 표면을 갖는 반도체 영역 내에서 제2 도전형의 경계층의 수직중심축을 중심으로 구별되는 액티브영역과 상기 액티브영역을 둘러싸는 터미네이션영역을 갖는 고전압 반도체 소자에 있어서, 상기 액티브영역 및 상기 터미네이션영역은 각각 상기 경계층의 양측에서 교대로 배치되는 제1 도전형의 불순물층 및 제2 도전형의 불순물층을 포함하고, 상기 터미네이션영역에서의 제2 도전형의 불순물층은 제1 컬럼층 및 제2 컬럼층을 포함하며, 상기 제1 컬럼층의 폭이 상기 제2 컬럼층의 폭보다 크고, 상기 제1 컬럼층에는 제1 도전형의 불순물영역이 아이솔레이션 되어 있는 것을 특징으로 한다.
상기 액티브영역 및 상기 터미네이션영역은 각각 상기 경계층의 양측에서 교대로 배치되는 제1 도전형의 불순물층 및 제2 도전형의 불순물층의 하부 표면에 순차적으로 형성된 제1 도전형의 제1 반도체층 및 제1 주전극을 더 포함한다.
상기 고전압 반도체 소자는 상기 터미네이션영역에 배치되는 제1 도전형의 불순물층 및 제2 도전형의 불순물층의 상부 표면에 접합하도록 형성된 게이트 절연막을 더 포함한다.
상기 터미네이션영역에서의 상기 제1 컬럼층은 상기 게이트 절연막과 상기 제1 도전형의 불순물층 및 제2 도전형의 불순물층 사이의 경계면에 평행한 수평방향으로 교대로 배열되어 있다.
상기 터미네이션영역에서의 상기 제2 컬럼층은 상기 제1 반도체층과 상기 제1 도전형의 불순물층 및 제2 도전형의 불순물층 사이의 경계면에 평행한 수평방향으로 교대로 배열되어 있다.
상기 터미네이션영역에서의 상기 제1 컬럼층과 이와 인접하는 제1 컬럼층의 간격은 상기 제2 컬럼층과 이와 인접하는 제2 컬럼층의 간격보다 크다.
상기 제1 도전형은 n형이고, 상기 제2 도전형은 p형일 수 있다.
또한, 본 발명의 다른 실시예에 따른 고전압 반도체 소자는 상부 표면 및 하부 표면을 갖는 반도체 영역 내에서 제2 도전형의 경계층의 수직중심축을 중심으로 구별되는 액티브영역과 상기 액티브영역을 둘러싸는 터미네이션영역을 갖는 고전압 반도체 소자에 있어서, 상기 액티브영역 및 상기 터미네이션영역은 각각 상기 경계층의 양측에서 교대로 배치되는 제1 도전형의 불순물층 및 제2 도전형의 불순물층을 포함하고, 상기 액티브영역 및 터미네이션영역에서의 제2 도전형의 불순물층은 제1 컬럼층 및 제2 컬럼층을 포함하며, 상기 제1 컬럼층의 폭이 상기 제2 컬럼층의 폭보다 크고, 상기 제1 컬럼층에는 제1 도전형의 불순물영역이 아이솔레이션 되어 있는 것을 특징으로 한다.
상기 액티브영역 및 상기 터미네이션영역은 각각 상기 경계층의 양측에서 교대로 배치되는 제1 도전형의 불순물층 및 제2 도전형의 불순물층의 하부 표면에 순차적으로 형성된 제1 도전형의 제1 반도체층 및 제1 주전극을 더 포함한다.
상기 액티브영역은 상기 제1 도전형의 불순물층 및 제2 도전형의 불순물층의 상부 표면에 선택적으로 형성된 제2 도전형의 제2 반도체층; 상기 제2 반도체층 표면에 선택적으로 형성된 제3 반도체층; 상기 제2 반도체층 및 제3 반도체층의 표면에 접합하도록 형성된 제2 주전극; 및 상기 제1 도전형의 불순물층, 제2 반도체층 및 제3 반도체층의 표면에 게이트 절연막을 매개로 하여 형성된 제어전극을 더 포함한다.
상기 액티브영역에서의 상기 제1 컬럼층은 상기 제1 도전형의 불순물층 및 제2 도전형의 불순물층과 상기 제2 반도체층 사이의 경계면에 평행한 수평방향으로 교대로 배열되어 있다.
상기 액티브영역에서의 상기 제2 컬럼층은 상기 제1 반도체층과 상기 제1 도전형의 불순물층 및 제2 도전형의 불순물층 사이의 경계면에 평행한 수평방향으로 교대로 배열되어 있다.
상기 액티브영역에서의 상기 제1 컬럼층과 이와 인접하는 제1 컬럼층의 간격은 상기 제2 컬럼층과 이와 인접하는 제2 컬럼층의 간격보다 크다.
상기 고전압 반도체 소자는 상기 터미네이션영역에 배치되는 제1 도전형의 불순물층 및 제2 도전형의 불순물층의 상부 표면에 접합하도록 형성된 게이트 절연막을 더 포함한다.
상기 터미네이션영역에서의 상기 제1 컬럼층은 상기 게이트 절연막과 상기 제1 도전형의 불순물층 및 제2 도전형의 불순물층 사이의 경계면에 평행한 수평방향으로 교대로 배열되어 있다.
상기 터미네이션영역에서의 상기 제2 컬럼층은 상기 제1 반도체층과 상기 제1 도전형의 불순물층 및 제2 도전형의 불순물층 사이의 경계면에 평행한 수평방향으로 교대로 배열되어 있다.
상기 터미네이션영역에서의 상기 제1 컬럼층과 이와 인접하는 제1 컬럼층의 간격은 상기 제2 컬럼층과 이와 인접하는 제2 컬럼층의 간격보다 크다.
상기 제1 도전형은 n형이고, 상기 제2 도전형은 p형일 수 있다.
또한, 본 발명의 또 다른 실시예에 따른 고전압 반도체 소자는, 상부 표면 및 하부 표면을 갖는 반도체 영역 내에서 제2 도전형의 경계불순물층의 수직중심축을 중심으로 구별되는 액티브영역과 상기 액티브영역을 둘러싸는 터미네이션영역을 갖는 고전압 반도체 소자에 있어서, 상기 액티브영역 및 상기 터미네이션영역은 각각 상기 경계불순물층의 양측에서 교대로 배치되는 제1 도전형의 불순물층 및 제2 도전형의 불순물층을 포함하고, 상기 터미네이션영역에서의 제2 도전형의 불순물층은 그 내부의 상부 영역에 제1 도전형의 불순물영역이 아이솔레이션 되어 있는 것을 특징으로 한다.
또한, 본 발명의 또 다른 실시예에 따른 고전압 반도체 소자는, 상부 표면 및 하부 표면을 갖는 반도체 영역 내에서 제2 도전형의 경계불순물층의 수직중심축을 중심으로 구별되는 액티브영역과 상기 액티브영역을 둘러싸는 터미네이션영역을 갖는 고전압 반도체 소자에 있어서, 상기 액티브영역 및 상기 터미네이션영역은 각각 상기 경계불순물층의 양측에서 교대로 배치되는 제1 도전형의 불순물층 및 제2 도전형의 불순물층을 포함하고, 상기 액티브영역 및 터미네이션영역에서의 제2 도전형의 불순물층은 그 내부의 상부 영역에 제1 도전형의 불순물영역이 아이솔레이션 되어 있는 것을 특징으로 한다.
본 발명에 따른 고전압 반도체 소자에 의하면, 터미네이션 영역의 n타입 에피텍셜층에 하부영역의 폭이 상부영역의 폭보다 좁고, 또한 상부영역 내부에 N형 영역을 아이솔레이션 시킨 P형 컬럼층을 형성함으로써, P형 컬럼층의 N형 영역에 의한 전하량 밸런스 효과를 통하여 기존의 슈퍼정션 반도체장치보다 넓은 프로세스 윈도우를 확보할 수 있게 된다.
도 1은 본 발명의 일 실시예에 따른 고전압 반도체 소자를 나타내는 단면도이다.
도 2는 도 1의 고전압 반도체 소자의 A영역을 나타내는 단면도이다.
도 3은 도 1의 고전압 반도체 소자의 B영역을 나타내는 단면도이다.
도 4a 내지 4e는 도 1의 고전압 반도체 소자에서 상부 폭과 하부 폭이 다른 컬럼층을 형성하는 공정을 나타내는 단면도이다.
도 5a 내지 5e는 도 1의 고전압 반도체 소자에서 P형 컬럼층의 상부 영역에 N형 영역을 아이솔레이션하는 공정의 일 예를 나타내는 단면도이다.
도 6a 내지 6f는 도 1의 고전압 반도체 소자에서 P형 컬럼층의 제1 컬럼층에 N형 영역을 아이솔레이션하는 공정의 다른 예를 간략하게 나타내는 단면도이다.
도 7은 도 2 및 도 3의 고전압 반도체 소자의 브레이크다운 전압과 전하량 임밸런스와의 관계를 나타내는 그래프이다.
도 8은 도 2 및 도 3의 고전압 반도체 소자의 Rsp와 전하량 임밸런스와의 관계를 나타내는 그래프이다.
도 9는 도 1의 고전압 반도체 소자의 A영역에 대한 다른 실시예를 나타내는 단면도이다.
도 10은 도 1의 고전압 반도체 소자의 B영역에 대한 다른 실시예를 나타내는 단면도이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.
한편, 본 발명에서는 제1 도전형과 제2 도전형의 불순물층이 교대로 형성된 초접합 구조를 가지는 슈퍼정션 반도체장치(superjunction semiconductor device)를 고전압 반도체 소자라 명명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 고전압 반도체 소자를 나타내는 단면도이고, 도 2는 도 1의 고전압 반도체 소자의 A영역을 나타내는 단면도이며, 도 3은 도 1의 고전압 반도체 소자의 B영역을 나타내는 단면도이고, 도 7은 도 2 및 도 3의 고전압 반도체 소자의 브레이크다운 전압과 전하량 임밸런스와의 관계를 나타내는 그래프이고, 도 8은 도 2 및 도 3의 고전압 반도체 소자의 Rsp와 전하량 임밸런스와의 관계를 나타내는 그래프이다.
도 1 내지 도 3을 참조하면, 본 실시예에 따른 고전압 반도체 소자(100)는, 제1 도전형의 반도체층(110), 제1 도전형의 불순물층(120), 제2 도전형의 불순물층(130), 제2 반도체층(231), 제3 반도체층(232), 제1 주전극(150), 제2 주전극(250), 게이트 절연막(241), 제어전극(240)을 포함한다.
또한, 상기 고전압 반도체 소자(100)는 제2 도전형의 경계층(130d)의 수직중심축을 중심으로 구별되는 액티브영역(I 영역) 및 터미네이션영역(II 영역)을 포함한다. 도면에 나타나지는 않지만, 터미네이션영역(II 영역)은 액티브영역(I 영역)의 에지영역(I-1 영역) 둘레를 둘러싼다. 일반적으로 에지영역(I-1 영역)은 액티브영역(I)의 최외각영역을 의미한다.
상기 제1 도전형의 반도체층(110)은 액티브 영역(I 영역) 및 터미네이션 영역(II 영역) 전체에 걸쳐서 형성된다. 또한, 상기 제1 도전형의 반도체층(110)은 일례로 인(P)과 같은 n형 불순물이 주입되어 형성된 n+형 반도체 기판일 수 있다.
상기 제1 도전형의 불순물층(120)(이하, N형 에피텍셜층이라 함)은 액티브 영역(I 영역) 및 터미네이션 영역(II 영역) 전체에 걸쳐서 형성되며, 일례로 상기 제1 도전형의 반도체층(110) 상에 일정 두께로 형성된 n형 에피텍셜 층일 수 있다. 상기 N형 에피텍셜층(120)의 두께 및 농도는 고전압 반도체 소자(100)에서 항복 전압(breakdown voltage)과 온 저항(on-resistance)을 결정하는 중요한 인자가 되므로, 설계자의 의도에 따라 적절하게 형성될 수 있다. 상기 N형 에피텍셜층(120) 내부에는 제2 도전형의 불순물층(130)이 제1 도전형의 불순물층(120)과 서로 교대로 배치되도록 형성되어 초접합 구조, 즉 슈퍼정션(superjunction) 구조를 이루게 된다.
상기 제2 도전형의 불순물층(130)(이하, P형 컬럼층이라 함)은 액티브 영역(I 영역) 및 터미네이션 영역(II 영역) 전체에 걸쳐서 복수 개의 P형 컬럼층(130a, 130b, 130c, 130d, 130e, 130f, 130g, 130h)이 소정 간격으로 이격되도록 형성되며, 일례로 제2 도전형의 불순물이 제1 도전형의 불순물층(120)의 상면으로부터 제1 도전형의 반도체층(110)을 향하는 방향을 따라 트렌치를 형성한 후, 트렌치 내부로의 이온 주입 및 확산을 통하여 형성된다(도 4a 내지 6f 참조). 한편, 도 1에서는 상기 P형 컬럼층(130)의 바닥 부위가 N형 에피텍셜층(120)에 의하여 제1 도전형의 반도체층(110)과 이격된 것으로 도시되어 있으나, 이에 한정되는 것은 아니고, 경우에 따라서는 N형 에피텍셜층(120)없이 P형 컬럼층(130)의 바닥이 제1 도전형의 반도체층(110)의 상부에 직접 컨택될 수 있다.
보다 구체적으로 설명하자면, 상기 P형 컬럼층(130)은 N형 에피텍셜층(120)에 붕소와 같은 p형 불순물로 도핑되어 있는 컬럼으로서, 이러한 N형 에피텍셜층(120)과 P형 컬럼층(130)이 서로 교번되어 초접합구조를 형성하게 된다. 이러한 P형 컬럼층(130)은 제1 컬럼층(131)과 제2 컬럼층(132)을 포함한다. 상기 제1 컬럼층(131)은 액티브영역(I 영역)에서 P형 컬럼층(130)과 제2 반도체층(231) 사이의 경계면에 대하여 평행한 수평방향으로 교대로 배열되도록 형성된다. 또한, 상기 제1 컬럼층(131)은 터미네이션영역(II 영역)에서 P형 컬럼층(130)과 게이트 절연막(140) 사이의 경계면에 대하여 평행한 수평방향으로 교대로 배열되도록 형성된다. 여기서, 상기 제1 컬럼층(131)은 W1의 폭을 가지도록 형성되어 제2 컬럼층(132)의 폭보다 크게 형성된다. 또한, 상기 제2 컬럼층(132)은 P형 컬럼층(130)과 제1 도전형의 반도체층(110) 사이의 경계면에 평행한 수평방향으로 교대로 배열되도록 형성된다. 여기서, 상기 제2 컬럼층(132)은 W2의 폭을 가지도록 형성되어 제1 컬럼층(131)의 폭보다 작게 형성된다. 따라서, 상기 P형 컬럼층(130)은 제1 컬럼층(131)의 폭(W1)이 제2 컬럼층(132)의 폭(W2)보다 크게 형성된다. 달리 말하면, 상기 제1 컬럼층(131)과 이와 인접하는 제1 컬럼층(131)의 간격은 제2 컬럼층(132)과 이와 인접하는 제2 컬럼층(132)의 간격보다 작게 형성된다. 따라서, 본 고전압 반도체 소자(100)는 액티브영역(I 영역)의 P형 컬럼층(130)에서 제1 컬럼층(즉, P형 컬럼층에서 상부 영역)(131)의 폭(W1)보다 좁은 폭(W2)을 가지는 제2 컬럼층(즉, P형 컬럼층에서 하부 영역)(132)을 형성하여 고전압 반도체 소자(100)의 온 상태에서 제1 주전극(150)인 드레인 전극(D)과 제2 주전극(250)인 소오스 전극(S) 사이의 전위차에 의하여 발생되는 공핍층의 확장과 이로 인한 고전압 반도체 소자(100)의 턴온시 흐르는 전류의 통로가 좁아짐을 막아주게 된다. 결과적으로, 도 8에 도시된 바와 같이, 고전압 반도체 소자(100)가 턴온시 허용전류를 크게 하고 온저항(이하, Ron저항이라 함)을 감소시킬 수 있게 된다. 도 8에 도시된 Rsp(Specific Resistivity)는 Ron저항에 정비례하는 값(즉, A·Ron)에 해당되고, 본 고전압 반도체 소자(100)는 대략 650mΩ·cm2 의 RSP를 가지게 됨으로써, 기존의 고전압 반도체 소자가 가지는 대략 690mΩ·cm2 의 RSP보다 낮은 값을 가지게 됨을 알 수 있다.
또한, 상기 제1 컬럼층(131)의 내부에는 제1 도전형의 불순물영역(135)(이하, N형 영역이라 함)이 아이솔레이션(isolation)되어 있다. 즉, 상기 P형 컬럼층(130)의 상부 영역인 제1 컬럼층(131)의 내부에 n형 불순물로 도핑된 N형 영역(135)이 아이솔레이션 되어 있다. 이를 통하여, 상기 P형 컬럼층(130)의 제1 컬럼층(131) 주변영역에서의 전하불균형을 보상시켜주게 된다. 보다 구체적으로 설명하자면, 고전압 반도체 소자(100)는 그 브레이크다운 전압(Breakdown Voltage)의 특성으로 인하여 P형 컬럼층(130)과 N형 에피텍셜층(120) 사이의 전하량 밸런스(charge balance)가 0%인 위치에서 브레이크다운 전압의 급격한 변화가 발생된다. 따라서, 본 발명에서는 액티브영역(I 영역)의 P형 컬럼층(130)의 제1 컬럼층(131)의 내부에 N형 영역(135)을 삽입하여 브레이크다운 전압의 급격한 변화를 완화시키게 된다. 즉, 도 7에 도시된 바와 같이, 기존의 고전압 반도체 소자(이전기술이라 표시함.)의 P형 컬럼층(130)과 N형 에피텍셜층(120) 사이의 전하량 밸런스가 0%인 위치에서 브레이크다운 전압이 급격하게 변화하게 되면, -10% 내지 +10%인 전하량 밸런스의 영역 내에서 필요로 하는 내압이 확보되지 않을 수 있지만, 본 발명에서처럼 P형 컬럼층(130)의 제1 컬럼층(131) 내부에 N형 영역(135)을 삽입하여 제1 컬럼층(131)과 N형 에피텍셜층(120) 사이의 전하량 밸런스가 0%인 위치에서의 브레이크다운 전압의 급격한 변화를 감소시켜줌으로써, 전하량 밸런스의 넓은 영역 내에서 필요로 하는 내압을 확보할 수 있게 된다. 따라서, 본 고전압 반도체 소자(100)는 P형 컬럼층(130)에서 제1 컬럼층(131)의 내부에 N형 영역(135)을 아이솔레이션 되도록 형성하여 P형 컬럼층(130)의 주변에서의 전하량 균형을 만족하게 함으로써, 고전압 반도체 소자(100)의 브레이크다운 전압의 급격한 변화를 감소시키고, 이로 인한 고전압 반도체 소자(100)의 프로세스 윈도우(process window)를 증가시킬 수 있게 된다.
한편, 종래 슈퍼정션 반도체 장치(즉, 고전압 반도체 소자)의 터미네이션영역(II 영역)에는 구조적으로 N형 에피텍셜층에서의 불순물 농도가 높기 때문에, 터미네이션 영역의 가장자리로의 전계이동이 용이하게 일어나지 않게 되고, 이로 인하여 소자의 수평방향으로의 전계분포가 불균일해져서 소자의 안정성이 저하될 수 있다. 또한, 종래 슈퍼정션 반도체 장치의 터미네이션영역(II 영역)과 가장 인접하는 에지영역(I-1 영역)이나 액티브영역(I 영역)과 가장 인접하는 에지영역(II-1 영역)에서는 포텐셜 집중으로 인하여 발생되는 p전하량과 n전하량의 불균형으로 인하여 브레이크다운 전압이 최적의 크기를 가지지 못하는 경우가 발생될 수 있다. 따라서, 본 고전압 반도체 소자(100)는 터미네이션영역(II 영역)의 P형 컬럼층(130)에서 제1 컬럼층(즉, P형 컬럼층에서 상부 영역)(131)의 폭(W1)보다 좁은 폭(W2)을 가지는 제2 컬럼층(즉, P형 컬럼층에서 하부 영역)(132)을 형성하고, 또한 P형 컬럼층(130)의 제1 컬럼층(131)의 내부에 N형 영역(135)을 삽입하여 터미네이션영역(II 영역)에서의 p전하량과 n전하량의 편차를 감소시켜 소자의 안정성을 향상시킬 수 있다.
한편, 본 실시예에서는 상기와 같은 구조를 가지는 P형 컬럼층(130)이 액티브 영역(I 영역) 및 터미네이션 영역(II 영역) 전체에 걸쳐서 형성되는 것을 일 예로 설명하였으나, 이에 한정되는 것은 아니고 P형 컬럼층(130)이 액티브 영역(I 영역) 및 터미네이션 영역(II 영역) 중 어느 하나의 영역에만 형성될 수도 있다.
상기 제2 반도체층(231)은 액티브 영역(I 영역) 내에 형성된다. 즉, 액티브 영역(I 영역) 내에서 N형 에피택셜층(120)과 P형 컬럼층(130)의 표면에 채널형성층으로 기능하는 저농도의 p형 불순물로 도핑된 제2 반도체층(231)이 형성된다.
상기 제3 반도체층(232)은 액티브 영역(I 영역) 내에 형성된다. 즉, 액티브 영역(I 영역) 내에서 제2 반도체층(231)의 상면으로부터 P형 컬럼층(130)을 향하는 방향으로 고농도의 n형 불순물로 도핑된 소정 깊이의 제3 반도체층(232)이 형성된다. 이러한 제3 반도체층(232)은 n형 불순물이 제2 반도체층(231)의 상면으로부터 하부 방향을 따라 대략 스트라이프 또는 래더 형태로 주입 및 확산되어 형성된 n+층일 수 있다. 여기서, 상기 스트라이프 또는 래더 형태는 제3 반도체층(232)을 상측에서 바라봤을 때의 평면형태를 의미한다.
상기 제1 주전극(150)(이하, 드레인 전극이라 함)은 액티브 영역(I 영역)과 터미네이션 영역(II 영역)에 형성된다. 즉, 액티브 영역(I 영역)과 터미네이션 영역(II 영역)에서는 제1 도전형의 반도체층(110)의 하면에 형성된다. 상기 드레인 전극(150)은 통상의 금, 은, 팔라듐, 니켈 및 그 합금 또는 그 등가물 중에서 선택된 어느 하나로 형성되나, 여기서 그 재질을 한정하는 것은 아니다.
상기 제2 주전극(250)(이하, 소오스 전극이라 함)은 액티브 영역(I 영역) 내에 형성된다. 즉, 액티브 영역(I 영역) 내에서 제3 반도체층(232)에는 제2 반도체층(231) 및 제3 반도체층(232)의 표면에 접합하도록 소오스 전극(250)이 전기적으로 연결된다. 상기 소오스 전극(250)은 통상의 금, 은, 팔라듐, 니켈 및 그 합금 또는 그 등가물 중에서 선택된 어느 하나로 형성되나, 여기서 그 재질을 한정하는 것은 아니다.
상기 제어전극(240)(이하, 게이트 전극이라 함)은 액티브 영역(I 영역) 내에 형성된다. 즉, 액티브 영역(I 영역) 내에서 제2 반도체층(231)과 인접하는 N형 에피택셜층(120)의 상부 표면 상에 제1 게이트 절연막(241)을 매개로 하는 게이트 전극(240)이 형성된다. 한편, 터미네이션 영역(II 영역) 내에도 제2 게이트 절연막(140)이 형성된다. 즉, 터미네이션 영역(II 영역) 내에서 N형 에피택셜층(120)과 P형 컬럼층(130)의 상부 표면 상에 제2 게이트 절연막(140)이 형성된다.
도 4a 내지 4e는 도 1의 고전압 반도체 소자에서 상부 폭과 하부 폭이 다른 컬럼층을 형성하는 공정을 나타내는 단면도이다.
도 4a를 참조하면, 우선, n+로 도핑된 반도체 기판(110) 상에 N형 에피택셜(epitaxial)층(120)을 성장시킨다. 상기 N형 에피택셜층(120)의 두께는, 예를 들면 저항률이 5~40Ωcm, 400~800V의 반도체 소자에서는, 15~50um정도로 형성될 수 있다. 그런 다음, 상기 N형 에피택셜층(120)의 표면 상에 유전체 마스킹(masking) 층(121)을 형성하고, 상기 유전체 마스킹 층(121)을 트렌치(trench)의 위치를 획정하는 마스크(mask) 부분을 남기고 노광하고, 패턴(pattern)을 형성한다. 그런 다음, 반응성 이온에칭(Ion etching)에 의하여 마스크 개구부를 이용하여 드라이 에칭(dry etching)하여 트렌치(이하 상부 트렌치라 함)(131)를 형성할 수 있다. 그러나, 본 발명에서는 트렌치를 형성하는 방법에 대하여 한정하는 것은 아니다. 여기서, 상기 상부 트렌치(131)의 폭은 후에 형성되는 트렌치(이하 하부 트렌치라 함)(132)의 폭의 크기보다 크게 형성된다. 또한, 상기 상부 트렌치(131)의 깊이는 하부 트렌치(132)의 깊이와 동일하게 형성될 수 있으나, 본 발명에서는 상부 트렌치의 깊이에 대하여 한정하는 것은 아니다.
도 4b를 참조하면, 상기 상부 트렌치(131) 내에 이산화실리콘(silicon) 층(122)을 성장시킨다. 이러한 이산화실리콘(silicon) 층 (122) (이하, 산화물층이라 함.)의 두께는, 이 상부 트렌치(131)과, 다음에 형성되는 하부 트렌치(132)와의 사이의 직경의 차이에 따라서 적절하게 결정될 수 있다. 그런 다음, 상기 상부 트렌치(131)의 바닥부로부터 산화물층(122)을 제거한다.
도 4c를 참조하면, 상기 상부 트렌치(131)의 노출되는 바닥부를 이용하여 상부 트렌치(131)를 에칭(etching)하여 하부 트렌치(132)를 형성한다. 여기서, 상기 하부 트렌치(132)의 폭은 상부 트렌치(131)의 폭보다 작게 형성될 수 있다. 또한, 상기 하부 트렌치(132)의 깊이는 상부 트렌치(131)의 깊이와 동일하게 형성될 수 있으나, 본 발명에서는 하부 트렌치(132)의 깊이에 대하여 한정하는 것은 아니다.
도 4d를 참조하면, 상부 트렌치(131) 및 하부 트렌치(132)의 측벽에 형성되는 각 산화물층(123)을 에칭한 다음, 에피텍셜층의 상부 및 트렌치 내부에 거의 균일한 두께의 산화물층(124)을 형성하게 된다. 이를 통하여 상부 트렌치(131) 및 하부 트렌치(132) 내부의 산화물층(124)에 불순물이 도핑되면 상부 트렌치(131) 및 하부 트렌치(132) 내부의 각 영역은 동일전하를 가지게 된다.
도 4e를 참조하면, 상기 에피텍셜층(120)의 상부와 상부 트렌치(131) 및 하부 트렌치(132) 내부에 형성된 산화물층(124)을 이용하여 붕소와 같은 P형 불순물을 주입하게 된다. 여기서, P형 불순물의 총 도핑양 및 타입 에너지(energy)는, 후에 확산 공정을 행한 뒤에 에피택셜층에 잔류하는 불순물의 양이, 최종적인 반도체 소자로 요구되는 항복 전압을 만족하도록 선택한다. 다음에, 고온 확산 공정을 행하여 먼저 주입된 P형 불순물을 종방향(vertically) 및 횡방향(laterally)으로 확산되도록 하여 P형 도핑된 컬럼(300)을 형성하게 된다. 그런 다음, 이 구조체의 표면을 평탄화(planarize)하는 작업을 거치게 된다.
도 5a 내지 5e는 도 1의 고전압 반도체 소자에서 P형 컬럼층의 상부 영역에 N형 영역을 아이솔레이션하는 공정의 일 예를 나타내는 단면도이다.
도 5a를 참조하면, 우선 도 4e에서와 같이 에피텍셜층(120)의 상부와 상부 트렌치(131) 및 하부 트렌치(132) 내부에 형성된 산화물층(121)을 이용하여 붕소와 같은 p형 불순물을 도핑하여 P형 컬럼층(300)을 형성하게 된다.
도 5b를 참조하면, 도 5a에서 형성된 상부 트렌치(131)에 소정의 폭과 깊이를 가지는 중앙 트렌치(310)를 형성한다. 이러한 중앙 트렌치(310)는 도 4a에서와 같이 반응성 이온에칭(Ion etching)에 의하여 마스크 개구부를 이용하여 드라이 에칭(dry etching)에 의하여 형성될 수 있으나, 본 발명에서는 중앙 트렌치 형성방법에 대하여 한정하는 것은 아니다. 여기서, 중앙 트렌치(310)는 바람직하게는 P형 컬럼층(300)의 제1 컬럼층(도 2 및 도 3의 131)의 내부에 형성될 수 있다. 또한, 상기 중앙 트렌치(310)의 소정의 폭은 중앙 트렌치(310) 내부에 주입되는 n형 불순물의 필요 도핑농도양에 의하여 조절될 수 있으나, 중앙 트렌치(310)의 외측벽이 상부 트렌치(131)의 내측벽과 이격되도록 형성되는 것이 바람직하다. 또한, 상기 중앙 트렌치(310)의 깊이는 P형 컬럼층(300)의 제1 컬럼층(도 2 및 도 3의 131)의 깊이보다 동일하거나 작게 형성되는 것이 바람직하다.
도 5c를 참조하면, 도 5b에서 형성된 중앙 트렌치 내부에 n형 불순물을 주입하여 n형 불순물로 도핑된 N형 영역(320)을 형성하게 된다. 상기 n형 불순물의 주입 방식은 도 4e에서와 같은 방법이 사용될 수 있으나, 본 발명에서는 불순물 주입방식에 대하여 한정하는 것은 아니다. 이때, 상기 중앙 트렌치(310) 내부에 형성된 N형 영역(320)은 대략 중앙 트렌치(310)의 대략 중앙 깊이까지 형성되는 것이 바람직하다.
도 5d를 참조하면, 도 5c에서 중앙 트렌치(310)의 대략 중앙부위까지 형성된 N형 영역(320)의 상부에 p형 불순물을 주입하여 중앙 트렌치(310)의 상부 영역(301)을 메우게 된다. 상기 p형 불순물의 주입 방식은 도 4e에서와 같은 방법이 사용될 수 있으나, 본 발명에서는 불순물 주입방식에 대하여 한정하는 것은 아니다. 여기서, 상기 p형 불순물은 도 5a에서 도핑된 p형 불순물의 농도와 동일하게 형성하는 것이 바람직하다.
도 5e를 참조하면, 도 5a 내지 5d의 과정을 거쳐 형성된 구조체의 표면이 화학 기계 연마(chemical mechanical polishing: CMP)등을 통하여 트렌치(131, 132) 이외의 영역에서 형성된 불순물이 제거되어 평탄화(planarize)된다. 이렇게 평탄화된 구조체의 표면에 도 1 및 도 3에 도시된 바와 같은 제2 및 제3 반도체층과 소오스 전극이나 게이트 전극이 형성되게 된다.
도 6a 내지 6f는 도 1의 고전압 반도체 소자에서 P형 컬럼층의 제1 컬럼층에 N형 영역을 아이솔레이션하는 공정의 다른 예를 간략하게 나타내는 단면도이다. 도 6a 내지 6f에서는 P형 컬럼층의 제1 컬럼층에 아이솔레이션되는 N형 영역을 멀티 에피텍셜층 형성공정을 통하여 형성하게 된다.
도 6a를 참조하면, 반도체 기판(110) 상의 N형 에피텍셜 층(120)에 형성된 상부 트렌치(131) 및 하부 트렌치(132)의 내부에 p형 불순물을 도핑하여 소정 높이만큼 성장시킨 제1의 P형 컬럼층(301)을 형성한다. 이때 소정의 높이는 적어도 하부 트렌치(131)의 깊이보다 높은 것이 바람직하다.
도 6b를 참조하면, 도 6a에서 형성된 제1의 P형 컬럼층(301)의 표면 상에 n형 불순물을 주입하여 제1의 n도핑영역(321)을 형성한다.
도 6c를 참조하면, 도 6b에서의 과정을 거친 제1의 P형 컬럼층(301)의 표면과 제1 n도핑영역(321)의 상부에 p형 불순물을 도핑하여 소정 높이만큼 성장시킨 제2의 P형 컬럼층(302)을 형성한다. 이때, 소정의 높이는 이후에 형성되는 N형 영역의 깊이와 에피텍셜 공정의 횟수에 따라 조절될 수 있다. 그런 다음, 제2의 P형 컬럼층(302)의 표면 상에 n형 불순물을 주입하여 제2의 n도핑영역(322)을 형성한다.
도 6d를 참조하면, 도 6c에서의 과정을 거친 제2의 P형 컬럼층(302)의 표면과 제2 n도핑영역(322)의 상부에 p형 불순물을 도핑하여 소정 높이만큼 성장시킨 제3의 P형 컬럼층(303)을 형성한다. 이때, 소정의 높이는 이후에 형성되는 N형 영역의 깊이와 에피텍셜 공정의 횟수에 따라 조절될 수 있다. 그런 다음, 제3의 P형 컬럼층(303)의 표면 상에 n형 불순물을 주입하여 제3의 n도핑영역(323)을 형성한다. 본 발명에서는 제1 내지 제3의 P형 컬럼층(301, 302, 303)과 제1 내지 제3의 n도핑영역(321, 322, 323)을 형성하는 에피텍셜 공정을 일 예로 들어 설명하고 있으나, 이에 한정되는 것은 아니고 상기와 같은 과정을 원하는 횟수만큼 반복하여 설계자가 원하는 깊이의 N형 영역을 형성할 수 있게 된다.
도 6e를 참조하면, 도 6d에서의 과정을 거친 제3의 P형 컬럼층(303)의 표면과 제3 n도핑영역(323)의 상부에 p형 불순물을 도핑하여 상부 트렌치(132) 내부를 채울 수 있도록 소정 높이만큼 성장시킨 제4의 P형 컬럼층(304)을 형성한다. 그런 다음, 이러한 구조체를 열에 노출시키는 방법에 의하여 제1 내지 제3의 n도핑영역(321, 322, 323)을 확산시키게 된다.
도 6f를 참조하면, 도 6a 내지 6f의 과정을 거쳐 확산된 제1 내지 제3의 n도핑영역(321, 322, 323)은 제1 내지 제3의 P형 컬럼층(301, 302, 303) 내부에 아이솔레이션 되는 N형 영역(320)을 형성하게 된다. 이러한 N형 영역(320)의 폭과 깊이는 구조체에 가해지는 열에 의하여 조절될 수 있다.
마지막으로, 공공연하게 알려진 MOSFET 제조 공정이 수행되어, 도 1 내지 도 3에서의 고전압 반도체 소자를 완성시키게 된다.
도 9는 도 1의 고전압 반도체 소자의 A영역에 대한 다른 실시예를 나타내는 단면도이고, 도 10은 도 1의 고전압 반도체 소자의 B영역에 대한 다른 실시예를 나타내는 단면도이다.
도 9에 도시된 바와 같이, 도 1의 A영역에 대한 다른 실시예에 따른 고전압 반도체 소자는, 터미네이션 영역(II 영역)에 형성된 P형 컬럼층(130a)을 제외하고는 도 2의 실시예와 동일한 구조를 가지고 있다. 보다 구체적으로는, 본 실시예에서의 고전압 반도체 소자는 n+형 불순물로 도핑된 기판(110), 상기 기판(110) 상에 평행한 수평방향으로 교대로 배열되는 n형 불순물로 도핑된 N형 에피택셜(epitaxial)층(120) 및 P형 컬럼층(130a), 상기 기판(110)에 전기적으로 접속된 드레인전극(150), 상기 N형 에피택셜(epitaxial)층(120) 및 P형 컬럼층(130a)의 표면에 형성된 게이트 절연막(140)을 포함하여, 상기 P형 컬럼층(130a)에서의 게이트 절연막(140) 방향의 소정영역(즉, 상부 영역)(131a)에 N형 영역(135a)이 아이솔레이션 되어 있는 구조를 가진다. 그러나, 본 실시예에서는, 상기 P형 컬럼층(130a)의 폭이 게이트 절연막(140) 방향에서 기판(110) 방향으로 갈수록 좁게 형성되어 상부 영역(131a)의 폭(W1a)이 하부 영역(132a)의 폭(W2a)보다 좁게 되는 구조를 가지게 된다. 즉, 상기 P형 컬럼층(130a)의 외측면이 게이트 절연막(140) 방향에서 기판(110) 방향으로 갈수록 점점 경사지게 형성되는 구조를 가지게 된다.
도 10에 도시된 바와 같이, 도 1의 B영역에 대한 다른 실시예에 따른 고전압 반도체 소자는, 액티브 영역(Ⅰ영역)에 형성된 P형 컬럼층(130a)을 제외하고는 도 3의 실시예와 동일한 구조를 가지고 있다. 보다 구체적으로는, 본 실시예에서의 고전압 반도체 소자는 n+형 불순물로 도핑된 기판(110), 상기 기판(110) 상에 평행한 수평방향으로 교대로 배열되는 n형 불순물로 도핑된 N형 에피택셜(epitaxial)층(120) 및 P형 컬럼층(130b), 상기 기판(110)에 전기적으로 접속된 드레인전극(150), 상기 N형 에피택셜(epitaxial)층(120) 및 P형 컬럼층(130b)의 표면에 선택적으로 형성된 p형 반도체층(231), 상기 p형 반도체층(231) 표면에 선택적으로 형성된 n형 반도체층(232), 상기 p형 반도체층(231) 및 n형 반도체층(231)의 표면에 접합하도록 형성된 소오스전극(250), 상기 N형 에피택셜(epitaxial)층(120), p형 반도체층(231) 및 n형 반도체층(232)의 표면에 절연막(241)을 매개로 하여 형성된 제어전극(240)을 포함하여, 상기 P형 컬럼층(130b)에서의 p형 반도체층(231) 방향의 소정영역(즉, 상부 영역)(131a)에 N형 영역(135b)이 아이솔레이션 되어 있는 구조를 가진다. 그러나, 본 실시예에서는, 상기 P형 컬럼층(130b)의 폭이 p형 반도체층(231) 방향에서 기판(110) 방향으로 갈수록 좁게 형성되어 상부 영역(131b)의 폭(W1b)이 하부 영역(132b)의 폭(W2b)보다 좁게 되는 구조를 가지게 된다. 즉, 상기 P형 컬럼층(130b)의 외측면이 p형 반도체층(231) 방향에서 기판(110) 방향으로 갈수록 점점 경사지게 형성되는 구조를 가지게 된다.
따라서, 상기와 같이 구성된 본 고전압 반도체 소자는 P형 컬럼층(130a, 130b)에서 상부 영역(131a, 131b)의 폭(W1a, W1b)보다 좁은 폭(W2a, W2b)을 가지는 하부 영역(132a, 132b)을 형성하여 고전압 반도체 소자의 온 상태에서 드레인(150)과 소오스 전극(250) 사이의 전위차에 의하여 발생되는 공핍층의 확장과 이로 인한 전류통로의 좁아짐을 막아줌으로써, 고전압 반도체 소자의 Ron저항을 감소시킬 수 있고, 또한 P형 컬럼층(130a, 130b)에서 상부 영역(131a, 131b) 내부에 N형 영역(135a, 135b)을 아이솔레이션 되도록 형성하여 P형 컬럼층(130a, 130b)의 상부 영역(131a, 131b)에서의 전하량 균형을 만족하게 함으로써, 고전압 반도체 소자의 브레이크다운 전압의 급격한 변화를 방지할 수 있게 된다.
이상에서 설명한 것은 본 발명에 따른 고전압 반도체 소자를 실시하기 위한 하나의 실시예에 불과한 것으로서, 본 발명은 상기한 실시예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 바와 같이 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 정신이 있다고 할 것이다.
110: 기판 120: N형 에피텍셜층
130: P형 컬럼층 131: 제1 컬럼층
132: 제2 컬럼층 140: 제2 게이트 절연막
150: 드레인 전극 231: 제2 반도체층
232: 제3 반도체층 240: 게이트 전극
241: 제1 게이트 절연막 250: 소오스 전극

Claims (20)

  1. 상부 표면 및 하부 표면을 갖는 반도체 영역 내에서 제2 도전형의 경계층의 수직중심축을 중심으로 구별되는 액티브영역과 상기 액티브영역을 둘러싸는 터미네이션영역을 갖는 고전압 반도체 소자에 있어서,
    상기 액티브영역 및 상기 터미네이션영역은 각각 상기 경계층의 양측에서 교대로 배치되는 제1 도전형의 불순물층 및 제2 도전형의 불순물층을 포함하고,
    상기 터미네이션영역에서의 제2 도전형의 불순물층은 제1 컬럼층 및 제2 컬럼층을 포함하며,
    상기 제1 컬럼층의 폭이 상기 제2 컬럼층의 폭보다 크고,
    상기 제1 컬럼층에는 제1 도전형의 불순물영역이 아이솔레이션 되어 있는 것을 특징으로 하는 고전압 반도체 소자.
  2. 제1항에 있어서,
    상기 액티브영역 및 상기 터미네이션영역은 각각 상기 경계층의 양측에서 교대로 배치되는 제1 도전형의 불순물층 및 제2 도전형의 불순물층의 하부 표면에 순차적으로 형성된 제1 도전형의 제1 반도체층 및 제1 주전극을 더 포함하는 것을 특징으로 하는 고전압 반도체 소자.
  3. 제2항에 있어서,
    상기 터미네이션영역에 배치되는 제1 도전형의 불순물층 및 제2 도전형의 불순물층의 상부 표면에 접합하도록 형성된 게이트 절연막을 더 포함하는 것을 특징으로 하는 고전압 반도체 소자.
  4. 제3항에 있어서,
    상기 터미네이션영역에서의 상기 제1 컬럼층은 상기 게이트 절연막과 상기 제1 도전형의 불순물층 및 제2 도전형의 불순물층 사이의 경계면에 평행한 수평방향으로 교대로 배열되는 것을 특징으로 하는 고전압 반도체 소자.
  5. 제3항에 있어서,
    상기 터미네이션영역에서의 상기 제2 컬럼층은 상기 제1 반도체층과 상기 제1 도전형의 불순물층 및 제2 도전형의 불순물층 사이의 경계면에 평행한 수평방향으로 교대로 배열되는 것을 특징으로 하는 고전압 반도체 소자.
  6. 제3항에 있어서,
    상기 터미네이션영역에서의 상기 제1 컬럼층과 이와 인접하는 제1 컬럼층의 간격은 상기 제2 컬럼층과 이와 인접하는 제2 컬럼층의 간격보다 큰 것을 특징으로 하는 고전압 반도체 소자.
  7. 제1항에 있어서,
    상기 제1 도전형은 n형이고, 상기 제2 도전형은 p형인 것을 특징으로 하는 고전압 반도체 소자.
  8. 상부 표면 및 하부 표면을 갖는 반도체 영역 내에서 제2 도전형의 경계층의 수직중심축을 중심으로 구별되는 액티브영역과 상기 액티브영역을 둘러싸는 터미네이션영역을 갖는 고전압 반도체 소자에 있어서,
    상기 액티브영역 및 상기 터미네이션영역은 각각 상기 경계층의 양측에서 교대로 배치되는 제1 도전형의 불순물층 및 제2 도전형의 불순물층을 포함하고,
    상기 액티브영역 및 터미네이션영역에서의 제2 도전형의 불순물층은 제1 컬럼층 및 제2 컬럼층을 포함하며,
    상기 제1 컬럼층의 폭이 상기 제2 컬럼층의 폭보다 크고,
    상기 제1 컬럼층에는 제1 도전형의 불순물영역이 아이솔레이션 되어 있는 것을 특징으로 하는 고전압 반도체 소자.
  9. 제8항에 있어서,
    상기 액티브영역 및 상기 터미네이션영역은 각각 상기 경계층의 양측에서 교대로 배치되는 제1 도전형의 불순물층 및 제2 도전형의 불순물층의 하부 표면에 순차적으로 형성된 제1 도전형의 제1 반도체층 및 제1 주전극을 더 포함하는 것을 특징으로 하는 고전압 반도체 소자.
  10. 제9항에 있어서,
    상기 액티브영역은
    상기 제1 도전형의 불순물층 및 제2 도전형의 불순물층의 상부 표면에 선택적으로 형성된 제2 도전형의 제2 반도체층;
    상기 제2 반도체층 표면에 선택적으로 형성된 제3 반도체층;
    상기 제2 반도체층 및 제3 반도체층의 표면에 접합하도록 형성된 제2 주전극; 및
    상기 제1 도전형의 불순물층, 제2 반도체층 및 제3 반도체층의 표면에 게이트 절연막을 매개로 하여 형성된 제어전극을 더 포함하는 것을 특징으로 하는 고전압 반도체 소자.
  11. 제10항에 있어서,
    상기 액티브영역에서의 상기 제1 컬럼층은 상기 제1 도전형의 불순물층 및 제2 도전형의 불순물층과 상기 제2 반도체층 사이의 경계면에 평행한 수평방향으로 교대로 배열되는 것을 특징으로 하는 고전압 반도체 소자.
  12. 제10항에 있어서,
    상기 액티브영역에서의 상기 제2 컬럼층은 상기 제1 반도체층과 상기 제1 도전형의 불순물층 및 제2 도전형의 불순물층 사이의 경계면에 평행한 수평방향으로 교대로 배열되는 것을 특징으로 하는 고전압 반도체 소자.
  13. 제10항에 있어서,
    상기 액티브영역에서의 상기 제1 컬럼층과 이와 인접하는 제1 컬럼층의 간격은 상기 제2 컬럼층과 이와 인접하는 제2 컬럼층의 간격보다 큰 것을 특징으로 하는 고전압 반도체 소자.
  14. 제8항에 있어서,
    상기 터미네이션영역에 배치되는 제1 도전형의 불순물층 및 제2 도전형의 불순물층의 상부 표면에 접합하도록 형성된 게이트 절연막을 더 포함하는 것을 특징으로 하는 고전압 반도체 소자.
  15. 제14항에 있어서,
    상기 터미네이션영역에서의 상기 제1 컬럼층은 상기 게이트 절연막과 상기 제1 도전형의 불순물층 및 제2 도전형의 불순물층 사이의 경계면에 평행한 수평방향으로 교대로 배열되는 것을 특징으로 하는 고전압 반도체 소자.
  16. 제8항에 있어서,
    상기 터미네이션영역에서의 상기 제2 컬럼층은 상기 제1 반도체층과 상기 제1 도전형의 불순물층 및 제2 도전형의 불순물층 사이의 경계면에 평행한 수평방향으로 교대로 배열되는 것을 특징으로 하는 고전압 반도체 소자.
  17. 제8항에 있어서,
    상기 터미네이션영역에서의 상기 제1 컬럼층과 이와 인접하는 제1 컬럼층의 간격은 상기 제2 컬럼층과 이와 인접하는 제2 컬럼층의 간격보다 큰 것을 특징으로 하는 고전압 반도체 소자.
  18. 제8항에 있어서,
    상기 제1 도전형은 n형이고, 상기 제2 도전형은 p형인 것을 특징으로 하는 고전압 반도체 소자.
  19. 상부 표면 및 하부 표면을 갖는 반도체 영역 내에서 제2 도전형의 경계불순물층의 수직중심축을 중심으로 구별되는 액티브영역과 상기 액티브영역을 둘러싸는 터미네이션영역을 갖는 고전압 반도체 소자에 있어서,
    상기 액티브영역 및 상기 터미네이션영역은 각각 상기 경계불순물층의 양측에서 교대로 배치되는 제1 도전형의 불순물층 및 제2 도전형의 불순물층을 포함하고,
    상기 터미네이션영역에서의 제2 도전형의 불순물층은 그 내부의 상부 영역에 제1 도전형의 불순물영역이 아이솔레이션 되어 있는 것을 특징으로 하는 고전압 반도체 소자.
  20. 상부 표면 및 하부 표면을 갖는 반도체 영역 내에서 제2 도전형의 경계불순물층의 수직중심축을 중심으로 구별되는 액티브영역과 상기 액티브영역을 둘러싸는 터미네이션영역을 갖는 고전압 반도체 소자에 있어서,
    상기 액티브영역 및 상기 터미네이션영역은 각각 상기 경계불순물층의 양측에서 교대로 배치되는 제1 도전형의 불순물층 및 제2 도전형의 불순물층을 포함하고,
    상기 액티브영역 및 터미네이션영역에서의 제2 도전형의 불순물층은 그 내부의 상부 영역에 제1 도전형의 불순물영역이 아이솔레이션 되어 있는 것을 특징으로 하는 고전압 반도체 소자.
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