KR20150055509A - 전력 반도체 디바이스 - Google Patents
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Abstract
본 발명의 일 실시예는 터미널 영역의 항복 전압을 향상시켜, EAS특성이 우수한 전력 반도체 디바이스를 제공한다.
이를 위해 본 발명의 일 실시예에 따른 전력 반도체 디바이스는 액티브 영역과 터미네이션 영역 전체에 걸쳐 형성된 제 1도전형의 반도체층, 상기 제 1도전형의 반도체층 상면에 형성되는 제 1도전형의 불순물층, 상기 액티브 영역과 상기 터미네이션 영역 전체에 걸쳐 제 1도전형의 불순물층 내부로 연장되는 복수의 제 2도전형의 제 1컬럼 및 상기 터미네이션 영역에서 상기 복수의 제 2도전형의 제 1컬럼 하부에 형성된 복수의 제 2도전형의 제 2컬럼을 포함하는 전력 반도체 디바이스를 개시한다.
이를 위해 본 발명의 일 실시예에 따른 전력 반도체 디바이스는 액티브 영역과 터미네이션 영역 전체에 걸쳐 형성된 제 1도전형의 반도체층, 상기 제 1도전형의 반도체층 상면에 형성되는 제 1도전형의 불순물층, 상기 액티브 영역과 상기 터미네이션 영역 전체에 걸쳐 제 1도전형의 불순물층 내부로 연장되는 복수의 제 2도전형의 제 1컬럼 및 상기 터미네이션 영역에서 상기 복수의 제 2도전형의 제 1컬럼 하부에 형성된 복수의 제 2도전형의 제 2컬럼을 포함하는 전력 반도체 디바이스를 개시한다.
Description
본 발명의 일 실시예는 전력 반도체 디바이스에 관한 것이다.
일반적으로 전력 반도체 디바이스는 평면-게이트 MOSFET 트랜지스터들, 수직 게이트 MOSFET 트랜지스터들, 절연-게이트 바이폴라 트랜지스터(IGBT)들, 정류기들 및 동기 정류기들을 포함한다. 트렌치-게이트 종류의 이러한 소자들의 일반적인 구현 예들은 반도체 다이의 상부 표면 내에 형성된 트렌치들의 어레이를 포함하고, 각각의 트렌치는 전력 소자의 타입에 따라 쉴드 전극 및/또는 게이트 전극으로 매립된다. 상기 트렌치들은 대응하는 메사(mesa)들의 어레이를 정의하며, 각각의 메사는 인접하는 트렌치들 사이에 배치된다. 상기 다이에 구현되는 소자에 따라서, 다양한 전극들 및/또는 도핑 된 영역들이 상기 메사의 상부에 배치된다. 각각의 메사 및 이의 인접한 트렌치들은 상기 소자의 작은 부분을 구현하며, 상기 작은 부분들은 병렬로 서로 함께 결합되어 전체 전력 반도체 디바이스를 제공한다. 상기 전체 소자는 상기 소자를 통해 원하는 전류가 흐르는 ON 상태, 전류 흐름이 상기 소자에서 실질적으로 차단되는 OFF 상태, 및 상기 소자의 전류 전도 전극들 사이에 인가되는 과도한 오프-상태 전압으로 인하여 원하지 않는 전류가 흐르는 항복(breakdown) 상태를 갖는다. 항복이 시작되는 전압은 항복 전압으로 지칭된다. 각각의 메사 및 이의 인접한 트렌치들은 원하는 ON-상태 특성들의 세트 및 항복 전압을 제공하도록 구성된다. 상기 메사 및 트렌치들을 설계함에 있어서, 좋은 ON-상태 특성들, 높은 항복 전압 및 개선된 스위칭 특성들을 달성하는데 다양한 트레이드오프들이 존재한다.
통상적인 전력 반도체 다이는, 상기 소자를 구현하는 메사들 및 트렌치들의 어레이가 위치하는 액티브 영역, 상기 액티브 영역 주변의 터미네이션 영역(field termination area), 및 배선들과 채널 스톱(channel stop)들이 제공될 수 있는 비활성 영역을 갖는다. 상기 터미네이션 영역은 상기 액티브 영역 둘레의 전기장들을 최소화 하며, 전류를 전도하기 위한 것이 아니다. 이상적으로, 상기 소자의 항복 전압이 상기 액티브 영역과 관련된 항복 프로세스들에 의해 결정되길 원할 것이다. 그러나 상당히 낮은 전압들에서 상기 터미네이션 영역 및 비활성 영역 내에 일어날 수 있는 다양한 항복 프로세스들이 존재한다. 이러한 항복 프로세스들은 수동 항복 프로세스들로 언급될 수 있다.
종래부터 상기 액티브 영역보다 높은 항복 전압들을 갖는 터미네이션 영역들을 설계하고자 하는 많은 노력이 있어 왔다. 그러나 종래의 설계들은 종종 이러한 목표에 도달하지 못하고, 종종 전체 다이 면적과 상기 다이의 비용을 증가시키는 절충안들을 필요로 한다.
본 발명의 일 실시예는 터미널 영역의 항복 전압을 향상시켜, EAS특성이 우수한 전력 반도체 디바이스를 제공한다.
또한, 본 발명의 일 실시예는 다이의 강건성을 향상시킬 수 있는 전력 반도체 디바이스를 제공한다.
본 발명에 따른 전력 반도체 디바이스는 액티브 영역과 상기 액티브 영역을 둘러싸는 터미네이션 영역을 갖는 전력 반도체 디바이스에 있어서, 상기 액티브 영역과 상기 터미네이션 영역 전체에 걸쳐 형성된 제 1도전형의 반도체층, 상기 제 1도전형의 반도체층 상면에 형성되는 제 1도전형의 불순물층, 상기 액티브 영역과 상기 터미네이션 영역 전체에 걸쳐 제 1도전형의 불순물층 내부로 연장되는 복수의 제 2도전형의 제 1컬럼 및 상기 터미네이션 영역에서 상기 복수의 제 2도전형의 제 1컬럼 하부에 형성된 복수의 제 2도전형의 제 2컬럼을 포함한다.
상기 제 1도전형은 n형이고, 상기 제 2도전형은 p형일 수 있다.
상기 복수의 제 2도전형의 제 2컬럼은 임플란트 공정을 통해 형성될 수 있다.
상기 제 2도전형의 제 2컬럼의 폭은 상기 제 2도전형의 제 1컬럼의 폭 보다 클 수 있다.
상기 제 2도전형의 제 2컬럼의 농도는 상기 제 2도전형의 제 1컬럼의 농도 보다 클 수 있다.
상기 제 2도전형의 제 2컬럼의 는 상기 제 2도전형의 제 1컬럼의 농도 대비 100% 내지 200%일 수 있다.
상기 복수의 제 2도전형의 제 1컬럼의 깊이는 모두 동일할 수 있다.
상기 터미네이션 영역의 항복 전압은 상기 액티브 영역의 항복 전압 보다 클 수 있다.
상기 제 2도전형의 제 1컬럼의 전하량은 상기 제 1도전형의 불순물층의 전하량 보다 클 수 있다.
상기 액티브 영역에서 상기 제 1도전형의 불순물층 및 복수의 제 2도전형의 제 1컬럼의 상부 표면에 선택적으로 형성된 제 2도전형의 제 2반도체층, 상기 제 2반도체층 표면에 선택적으로 형성된 제 3반도체층, 상기 제 2반도체층 및 제 3반도체층의 표면에 접합하도록 형성된 제 1주전극 및 상기 제 1도전형의 불순물층, 제 2반도체층 및 제 3반도체층의 표면에 게이트 절연막을 매개로 하여 형성된 제어전극을 더 포함하고, 상기 액티브 영역 및 상기 터미네이션 영역에서 상기 제 1도전형의 반도체층 하면에 형성되는 제 2주전극을 더 포함할 수 있다.
상기 터미네이션 영역에 배치되는 제 1도전형의 불순물층 및 복수의 제 2도전형의 제 1컬럼의 상부 표면에 접합하도록 형성된 게이트 절연막을 더 포함할 수 있다.
상기 제 1도전형의 반도체층은 n+형 반도체 기판일 수 있다.
상기 제1 도전형의 불순물층은 n형 에피택셜(epitaxial)층일 수 있다.
본 발명의 일 실시예에 따른 전력 반도체 디바이스는 터미널 영역의 항복 전압을 향상시켜, EAS특성이 우수하다.
또한, 본 발명의 일 실시예는 따른 전력 반도체 디바이스는 다이의 강건성을 향상시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 전력 반도체 디바이스를 도시한 단면도이다.
도 2는 도 1의 A영역을 확대한 확대도이다.
도 3은 도 1의 B영역을 확대한 확대도이다.
도 4a 내지 도 4c는 본 발명의 일 실시예에 따른 전력 반도체 디바이스를 제조하는 공정의 부분 단면도이다.
도 5는 도 1의 X-X1선의 농도 구배를 나타내는 그래프이다.
도 6은 도 1의 X-X1선의 전기장을 나타내는 그래프이다.
도 7은 도 1의 Y-Y1선의 전기장을 나타내는 그래프이다.
도 8은 도 1의 Z-Z1선의 전기장을 나타내는 그래프이다.
도 9는 본 발명의 일 실시예에 따른 전력 반도체 디바이스의 액티브 영역과 터미네이션 영역의 항복 전압을 나타내는 그래프이다.
도 2는 도 1의 A영역을 확대한 확대도이다.
도 3은 도 1의 B영역을 확대한 확대도이다.
도 4a 내지 도 4c는 본 발명의 일 실시예에 따른 전력 반도체 디바이스를 제조하는 공정의 부분 단면도이다.
도 5는 도 1의 X-X1선의 농도 구배를 나타내는 그래프이다.
도 6은 도 1의 X-X1선의 전기장을 나타내는 그래프이다.
도 7은 도 1의 Y-Y1선의 전기장을 나타내는 그래프이다.
도 8은 도 1의 Z-Z1선의 전기장을 나타내는 그래프이다.
도 9는 본 발명의 일 실시예에 따른 전력 반도체 디바이스의 액티브 영역과 터미네이션 영역의 항복 전압을 나타내는 그래프이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하기로 한다.
본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다. 또한, 본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 더불어, 본 명세서에서 사용된 바와 같이, 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 더욱이, 본 명세서에서 사용되는 경우 "포함한다(comprise)" 및/또는 "포함하는(comprising)"은 언급한 단계, 동작, 부재, 요소, 수치 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 단계, 동작, 부재, 요소, 수치 및 /또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.
우선, 본 발명에서는 제 1도전형과 제 2도전형의 불순물층이 교대로 형성된 초접합 구조를 가지는 슈퍼정션 전력 반도체 디바이스(superjunction semiconductor device)를 줄여 전력 반도체 디바이스라 명명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 전력 반도체 디바이스를 도시한 단면도이고, 도 2는 도 1의 A영역을 확대한 확대도이며, 도 3은 도 1의 B영역을 확대한 확대도이다.
또한, 도 4a 내지 도 4c는 본 발명의 일 실시예에 따른 전력 반도체 디바이스를 제조하는 공정의 부분 단면도이고, 도 5는 도 1의 X-X1선의 농도 구배를 나타내는 그래프이며, 도 6은 도 1의 X-X1선의 전기장을 나타내는 그래프이고, 도 7은 도 1의 Y-Y1선의 전기장을 나타내는 그래프이고, 도 8은 도 1의 Z-Z1선의 전기장을 나타내는 그래프이고, 도 9는 본 발명의 일 실시예에 따른 전력 반도체 디바이스의 액티브 영역과 터미네이션 영역의 항복 전압을 나타내는 그래프이다.
우선, 도 1 내지 도 3을 참조하면, 본 실시예에 따른 전력 반도체 디바이스(100)는 제 1도전형의 반도체층(110), 제 1도전형의 불순물층(120), 제 2도전형의 제 1컬럼(131), 제 2도전형의 제 2컬럼(132), 제 2반도체층(231), 제3 반도체층(232), 제 2주전극(150), 제 1주전극(250), 게이트 절연막(241), 제어전극(240)을 포함한다.
또한, 상기 전력 반도체 디바이스(100)는 액티브 영역(I 영역) 및 터미네이션 영역(II 영역)으로 구분된다. 도면에 나타나지는 않지만, 터미네이션 영역(II 영역)은 액티브 영역(I 영역)의 에지 영역 둘레를 둘러싼다. 일반적으로 상기 에지 영역은 액티브 영역(I)의 최외각 영역을 의미한다.
상기 제 1도전형의 반도체층(110)(이하, 기판)은 액티브 영역(I 영역) 및 터미네이션 영역(II 영역) 전체에 걸쳐서 형성된다. 여기서, 상기 제 1도전형의 반도체층(110)은 일례로 인(P) 또는 비소(As)와 같은 n형 불순물이 주입되어 형성된 n+형 반도체 기판일 수 있다.
상기 제 1도전형의 불순물층(120)은 액티브 영역(I 영역) 및 터미네이션 영역(II 영역) 전체에 걸쳐서 형성되며, 일례로 상기 제 1도전형의 반도체층(110) 상에 일정 두께로 형성된 n형 에피택셜 층일 수 있다. 상기 제 1도전형의 불순물층 (120)의 두께 및 농도는 전력 반도체 디바이스(100)에서 항복 전압(breakdown voltage)과 온 저항(on-resistance)을 결정하는 중요한 인자가 되므로, 설계자의 의도에 따라 적절하게 형성될 수 있다. 상기 제 1도전형의 불순물층(120) 내부에는 제 2도전형의 불순물층(131, 132)이 제 1도전형의 불순물층(120)과 서로 교대로 배치되도록 형성되어 초접합 구조, 즉 슈퍼정션(super-junction) 구조를 이루게 된다.
상기 제 2도전형의 제 1컬럼(131)(이하, 제 1컬럼)은 액티브 영역(I 영역) 및 터미네이션 영역(II 영역) 전체에 걸쳐서 복수 개의 P형 컬럼이 소정 간격으로 이격되도록 형성되며, 일례로 제 2도전형의 불순물이 제 1도전형의 불순물층(120)의 상면으로부터 제 1도전형의 반도체층(110)을 향하는 방향을 따라 제1깊이(LD1)로 형성된다.
보다 구체적으로 설명하면, 상기 제 1컬럼(131)은 N형 에피택셜층(120)에 붕소(B)와 같은 p형 불순물로 도핑되어 있는 컬럼으로서, 이러한 N형 에피택셜층(120)과 제 1컬럼(131)이 서로 교번되어 초접합 구조를 형성하게 된다.
여기서, 제 1컬럼(131)의 전하량은 인접한 상기 제 1도전형의 불순물층(120)의 전하량 보다 같거나 크도록 농도가 조정된다.
이는 도 8을 함께 참조하면, 상기 제 1 컬럼(131)의 전하량(Qp1)이 클수록 상기 N형 에피택셜층(120)의 내부에서 두 개의 제 1 컬럼(131) 사이(Z-Z1선)에 형성되는 임계 전기장이 하부로 이동하게 된다. 즉, 상기 제 1 컬럼(131)의 사이에 형성된 전기장의 집중 영역이 상기 기판(110)을 향하도록 좀 더 치우쳐서 형성된다. 즉, 임계 전계가 발생하는 위치가 상기 기판(110)으로 이동하게 되면, 표면에 형성되어 있는 구조, 예를 들어 절연막 및 전극들이 높은 전계에 의한 발생하는 전류 및 전압에 의한 파괴 현상이 감소하게 된다. 따라서, 전력 반도체 디바이스(100)의 구조가 보다 안정화될 수 있다.
상기 제 2도전형의 제 2컬럼(132)(이하, 제 2컬럼)은 터미네이션 영역(II 영역)에서 복수개의 p형 컬럼이 소정 간격으로 이격되도록 형성되며, 제 1컬럼(131)의 바닥면에서 기판(110)을 향하도록 형성된다.
여기서, 상기 제 2컬럼(132)은 제 1컬럼(131)이 형성되기 전, 제 1컬럼(131)의 바닥면으로의 P형 불순물의 이온 주입 및 확산을 통하여 형성될 수 있다(도 4a 내지 도 4c 참조). 즉, 터미네이션 영역(II 영역)에는 제 1컬럼(131)과 제 2컬럼(132)이 제 1도전형의 불순물층(120)의 상면으로부터 제 1도전형의 반도체층(110)을 향하는 방향을 따라 제2깊이(LD2)로 형성된다.
또한, 제 2컬럼(132)은 P형 불순물의 이온 주입 및 확산으로 인해 제 1컬럼(131)의 폭 보다 크게 형성된다.
여기서, 도 5를 함께 참조하면, 도 5에서 X-X1선 깊이 방향으로 p형 불순물의 농도가 종래(제 1컬럼(131)만 형성됨)에 비해 일부 증가하는 구간이 존재하는데, 이는 제 2컬럼(132)의 p형 불순물의 농도가 제 1컬럼(131)의 p형 불순물의 농도보다 크기 때문이다.
여기서, 제 2컬럼(132)의 p형 불순물의 농도는 제 1컬럼(131)의 p형 불순물의 농도의 100% 내지 200% 범위를 갖는다. 이는 제 2컬럼(132)의 p형 불순물의 농도가 제 1컬럼(131)의 p형 불순물의 농도 대비 100% 이하인 경우 애발란치 항복전압이 거의 상승하지 않고, 제 2컬럼(132)의 p형 불순물의 농도가 제 1컬럼(131)의 p형 불순물의 농도 대비 200% 이상인 경우 열공정 시 P불순물이 N형 에피텍셜층(120)으로 확산되어 온(On) 동작 시 전류 패스(Path)를 감소 시켜 Ron을 증가시키기 때문이다.
상술한 바와 같이 터미네이션 영역(II 영역)의 제 1컬럼(131)의 하부에는 제 2컬럼(132)이 더 형성되는 것으로 액티브 영역(I 영역)의 제 1컬럼(131) 보다 깊은 깊이로 p형 컬럼이 형성될 수 있다.
따라서, 도 6과 같이 X-X1선 사이의 최대 임계 전계값(Ec)이 제 2 컬럼(132)에서 발생하여 종래에 비해 높은 임계 전계값으로 형성된다. 또한, 2 컬럼(132)에 의한 높은 임계 전계값은 애발란치 항복 전압(Avalanche Break down)이 발생하는 역전압(reverse bias)의 크기를 증가 시킨다.
또한, 도 7에 도시된 바와 같이 제 2컬럼(132)이 형성되는 영역으로 인해 종래에 비해 보다 넒은 전기장 분포를 가지며, Y-Y1선 사이의 전계가 전체적으로 상기 제 2주전극(150) 측으로 이동하여 형성된다.
여기서, 전력 반도체 디바이스(100)의 항복 전압(BV)은 다음의 수학식 1과 같이 p형 컬럼의 두께(LD)와 임계전계(EC)의 곱으로 표현될 수 있다.
[수학식 1]
BV= EC X LD
여기서, Ec는 애발란치 항복 전압(Avalanche Break Down)이 발생하는 임계 전계의 크기이며, 일반적으로 1.5E5 ~ 3E5 V/cm 사이의 특정값이 대입될 수 있다.
즉, 이는 도 9에 도시된 바와 같이, 본 발명의 일 실시예에 따른 전력 반도체 디바이스(100)에서, 터미네이션 영역(II 영역)의 p형 컬럼(131, 132)이 제2깊이(LD2)로 형성되고, 액티브 영역(I 영역)의 p형 컬럼(131)이 제1깊이(LD1)로 형성되므로, 터미네이션 영역(II 영역)의 항복 전압(BV2)이 액티브 영역(I 영역)의 항복 전압(BV1)보다 큰 값을 갖는다.
상기 제 2반도체층(231)은 액티브 영역(I 영역) 내에 형성된다. 즉, 액티브 영역(I 영역) 내에서 N형 에피택셜층(120)과 제 1컬럼(131)의 표면에 채널 형성층으로 기능 하는 저농도의 p형 불순물로 도핑된 제 2반도체층(231)이 형성된다.
상기 제3 반도체층(232)은 액티브 영역(I 영역) 내에 형성된다. 즉, 액티브 영역(I 영역) 내에서 제 2반도체층(231)의 상면으로부터 제 1컬럼(131)을 향하는 방향으로 고농도의 n형 불순물로 도핑된 소정 깊이의 제3 반도체층(232)이 형성된다. 이러한 제3 반도체층(232)은 n형 불순물이 제 2반도체층(231)의 상면으로부터 하부 방향을 따라 대략 스트라이프 또는 래더 형태로 주입 및 확산되어 형성된 n+층일 수 있다. 여기서, 상기 스트라이프 또는 래더 형태는 제3 반도체층(232)을 상측에서 바라봤을 때의 평면형태를 의미한다.
상기 제 2주전극(150)(이하, 드레인 전극이라 함)은 액티브 영역(I 영역)과 터미네이션 영역(II 영역)에 형성된다. 즉, 액티브 영역(I 영역)과 터미네이션 영역(II 영역)에서는 제 1도전형의 반도체층(110)의 하면에 형성된다. 상기 드레인 전극(150)은 통상의 금(Au), 은(Ag), 팔라듐(Pd), 니켈(Ni) 및 그 합금 또는 그 등가물 중에서 선택된 어느 하나로 형성되나, 여기서 그 재질을 한정하는 것은 아니다.
또한, 상기 제 1주전극(250)(이하, 소오스 전극이라 함)은 액티브 영역(I 영역) 내에 형성된다. 즉, 액티브 영역(I 영역) 내에서 제3 반도체층(232)에는 제 2반도체층(231) 및 제3 반도체층(232)의 표면에 접합하도록 소오스 전극(250)이 전기적으로 연결된다. 상기 소오스 전극(250)은 통상의 금(Au), 은(Ag), 팔라듐(Pd), 니켈(Ni) 및 그 합금 또는 그 등가물 중에서 선택된 어느 하나로 형성되나, 여기서 그 재질을 한정하는 것은 아니다.
상기 제어전극(240)(이하, 게이트 전극이라 함)은 액티브 영역(I 영역) 내에 형성된다. 즉, 액티브 영역(I영역) 내에서 제 2반도체층(231)과 인접하는 N형 에피택셜층(120)의 상부 표면상에 제 1게이트 절연막(241)을 매개로 하는 게이트 전극(240)이 형성된다. 한편, 터미네이션 영역(II 영역) 내에도 제 2게이트 절연막(140)이 형성된다. 즉, 터미네이션 영역(II 영역) 내에서 N형 에피택셜층(120)과 제 1컬럼(131)의 상부 표면상에 제2게이트 절연막(140)이 형성된다.
다음은 도 4a 내지 4c를 참조하여, 본 발명의 일 실시예에 따른 전력 반도체 디바이스(100)를 제조하는 공정을 설명한다.
도 4a를 참조하면, 우선, n+로 도핑된 반도체 기판(110) 상에 N형 에피택셜(epitaxial)층(120)을 성장시킨다.
여기서, 상기 N형 에피택셜층(120)의 두께는, 예를 들면 저항률이 5~40cm, 400~800V의 전력 반도체 디바이스에서는, 15~50Ωum정도로 형성될 수 있다. 그런 다음, 상기 N형 에피택셜층(120)의 표면상에 유전체 마스킹(masking) 층(121)을 형성한다.
여기서, 마스크(119)는 통상의 실리콘 산화막 및 실리콘 질화막으로 이루어질 수 있으나, 이러한 종류로 본 발명을 한정하는 것은 아니다.
이후, 상기 유전체 마스킹 층(121)을 트렌치(trench)(131a)의 위치를 확정하는 마스크(mask) 부분을 남기고 노광하여 패턴(pattern)을 형성한다. 그런 다음, 반응성 이온 에칭(Ion etching)에 의하여 마스크 개구부를 이용하여 드라이 에칭(dry etching)을 통해 트렌치(131a)를 형성할 수 있다.
그러나 본 발명에서는 트렌치(131a)를 형성하는 방법에 대하여 한정하는 것은 아니다.
도 4b를 참조하면, 이후, 상기 트렌치(131a)의 하부에서 N형 에피택셜층(120) 방향으로 P형 불순물의 이온 주입 및 확산을 통하여, 제 2컬럼(132)을 형성한다. 여기서, 상술한 바와 같이 제 2컬럼(132)의 P형 불순물의 농도는 이후, 트렌치(131a)에 주입되는 P형 불순물이 농도에 비해 큰 값을 가진다.
도 4c를 참조하면, 상기 제 2컬럼(132)의 상부의 트렌치(131a) 내부에 붕소와 같은 P형 불순물을 주입하게 된다. 여기서, P형 불순물의 총 도핑양 및 타입 에너지(energy)는, 후에 확산 공정을 행한 뒤에 에피택셜층에 잔류하는 불순물의 양이, 최종적인 전력 반도체 디바이스로 요구되는 항복 전압을 만족하도록 선택한다. 이후, 구조체의 표면을 평탄화(planarize)하는 작업을 거치게 된다.
최종적으로는 공공연하게 알려진 MOSFET 제조 공정이 수행되어, 도 1 내지 도 3에서의 전력 반도체 디바이스(100)를 완성시키게 된다.
본 발명은 상기 실시예들에 한정되지 않고 본 발명의 기술적 요지를 벗어나지 아니하는 범위 내에서 다양하게 수정, 변형되어 실시될 수 있음은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 있어서 자명한 것이다.
100; 전력 반도체 디바이스
110; 제 1도전형의 반도체층 120; 제 1도전형의 불순물층
131; 제 2도전형의 제 1컬럼 132; 제 2도전형의 제 2컬럼
140, 241; 게이트 절연막 150; 제 1주전극
231; 제2 반도체층 232; 제3 반도체층
240; 제어전극 250; 제 2주전극
110; 제 1도전형의 반도체층 120; 제 1도전형의 불순물층
131; 제 2도전형의 제 1컬럼 132; 제 2도전형의 제 2컬럼
140, 241; 게이트 절연막 150; 제 1주전극
231; 제2 반도체층 232; 제3 반도체층
240; 제어전극 250; 제 2주전극
Claims (13)
- 액티브 영역과 상기 액티브 영역을 둘러싸는 터미네이션 영역을 갖는 전력 반도체 디바이스에 있어서,
상기 액티브 영역과 상기 터미네이션 영역 전체에 걸쳐 형성된 제 1도전형의 반도체층;
상기 반도체층 상면에 형성되는 제 1도전형의 불순물층;
상기 액티브 영역과 상기 터미네이션 영역 전체에 걸쳐 상기 불순물층 내부로 연장되는 복수의 제 2도전형의 제 1컬럼; 및
상기 터미네이션 영역에서 상기 복수의 제 1컬럼 하부에 각각 형성된 복수의 제 2도전형의 제 2컬럼을 포함하는 것을 특징으로 하는 전력 반도체 디바이스. - 제 1항에 있어서,
상기 제 1도전형은 n형이고, 상기 제 2도전형은 p형인 것을 특징으로 하는 전력 반도체 디바이스. - 제 2항에 있어서,
상기 복수의 제 2도전형의 제 2컬럼은 임플란트 공정을 통해 형성되는 것을 특징으로 하는 전력 반도체 디바이스. - 제 1항에 있어서,
상기 제 2컬럼의 폭은 상기 제 1컬럼의 폭 보다 큰 것을 특징으로 하는 전력 반도체 디바이스. - 제 1항에 있어서,
상기 제 2컬럼의 농도는 상기 제 1컬럼의 농도 보다 큰 것을 특징으로 하는 전력 반도체 디바이스. - 제 1항에 있어서,
상기 제 2컬럼의 농도는 상기 제 1컬럼의 농도 대비 100% 내지 200%인 것을 특징으로 하는 전력 반도체 디바이스. - 제 1항에 있어서,
상기 복수의 제 1컬럼의 깊이는 모두 동일한 것을 특징으로 하는 전력 반도체 디바이스. - 제 1항에 있어서,
상기 터미네이션 영역의 항복 전압은 상기 액티브 영역의 항복 전압 보다 큰 것을 특징으로 하는 전력 반도체 디바이스. - 제 1항에 있어서,
상기 제 1컬럼의 전하량은 상기 불순물층의 전하량 보다 큰 것을 특징으로 하는 전력 반도체 디바이스. - 제 1항에 있어서,
상기 액티브 영역에서
상기 불순물층 및 복수의 제 1컬럼의 상부 표면에 선택적으로 형성된 제 2도전형의 제 2반도체층,
상기 제 2반도체층 표면에 선택적으로 형성된 제 3반도체층,
상기 제 2반도체층 및 제 3반도체층의 표면에 접합하도록 형성된 제 1주전극 및
상기 불순물층, 제 2반도체층 및 제 3반도체층의 표면에 절연막을 매개로 하여 형성된 제어전극을 더 포함하고,
상기 액티브 영역 및 상기 터미네이션 영역에서 상기 반도체층 하면에 형성되는 제 2주전극을 더 포함하는 것을 특징으로 하는 전력 반도체 디바이스. - 제 10항에 있어서,
상기 터미네이션 영역에 배치되는 불순물층 및 복수의 제 1컬럼의 상부 표면에 접합하도록 형성된 절연막을 더 포함하는 것을 특징으로 하는 전력 반도체 디바이스. - 제 1항에 있어서,
상기 반도체층은 n+형 반도체 기판인 것을 특징으로 하는 전력 반도체 디바이스. - 제 1항에 있어서,
상기 불순물층은 n형 에피택셜(epitaxial)층인 것을 특징으로 하는 전력 반도체 디바이스.
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| KR20170022418A (ko) * | 2015-08-20 | 2017-03-02 | 페어차일드코리아반도체 주식회사 | 슈퍼정션 반도체 장치 및 그 제조 방법 |
| CN110212016A (zh) * | 2019-05-06 | 2019-09-06 | 上海昱率科技有限公司 | 功率器件及其制造方法 |
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- 2013-11-13 KR KR1020130137950A patent/KR20150055509A/ko not_active Application Discontinuation
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