KR100763310B1 - 전력 반도체 소자 - Google Patents
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Abstract
본 발명은 전력 반도체 소자에 관한 것으로, 제 1 도전형의 드레인 영역과, 드레인 영역 상에 형성된 제 1 도전형의 제 1 에피텍셜 영역과, 제 1 에피텍셜 영역 상에 형성된 스트라이프 형태로 이루어지는 하나 이상의 제 2 도전형의 제 1 및 제 2 바디 영역과, 제 1 및 제 2 바디 영역 사이에 형성된 제 1 도전형의 제 2 에피텍셜 영역과, 제 1 바디 영역 내의 소정 영역에 형성된 하나 이상의 제 1 도전형의 소스 영역과, 소스 영역, 상기 제 1 바디 영역 및 제 2 에피텍셜 영역 상에 형성된 게이트 절연막을 포함하며, 스트라이프 형태의 바디 영역들을 별개로 분리시킴으로써 스트라이프 형태의 바디 영역들의 각각 양단에 형성되는 구형구조의 공핍영역에 의해 시간에 따른 전압의 변화률(dv/dt) 특성이 향상되며, 고전력 MOSFET를 쉽게 파괴시킬 수 있었던 견고성 전류의 흐름 특성을 개선하는 이점이 있다.
고전력 MOSFET, 스트라이프, 바디 영역, 항복 전압, 견고성 전류
Description
도 1은 종래 기술에 따른 스트라이프 구조의 단위셀들을 갖는 고전력 MOSFET를 도시한 레이아웃도,
도 2는 도 1의 고전력 MOSFET의 바디 영역 패턴 및 프레임 영역 패턴을 도시한 레이아웃도,
도 3은 도 2의 B-B'의 절단면을 따라 도시한 고전력 MOSFET의 단면도,
도 4는 본 발명에 따른 고전력 MOSFET에 대한 평면도의 일부분을 나타낸 도면,
도 5는 도 4에서의 선 D-D'를 따라 절취하여 나타낸 수직 단면도,
도 6은 도 4에서의 p+ 바디 영역을 나타낸 도면.
<도면의 주요 부분에 대한 부호의 설명>
510 : 드레인 전극 520 : n+ 드레인 영역
530 : n- 에피텍셜 영역 535 : no 에피텍셜 영역
541 : p+ 바디 영역 542 : p- 바디 영역
543 : p- 바디 영역 라인 550 : 게이트 전극
555 : 게이트 절연막 560 : n+ 소스 영역
580 : 소스 전극
본 발명은 전력 반도체 소자에 관한 것으로서, 더욱 상세하게는 고전력 금속 산화물 반도체 전계 효과 트랜지스터(power metal oxide semiconductor field effect transistor; 이하, "고전력 MOSFET"라고 함)에 관한 것이다.
고전력 MOSFET는 높은 항복 전압, 낮은 온-저항 및 빠른 스위칭 속도의 특성들을 만족하여야 한다. 이들 중 온-저항(On-resistance)은 크게 채널저항, JFET 저항, 축적(accumulation)저항 및 드리프트 저항성분으로 이루어진다. 특히, 드리프트 저항성분은 항복 전압과 직접적인 상관관계를 갖는다.
대한민국등록특허 제10-0297705호에는 "낮은 온저항과 높은 항복 전압을 갖는 전력용 반도체소자"가 개시되어 있다. 도 1 내지 도 3을 참조하여 대한민국등록특허 제10-0297705호에 개시된 고전력 MOSFET에 대해 살펴보기로 한다.
도 1은 고전력 MOSFET의 일부를 도시한 레이아웃도이다. 참조부호 330은 바디 영역 및 프레임 영역 패턴이며, 참조부호 340은 소스 영역 패턴이고, 참조부호 370은 게이트전극 패턴이며, 참조부호 380은 소스콘택 및 고농도 바디 영역 패턴이다.
도 2는 도 1의 바디 영역 및 프레임 영역 패턴(330)을 도시한 레이아웃도이다. 바디 영역 패턴(331)은 스트라이프 형태로 이루어져 있으며, 바디 영역 패턴(331)의 모서리 영역(332)은 프레임 영역(334)과 연결된다. 그 결과, 바디 영역 패턴(331)들은 프레임 영역(334)을 통하여 서로 연결되어 있다.
도 3은 도 1의 B-B'의 절단면을 따라 도시한 확대 단면도이다. 도 3을 참조하면, 고전력 MOSFET는 드레인 영역(410), 드리프트층(420), 바디 영역(430), 소스 영역(440), 고농도 드리프트층(450), 게이트절연막(460), 게이트전극(470) 및 드레인전극(400)을 구비한다.
바디 영역(430)은 드리프트층(420)의 표면아래에 하나이상 형성되어 있으며, 인접한 바디 영역(430)들은 a만큼 이격되어 있다. 또한, 바디 영역(430)은 제 2 도전형이며, 저농도로 도핑되어 있다. 제 2 도전형은 P형인 것이 바람직하다. 또한, 바디 영역(430)은 스트라이프 형태로 이루어져 있으며, 스트라이프의 양쪽 모서리(edge)는 프레임 영역과 연결되어 있다(도4 참조). 그 결과, 각각의 바디 영역(430)들은 프레임 영역을 통하여 모두 연결된다. 도 3의 미설명 참조부호(도면부호)인 432는 고농도 바디영역이며, 480은 소스전극이다.
이와 같이, 스트라이프 구조의 고전력 MOSFET는 각 단위 셀이 스트라이프 형태를 가지며, 이에 따라 육각형 구조의 고전력 MOSFET에 비해 소자의 항복 전압값과 스위칭 속도가 증가하는 장점이 있다.
그러나, 대한민국등록특허 제10-0297705호에 개시된 스트라이프 구조의 고전력 MOSFET는 프레임 영역을 가지는 구조적 특성상 소자의 프레임 영역과 바디 영역 사이에서 항복 전압의 차이가 발생하며 그 값이 매우 크다.
이러한 이유는, 하나 이상의 바디 영역이 서로 간격을 가지면서 규칙적으로 배열되어 있고 각 바디영역의 공핍영역이 서로 접촉되므로 고전력 MOSFET의 드레인-소스 전압에 의해 야기되는 전기장이 그 접촉 부분에 집중되어서 항복 전압을 현 격하게 낮추기 때문이다. 다시 말해서 프레임 영역을 가지는 고전력 MOSFET 구조에서는 프레임 영역의 항복 전압이 바디 영역보다 더 높으며 그 차이 또한 크다. 견고성 전류는 고전력 MOSFET에서 역방향 전압 인가시 다이오드를 통해 흐르는 전류에 해당되므로 견고성 전류는 항복 전압이 낮은 영역을 통하여 흐르기 마련이다. 따라서 견고성 전류의 대부분이 바디 영역을 통하여 흐르게 되어서 소자 내의 기생 바이폴라 트랜지스터를 동작시키게 되어 고전력 MOSFET를 쉽게 파괴시키는 문제점이 있으며, 시간에 따른 전압의 변화률(dv/dt) 특성이 나빠지는 문제점이 있었다.
본 발명은 이와 같은 종래의 문제점을 해결하기 위하여 제안한 것으로, 프레임 영역을 제거하여 스트라이프 형태의 바디 영역들을 별개로 분리시킴으로써 스트라이프 형태의 바디 영역들의 각각 양단에 형성되는 구형구조의 공핍영역에 의해 시간에 따른 전압의 변화률(dv/dt) 특성이 향상되도록 하는 데 그 목적이 있다.
본 발명의 다른 목적은 프레임 영역을 제거하여 고전력 MOSFET를 쉽게 파괴시킬 수 있었던 견고성 전류의 흐름 특성을 개선하는 데 있다.
이와 같은 목적들을 실현하기 위한 본 발명에 따른 전력 반도체 소자는, 제 1 도전형의 드레인 영역과, 드레인 영역 상에 형성된 제 1 도전형의 제 1 에피텍셜 영역과, 제 1 에피텍셜 영역 상에 형성된 스트라이프 형태로 이루어지는 하나 이상의 제 2 도전형의 제 1 및 제 2 바디 영역과, 제 1 및 제 2 바디 영역 사이에 형성된 제 1 도전형의 제 2 에피텍셜 영역과, 제 1 바디 영역 내의 소정 영역에 형성된 하나 이상의 제 1 도전형의 소스 영역과, 소스 영역, 상기 제 1 바디 영역 및 제 2 에피텍셜 영역 상에 형성된 게이트 절연막을 포함하며, 제 2 바디 영역은 각각 별개로 분리된다.
본 발명에서 제 2 바디 영역은 각각 양단에 구형구조의 공핍영역이 형성되는 것이 바람직하다.
이하, 본 발명의 바람직한 실시 예를 첨부된 도면들을 참조하여 상세히 설명한다. 아울러 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략한다.
도 4는 본 발명에 의한 고전력 MOSFET에 대한 평면도의 일부분을 도시한 것이며, 도 5는 도 4에서의 선 D-D'를 따라 절취하여 나타낸 수직 단면도를 도시한 것이다. 도 4 및 도 5에서, 참조부호 510은 드레인 전극, 참조부호 520은 n+ 드레인 영역, 참조부호 530은 n- 에피텍셜 영역, 참조부호 535는 no 에피텍셜 영역, 참조부호 541은 p+ 바디 영역, 참조부호 542는 p- 바디 영역, 참조부호 550은 게이트 전극, 참조부호 555는 게이트 절연막, 참조부호 560은 n+ 소스 영역 및 참조부호 580은 소스 전극을 각각 나타낸다. 도면에 대한 설명의 편의상, 도 5에 나타낸 모든 구성 요소를 도 4에 표시하지는 않았다.
본 발명에 의한 스트라이프 구조의 고전력 MOSFET은, 도 4에서와 같이, 게이트 전극 및 p+ 바디 영역 등이 스트라이프 형태로 이루어져 있다. 또한, 게이트 전극들(550) 사이에 p+ 바디 영역(541), n+ 소스 영역(560) 및 소스 전극(580)이 배치된다. 또한, 모든 p+ 바디 영역(541)들은 서로 연결되지 않고 별개로 분리되어 있는데, 이는 본 발명의 주요한 기술적 특징 중의 하나로서, 이에 대한 설명은 도 6에서 상세하게 설명될 것이다.
본 발명에 의한 고전력 MOSFET의 상세한 구성 및 작용은 도 5를 참조하여 설명한다. 실리콘 웨이퍼 기판에 해당하는 n+ 드레인 영역(520) 상에 공지의 실리콘 에피텍셜 증착법을 이용하여 n- 에피텍셜 영역(530)이 형성된다. 이 때, n- 에피텍셜 영역(530)의 두께 및 저항값이 고전력 MOSFET에서 항복 전압과 온-저항을 결정하는 중요한 인자가 되는 것은, n- 에피텍셜 영역(530) 위에는 공지의 JFET 이온 주입 방법을 사용하여 no 에피텍셜 영역(535)이 형성되기 때문이다. JFET 이온 주입 방법이란 n- 에피텍셜 영역(530)에 n형 도펀트를 이온 주입하여 n-보다 높은 no의 농도를 가지는 에피텍셜 영역을 형성하는 것으로, 이는 고전력 MOSFET의 온-저항을 낮추기 위한 것이다. 일반적으로, 고전력 MOSFET 분야에서는 이러한 p- 바디 영역(542) 사이의 no 에피텍셜 영역(535)을 JFET 영역이라고 부르고 있기 때문에, 상술한 이온 주입 방법을 JFET 이온 주입법이라고 한다.
no 에피텍셜 영역(535) 내의 소정 영역에는 규칙적으로 p+ 및 p- 바디 영역(541, 542)들이 하나 이상 형성된다. p+ 바디 영역(541)과 p- 바디 영역(542)은 공지의 웰 드라이브 인(well drive in) 방법에 의해 형성된다. p 바디 형성시의 웰 드라이브 인 방법이란 p형 도펀트를 이온 주입한 후 확산 공정에 의해 p형 도펀트 를 no 에피텍셜 영역(535) 내로 확산시키는 방법이다. 통상적으로, 고전력 MOSFET에서 p+ 및 p- 바디 형성시에는 더블 웰 드라이브 인 방법을 사용하는데, 이는 p+ 및 p- 농도에 맞게 p형 도펀트를 이온 주입한 후 동시에 웰 드라이브 인을 시키는 방법이다.
p- 바디 영역(542) 내의 양쪽 끝에는 p- 바디 영역(542)의 상부 표면에 인접하게 n+ 소스 영역(560)이 형성된다. n+ 소스 영역(560) 일부의 표면, p- 바디 영역(542)의 소정의 영역(547)의 표면 및 p- 바디 영역(542)들 사이의 no 에피텍셜 영역(535) 표면 상에는 게이트 절연막(555)을 개재하여 게이트 전극(550)이 형성된다. 여기서, 소정의 p- 바디 영역(547)은 고전력 MOSFET이 동작될 때에 채널이 형성되는 영역이다.
게이트 전극(550)에 양의 전압(즉, 게이트 전압)이 인가되면 게이트 절연막과 접하고 있는 p- 바디 영역이 인버전 현상에 의해 n형의 채널 영역(547)으로 전환됨으로써, 소스-드레인 전압에 의해 n+ 소스 영역(560)에서 나온 전자가 n형의 채널 영역(547), no 에피텍셜 영역(535), 및 n- 에피텍셜 영역(530)을 통과하고 최종적으로는 n+ 드레인 영역(520)에 도달하여, 고전력 MOSFET의 드레인 전류가 출력되게 된다. 끝으로, n+ 드레인 영역(520) 및 n+ 소스 영역(560) 각각과 전기적으로 연결하기 위한 드레인 전극(510) 및 소스 전극(580)이 형성되고, 게이트 전극(550) 상에는 게이트 전극(550)과 소스 전극(580) 사이의 절연을 위한 PSG 막(도시하지 않음)이 형성된다.
도 6은 본 발명에 따른 스트라이프 구조의 고전력 MOSFET에서 p+ 바디 영역을 나타낸 도면이다. 도 4에서도 설명하였듯이, p+ 바디 영역(541)은 종래 기술과 같이 프레임 영역에 의해 연결되는 것이 아니라(도 2 참조) 서로 분리되어 있다. 따라서 스트라이프 형태의 p+ 바디 영역(541)들의 각각 양단에 형성되는 구형구조의 공핍영역에 의해 시간에 따른 전압의 변화률(dv/dt) 특성이 향상된다.
이하에서는, 본 발명에 따른 고전력 MOSFET에서, 프레임 영역을 제거하여 별개로 분리한 이유에 대해서 상세히 설명한다.
앞서 설명한 바와 같이 대한민국등록특허 제10-0297705호에 개시된 스트라이프 구조의 고전력 MOSFET는 프레임 영역을 가지는 구조적 특성상 소자의 프레임 영역과 바디 영역 사이에서 항복 전압의 차이가 발생하며 그 값이 매우 크다.
이러한 이유는, 하나 이상의 바디 영역이 서로 간격을 가지면서 규칙적으로 배열되어 있고 각 바디 영역의 공핍영역이 서로 접촉되므로 고전력 MOSFET의 드레인-소스 전압에 의해 야기되는 전기장이 그 접촉 부분에 집중되어서 항복 전압을 현격하게 낮추기 때문이다. 다시 말해서 프레임 영역을 가지는 고전력 MOSFET 구조에서는 프레임 영역의 항복 전압이 바디 영역보다 더 높으며 그 차이 또한 크다. 견고성 전류는 고전력 MOSFET에서 역방향 전압 인가시 다이오드를 통해 흐르는 전류에 해당되므로 견고성 전류는 항복 전압이 낮은 영역을 통하여 흐르기 마련이다. 따라서 견고성 전류의 대부분이 바디 영역을 통하여 흐르게 되어서 소자 내의 기생 바이폴라 트랜지스터를 동작시키게 되어 고전력 MOSFET를 쉽게 파괴시키는 문제점이 발생하며, 시간에 따른 전압의 변화률(dv/dt) 특성이 나빠지는 문제점이 있다. 이에 반하여, 본 발명에서는 프레임 영역을 제거하여 스트라이프 형태의 바디 영역들을 별개로 분리시킴으로써 스트라이프 형태의 바디 영역들의 각각 양단에 형성되는 구형구조의 공핍영역은 서로 접촉되지 않는다. 아울러, 프레임 영역이 제거되므로 프레임 영역과 바디 영역 사이의 항복 전압 차이에 의해 발생할 수 있는 고전력 MOSFET의 파괴 등의 문제점들이 원천 차단된다. 이는 견고성 전류가 적절히 분산되는 것을 의미하며, 이로써 다이오드 역기전력인 시간에 따른 전압의 변화률(dv/dt) 특성이 현저하게 개선된다.
지금까지는 본 발명의 일 실시 예에 국한하여 설명하였으나 본 발명의 기술이 당업자에 의하여 용이하게 변형 실시될 가능성이 자명하다. 이러한 변형된 실시 예들은 본 발명의 특허청구범위에 기재된 기술사상에 당연히 포함되는 것으로 해석되어야 할 것이다.
전술한 바와 같이 본 발명은 스트라이프 형태의 바디 영역들을 별개로 분리시킴으로써 스트라이프 형태의 바디 영역들의 각각 양단에 형성되는 구형구조의 공핍영역에 의해 시간에 따른 전압의 변화률(dv/dt) 특성이 향상되며, 고전력 MOSFET를 쉽게 파괴시킬 수 있었던 견고성 전류의 흐름 특성을 개선하는 효과가 있다.
Claims (3)
- 삭제
- 제 1 도전형의 드레인 영역과,상기 드레인 영역 상에 형성된 제 1 도전형의 제 1 에피텍셜 영역과,상기 제 1 에피텍셜 영역 상에 형성된 스트라이프 형태로 이루어지는 하나 이상의 제 2 도전형의 제 1 및 제 2 바디 영역과,상기 제 1 및 제 2 바디 영역 사이에 형성된 제 1 도전형의 제 2 에피텍셜 영역과,상기 제 1 바디 영역 내의 소정 영역에 형성된 하나 이상의 제 1 도전형의 소스 영역과,상기 소스 영역, 상기 제 1 바디 영역 및 상기 제 2 에피텍셜 영역 상에 형성된 게이트 절연막을 포함하며,상기 제 2 바디 영역은 각각 별개로 분리된전력 반도체 소자.
- 제 2 항에 있어서,상기 제 2 바디 영역은 각각 양단에 구형구조의 공핍영역이 형성되는전력 반도체 소자.
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| KR1020060044545A KR100763310B1 (ko) | 2006-05-18 | 2006-05-18 | 전력 반도체 소자 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100763310B1 (ko) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100194661B1 (ko) | 1995-10-10 | 1999-07-01 | 윤종용 | 전력용 트랜지스터 |
-
2006
- 2006-05-18 KR KR1020060044545A patent/KR100763310B1/ko active IP Right Grant
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100194661B1 (ko) | 1995-10-10 | 1999-07-01 | 윤종용 | 전력용 트랜지스터 |
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