KR100194661B1 - 전력용 트랜지스터 - Google Patents

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Abstract

본 발명은 반도체 장치에 관한 것으로서, DMOSFET나 IGBT등의 반도체 장치 의 전력 손실을 줄이기 위하여, 에피층에 에피층과 같은 타입의 고농도층을 형성하여, 에피층을 제1에피층 , 고농도층, 제2에피층의 삼중층으로 형성하고, 제2에피층 고농도층에 제2도전형의 우물을 형성함으로써, JFET영역의 도핑 농도를 높이게 된다. 그럼으로써 JFET영역의 저항을 줄이고, 반도체 소자의 온저항을 줄이도록 하는 반도체 장치이다. 또한 에피층에 고농도층을 형성하는데 종래의 공정방법을 이용하므로 제조 공정상 비용과 기술의 고도성을 요하지 않는다.

Description

전력용 트랜지스터
제1도는 종래의 DMOSFET 트랜지스터의 구조를 도시한 단면도.
제2도는 본 발명에 의한 DMOSFET 트랜지스터의 구조를 나타내는 단면도.
제3a도는 종래의 DMOSFET 트랜지스터를 제조하는데 사용된 에피층의 구조를 도시한 단면도.
제3b도는 본 발명에 의한 DMOSFET 트랜지스터를 제조하는데 사용된 에피층의 구조를 도시한 단면도.
제4도는 본 발명에 의한 IGBT의 구조를 나타내는 단면도.
* 도면의 주요부분에 대한 부호의 설명
5 : P+형 반도체 기판 10 : N+형 반도체 기판
20 : 제1에피층 30 : N+형 에피층
40 : 제2에피층 50 : P형 우물
52: N+형 확산 영역 60 : 산화막
70 : 게이트 단자 72: 소스 단자
74 : 드레인 단자 80 : 절연막
본 발명은 전력용 트랜지스터에 관한 것으로서, 더욱 상세하게는, 온(on)저항 특성을 향상하는 전력 MOSFET 트랜지스터에 관한 것이다.
저저항의 전력 MOSFET 트랜지스터를 개발함에 있어서, 그 소자의 온 저항은 소자의 특성을 결정 짓는 중요한 요소이다.
그리고 스위칭 소자가 스위치 온(turn on)되었을 때의 전력 손실을 줄이기 위해서 온 저항이 낮은 스위칭 소자의 수요가 계속 증가하고 있고, 각 반도체 회사마다 온 저항 값의 최저치가 기술력 수준의 지표로 나타나고 있고, 소자 설계시에 온 저항을 낮추는 것이 최대의 관건으로 대두되고 있다.
일반적으로 DMOSFET 트랜지스터에서 저항을 구성하는 요소는 외부의 콘택저항, 채널(channel)저항 ,축적(accumulation) 영역의 저항, JFET영역의 저항 그리고 에피층의 저항이다. 에피층의 저항은 내방에 의해서 결정되므로 어느 이하로 줄일 수 없으므로, 소자의 저항을 낮추기 위해서 축적 영역의 저항이나, JFET영역의 저항을 낮추는 방법이 제시되고 있다.
온 저항을 줄이기 위한 시도로 축적 영역에 에피층과 같은 극성의 이온을 주입하여 축적 영역의 저항을 줄이려는 시도가 있었고, 미합중국 특히 제4,680,853호로 등록되어 있다.
이온 주입에 의해서 표면의 농도를 높여 축적 영역의 저항을 줄이는 것이 가능하다.
그러나 주입 조절에 의해서 JFET영역의 도핑 농도를 증가시킬 수는 없고, 축적 영역의 도핑 농도가 높아서 펀치(punch)전압이 낮아지고, 고내압에 사용하는 데 적합하지 않은 구조이다.
또한 도즈와 에너지가 높을 경우 주입에 의해 채널 영역이 영향을 받기 때문에 문턱 전압을 조절하기 어려운 공정이다.
또한, IEEE IEDM tech digest 1986 ,pp638-641에 시린 paper 및 trench를 이용한 MOSFET, IGBT 구조에 대한 특허에서 트렌치 공정을 이용해서 JFET영역을 거치지 않고, 채널이 바로 에피층에 연결되어 on저항을 줄이는 트렌치(trench)MOSFET구조가 제안되었다.
그러나 트렌치 공정은 공정상 많은 어려움이 있고, 공정비용이 높은 단점이 있어서 특별히 저저항이 필요하지 않은 경우 이용되고 있지 않다.
그러면, 첨부한 도면을 참고로 하여 종래의 DMOSFET트랜지스터에 대하여 더욱 상세하게 설명한다.
제1도는 종래의 DMOSFET 트랜지스터의 구조를 도시한 단면도이다.
제1도에 도시한 바와 같이, 종래의 DMOSFET 트랜지스터에는, N+형의 반도체 기판(10)에 위쪽에 N형 에피층(20)이 형성되어 있고, 에피층(20)의 위쪽은 이온주입에 의해 고농도부(22)로 형성되어 있다.
에피층(20)에 P-형 과 P+형 이 확산되어 있는 P형 우물(50)이 서로 간격을 두고 형성되어 있다. P형 우물(50)의 위쪽으로 주로 P-형의 확산층이 형성되어 있고, P형 우물(5)의 아래쪽으로 주로 P+형의 확산층이 형성되어 있으며, P+형 확산층은 고농돌 형성된 에피층의 고농도부(22)범위를 벗어나, 그 아래의 에피층(20)에 까지 형성되어 있다.
P형 우물(50) 안에 형성되어 있는 N+형 확산층(52)은 서로 간격을 두고 있고, N+형 확산층(52)사이의 P형 우물(50)의 표면에는 소스 단자(72)가 형성되어 있는데, 소스 단자(72)는 양옆의 N+형 확산층(52)의 일부가 겹쳐져 있다.
P형 우물(50) 사이의 에피층(22)의 표면에는 산화막(60)이 형성되어 있고, 그 위에 게이트 단자(70)가 형성되어 있다. 산화막(60)과 게이트 단자(70)는 P형 우물(50)과 P형 우물(50)안의 N+형 확산층(52)의 표면의 일부까지 덮고 있다. 또 한 게이트 단자(70)는 절연막(80)으로 씌워져 있고, 절연막(80)은 N+형 확산층(52)의 일부를 덮고 있으며, 절연막(80)은 소스 단자(72)와는 간격을 두고 있다.
그리고, N+형 반도체 기판(10)의 밑면에는 드레인 단자(74)가 형성되어 있다.
여기서 P형 우물(50)과 P형 우물(50)사이에 위치한 에피층의 표면 부분은 축적 영역(100)이고, 축적 영역(100)의 아래쪽은 JFET영역(200)이다.
이러한 종래의 DMOSFET 트랜지스터에서는 이온 주입에 의해서 표면의 농도를 높여 축적 영역의 저항을 줄이게 된다,
그러나, 이러한 종래의 DMOSFET트랜지스터는 ,이온 주입에 의하여 JFET영역까지 도핑 농도를 증가시킬 수는 없고, 축적 영역의 도핑 농도가 높아서 펀치 전압이 낮아지고, 고내압에 사용하는데 접합하지 않다는 문제점을 가지고 있다. 또한 도즈와 에너지가 높을 경우 주입에 의해 채널 영역이 영향을 받기 때문에 문턱 전압을 조절하기 어렵다는 문제점을 가지고 있다.
본 발명의 목적은 이러한 문제점을 해결하기 위한 것으로서, 기존의 DMOSFET 트랜지스터 제조 공정으로, JFET영역의 저항을 줄이고, 온 저항을 줄이는 데에 있다.
이러한 목적을 달성하기 위한 본 발명에 따른 전력용 트랜지스터는,제1도전형의 제1반도체층, 상기 제1반도체층 위에 형성되어 있는 제 1도전형의 제1에피층, 상기 제1에피층 위에 형성되어 있으며, 상기 제1에피층보다 농도가 높은 제1도전형의 고농도층, 상기 고농도층 위에 형성되어 있으며, 상기 고농도층보다 농도가 낮은 제1도전형의 제2에피층, 상기 제2에피층에 형성되어 있는 저농도 영역과 상기 고농도층에 형성되어 있고 상기 저농도 영역의 아래에 위치하며 상기 저농도 영역보다 농도가 높은 고농도 영역으로 이루어진 제2도전형의 우물, 상기 제2도전형의 우물에 형성되어 있는 제1도전형의 확산 영역을 포함하고 있다.
본 발명에 따른 이러한 반도체 장치에서는 에피층 안에 고농도층을 포함함으로써 JFET 영역의 저항을 줄이고, 온 저항을 줄이게 된다. 그러면, 첨부한 도면을 참고로 본 발명에 따른 반도체 장치의 실시예를 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있을 정도로 상세히 설명한다.
제2도는 본 발명에 의한 DMOSFET 트랜지스터의 구조를 나타내는 단면도이다.
제2도에 도시한 바와 같이 본 발명의 실시예에 따른 DMOSFET트랜지스터는,N+형의 반도체 기판(10)에 위쪽에 N형의 제1에피층(20)이 형성되어 있고,제1에피층(20)위에 N+형의 에피층(30)이 형성되어 있고, 그 위에 다시 N형의 제2에피층(40)이 형성되어 있다.
제2에피층(40)과 N+형의 에피층(30)에 P-형과 P+형이 확산되어 있는 P형 우물(50)이 서로 간격을 두고 형성되어 있다. P형 우물(50)의 위쪽으로 주로 P-형의 확산층이 형성되어 있고, P형 우물(50)의 아래쪽으로 주로 P+형의 확산층이 형성되어 있으며, P+형 확산층은 N+형 에피층(30)에 형성되어 있다.
P형 우물(50) 안에는 N+형 확산층(52)이 형성되어 있는데, N+형 확산층(52)은 서로 간격을 두고 있다.
N+형 확산층(52)의 사이의 P형 우물(50)의 표면에는 소스 단자(72)가 형성되어 있는데, 소스 단자(72)는 양옆의 N+형 확산층(52)의 일부와 겹쳐져 있다. P형 우물(50)사이의 에피층의 표면(22)에는 산화막(60)이 형성되어 있어, 그 위에 게이트 단자(70)가 형성되어 있다. 산화막(60)과 게이트 단자(70)는 P형우물(50)과 P형 우물(50)안의 N+형 확산층(52)의 표면의 일부까지 덮고 있다. 또한 게이트 단자(70)는 절연막(80)으로 쒸워져 있고, 절연막(80)은 N+형 확산층(52)의 일부를 덮고 있으며, 절연막(80)은 소스 단자(72)와는 간격을 두고 있다.
N+형 반도체 기판(10)의 밑면에는 드레인 단자(74)가 형성되어 있다.
P형 우물(50)사이의 에피층(30,40)에서 표면 쪽은 축적 영역(100)이고, 축적 영역(100)의 아래쪽은 JFET영역(200)이다.
제3a도는 종래의 DMOSFET 트랜지스터를 제조하는데 사용된 에피층의 구조를 도시한 단면도이고, 제3b도는 본 발명에 의한 DMOSFET 트랜지스터를 제조하는데 사용된 에피층의 구조를 도시한 단면도이다.
제3a도에서와 같이 종래의 DMOSFET트랜지스터를 제조하기 위해서는 N+형 의 반도체 기판(10)에 N형의 에피층(20)이 형성되어 있으며, 에피층의 위쪽 표면 부근에는 농도가 높다(22). 제3b도와 같이 , 본 발명의 DMOSFET 트랜지스터를 제조하기 위해서는 N+형의 반도체 기판(10)에 N형의 에피층(20,40)이 형성되어 있으며, N형의 에피층(20,40) 가운데에 N+층(30)이 더 형성되어 있다.
제4도는 본 발명에 의한 IGBT(Insulated Gate Bipolar Transistor )의 구조를 나타내는 단면도이다.
N+형의 반도체층(10)에 위쪽에 N형의 제1에피층(20)이 형성되어 있고, 제1에피층(20)위에 N+형의 에피층(30)이 형성되어 있고, 그위에 다시 N형의 제2에피층(40)이 형성되어 있다.
제2에피층(40)과 N+형의 에피층(30)에 P-형과 P+형이 확산되어 있는 P형 우물(50)이 서로 간격을 두고 형성되어 있다. P형 우물(50)의 위쪽으로 주로 P-형의 확산층이 형성되어 있고, P형 우물(50)의 아래쪽으로 주로 P+형의 확산층이 형성되어 있으며, P+형 확산층은 N+형 에피층(30)에 형성되어 있다.
P형 우물(50)안에 형성되어 있는 N+형 확산층(52)은 서로 간격을 두고 있고, N+형 확산층(52)의 사이의 P형 우물의(50)표면에는 소스 단자(72)가 형성되어 있는데, 소스 단자(72)는 양옆의 N+형 확산층(52)의 일부와 겹쳐져 있다.
P형 우물(50)사이의 제2에피층(40)의 표면에는 산화막(60)이 형성되어 있고, 그위에 게이트 단자(70)가 형성되어 있다. 산화막(60)과 게이트 단자(70)는 P형 우물(50)과 P형 우물(50)안의 N+형 확산층(52)의 표면의 일부까지 덮고 있다.
또한 게이트 단자(70)는 절연막(80)으로 씌워져 있고, 절연막(80)은 N+형 확산층(52)의 일부를 덮고 있으며, 절연막(80)은 소스 단자(72)와는 간격을 두고 있다.
그리고, N+형 반도체층(10)의 밑면에는 P+형 반도체층(5)이 형성되어 있고,P형 반도체층(5)의 밑에는 드레인 단자(74)가 형성되어 있다.
여기서, P형 우물(50)사이의 에피층(30,40)에서 표면 쪽은 축적 영역(100)이고, 축적 영역(100)의 아래쪽은 JFET영역(200)이다.
따라서, 본 발명에 따른 반도체 장치는 기존의 DMOSFET 트랜지스터 제조 공정으로, JFET영역의 저항을 줄이고, 온 저항을 줄이는 효과가 있다.

Claims (2)

  1. 제1도전형의 제1반도체층, 상기 제1반도체층 위에 형성되어 있는 제1도전형의 제1에피층, 상기 제 1에피층 위에 형성되어 있으며, 상기 제1에피층보다 농도가 높은 제1도전형의 고농도층, 상기 고농도층 위에 형성되어 있으며, 상기 고농도층보다 농도가 낮은 제1도전형의 제2에피층, 상기 제2에피층에 형성되어 있는 저농도 영역과 상기 고농도층에 형성되어 있고 상기 저농도 영역의 아래에 위치하며 상기 저농도 영역보다 농도가 높은 고농도 영역으로 이루어진 제2도전형의 우물, 상기 제2도전형의 우물에 형성되어 있는 제1도전형의 확산 영역을 포함하는 전력용 트랜지스터.
  2. 제1항에서, 상기 제1반도체층의 하부에 형성되어 있는 제2도전형의 제2반도체층을 더 포함하는 전력용 트랜지스터.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100763310B1 (ko) 2006-05-18 2007-10-04 주식회사 파워디바이스 전력 반도체 소자

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6025231A (en) * 1997-02-18 2000-02-15 Texas Instruments Incorporated Self aligned DMOS transistor and method of fabrication
DE19904103B4 (de) * 1999-02-02 2005-04-14 Infineon Technologies Ag IGBT mit verbesserter Durchlaßspannung
JP3382172B2 (ja) * 1999-02-04 2003-03-04 株式会社日立製作所 横型絶縁ゲートバイポーラトランジスタ
JP4169879B2 (ja) * 1999-08-20 2008-10-22 新電元工業株式会社 高耐圧トランジスタ
JP2001210823A (ja) * 2000-01-21 2001-08-03 Denso Corp 半導体装置
US6781194B2 (en) * 2001-04-11 2004-08-24 Silicon Semiconductor Corporation Vertical power devices having retrograded-doped transition regions and insulated trench-based electrodes therein
JP4750933B2 (ja) * 2000-09-28 2011-08-17 株式会社東芝 薄型パンチスルー型パワーデバイス
EP1315212A4 (en) * 2000-11-21 2008-09-03 Matsushita Electric Ind Co Ltd SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME
WO2002084745A2 (en) 2001-04-11 2002-10-24 Silicon Wireless Corporation Power semiconductor devices and methods of forming same
EP1261036A3 (en) * 2001-05-25 2004-07-28 Kabushiki Kaisha Toshiba Power MOSFET semiconductor device and method of manufacturing the same
EP1267415A3 (en) * 2001-06-11 2009-04-15 Kabushiki Kaisha Toshiba Power semiconductor device having resurf layer
US6897682B2 (en) * 2002-06-06 2005-05-24 International Rectifier Corporation MOSgate driver integrated circuit with adaptive dead time
AU2003275541A1 (en) * 2002-10-18 2004-05-04 National Institute Of Advanced Industrial Science And Technology Silicon carbide semiconductor device and its manufacturing method
CN1906767B (zh) * 2004-02-27 2012-06-13 罗姆股份有限公司 半导体装置及其制造方法
US7442970B2 (en) * 2004-08-30 2008-10-28 Micron Technology, Inc. Active photosensitive structure with buried depletion layer
JP4857610B2 (ja) * 2005-06-01 2012-01-18 株式会社日立製作所 高圧アナログ・スイッチｉｃおよびそれを使った超音波診断装置
KR100752591B1 (ko) * 2007-07-06 2007-08-29 (주)위즈덤 세미컨덕터 Ｓｍｐｓ 소자 및 그 제조방법
CN102034815B (zh) * 2009-09-29 2013-07-24 比亚迪股份有限公司 一种igbt及其制作方法
US8563986B2 (en) * 2009-11-03 2013-10-22 Cree, Inc. Power semiconductor devices having selectively doped JFET regions and related methods of forming such devices
CN101752422B (zh) * 2009-12-16 2012-07-04 泓广科技有限公司 功率电晶体结构
CN112310207A (zh) * 2019-08-01 2021-02-02 广东美的白色家电技术创新中心有限公司 绝缘栅双极型晶体管及其制作方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5553462A (en) * 1978-10-13 1980-04-18 Int Rectifier Corp Mosfet element
US4680853A (en) * 1980-08-18 1987-07-21 International Rectifier Corporation Process for manufacture of high power MOSFET with laterally distributed high carrier density beneath the gate oxide
US4587713A (en) * 1984-02-22 1986-05-13 Rca Corporation Method for making vertical MOSFET with reduced bipolar effects
JP2771172B2 (ja) * 1988-04-01 1998-07-02 日本電気株式会社 縦型電界効果トランジスタ
US5233215A (en) * 1992-06-08 1993-08-03 North Carolina State University At Raleigh Silicon carbide power MOSFET with floating field ring and floating field plate

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100763310B1 (ko) 2006-05-18 2007-10-04 주식회사 파워디바이스 전력 반도체 소자

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