KR100701712B1 - 수평 박막 ｓｏｉ 디바이스 - Google Patents

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Abstract

수평 박막 실리콘 온 절연체(SOI) 디바이스는, 반도체 기판과 이 기판상의 매립 절연층 및 이 매립 절연층상의 수평 MOS 디바이스를 구비하며, 제 1 도전형과 반대의 제 2 도전형의 바디 영역에 형성된 제 1 도전형의 소스 영역을 구비한다. 제 1 도전형의 수평 드리프트 영역은 상기 바디 영역에 인접하여 마련되고, 상기 제 1 도전형의 드레인 영역은 상기 바디 영역으로부터 상기 수평 드리프트 영역(32)에 의해 수평으로 이격되어 있다. 게이트 전극은 동작시에 채널 영역이 형성되는 상기 바디 영역의 일부 위에 있고 또한 상기 바디 영역에 인접한 상기 수평 드리프트 영역의 적어도 일부 위에 있으며, 상기 바디 영역 및 드리프트 영역으로부터 절연 영역(38)에 의해 절연되어 있다. 낮은 온 저항 및 높은 항복 전압의 최적 조합을 제공하기 위해, 디바이스 내에는, 이 일반적인 형태의 디바이스에서 통상적으로 발생하는 수직 방향의 통상적인 공핍화에 부가하여, 동작시에 수평으로 바디 영역에 인접하는 드리프트 영역의 일부를 공핍화시키는 부가적인 구조가 제공된다.

Description

수평 박막 ＳＯＩ 디바이스{LATERAL THIN-FILM SILICON-ON-INSULATOR (SOI) DEVICE HAVING LATERAL DEPLETION}
본 발명은 SOI(Semiconductor-On-Insulator) 디바이스에 관한 것으로, 특히 고전압의 응용에 적합한 수평 SOI 디바이스에 관한 것이다.
고전압 파워 디바이스의 제조시에는, 일반적으로 항복 전압, 사이즈, 온(on) 저항 및 제조의 간편성 및 신뢰성 등의 영역에서 절충안 및 타협안이 이루어져야 한다. 종종, 항복 전압 등의 어느 한 파라미터를 개선하면, 온 저항과 같은 다른 파라미터가 열화하게 된다. 이러한 디바이스가 동작 및 제조의 결점을 최소로 하면서 모든 분야에서 우수한 특성을 갖는 것이 이상적일 것이다.
특히 바람직한 수평 박막 SOI 디바이스의 한가지 형태는, 반도체 기판과 이 기판상의 매립 절연층 및 이 매립 절연층 상의 수평 MOS 디바이스를 구비하며, MOSFET과 같은 MOS 디바이스는, 매립 절연층 상의 반도체 표면층을 구비하며, 또한, 제 1 도전형과 반대의 제 2 도전형의 바디 영역에 형성된 제 1 도전형의 소스 영역, 바디 영역의 채널 영역 상에서 그로부터 절연되어 있는 절연 게이트 전극, 제 1 도전형의 수평 드리프트 영역, 채널 영역으로부터 드리프트 영역에 의해 수평으로 이격되어 있는 제 1 도전형의 드레인 영역을 갖고 있다.
이러한 형태의 디바이스가 도 1에 도시되어 있는데, 이 도 1은, 관련되어 있는 USP 5,246,870(방법에 관한 특허) 및 USP 5,412,241(장치에 관한 특허)에도 공통이며, 이 2개의 USP 는 본 출원과 공동 양도되고 본 명세서에서 참조로 포함되어 있다. 상기 특허들의 도 1 에 도시한 디바이스는, 동작을 향상시키기 위해 선형 수평 도핑 영역 및 오버라잉 필드 플레이트를 구비한 박형 SOI층 등의 여러 특징을 갖는 수평 SOI MOSFET 디바이스이다. 종래와 마찬가지로, 이 디바이스는, n 형 소스 영역 및 드레인 영역을 가지면서 통상적으로 NMOS 기술로 언급되는 프로세스를 이용하여 제조된 n 채널, 즉 NMOS 트랜지스터이다.
SOI 파워 디바이스의 고전압 및 고전류 성능 파라미터를 향상시키는 더욱 진보된 기술은, 본 출원과 공동 양도되고 본 명세서에서 참고로 포함되어 있는 US 특허 출원 번호 제 08/998,048(1997.12.24 출원)에 나타나 있다. SOI 디바이스의 성능을 향상시키는 또 다른 기술은, 한가지 형태 이상의 디바이스 구성을 단일의 구조에 결합시키는 하이브리드 디바이스를 형성하는 것이다. 따라서, 예를 들면, 본 출원과 공동 양도되고 본 명세서에서 참고로 포함되어 있는 US 특허 출원 번호 제 09/122,407(1998.7.24 출원)에는, 동일한 구조 내에 수평 DMOS 트랜지스터와 LIGB 트랜지스터를 구비하고 있는 SOI 디바이스가 개시되어 있다.
그러므로, 항복 전압, 사이즈, 전류 전송 능력 및 제조의 용이성 등과 같은 파라미터에 대해 거의 최적의 조합을 얻기 위해 노력하는 중에, 파워 반도체 디바이스(power semiconductor device)의 성능을 향상시키기 위해 여러가지 기술 및 방법이 사용되고 있음이 명백할 것이다. 상술한 구조가 모두 디바이스 성능에 있어서 다양한 향상 레벨을 제공하기는 하지만, 어떠한 디바이스 또는 구조도 고전압, 고전류 동작의 설계 요건을 완전히 최적화시키지는 못한다.
따라서, 동작 파라미터, 특히 온 저항 및 항복 전압이 더욱 최적화되는, 고전압, 고전류 환경에서 고성능의 트랜지스터 디바이스 구조를 갖는 것이 바람직할 것이다.
발명의 요약
그러므로, 본 발명의 목적은, 고전압, 고전류 환경에서 고성능의 트랜지스터 디바이스 구조를 제공하는데 있다. 본 발명의 다른 목적은, 온 저항 및 항복 전압 등의 동작 파라미터가 향상된 이러한 트랜지스터 디바이스 구조를 제공하는데 있다.
본 발명에 따르면, 이들 목적은, 종래 기술의 디바이스에서 채용된, 통상적인 사실상의 수직 공핍 모드에 더하여, 동작시에 수평 방향으로 바디 영역에 인접한 드리프트 영역의 일부를 공핍화하기 위한 수단이 마련된, 상술한 형태의 수평 박막 SOI 디바이스 구조에서 달성된다.
본 발명의 바람직한 실시예에 있어서, 드리프트 영역의 일부를 공핍화하는 수단은, 바디 영역에서 드리프트 영역으로 연장되는 제 2 도전형의 복수의 핑거형 영역을 포함한다.
본 발명의 다른 바람직한 실시예에 있어서, 드리프트 영역의 일부를 공핍화하는 수단은, 바디 영역과 직접 접촉하는 것이 아니라 드리프트 영역의 표면과 인접하여 위치하고 있는 제 2 도전형의 플로팅 영역을 포함한다. 이 플로팅 영역은 사실상 연속적인 영역이거나, 그렇지 않으면, 바디 영역에서 드레인 영역의 방향으로 연장되는 평행하게 이격된 복수의 영역 세그먼트(parallel, spaced-apart region segments)를 포함한다. 게이트 전극 아래 및 두께가 변화하는 수평 드리프트 영역 위의 일부를 절연 영역이 포함하고 있는 구조에서는, 두께가 변화하는 부분 아래에 실질적으로 플로팅 영역이 유리하게 위치할수 있다.
본 발명에 따른 수평 박막 SOI 디바이스는, 낮은 온 저항 및 높은 항복 전압 등의 고전압, 고전류 환경에서 동작하는데 적합한 디바이스를 제조하는 유리한 성능 특성의 조합을 달성할 수 있다는 점에서 중요한 개선점을 제공한다.
본 발명의 상기 및 그밖의 특징은 이하에서 설명하는 실시예를 참조로 하여 더욱 명백하게 될 것이다.
본 발명은 이하의 첨부 도면을 참조로 하여 설명되는 기술로부터 더욱 완전하게 이해될수 있을 것이다.
도 1 은 도 3 의 선 1-1 을 따라 절단한, 본 발명의 바람직한 실시예에 따른 수평 박막 SOI 디바이스의 간략 단면도,
도 2 는 도 3 의 선 2-2 를 따라 절단한, 본 발명의 바람직한 실시예에 따른 수평 박막 SOI 디바이스의 간략 단면도,
도 3 은 도 1 및 2 의 수평 박막 SOI 디바이스의 간략 평면도,
도 4 는 도 5 의 선 4-4 를 따라 절단한, 본 발명에 따른 수평 박막 SOI 디바이스의 다른 바람직한 실시예의 간략 단면도,
도 5 는 도 4 의 수평 박막 SOI 디바이스의 간략 평면도,
도 6 은 도 5 의 수평 박막 SOI 디바이스의 대체 실시예의 간략 평면도이다.
도면에 있어서, 동일한 도전형을 갖는 반도체 영역은 단면도에 있어서 전체적으로 동일한 방향으로 선을 그어 도시하였으며, 도면들이 일정한 비율로 도시되어 있지 않음을 알수 있을 것이다.
바람직한 실시예의 설명
도 1 및 2의 간략 단면도에 있어서, 수평 박막 SOI MOS 트랜지스터(20)는 반도체 기판(22), 매립 절연층(24), 디바이스이스가 제조되는 반도체 표면층(26)을 포함한다. MOS 트랜지스터는 제 1 도전형의 소스 영역(28), 제 1 도전형과 반대인 제 2 도전형의 바디 영역(30), 제 1 도전형의 수평 드리프트 영역(32)과 제 1 도전형의 드레인 영역(34)을 포함한다. 기본적인 디바이스 구조는, 산화물 절연 영역(38)에 의해 언더라잉 반도체 표면층(26)으로부터 절연된 게이트 전극(36)에 의해 완성된다. 본 발명의 범주 내에서, 본 발명에서 사용된 MOS 트랜지스터 세그먼트는, 본 발명의 정신이나 범주를 벗어나는 일 없이, 상술한 종래의 기술에서 모두 상세히 기술했거나, 또는 소망하는 다른 성능 향상 특징인,(계단형의 산화물 영역(38A, 38B), 필드 플레이트 부분(36A)을 형성하는 연장된 게이트 전극 구조, 얇은 수평 드리프트 영역 부분(32A) 등의) 여러 성능 향상 특징을 가질 수 있다. 또한, MOS 트랜지스터(20)는 표면 접촉 영역(40)도 포함하고 있는데, 이 영역(40)은 소스 영역(28)과 접촉하고 바디 영역(30) 내에 위치하며, 바디 영역과 동일한 도전형이지만 도핑이 더 많이 되어 있다.
도면들에 도시되어 있는 간략화된 대표적인 디바이스가 특정한 디바이스 구조를 나타내고 있지만, 본 발명의 범주 내에서는, 디바이스의 기하학적 구조 및 구성에 있어서, 변화를 광범위하게 줄 수 있다는 것을 알 수 있을 것이다.
도 1 과 도 2 에 도시한 단면도 사이의 중요한 차이점은 바디 영역(30)을 포함하는 것인데, 특히 그의 수평 연장부를 포함하는 것이다. 따라서, 드리프트 영역(32)에 인접하는 바디 영역(30)의 오른쪽 에지(30A)는 도 2 에 도시한 바디 영역(30)의 오른쪽 에지(30B)보다 소스 영역(30)에 훨씬 더 가깝게 위치한다.
도 3 의 간략 평면도에 있어서, 바디 영역(30) 중 (30A) 및 (30B)의 상이한 수평 연장부는, 바디 영역(30)으로부터 연장되며 (30A) 영역에 의해 이격된 (30B)의 복수의 핑거형 영역을 형성하므로써 명백히 알 수 있다. 본 발명은 특정 핑거(fingers)의 구성에 한정되지 않지만, 한정되지 않는 예로서, 핑거(30B)는 전형적으로 바디 영역(30)의 에지(30A)로부터 약 2 미크론 연장될 수 있으며, 핑거의 폭과 핑거들 사이의 간격은 모두 약 2 미크론으로 될 수도 있다. 바디 영역이 p형 도전형인 디바이스에 있어서는, 핑거(30B)와 바디 영역(30)의 도즈량이 약 3e13 at/cm2 일 것이다. 핑거형 영역은 당업자에게 명백한 여러 방식(노치형(notched) 마스크를 통한 주입 및 확산을 이용하거나 또는 확장을 하고자 하는 오버라잉 폴리실리콘 층을 단순히 노칭한 다음 바디 영역을 주입 및 확산하는 등)으로 용이하게 제조될 것이다. 디바이스의 나머지 부분은 통상적이기 때문에, 그 구성 및 그 제조 방법에 대해서는 더 상세하게 기술하지 않을 것이다.
바디 영역에서 드리프트 영역으로 연장된 핑거형 영역을 마련하는 목적은, 종래 디바이스와 같은 수직 방향뿐만 아니라, 수평 방향으로 바디 영역과 인접한 드리프트 영역의 일부를 공핍화하는 구조를 만들기 위해서이다. 이와 같은 결과를 달성하기 위한 다른 실시예가 도 4 에 도시되어 있는데, 이 도 4 는 도 1 과 유사하지만, 플로팅 영역(42)이 바디 영역(30)과 직접 접촉하지는 않지만 인접하게 드리프트 영역(32)의 표면에 마련된다는 점이 다르다. 이 플로팅 영역은 바디 영역과 동일한 도전형이며, 비록, 정확한 길이가 본 발명의 기능 수행에 대하여 결정적이지는 않지만, 전형적으로 (38B)에서 산화물 영역의 최대 두께에 상당하는 길이(즉, 도 4 에서 도시한 바와 같이 왼쪽에서 오른쪽으로의 수평 연장부)를 가질 수 있을 것이다. 다시, 한정적이지 않은 예로서, 바디 영역과 플로팅 영역이 p형의 도전형이라고 하면, 플로팅 영역의 전형적인 도즈량은 약 2e12 at/cm2(두께는 약 0.1 미크론)일 것이다.
상기의 사항으로부터 볼때, 플로팅 영역(42)은, 도 5 의 간략 평면도에서 도시한 바와 같이, 사실상 연속하는 영역, 또는 바디 영역에서 드레인 영역의 방향으로 연장되는 평행하게 이격된 복수의 영역 세그먼트(42A, 42B, 42C 등)로 형성될 것이다. 본 발명은 어느 특정한 세그먼트 폭이나 간격에 한정되지는 않지만, 세그먼트(42A, 42B, 42C)는 폭이 약 2 미크론이고 또한 약 2 미크론 떨어져 있다.
절연 영역(38)은, 그의 일부(38A)가 얇은 부분(38)과 두꺼운 부분(38B) 사이의 중간 두께이고 계단 형상으로 형성되는 것이 유리하다는 것을 알수 있을 것이다. 만약, 이 구성이 채용된다면, 도 4 에 도시한 바와 같이 절연 영역의 두께가 변화하는 계단형 부분(38A)의 사실상 아래에 플로팅 영역(42)을 마련하는 것이 유리할 것이다.
상술한 바와 같이, 본 발명의 목적은 항복 전압과 온 저항의 동작 파라미터 사이의 절충안이 종래 기술의 디바이스에 비해 더욱 향상된 수평 SOI 디바이스 구조를 제공하는데 있다. 이와 같은 향상은, 바디 영역에 인접하는 드리프트 영역의 일부가 종래의 디바이스와 같이 수직 방향에서 뿐만 아니라 수평에 있어서도 공핍화되는 디바이스 구조에 의해 제공된다. 본 명세서에서 기술한 일반적인 형태의 디바이스에 있어서, 온 저항은 전형적으로, 디바이스의 약하게 도핑된 드리프트 영역에 위치하는 전하량을 증가시키는 것에 의해 감소된다. 그러나, 온 저항을 감소시키기 위해 이 전하 레벨을 증가시키면, 전계도 증가되어, 그 결과 디바이스의 항복 전압이 감소하게 된다. 증가된 전계 효과는 바디 영역 및 드리프트 영역이 만나는 디바이스의 영역, 특히, 상부 산화물의 두께가 변화하는 영역에서 특히 유해하다. 본 발명은, 부가적인 공핍 모드를, 즉 디바이스의 이 영역에 있어서 수평 방향으로 제공하는 것에 의해 이들 점에서의 전계 레벨을 감소시킨다고 생각된다. 본 발명에 따른 디바이스는 종래 기술의 디바이스에 있어서와 같이 수직 방향뿐만 아니라 수평으로도 공핍화시키기 때문에, 약하게 도핑된 드리프트 영역에 위치하는 전하량이 증가될수 있어서, 특정한 항복 전압용으로 더욱 낮은 온 저항을 얻을 수 있다. 또한, 특정한 온 저항에 대해서도 더욱 높은 항복 전압을 얻을 수 있다.
이와 같은 방식으로, 본 발명은 온 저항 및 항복 전압의 동작 파라미터를 향상시키면서 고전압 및 고전류 환경에서 고성능을 달성할 수 있는 트랜지스터 디바이스 구조를 제공한다.
이상, 본 발명자에 의해 이루어진 발명을 상기 실시예에 따라 구체적으로 설명하였지만, 본 발명은 상기 실시예에 한정되는 것은 아니고 그 요지를 벗어나지 않는 범위 내에서 여러가지로 변경가능한 것은 물론이다.

Claims (6)

  1. 반도체 기판(22)과, 상기 기판 상의 매립 절연층(24)과, 상기 매립 절연층 상의 수평 MOS 디바이스를 포함하고, 상기 MOS 디바이스는 제 1 도전형과 반대인 제 2 도전형의 바디 영역(30)에 형성된 제 1 도전형의 소스 영역(28), 상기 바디 영역에 인접한 상기 제 1 도전형의 수평 드리프트 영역(32), 상기 바디 영역으로부터 상기 수평 드리프트 영역(32)에 의해 수평으로 이격되어 있는 상기 제 1 도전형의 드레인 영역(34), 동작시에 채널 영역이 형성되는 상기 바디 영역의 일부 및 상기 바디 영역에 인접한 상기 수평 드리프트 영역의 적어도 일부 상에 있는 게이트 전극(36)을 구비하며, 상기 게이트 전극은 상기 바디 영역 및 드리프트 영역으로부터 절연 영역(38)에 의해 절연되고, 동작시에 수평 방향으로 상기 바디 영역에 인접하는 상기 드리프트 영역의 일부를 공핍화시키는 수단(38A,38B)을 더 포함하는 수평 박막 SOI(Silicon-On-Insulator) 디바이스(20).
  2. 제 1 항에 있어서,
    상기 드리프트 영역의 일부를 공핍화시키는 상기 수단은 상기 바디 영역(30)으로부터 상기 드리프트 영역(32)으로 연장되는 상기 제 2 도전형의 복수의 핑거형 영역(38A, 38B)을 포함하는 수평 박막 SOI 디바이스.
  3. 제 1 항에 있어서,
    상기 드리프트 영역의 일부를 공핍화시키는 수단은 상기 바디 영역(30)과 인접하지만 직접 접촉하지는 않고, 상기 드리프트 영역(32)의 표면에 위치하는 상기 제 2 도전형의 플로팅 영역(42)을 포함하는 수평 박막 SOI 디바이스.
  4. 제 3 항에 있어서,
    상기 플로팅 영역은 연속 영역(42)을 포함하는 수평 박막 SOI 디바이스.
  5. 제 3 항에 있어서,
    상기 플로팅 영역은 상기 바디 영역(30)으로부터 상기 드레인 영역(34)의 방향으로 연장되는 평행하게 이격된 복수의 영역 세그먼트(42A, 42B, 42C)를 포함하는 수평 박막 SOI 디바이스.
  6. 제 3 항에 있어서,
    상기 절연 영역(38)은, 상기 게이트 전극의 아래와 상기 수평 드리프트 영역 위에서 두께가 변화하는 부분(38A)을 포함하고, 상기 플로팅 영역(42)은 두께가 변화하는 상기 부분의 아래에 위치하는 수평 박막 SOI 디바이스.
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