CN100369265C - 三维多栅高压p型横向双扩散金属氧化物半导体管 - Google Patents

三维多栅高压p型横向双扩散金属氧化物半导体管 Download PDF

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Abstract

本发明公开了一种用作高压器件的三维多栅高压P型横向双扩散金属氧化物半导体管，包括：P型衬底，在P型衬底上设有氧化层，在氧化层上设有柱状P型漂移区，在氧化层上且位于P型漂移区两端分别相邻设置P型漏和P沟道，在氧化层上且位于与P沟道相邻的位置设有P型源，在P型漂移区的表面包覆有场氧化层，在P沟道的表面包覆有栅氧层，在场氧化层和栅氧层的表面包覆有多晶硅层；本发明具有结构紧凑且能与标准SOI金属氧化物半导体工艺相兼容，在相同的击穿电压下，导通电阻小于传统的高压横向双扩散金属氧化物半导体管的三分之一，而电流密度增加2倍以上等优点。

Description

三维多栅高压P型横向双扩散金属氧化物半导体管
技术领域
本发明涉及一种P型横向双扩散金属氧化物半导体管，尤其涉及一种可用于集成电路的三维多栅高压P型横向双扩散金属氧化物半导体管。
背景技术
横向双扩散金属氧化物半导体高压器件具有开关特性好、功耗小等优点，更为重要的是横向双扩散金属氧化物半导体型高压器件易于兼容标准低压金属氧化物半导体工艺，降低芯片的生产成本，因此在10V-600V的应用范围内金属氧化物半导体型高压集成器件具有绝对优势。采用SOI材料(绝缘体上硅结构)做成的横向双扩散金属氧化物半导体高压器件具有更好的击穿特性，更好的温度特性，同时和其他电路的隔离更加容易和有效。但是横向双扩散金属氧化物半导体高压器件最大的缺点就是导通电阻大，电流密度小。但是，在许多高压集成芯片的应用中，要求芯片的输出功率很大，这就要求芯片具有较大的输出电流。正是由于应用要求的不断提高，大电流的金属氧化物半导体型高压器件的新型结构不断出现，但是这些结构还都没有最大地利用芯片面积，在相同的击穿电压下，还没有达到最小的导通电阻和最大的饱和电流。
发明内容
本发明提供一种结构紧凑且能与标准SOI金属氧化物半导体工艺相兼容的三维多栅高压P型横向双扩散金属氧化物半导体管，本发明在相同的击穿电压下，导通电阻小于传统的高压横向双扩散金属氧化物半导体管的三分之一，而电流密度增加2倍以上。
本发明采用如下技术方案：
 一种用作高压器件的三维多栅高压P型横向双扩散金属氧化物半导体管，包括：P型衬底，在P型衬底上设有氧化层，在氧化层上设有柱状P型漂移区，在氧化层上且位于P型漂移区两端分别相邻设置P型漏和P沟道，在氧化层上且位于与P沟道相邻的位置设有P型源，在P型漂移区的表面包覆有场氧化层，在P沟道的表面包覆有栅氧层，在场氧化层和栅氧层的表面包覆有多晶硅层。
与现有技术相比，本发明具有如下优点：
(1)本发明引入的硅-氧化层-硅的结构，这就自然形成了SOI结构，SOI结构材料和普通的硅材料相比，在SOI材料上制备的横向双扩散P型高压器件具有更好的击穿特性，具有更好的温度特性。
(2)本发明引入的SOI横向双扩散P型高压器件与传统的硅材料横向双扩散P型高压器件相比，首先在制备材料上不同，然后其制备工艺不同，必须采用新的制备工艺。通过新的制备工艺可以在相同的版图面积上增加2-3个多晶硅栅，将这2-3个多晶硅栅在制备时连在一起，从而增加了2-3个沟道，虽然由于在各个面的载流子的迁移率不同，导通电阻不会降低3倍，但实验结果表明导通电阻将是传统的三分之一左右，而饱和电流是传统的3倍左右，这两个特性将根据不同的制备方法有所变化，但是横向双扩散P型高压器件的性能得到了大大的提高，可以大大降低横向双扩散P型高压器件的功耗。
(3)与普通的硅材料相比，在SOI材料上制备的横向双扩散P型高压器件更加容易和其他器件隔离，而且隔离效果更加。
(4)本发明制备的SOI横向双扩散P型高压器件易与标准的SOI低压工艺兼容集成。
(5)本发明不仅在硅表面形成沟道，而且在硅体内形成了3个沟道，这样充分利用芯片面积，使得芯片结构更加紧凑，因此在达到同样的芯片性能情况下，芯片面积可以大大节省。
(6)本发明的制备工艺简单，可以基于现有的CMOS工艺实现，因此可以兼容现有的CMOS工艺，从而实现功率集成电路的加工制备。
附图说明
图1是本发明的结构示意图。
图2是本发明实施例A-A′的结构剖视图。
图3是本发明实施例B-B′结构剖视图。
图4是本发明实施例C-C′的结构剖视图。
图5是本发明实施例的局部结构剖视图。
具体实施方式
实施例1
一种用作高压器件的三维多栅高压P型横向双扩散金属氧化物半导体管，包括：P型衬底1，在P型衬底1上设有氧化层2，在氧化层2上设有柱状P型漂移区3，在氧化层2上且位于P型漂移区3两端分别相邻设置P型漏4和P沟道5，在氧化层2上且位于与P沟道5相邻的位置设有P型源6，在P型漂移区3的表面包覆有场氧化层7，在P沟道5的表面包覆有栅氧层8，在场氧化层7和栅氧层8的表面包覆有多晶硅层9，在本实施例中，在氧化层2上且位于P型漂移区3和P沟道5的下方设有空腔21，在空腔21内设有场氧化底层71、栅氧底层81和多晶硅底层91，场氧化底层71位于P型漂移区3的下方且P型漂移区3被设置于由场氧化层7与场氧化底层71围成的空间内，栅氧底层81位于P沟道5的下方且P沟道5被设置于由栅氧层8与栅氧底层81围成的空间内，多晶硅底层91位于场氧化底层71与栅氧底层81下方，上述栅氧层8和栅氧底层81及部分场氧化层7和场氧化底层71位于由多晶硅层9与多晶硅底层91围成的空间内。
实施例2
一种用于制造三维多栅高压P型横向双扩散金属氧化物半导体管的制备工艺，其特征在于先制备P型衬底，再在P型衬底制备氧化层，在氧化层上生长P型硅，在一部分P型硅上进行P型掺杂，形成P型漂移区，在P型漂移区的两侧表面和上表面湿热氧化生长并形成场氧化层，在另一部分P型硅上进行N型掺杂，形成P型沟道，在P型沟道的两侧表面和上表面上干热氧化生长并形成栅氧化层，在P型沟道的两侧表面和上表面以及P型漂移区的部分两侧表面和上表面上淀积多晶硅并形成多晶硅层，最后，进行源、漏P型杂质注入，刻孔和金属引线制备，在本实施例中，在氧化层上且位于P型漂移区及P型沟道下方的区域刻蚀空腔，在空腔的底部淀积多晶硅，并刻蚀掉多余的多晶硅，形成多晶硅底层，再在空腔内淀积二氧化硅，形成场氧化底层和栅氧化底层，然后进行表面抛光，使氧化层、场氧化底层和栅氧化底层在同一个平面上，在P型漂移区的两侧表面和上表面湿热氧化生长并形成场氧化层时，将场氧化层与场氧化底层连接，在P型沟道的两侧表面和上表面上干热氧化生长并形成栅氧化层时，将栅氧化层与栅氧化底层连接，在P型沟道的两侧表面和上表面以及P型漂移区的部分两侧表面和上表面上淀积多晶硅并形成多晶硅层时，将多晶硅层与多晶硅底层连接。
本实施例的具体工艺流程如下：
1.制备P型衬底，浓度为2×1015cm-3。
2.在P型衬底制备氧化层，氧化层厚度为4μm。
3.在氧化层上一个2μm深的槽，用来制备放置多晶硅、场氧化层和栅氧化层。
4.淀积底部的多晶硅，多晶硅的厚度为1μm，并刻蚀掉多余的多晶硅。
5.淀积二氧化硅，形成场氧化层和栅氧化层，然后进行表面抛光，使氧化层、场氧化层和栅氧化层在同一个平面上，场氧化层的厚度为1μm，栅氧化层的厚度为0.025μm。
6.在氧化层、场氧化层和栅氧化层上外延生长4μm厚的P型硅，浓度为1×1015cm-3。
7.在栅氧化层上方的P型硅进行N型掺杂，形成P型沟道区，浓度为3×1016cm-3。
8.在场氧化层上方的P型硅进行P型掺杂，形成P型漂移区，浓度为1×1016cm-3。
9.湿热氧化生长，在两个侧面和表面形成场氧化层，和底部的场氧化层相连接，厚度为1μm.。
10.干热氧化生长，在两个侧面和表面形成栅氧化层，和底部的栅氧化层相连接，厚度为0.025μm.。
11.在两个侧面和表面淀积多晶硅，和底部的多晶硅相连接，厚度为1μm。
12.源、漏P型杂质注入，浓度为1×1021cm-3。
13.刻孔和金属引线制备。

Claims (3)

1.一种用作高压器件的三维多栅高压P型横向双扩散金属氧化物半导体管，包括：P型衬底(1)，在P型衬底(1)上设有氧化层(2)，其特征在于在氧化层(2)上设有柱状P型漂移区(3)，在氧化层(2)上且位于P型漂移区(3)两端分别相邻设置P型漏(4)和P沟道(5)，在氧化层(2)上且位于与P沟道(5)相邻的位置设有P型源(6)，在P型漂移区(3)的表面包覆有场氧化层(7)，在P沟道(5)的表面包覆有栅氧化层(8)，在场氧化层(7)和栅氧化层(8)的表面包覆有多晶硅层(9)，在氧化层(2)上且位于P型漂移区(3)和P沟道(5)的下方设有空腔(21)，在空腔(21)内设有场氧化底层(71)、栅氧化底层(81)和多晶硅底层(91)，场氧化底层(71)位于P型漂移区(3)的下方且P型漂移区(3)被设置于由场氧化层(7)与场氧化底层(71)围成的空间内，栅氧化底层(81)位于P沟道(5)的下方且P沟道(5)被设置于由栅氧化层(8)与栅氧化底层(81)围成的空间内，多晶硅底层(91)位于场氧化底层(71)与栅氧化底层(81)下方，上述栅氧化层(8)和栅氧化底层(81)及部分场氧化层(7)和部分场氧化底层(71)位于由多晶硅层(9)与多晶硅底层(91)围成的空间内。
2.一种用于制造权利要求1所述的三维多栅高压P型横向双扩散金属氧化物半导体管的制备工艺，其特征在于先制备P型衬底，再在P型衬底上制备氧化层，在氧化层上生长P型硅，在一部分P型硅上进行P型掺杂，形成P型漂移区，在P型漂移区的两侧表面和上表面湿热氧化生长并形成场氧化层，在另一部分P型硅上进行N型掺杂，形成P型沟道，在P型沟道的两侧表面和上表面上干热氧化生长并形成栅氧化层，在P型沟道的两侧表面和上表面以及P型漂移区的部分两侧表面和部分上表面上淀积多晶硅并形成多晶硅层，最后，进行源、漏P型杂质注入，刻孔和金属引线制备。
3.根据权利要求2所述的制备工艺，其特征在于在氧化层上且位于P型漂移区及P型沟道下方的区域刻蚀空腔，在空腔的底部淀积多晶硅，并刻蚀掉多余的多晶硅，形成多晶硅底层，再在空腔内淀积二氧化硅，形成场氧化底层和栅氧化底层，然后进行表面抛光，使氧化层、场氧化底层和栅氧化底层在同一个平面上，在P型漂移区的两侧表面和上表面湿热氧化生长并形成场氧化层时，将场氧化层与场氧化底层连接，在P型沟道的两侧表面和上表面上干热氧化生长并形成栅氧化层时，将栅氧化层与栅氧化底层连接，在P型沟道的两侧表面和上表面以及P型漂移区的部分两侧表面和部分上表面上淀积多晶硅并形成多晶硅层时，将多晶硅层与多晶硅底层连接。
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Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1231066A (zh) * 1996-07-26 1999-10-06 艾利森电话股份有限公司 具有线性电流电压特性的半导体元件
US6028337A (en) * 1998-11-06 2000-02-22 Philips North America Corporation Lateral thin-film silicon-on-insulator (SOI) device having lateral depletion means for depleting a portion of drift region
US6097063A (en) * 1996-01-22 2000-08-01 Fuji Electric Co., Ltd. Semiconductor device having a plurality of parallel drift regions
US6376289B1 (en) * 1998-02-09 2002-04-23 U.S. Philips Corporation Method of manufacturing a semiconductor device
CN1449057A (zh) * 2002-03-27 2003-10-15 株式会社东芝 场效应晶体管及其应用器件
US6774390B2 (en) * 2002-02-22 2004-08-10 Kabushiki Kaisha Toshiba Semiconductor device
US6777746B2 (en) * 2002-03-27 2004-08-17 Kabushiki Kaisha Toshiba Field effect transistor and application device thereof
US6794719B2 (en) * 2001-06-28 2004-09-21 Koninklijke Philips Electronics N.V. HV-SOI LDMOS device with integrated diode to improve reliability and avalanche ruggedness
US6800917B2 (en) * 2002-12-17 2004-10-05 Texas Instruments Incorporated Bladed silicon-on-insulator semiconductor devices and method of making

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6097063A (en) * 1996-01-22 2000-08-01 Fuji Electric Co., Ltd. Semiconductor device having a plurality of parallel drift regions
CN1231066A (zh) * 1996-07-26 1999-10-06 艾利森电话股份有限公司 具有线性电流电压特性的半导体元件
US6376289B1 (en) * 1998-02-09 2002-04-23 U.S. Philips Corporation Method of manufacturing a semiconductor device
US6028337A (en) * 1998-11-06 2000-02-22 Philips North America Corporation Lateral thin-film silicon-on-insulator (SOI) device having lateral depletion means for depleting a portion of drift region
US6794719B2 (en) * 2001-06-28 2004-09-21 Koninklijke Philips Electronics N.V. HV-SOI LDMOS device with integrated diode to improve reliability and avalanche ruggedness
US6774390B2 (en) * 2002-02-22 2004-08-10 Kabushiki Kaisha Toshiba Semiconductor device
CN1449057A (zh) * 2002-03-27 2003-10-15 株式会社东芝 场效应晶体管及其应用器件
US6777746B2 (en) * 2002-03-27 2004-08-17 Kabushiki Kaisha Toshiba Field effect transistor and application device thereof
US6800917B2 (en) * 2002-12-17 2004-10-05 Texas Instruments Incorporated Bladed silicon-on-insulator semiconductor devices and method of making

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