CN109698237A - 一种沟槽栅碳化硅mosfet器件及其制造方法 - Google Patents

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Abstract

本发明公开了一种沟槽栅碳化硅MOSFET器件及其制造方法。该沟槽栅碳化硅MOSFET器件包括：位于N‑漂移层两侧的P+埋区；位于P+埋区之间的N+掺杂区，其厚度小于P+埋区的厚度；位于P+埋区和N+掺杂区上的P‑外延层，其与N+掺杂区不接触；通过向P‑外延层的中间区注入离子形成的N++掺杂区，其厚度小于P‑外延层的厚度，宽度大于N+掺杂区的宽度；通过向P‑外延层的未注入离子的两侧注入离子形成的P++掺杂区；通过刻蚀N++掺杂区的中间区及其下方各层级与其相对应的区域形成的位于N+掺杂区上的沟槽，沟槽宽度小于等于N+掺杂区的宽度。本发明可降低器件的导通电阻和功率损耗，同时兼顾器件体二极管续流特性。

Description

一种沟槽栅碳化硅MOSFET器件及其制造方法
技术领域
本发明涉及半导体器件技术领域，尤其涉及一种沟槽栅碳化硅MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor，金属-氧化物半导体场效应晶体管)器件及其制造方法。
背景技术
碳化硅材料是一种比硅半导体材料能带间隙大的宽带隙半导体材料。也是唯一一种能够直接热氧化形成二氧化硅栅绝缘层的宽带隙半导体材料。近年来，为了制造出高击穿电压、高频率、高温环境下应用的半导体器件，已经开始采用碳化硅作为新一代半导体器件的材料。并且碳化硅材料已经在开关稳压电源、高频加热、电动汽车以及功率放大器等诸多领域取得了广泛的应用。
沟槽栅MOSFET器件和平面栅MOSFET器件是半导体器件中的两个重要开关管。在同等元胞尺寸下，碳化硅沟槽栅MOSFET器件比平面栅MOSFET器件具有更低的导通电阻和更大的电流密度。然而，碳化硅沟槽栅MOSFET器件在承受电压时，电场强度最大处往往位于沟槽底部的拐角处，所以击穿点通常也在沟槽底部的拐角处。为了充分利用碳化硅材料的高击穿电场的特性，避免在碳化硅击穿之前栅氧化层的击穿，必须对栅氧化层采取相应的保护措施。目前较为成熟的技术方案包括以下三种：
方案一，在沟槽两端设置有P型掺杂区，使用沟槽两端的P型掺杂区阻挡大部分电场，可以降低沟槽底部的电场。P型掺杂区的引入虽然能降低沟槽底部电场，但是会导致电流通路变窄，同时也相应地提高了器件导通电阻。
方案二，在沟槽底部两端设置有P型掺杂区，沟槽底部两端的P型掺杂区起主要耐压作用。沟槽底部设置有P型掺杂区，沟槽底部的P型掺杂区与漂移层形成反向PN结，可以削弱沟槽底部电场，保护栅氧化层。但是该方案会导致电流通路变窄，同时也相应地提高了器件导通电阻。
方案三，在底部的P型掺杂区之间形成N+掺杂区，虽然能够提高器件导通电阻，但是沟槽底部的P型掺杂区之上又形成了N型掺杂区，N型掺杂区的引入使器件体二极管结构失效，失去了以体二极管取代反并联续流二极管的潜力。
发明内容
为了解决上述技术问题，本发明提供了一种沟槽栅碳化硅MOSFET器件及其制造方法。
根据本发明的第一个方面，提供了一种沟槽栅碳化硅MOSFET器件，包括：
碳化硅衬底；
在所述碳化硅衬底上生长的N-漂移层；
位于所述N-漂移层的两侧区域的两个P+埋区；
位于所述两个P+埋区之间的N+掺杂区，其中所述N+掺杂区的厚度小于所述两个P+埋区的厚度；
位于所述两个P+埋区和N+掺杂区上的P-外延层，其中所述P-外延层与所述N+掺杂区不接触；
通过向所述P-外延层的中间区域注入N型离子而形成的N++掺杂区，其中所述N++掺杂区的厚度小于所述P-外延层的厚度，所述N++掺杂区的宽度大于所述N+掺杂区的宽度；
通过向所述P-外延层的未注入N型离子的两侧区域注入P型离子而形成的与所述两个P+埋区分别接触的两个P++掺杂区；
通过刻蚀所述N++掺杂区的中间区域以及所述N++掺杂区下方各层级与所述N++掺杂区的中间区域相对应的区域而形成的位于所述N+掺杂区上的沟槽，其中所述沟槽的宽度小于等于所述N+掺杂区的宽度。
在一个实施例中，所述N+掺杂区的宽度等于所述两个P+埋区之间的距离。
在一个实施例中，还包括N-外延层，所述N-外延层位于由所述沟槽侧壁、P-外延层、P+埋区和N+掺杂区包围而成的区域内。
在一个实施例中，所述N+掺杂区的宽度小于所述两个P+埋区之间的距离。
在一个实施例中，还包括：
至少覆盖在所述沟槽的侧壁和底部的氧化层；
在被所述氧化层覆盖的所述沟槽内填充的多晶硅；
位于填充有所述多晶硅的所述沟槽上的层间介质层；
位于所述N++掺杂区和P++掺杂区以及层间介质层上的源极，以及位于所述碳化硅衬底下的漏极。
根据本发明的第二个方面，提供了一种沟槽栅碳化硅MOSFET器件的制造方法，包括以下步骤：
在碳化硅衬底上外延生长一层N-漂移层；
在所述N-漂移层上形成一层N+掺杂层；
在所述N+掺杂层上外延生长一层N-外延层；
向所述N+掺杂层和N-外延层的两侧区域注入P型离子，形成与所述N-漂移层接触的两个P+埋区；
在所述两个P+埋区以及所述N-外延层的未注入P型离子的区域上外延生长一层P-外延层；
向所述P-外延层的中间区域注入N型离子，形成N++掺杂区，其中所述N++掺杂区的厚度小于所述P-外延层的厚度，所述N++掺杂区的宽度大于所述两个P+埋区之间的距离；
向所述P-外延层的未注入N型离子的两侧区域注入P型离子，形成与所述两个P+埋区分别接触的P++掺杂区；
对所述N++掺杂区的中间区域以及所述P-外延层和N-外延层分别与所述N++掺杂区的中间区域相对应的区域进行刻蚀，形成沟槽，其中所述沟槽的宽度小于等于所述N+掺杂区的宽度。
在一个实施例中，还包括以下步骤：
在所述沟槽的侧壁和底部形成一层氧化层；
在形成有所述氧化层的沟槽内部填充多晶硅，形成栅极；
在填充有多晶硅的沟槽上方形成层间介质层；
在所述N++掺杂区和P++掺杂区以及层间介质层的上方形成源极，在所述碳化硅衬底下方形成漏极。
根据本发明的第三个方面，提供了一种沟槽栅碳化硅MOSFET器件的制造方法，包括以下步骤：
在碳化硅衬底上外延生长一层N-漂移层；
向所述N-漂移层的两侧区域注入P型离子，形成两个P+埋区，所述两个P+埋区的厚度小于所述N-漂移层的厚度；
在所述两个P+埋区和所述N-漂移层的未注入P型离子区域上外延生长一层P-外延层；
向所述P-外延层的中间区域注入N型离子，形成N++掺杂区，其中所述N++掺杂区的厚度小于所述P-外延层的厚度，所述N++掺杂区的宽度大于所述两个P+埋区之间的距离；
向所述P-外延层的未注入N型离子的两侧区域注入P型离子，形成与所述两个P+埋区分别接触的两个P++掺杂区；
对所述N++掺杂区的中间区域以及所述P-外延层和N-漂移层分别与所述N++掺杂区的中间区域相对应的区域进行刻蚀，形成沟槽，所述沟槽的宽度小于所述两个P+埋区之间的距离；
向所述沟槽底部注入N型离子，形成N+掺杂区，其中所述N+掺杂区与所述P-外延层不接触。
在一个实施例中，所述沟槽的底部与所述N-漂移层的下表面之间的距离大于等于所述P+埋区的下表面与所述N-漂移层的下表面之间的距离。
在一个实施例中，还包括以下步骤：
在所述沟槽的侧壁和所述N+掺杂区上形成一层氧化层；
在形成有所述氧化层的沟槽内部填充多晶硅，形成栅极；
在填充有多晶硅的沟槽上方形成层间介质层；
在所述N++掺杂区和P++掺杂区以及层间介质层的上方形成源极，在所述碳化硅衬底下方形成漏极。
与现有技术相比，上述方案中的一个或多个实施例可以具有如下优点或有益效果：
1)本发明在两个P+埋区之间、沟槽底部设置了N+掺杂区，提升了沟槽底部的掺杂浓度，使得器件导通电阻更低，降低了功率损耗。
2)本发明设置N+掺杂区与P-外延层不相连，避免了N+掺杂区与P-外延层相连而导致的以下问题：加剧P-外延层的耗尽，可能导致基区穿通；若要消除此效应，就要增大p-外延层的厚度，即增大器件沟道长度，进而又增大了器件的导通电阻。
3)本发明设置两个P++掺杂区与两个P+埋区分别接触，兼顾了器件体二极管续流特性。
本发明的其它特征和优点将在随后的说明书中阐述，并且部分地从说明书中变得显而易见，或者通过实施本发明而了解。本发明的目的和其他优点可通过在说明书、权利要求书以及附图中所特别指出的结构来实现和获得。
附图说明
附图用来提供对本发明的进一步理解，并且构成说明书的一部分，与本发明的实施例共同用于解释本发明，并不构成对本发明的限制。在附图中：
图1示出了本发明第一实施例的沟槽栅碳化硅MOSFET器件的剖面图；
图2示出了本发明第二实施例的沟槽栅碳化硅MOSFET器件的剖面图；
图3示出了本发明第三实施例的沟槽栅碳化硅MOSFET器件的制造方法的流程图；
图4示出了本发明第三实施例的碳化硅衬底的剖面图；
图5示出了本发明第三实施例的通过步骤S301形成的晶圆片的剖面图；
图6示出了本发明第三实施例的通过步骤S302形成的晶圆片的剖面图；
图7示出了本发明第三实施例的通过步骤S303形成的晶圆片的剖面图；
图8示出了本发明第三实施例的通过步骤S304形成的晶圆片的剖面图；
图9示出了本发明第三实施例的通过步骤S305形成的晶圆片的剖面图；
图10示出了本发明第三实施例的通过步骤S306形成的晶圆片的剖面图；
图11示出了本发明第三实施例的通过步骤S307形成的晶圆片的剖面图；
图12示出了本发明第三实施例的通过步骤S308形成的晶圆片的剖面图；
图13示出了本发明第三实施例的通过步骤S309形成的晶圆片的剖面图；
图14示出了本发明第三实施例的通过步骤S310形成的晶圆片的剖面图；
图15示出了本发明第三实施例的通过步骤S311形成的晶圆片的剖面图；
图16示出了本发明第三实施例的通过步骤S312形成的沟槽栅碳化硅MOSFET器件的剖面图；
图17示出了本发明第四实施例的沟槽栅碳化硅MOSFET器件的制造方法的流程图；
图18示出了本发明第四实施例的碳化硅衬底的剖面图；
图19示出了本发明第四实施例的通过步骤S1701形成的晶圆片的剖面图；
图20示出了本发明第四实施例的通过步骤S1702形成的晶圆片的剖面图；
图21示出了本发明第四实施例的通过步骤S1703形成的晶圆片的剖面图；
图22示出了本发明第四实施例的通过步骤S1704形成的晶圆片的剖面图；
图23示出了本发明第四实施例的通过步骤S1705形成的晶圆片的剖面图；
图24示出了本发明第四实施例的通过步骤S1706形成的晶圆片的剖面图；
图25示出了本发明第四实施例的通过步骤S1707形成的晶圆片的剖面图；
图26示出了本发明第四实施例的通过步骤S1708形成的晶圆片的剖面图；
图27示出了本发明第四实施例的通过步骤S1709形成的晶圆片的剖面图；
图28示出了本发明第四实施例的通过步骤S1710形成的晶圆片的剖面图；
图29示出了本发明第四实施例的通过步骤S1711形成的沟槽栅碳化硅MOSFET器件的剖面图。
具体实施方式
以下将结合附图及实施例来详细说明本发明的实施方式，借此对本发明如何应用技术手段来解决技术问题，并达成技术效果的实现过程能充分理解并据以实施。需要说明的是，只要不构成冲突，本发明中的各个实施例以及各实施例中的各个特征可以相互结合，所形成的技术方案均在本发明的保护范围之内。
在现有技术中，方案一在沟槽两端设置有P型掺杂区，虽然能降低沟槽底部电场，但是会导致电流通路变窄，同时也相应地提高了器件导通电阻；方案二在沟槽底部两端和沟槽底部分别设置有P型掺杂区，虽然可以削弱沟槽底部电场，保护栅氧化层，但是会导致电流通路变窄，同时也相应地提高了器件导通电阻；方案三在底部的P型掺杂区之间形成N+掺杂区，虽然能够提高器件导通电阻，但是沟槽底部的P型掺杂区之上又形成了N型掺杂区，N型掺杂区的引入使器件体二极管结构失效，失去了以体二极管取代反并联续流二极管的潜力。
为了解决上述现有技术中的问题，首先，本发明在N-漂移层的两侧区域的两个P+埋区之间、沟槽底部设置了N+掺杂区，提升了沟槽底部的掺杂浓度，使得器件导通电阻更低，降低了功率损耗。其次，沟槽底部的N+掺杂区与P-外延层不相连，避免了沟槽底部的N+掺杂区与P-外延层相连而导致的以下问题：加剧P-外延层的耗尽，可能导致基区穿通；若要消除此效应，就要增大p-外延层的厚度，即增大器件沟道长度，进而又增大了器件的导通电阻。再次，两个P++掺杂区与两个P+埋区分别接触，兼顾了器件体二极管续流特性。
为了更清楚地理解本发明，下面以具体实施例来进行说明。
第一实施例
图1为本发明第一实施例的沟槽栅碳化硅MOSFET器件的剖面图。如图1所示，可以包括：碳化硅衬底101、N-漂移层102、P+埋区103、N+掺杂区104、P-外延层105、N++掺杂区106、P++掺杂区107、N-外延层108和沟槽109。N-漂移层102是在碳化硅衬底101上生长而形成的。两个P+埋区103位于N-漂移层102的两侧区域。N+掺杂区104位于两个P+埋区103之间，N+掺杂区104的宽度等于两个P+埋区103之间的距离，N+掺杂区104的厚度小于两个P+埋区103的厚度。P-外延层105位于两个P+埋区103和N+掺杂区104上，P-外延层105与N+掺杂区104不接触。在本实施例中，P-外延层105与N+掺杂区104之间还包括N-外延层108。N++掺杂区106是通过向P-外延层105的中间区域注入N型离子而形成的，N++掺杂区106的厚度小于P-外延层105的厚度，N++掺杂区106的宽度大于N+掺杂区104的宽度。两个P++掺杂区107是通过向P-外延层105的未注入N型离子的两侧区域注入P型离子而形成的，两个P++掺杂区107与两个P+埋区103分别接触。沟槽109是通过刻蚀N++掺杂区106的中间区域以及N++掺杂区106下方的P-外延层105和N-外延层108与N++掺杂区106的中间区域相对应的区域而形成的，沟槽109位于N+掺杂区104上。沟槽109的宽度小于N+掺杂区104的宽度。由于对N-外延层108进行了刻蚀，使得刻蚀后的N-外延层108位于由沟槽109的侧壁、P-外延层105、P+埋区103和N+掺杂区104包围而成的区域内。
沟槽栅碳化硅MOSFET器件还可以包括：至少覆盖在沟槽109的侧壁和底部的氧化层110，在被氧化层110覆盖的沟槽109内填充的多晶硅111，位于填充有多晶硅111的沟槽109上的层间介质层112，位于N++掺杂区106和P++掺杂区107以及层间介质层112上的源极113，以及位于碳化硅衬底101下的漏极114。层间介质层112的材料可以为二氧化硅。
在本实施例中，首先，在两个P+埋区103之间、沟槽109底部设置了N+掺杂区104，提升了沟槽底部的掺杂浓度，使得器件导通电阻更低，降低了功率损耗。其次，N+掺杂区104与P-外延层105不相连，避免了N+掺杂区104与P-外延层105相连而导致的以下问题：加剧P-外延层105的耗尽，可能导致基区穿通；若要消除此效应，就要增大p-外延层105的厚度，即增大器件沟道长度，进而又增大了器件的导通电阻。最后，两个P++掺杂区107与两个P+埋区103分别接触，兼顾了器件体二极管续流特性。
综上，本发明实施例可以降低器件的导通电阻和功率损耗，同时兼顾器件体二极管续流特性。
第二实施例
图2为本发明第二实施例的沟槽栅碳化硅MOSFET器件的剖面图。如图2所示，可以包括：碳化硅衬底201、N-漂移层202、P+埋区203、N+掺杂区204、P-外延层205、N++掺杂区206、P++掺杂区207和沟槽208。N-漂移层202是在碳化硅衬底201上生长而形成的。两个P+埋区203是通过向N-漂移层202的两侧区域注入P型离子而形成的。P-外延层205位于两个P+埋区203和N-漂移层202的未注入P型离子区域上。N++掺杂区206是通过向P-外延层205的中间区域注入N型离子而形成的，N++掺杂区206的厚度小于P-外延层205的厚度，N++掺杂区206的宽度大于两个P+埋区203之间的宽度。两个P++掺杂区207是通过向P-外延层205的未注入N型离子的两侧区域注入P型离子而形成的，两个P++掺杂区207与两个P+埋区203分别接触。沟槽208是通过刻蚀N++掺杂区206的中间区域以及N++掺杂区206下方的P-外延层205和N-漂移层202与N++掺杂区206的中间区域相对应的区域而形成的，沟槽208位于N+掺杂区204上，沟槽208的宽度小于两个P+埋区203之间的距离。N+掺杂区204是通过向沟槽208的底部注入N型离子而形成的，N+掺杂区204与P-外延层205不接触。N+掺杂区204位于两个P+埋区203之间，N+掺杂区204的宽度小于两个P+埋区203之间的距离，N+掺杂区204的厚度小于两个P+埋区203的厚度。
沟槽栅碳化硅MOSFET器件还可以包括：至少覆盖在沟槽208的侧壁和底部的氧化层209，在被氧化层209覆盖的沟槽208内填充的多晶硅210，位于填充有多晶硅210的沟槽208上的层间介质层211，位于N++掺杂区206和P++掺杂区207以及层间介质层211上的源极212，以及位于碳化硅衬底201下的漏极213。层间介质层211的材料可以为二氧化硅。
在本实施例中，首先，在两个P+埋区203之间、沟槽208底部设置了N+掺杂区204，提升了沟槽底部的掺杂浓度，使得器件导通电阻更低，降低了功率损耗。其次，N+掺杂区204与P-外延层205不相连，避免了N+掺杂区204与P-外延层205相连而导致的以下问题：加剧P-外延层205的耗尽，可能导致基区穿通；若要消除此效应，就要增大p-外延层205的厚度，即增大器件沟道长度，进而又增大了器件的导通电阻。最后，两个P++掺杂区207与两个P+埋区203分别接触，兼顾了器件体二极管续流特性。
综上，本发明实施例可以降低器件的导通电阻和功率损耗，同时兼顾器件体二极管续流特性。
第三实施例
本发明实施例对第一实施例的沟槽栅碳化硅MOSFET器件的制造方法作了介绍，具体说明如下。
图3为本发明第三实施例的沟槽栅碳化硅MOSFET器件的制造方法的流程图。如图3所示，可以包括如下步骤S301至S312。
在步骤S301中，在如图4所示的碳化硅衬底101上外延生长一层N-漂移层102，形成如图5所示的晶圆片。
在步骤S302中，在如图5所示的N-漂移层102上形成一层N+掺杂层104，形成如图6所示的晶圆片。
在步骤S303中，在如图6所示的N+掺杂层104上外延生长一层N-外延层108，形成如图7所示的晶圆片。
在步骤S304中，向如图7所示的N+掺杂层104和N-外延层108的两侧区域注入P型离子，形成与N-漂移层102接触的两个P+埋区103，形成如图8所示的晶圆片。P+埋区103的厚度与N+掺杂层104和N-外延层108所得到的总厚度相等。
在步骤S305中，在如图8所示的两个P+埋区103以及N-外延层108的未注入P型离子的区域上外延生长一层P-外延层105，形成如图9所示的晶圆片。
在步骤S306中，向如图9所示的P-外延层105的中间区域注入N型离子，形成N++掺杂区106，其中N++掺杂区106的厚度小于P-外延层105的厚度，N++掺杂区106的宽度大于两个P+埋区103之间的距离，形成如图10所示的晶圆片。
在步骤S307中，向如图10所示的P-外延层105的未注入N型离子的两侧区域注入P型离子，形成与两个P+埋区103分别接触的P++掺杂区107，形成如图11所示的晶圆片。P++掺杂区107的厚度可以略微深于P-外延层105。
在步骤S308中，对如图11所示的N++掺杂区106的中间区域以及P-外延层105和N-外延层108分别与N++掺杂区106的中间区域相对应的区域进行刻蚀，形成沟槽109，其中沟槽109的宽度小于等于N+掺杂区104的宽度。在本实施例中，沟槽109的宽度小于N+掺杂区104的宽度，形成如图12所示的晶圆片。具体地，可以采用干法刻蚀法来刻蚀出沟槽109。
在步骤S308后还可以包括以下步骤：
在步骤S309中，在如图12所示的沟槽109的侧壁和底部形成一层氧化层110，形成如图13所示的晶圆片。
具体地，使用LPCVD(Low Pressure Chemical Vapor Deposition，低压力化学气相沉积法)设备在600℃～900℃温度下在沟槽109的侧壁和底部沉积二氧化硅栅氧化层。
在步骤S310中，在如图13所示的形成有氧化层110的沟槽109内部填充多晶硅111，形成栅极，形成如图14所示的晶圆片。
具体地，在二氧化硅栅氧化层上采用低压化学气相淀积法淀积N型多晶硅直到覆盖到器件栅槽部分。
在步骤S311中，在如图14所示的填充有多晶硅111的沟槽109上方形成层间介质层112，形成如图15所示的晶圆片。
具体地，可以使用LPCVD设备在600℃～900℃温度下在多晶硅上沉积二氧化硅绝缘层来作为层间介质层112。
在步骤S312中，在如图15所示的N++掺杂区106和P++掺杂区107以及层间介质层112的上方形成源极113，在碳化硅衬底下方形成漏极114，形成如图16所示的沟槽栅碳化硅MOSFET器件。
在本实施例中，首先，在两个P+埋区103之间、沟槽109底部设置了N+掺杂区104，提升了沟槽底部的掺杂浓度，使得器件导通电阻更低，降低了功率损耗。其次，N+掺杂区104与P-外延层105不相连，避免了N+掺杂区104与P-外延层105相连而导致的以下问题：加剧P-外延层105的耗尽，可能导致基区穿通；若要消除此效应，就要增大p-外延层105的厚度，即增大器件沟道长度，进而又增大了器件的导通电阻。最后，两个P++掺杂区107与两个P+埋区103分别接触，兼顾了器件体二极管续流特性。
综上，本发明实施例可以降低器件的导通电阻和功率损耗，同时兼顾器件体二极管续流特性。
第四实施例
本发明实施例对第二实施例的沟槽栅碳化硅MOSFET器件的制造方法作了介绍，具体说明如下。
图17为本发明第四实施例的沟槽栅碳化硅MOSFET器件的制造方法的流程图。如图17所示，可以包括如下步骤S1701至S1711。
在步骤S1701中，在如图18所示的碳化硅衬底201上外延生长一层N-漂移层202，形成如图19所示的晶圆片。
在步骤S1702中，向如图19所示的N-漂移层202的两侧区域注入P型离子，形成两个P+埋区203，两个P+埋区203的厚度小于N-漂移层202的厚度，形成如图20所示的晶圆片。
在步骤S1703中，在如图20所示的两个P+埋区203和N-漂移层202的未注入P型离子区域上外延生长一层P-外延层205，形成如图21所示的晶圆片。
在步骤S1704中，向如图21所示的P-外延层205的中间区域注入N型离子，形成N++掺杂区206，其中N++掺杂区206的厚度小于P-外延层205的厚度，N++掺杂区206的宽度大于两个P+埋区203之间的距离，形成如图22所示的晶圆片。
在步骤S1705中，向如图22所示的P-外延层205的未注入N型离子的两侧区域注入P型离子，形成与两个P+埋区203分别接触的两个P++掺杂区207，形成如图23所示的晶圆片。P++掺杂区207的厚度可以略微深于P-外延层205。
在步骤S1706中，对如图23所示的N++掺杂区206的中间区域以及P-外延层205和N-漂移层202分别与N++掺杂区206的中间区域相对应的区域进行刻蚀，形成沟槽208，沟槽208的宽度小于两个P+埋区203之间的距离，形成如图24所示的晶圆片。具体地，可以采用干法刻蚀法来刻蚀出沟槽208。
优选地，沟槽208的底部与N-漂移层202的下表面之间的距离大于等于P+埋区203的下表面与N-漂移层202的下表面之间的距离。在本实施例中，沟槽208的底部与N-漂移层202的下表面之间的距离大于P+埋区203的下表面与N-漂移层202的下表面之间的距离。
在步骤S1707中，向如图24所示的沟槽208的底部注入N型离子，形成N+掺杂区204，其中N+掺杂区204与P-外延层205不接触，形成如图25所示的晶圆片。
在步骤S1707后还可以包括以下步骤：
在步骤S1708中，在如图25所示的沟槽208的侧壁和N+掺杂区204上形成一层氧化层209，形成如图26所示的晶圆片。
具体地，使用LPCVD设备在600℃～900℃温度下在沟槽109的侧壁和底部沉积二氧化硅栅氧化层。
在步骤S1709中，在如图26所示的形成有氧化层209的沟槽208内部填充多晶硅210，形成栅极，形成如图27所示的晶圆片。
具体地，在二氧化硅栅氧化层上采用低压化学气相淀积法淀积N型多晶硅直到覆盖到器件栅槽部分。
在步骤S1710中，在如图27所示的填充有多晶硅210的沟槽上方形成层间介质层211，形成如图28所示的晶圆片。
具体地，可以使用LPCVD设备在600℃～900℃温度下在多晶硅上沉积二氧化硅绝缘层来作为层间介质层211。
在步骤S1711中，在如图28所示的N++掺杂区206和P++掺杂区207以及层间介质层211的上方形成源极212，在碳化硅衬底下方形成漏极213，形成如图29所示的沟槽栅碳化硅MOSFET器件。
在本实施例中，首先，在两个P+埋区203之间、沟槽208底部设置了N+掺杂区204，提升了沟槽底部的掺杂浓度，使得器件导通电阻更低，降低了功率损耗。其次，N+掺杂区204与P-外延层205不相连，避免了N+掺杂区204与P-外延层205相连而导致的以下问题：加剧P-外延层205的耗尽，可能导致基区穿通；若要消除此效应，就要增大p-外延层205的厚度，即增大器件沟道长度，进而又增大了器件的导通电阻。最后，两个P++掺杂区207与两个P+埋区203分别接触，兼顾了器件体二极管续流特性。
综上，本发明实施例可以降低器件的导通电阻和功率损耗，同时兼顾器件体二极管续流特性。
虽然本发明所公开的实施方式如上，但所述的内容只是为了便于理解本发明而采用的实施方式，并非用以限定本发明。任何本发明所属技术领域内的技术人员，在不脱离本发明所公开的精神和范围的前提下，可以在实施的形式上及细节上作任何的修改与变化，但本发明的保护范围，仍须以所附的权利要求书所界定的范围为准。

Claims (10)

1.一种沟槽栅碳化硅MOSFET器件，其特征在于，包括：
碳化硅衬底；
在所述碳化硅衬底上生长的N-漂移层；
位于所述N-漂移层的两侧区域的两个P+埋区；
位于所述两个P+埋区之间的N+掺杂区，其中所述N+掺杂区的厚度小于所述两个P+埋区的厚度；
位于所述两个P+埋区和N+掺杂区上的P-外延层，其中所述P-外延层与所述N+掺杂区不接触；
通过向所述P-外延层的中间区域注入N型离子而形成的N++掺杂区，其中所述N++掺杂区的厚度小于所述P-外延层的厚度，所述N++掺杂区的宽度大于所述N+掺杂区的宽度；
通过向所述P-外延层的未注入N型离子的两侧区域注入P型离子而形成的与所述两个P+埋区分别接触的两个P++掺杂区；
通过刻蚀所述N++掺杂区的中间区域以及所述N++掺杂区下方各层级与所述N++掺杂区的中间区域相对应的区域而形成的位于所述N+掺杂区上的沟槽，其中所述沟槽的宽度小于等于所述N+掺杂区的宽度。
2.根据权利要求1所述的沟槽栅碳化硅MOSFET器件，其特征在于，所述N+掺杂区的宽度等于所述两个P+埋区之间的距离。
3.根据权利要求2所述的沟槽栅碳化硅MOSFET器件，其特征在于，还包括N-外延层，所述N-外延层位于由所述沟槽侧壁、P-外延层、P+埋区和N+掺杂区包围而成的区域内。
4.根据权利要求1所述的沟槽栅碳化硅MOSFET器件，其特征在于，所述N+掺杂区的宽度小于所述两个P+埋区之间的距离。
5.根据权利要求1所述的沟槽栅碳化硅MOSFET器件，其特征在于，还包括：
至少覆盖在所述沟槽的侧壁和底部的氧化层；
在被所述氧化层覆盖的所述沟槽内填充的多晶硅；
位于填充有所述多晶硅的所述沟槽上的层间介质层；
位于所述N++掺杂区和P++掺杂区以及层间介质层上的源极，以及位于所述碳化硅衬底下的漏极。
6.一种沟槽栅碳化硅MOSFET器件的制造方法，其特征在于，包括以下步骤：
在碳化硅衬底上外延生长一层N-漂移层；
在所述N-漂移层上形成一层N+掺杂层；
在所述N+掺杂层上外延生长一层N-外延层；
向所述N+掺杂层和N-外延层的两侧区域注入P型离子，形成与所述N-漂移层接触的两个P+埋区；
在所述两个P+埋区以及所述N-外延层的未注入P型离子的区域上外延生长一层P-外延层；
向所述P-外延层的中间区域注入N型离子，形成N++掺杂区，其中所述N++掺杂区的厚度小于所述P-外延层的厚度，所述N++掺杂区的宽度大于所述两个P+埋区之间的距离；
向所述P-外延层的未注入N型离子的两侧区域注入P型离子，形成与所述两个P+埋区分别接触的P++掺杂区；
对所述N++掺杂区的中间区域以及所述P-外延层和N-外延层分别与所述N++掺杂区的中间区域相对应的区域进行刻蚀，形成沟槽，其中所述沟槽的宽度小于等于所述N+掺杂区的宽度。
7.根据权利要求6所述的制造方法，其特征在于，还包括以下步骤：
在所述沟槽的侧壁和底部形成一层氧化层；
在形成有所述氧化层的沟槽内部填充多晶硅，形成栅极；
在填充有多晶硅的沟槽上方形成层间介质层；
在所述N++掺杂区和P++掺杂区以及层间介质层的上方形成源极，在所述碳化硅衬底下方形成漏极。
8.一种沟槽栅碳化硅MOSFET器件的制造方法，其特征在于，包括以下步骤：
在碳化硅衬底上外延生长一层N-漂移层；
向所述N-漂移层的两侧区域注入P型离子，形成两个P+埋区，所述两个P+埋区的厚度小于所述N-漂移层的厚度；
在所述两个P+埋区和所述N-漂移层的未注入P型离子区域上外延生长一层P-外延层；
向所述P-外延层的中间区域注入N型离子，形成N++掺杂区，其中所述N++掺杂区的厚度小于所述P-外延层的厚度，所述N++掺杂区的宽度大于所述两个P+埋区之间的距离；
向所述P-外延层的未注入N型离子的两侧区域注入P型离子，形成与所述两个P+埋区分别接触的两个P++掺杂区；
对所述N++掺杂区的中间区域以及所述P-外延层和N-漂移层分别与所述N++掺杂区的中间区域相对应的区域进行刻蚀，形成沟槽，所述沟槽的宽度小于所述两个P+埋区之间的距离；
向所述沟槽底部注入N型离子，形成N+掺杂区，其中所述N+掺杂区与所述P-外延层不接触。
9.根据权利要求8所述的制造方法，其特征在于，所述沟槽的底部与所述N-漂移层的下表面之间的距离大于等于所述P+埋区的下表面与所述N-漂移层的下表面之间的距离。
10.根据权利要求8或9所述的制造方法，其特征在于，还包括以下步骤：
在所述沟槽的侧壁和所述N+掺杂区上形成一层氧化层；
在形成有所述氧化层的沟槽内部填充多晶硅，形成栅极；
在填充有多晶硅的沟槽上方形成层间介质层；
在所述N++掺杂区和P++掺杂区以及层间介质层的上方形成源极，在所述碳化硅衬底下方形成漏极。
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