CN107093622A - 一种具有半绝缘多晶硅层的纵向超结双扩散金属氧化物半导体场效应管 - Google Patents
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Abstract
本发明提出了一种具有半绝缘多晶硅(SIPOS)层的纵向超结双扩散金属氧化物半导体场效应管(SJ‑VDMOS)，该器件主要的特征是在器件超结漂移区的侧壁形成SIPOS层，SIPOS层两端分别连接器件的栅电极和漏电极。首先SIPOS层与超结漂移区形成金属‑绝缘体‑半导体(MIS)电容结构，在器件关断时，由于MIS电容两端具有电势差，该电容辅助耗尽超结漂移区，可以有效地增加N型漂移区的掺杂浓度，从而可以使得器件的导通电阻降低；其次SIPOS层上具有均匀的电阻率，在器件关断时通过电场调制效应使得器件超结漂移区上的电场分布均匀；再次在器件开态时，由于SIPOS层与器件超结漂移区的表面存在电势差，从而在超结漂移区上形成多数载流子积累层，器件的导通电阻进一步降低。
Description
技术领域
本发明涉及半导体器件领域，特别是涉及一种纵向超结双扩散金属氧化物半导体场效应管。
背景技术
对于高压MOSFET来说，电源的高能效要求则是影响产品未来发展的主要因素。然而在功率器件高压应用领域内，随着器件击穿电压的升高，功率VDMOS外延层厚度不断增加，漂移区掺杂浓度逐渐降低，导致器件的导通电阻会随着器件击穿电压的2.5次急剧增加，使得器件的导通损耗增大。1998年陈星弼院士等人提出了纵向耐压层新结构理论，打破了硅限理论，即日后被称为超结的耐压结构。它利用电荷补偿理论，漂移区由一系列交替高浓度掺杂的N区和P区相互补偿，使得器件漂移区的浓度由原来1014cm-3提升至1015cm-3。然而根据超结的电荷补偿满足的条件为公式(1)
可知在一定的N柱宽度下，N柱的掺杂浓度的最大值是确定的，即超结漂移区的掺杂浓度受到限制，从而影响了器件的导通损耗。
本发明内容
本发明提出了一种具有半绝缘多晶硅(SIPOS)层的纵向超结双扩散金属氧化物半导体场效应管，旨在进一步优化VDMOS器件击穿电压与比导通电阻的矛盾关系。
本发明的技术方案如下：
该具有半绝缘多晶硅(SIPOS)层的纵向超结双扩散金属氧化物半导体场效应管，包括：
半导体材料的衬底，兼作漏区；
在所述衬底上进行分区外延形成的超结漂移区；超结漂移区的N柱和P柱的宽度和掺杂浓度满足电荷平衡条件；
在所述超结漂移区上方再进一步外延并掺杂形成的左、右两处基区；
在所述基区上部掺杂分别形成的源区和沟道衬底接触；
在所述源区和沟道衬底接触上表面形成的源极；
在所述漏区下表面形成的漏极；
有别于现有技术的是：
在所述左、右两处基区之间刻蚀的沟槽，沟槽沿纵向穿过超结漂移区至漏区；沟槽的深宽比根据器件的超结漂移区的长度来确定，超结漂移区的长度根据击穿电压要求确定；
在所述沟槽侧壁依次形成的栅绝缘层、具有掺氧的半绝缘多晶硅层，使半绝缘多晶硅层纵向两端与器件的栅漏两端相连；
在表面成为半绝缘多晶硅层的沟槽内填充的绝缘体，绝缘体与超结漂移区纵向等高；半绝缘多晶硅层纵向表面对应于基区为重掺杂区域；
在半绝缘多晶硅层纵向表面对应于基区形成的栅极。
基于以上方案，本发明还进一步作了如下优化：
超结漂移区中P柱宽度WP与N柱宽度WN的比例为1/1～5/1；WP/WN取值越大，则设置的N柱的掺杂浓度ND与P柱的掺杂浓度NA的比例ND/NA的值越大。
N柱的掺杂浓度ND与P柱的掺杂浓度NA的比例ND/NA的取值范围为2/1～8/1。例如当WP/WN＝1/1时，且WN＝1μm时，NA＝0.8～1.5×1016cm-3,对应的ND＝1～3×1016cm-3。
击穿电压要求600V时，则沟槽的深宽比为1:15～1:25；击穿电压要求200V时，则沟槽的深宽比为1:3-1:6。
半绝缘多晶硅层的厚度为0.2～1.5μm。
半绝缘多晶硅层的掺氧比例为15％～35％，其相应电阻率为109～1011Ω·cm。
半绝缘多晶硅层中所述重掺杂区域的掺杂浓度为1018～1020cm-3。
栅绝缘层的厚度为0.02～0.1μm。
半导体材料的衬底的掺杂浓度为1×1013cm-3～1×1015cm-3。
一种制作上述具有半绝缘多晶硅层的纵向双扩散金属氧化物半导体场效应管的方法，包括以下步骤：
1)取半导体材料的衬底作为漏区；
2)在衬底上进行分区外延形成超结漂移区；
3)在超结漂移区上再进一步外延并掺杂形成基区；
4)在基区上刻蚀沟槽，沟槽沿纵向穿过超结漂移区至衬底漏区；
5)在沟槽侧壁上形成栅绝缘层；
6)在栅绝缘层外淀积形成半绝缘多晶硅层并掺氧；
7)在表面成为半绝缘多晶硅层的沟槽内淀积绝缘体，绝缘体填满沟槽内纵向对应于超结漂移区的区域；
8)在基区上部掺杂分别形成的源区和沟道衬底接触；
9)对沟槽内半绝缘多晶硅层表面纵向对应于基区的区域进行重掺杂，并淀积多晶硅形成栅极；
10)源区和沟道衬底接触表面形成源极；
11)漏区表面形成漏极。
本发明技术方案的有益效果如下：
该器件主要的特征是在器件超结漂移区的侧壁形成SIPOS层，SIPOS层两端分别连接器件的栅电极和漏电极(接至漏区可视为与漏电极连接)。具有SIPOS层的新型器件具有三个方面的效用，首先SIPOS层与超结漂移区形成金属-绝缘体-半导体(MIS)电容结构，在器件关断时，由于MIS电容两端具有电势差，该电容辅助耗尽超结漂移区，可以有效地增加N型漂移区的掺杂浓度，可以使得器件的导通电阻降低；其次SIPOS层上具有均匀的电阻率，在器件关断时SIPOS层上具有均匀的电场，通过电场调制效应使得器件超结漂移区上的电场分布均匀；再次在器件开态时，由于SIPOS层与器件超结漂移区的表面存在电势差，从而在超结漂移区上形成多数载流子积累层，器件的导通电阻进一步降低。
附图说明
图1为本发明实施例的结构示意图(正视图)，器件结构沿图中虚线镜像对称；
附图标号说明：
1-源极；2-栅绝缘层；3-半绝缘多晶硅层；4-栅极；5-绝缘体；6-漏极；7-衬底漏区；8-外延层N型漂移区(N柱)；9-外延层P型漂移区(P柱)；10-基区；11-沟道衬底接触；12-源区。
具体实施方式
如图1所示，本发明的一种具有半绝缘多晶硅层的纵向超结双扩散金属氧化物半导体场效应管(SJ-VDMOS)：
半导体材料的衬底漏区7，掺杂浓度为1×1013cm-3～1×1015cm-3；
位于衬底上进行分区外延形成的超结漂移区；超结漂移区中，P柱宽度WP与N柱宽度WN的比例为1/1～5/1，掺杂浓度比例ND/NA的取值范围为2/1～8/1，WP/WN取值越大，则ND/NA取值也应当越大；
在超结漂移区上再进一步外延并掺杂形成的基区10；
在基区上刻蚀的沟槽，沟槽下方穿过超结漂移区至衬底漏区；
在沟槽侧壁上形成的栅绝缘层2，厚度为0.02～0.1μm；
在栅绝缘层外淀积形成的掺氧的半绝缘多晶硅层3，厚度为0.2～1.5μm，掺氧比例为15％～35％，相应电阻率为109～1011Ω·cm；
在沟槽内纵向对应于超结漂移区的区域内淀积的绝缘体5；
在基区上掺杂分别形成的源区12和沟道衬底接触11；
在半绝缘多晶硅层3纵向表面对应于基区的区域进行高浓度掺杂(掺杂浓度可为1018～1020cm-3)并形成的栅极4；
在沟道衬底接触11和源区12上形成的源极1。
利用深沟槽技术在SJ-VDMOS器件漂移区的侧壁上形成SIPOS层，SIPOS层两端分别连接器件的栅电极和漏电极。具有SIPOS层的新型器件具有三个方面的效用，首先SIPOS层与超结漂移区形成金属-绝缘体-半导体(MIS)电容结构，在器件关断时，由于MIS电容两端具有电势差，该电容辅助耗尽超结漂移区，可以有效地增加N型漂移区的掺杂浓度，可以使得器件的导通电阻降低；其次SIPOS层上具有均匀的电阻率，在器件关断时SIPOS层上具有均匀的电场，通过电场调制效应使得器件超结漂移区上的电场分布均匀；再次在器件开态时，由于SIPOS层与器件超结漂移区的表面存在电势差，从而在超结漂移区上形成多数载流子积累层，器件的导通电阻进一步降低。
以N沟道SJ-VDMOS为例，具体可以通过以下步骤进行制备：
1)半绝缘材料(包括Si、SiC和GaAs等)的衬底作为漏区；
2)在衬底漏区上分区外延交替形成N和P柱即超结漂移区；
3)在超结漂移区上进一步外延并离子注入或扩散形成基区10；
4)在基区上刻蚀沟槽；
5)在沟槽侧壁上形成栅绝缘层；
6)在绝缘层外淀积一层薄的SIPOS层；
7)在沟槽内的纵向漂移区区域内淀积SiO2；
8)在基区通过离子注入分别形成源区和沟道衬底接触；
9)在沟槽内即基区外侧区域的通过离子注入对SIPOS层进行高浓度掺杂；
10)沟槽内部基区区域淀积多晶硅形成栅电极；
11)器件表面淀积钝化层，并刻蚀接触孔；
12)淀积金属并刻蚀形成源极和栅电极；
13)在衬底漏区上形成漏电极。
经Sentaurus仿真，本发明提出的新型器件的性能较之于传统器件大幅度提升，在两种器在形同的击穿电压下，新型器件的导通电阻降低了56％。
当然，本发明中的SJ-VDMOS也可以为P型沟道，其结构与N沟道SJ-VDMOS等同，这些均应视为属于本申请权利要求的保护范围，在此不再赘述。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明技术原理的前提下，还可以做出若干改进和替换，这些改进和替换的方案也落入本发明的保护范围。
Claims (10)
1.一种具有半绝缘多晶硅层的纵向超结双扩散金属氧化物半导体场效应管，包括：
半导体材料的衬底，兼作漏区；
在所述衬底上进行分区外延形成的超结漂移区；超结漂移区的N柱和P柱的宽度和掺杂浓度满足电荷平衡条件；
在所述超结漂移区上方再进一步外延并掺杂形成的左、右两处基区；
在所述基区上部掺杂分别形成的源区和沟道衬底接触；
在所述源区和沟道衬底接触上表面形成的源极；
在所述漏区下表面形成的漏极；
其特征在于：
在所述左、右两处基区之间刻蚀的沟槽，沟槽沿纵向穿过超结漂移区至漏区；沟槽的深宽比根据器件的超结漂移区的长度来确定，超结漂移区的长度根据击穿电压要求确定；
在所述沟槽侧壁依次形成的栅绝缘层、具有掺氧的半绝缘多晶硅层，使半绝缘多晶硅层纵向两端与器件的栅漏两端相连；
在表面成为半绝缘多晶硅层的沟槽内填充的绝缘体，绝缘体与超结漂移区纵向等高；半绝缘多晶硅层纵向表面对应于基区为重掺杂区域；
在半绝缘多晶硅层纵向表面对应于基区形成的栅极。
2.根据权利要求1所述的具有半绝缘多晶硅层的纵向超结双扩散金属氧化物半导体场效应管，其特征在于：所述超结漂移区中P柱宽度WP与N柱宽度WN的比例为1/1～5/1；WP/WN取值越大，则设置的N柱的掺杂浓度ND与P柱的掺杂浓度NA的比例ND/NA的值越大。
3.根据权利要求2所述的具有半绝缘多晶硅层的纵向超结双扩散金属氧化物半导体场效应管，其特征在于：N柱的掺杂浓度ND与P柱的掺杂浓度NA的比例ND/NA的取值范围为2/1～8/1。
4.根据权利要求1所述的具有半绝缘多晶硅层的纵向超结双扩散金属氧化物半导体场效应管，其特征在于：击穿电压要求600V时，则沟槽的深宽比为1:15～1:25；击穿电压要求200V时，则沟槽的深宽比为1:3-1:6。
5.根据权利要求1所述的具有半绝缘多晶硅层的纵向超结双扩散金属氧化物半导体场效应管，其特征在于：半绝缘多晶硅层的厚度为0.2～1.5μm。
6.根据权利要求1所述的具有半绝缘多晶硅层的纵向超结双扩散金属氧化物半导体场效应管，其特征在于：半绝缘多晶硅层的掺氧比例为15％～35％，其相应电阻率为109～1011Ω·cm。
7.根据权利要求1所述的具有半绝缘多晶硅层的纵向超结双扩散金属氧化物半导体场效应管，其特征在于：半绝缘多晶硅层中所述重掺杂区域的掺杂浓度为1018～1020cm-3。
8.根据权利要求1所述的具有半绝缘多晶硅层的纵向超结双扩散金属氧化物半导体场效应管，其特征在于：栅绝缘层的厚度为0.02～0.1μm。
9.根据权利要求1所述的具有半绝缘多晶硅层的纵向超结双扩散金属氧化物半导体场效应管，其特征在于：半导体材料的衬底的掺杂浓度为1×1013cm-3～1×1015cm-3。
10.一种制作权利要求1所述的具有半绝缘多晶硅层的纵向超结双扩散金属氧化物半导体场效应管的方法，其特征在于，包括以下步骤：
1)取半导体材料的衬底作为漏区；
2)在衬底上进行分区外延形成超结漂移区；
3)在超结漂移区上再进一步外延并掺杂形成基区；
4)在基区上刻蚀沟槽，沟槽沿纵向穿过超结漂移区至衬底漏区；
5)在沟槽侧壁上形成栅绝缘层；
6)在栅绝缘层外淀积形成半绝缘多晶硅层并掺氧；
7)在表面成为半绝缘多晶硅层的沟槽内淀积绝缘体，绝缘体填满沟槽内纵向对应于超结漂移区的区域；
8)在基区上部掺杂分别形成的源区和沟道衬底接触；
9)对沟槽内半绝缘多晶硅层表面纵向对应于基区的区域进行重掺杂，并淀积多晶硅形成栅极；
10)源区和沟道衬底接触表面形成源极；
11)漏区表面形成漏极。
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Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108649064A (zh) * | 2018-05-11 | 2018-10-12 | 安徽工业大学 | 一种提高uis雪崩耐量的mosfet及其制备方法 |
| CN111244153A (zh) * | 2020-01-16 | 2020-06-05 | 电子科技大学 | 一种抗emi超结器件 |
| CN111244179A (zh) * | 2020-01-16 | 2020-06-05 | 电子科技大学 | 一种抗emi超结vdmos器件 |
| CN111244180A (zh) * | 2020-01-16 | 2020-06-05 | 电子科技大学 | 一种改善动态特性的超结vdmos器件 |
| CN112349786A (zh) * | 2020-11-06 | 2021-02-09 | 中国电子科技集团公司第二十四研究所 | 介质共用的电阻场板场效应mos器件及其制备方法 |
| CN113488524A (zh) * | 2021-06-07 | 2021-10-08 | 西安电子科技大学 | 一种具有深沟槽的超结结构、半导体器件及制备方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102779836A (zh) * | 2012-07-13 | 2012-11-14 | 电子科技大学 | 使用高介电常数槽结构的低比导通电阻的纵向功率器件 |
| US20140203349A1 (en) * | 2004-09-24 | 2014-07-24 | Infineon Technologies Ag | Method of producing a high-voltage-resistant semiconductor component having vertically conductive semiconductor body areas and a trench structure |
-
2017
- 2017-03-16 CN CN201710157394.5A patent/CN107093622B/zh active Active
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20140203349A1 (en) * | 2004-09-24 | 2014-07-24 | Infineon Technologies Ag | Method of producing a high-voltage-resistant semiconductor component having vertically conductive semiconductor body areas and a trench structure |
| CN102779836A (zh) * | 2012-07-13 | 2012-11-14 | 电子科技大学 | 使用高介电常数槽结构的低比导通电阻的纵向功率器件 |
Non-Patent Citations (1)
| Title |
|---|
| 曹震等: ""具有半绝缘多晶硅完全三维超结横向功率器件"", 《物理学报》 * |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108649064A (zh) * | 2018-05-11 | 2018-10-12 | 安徽工业大学 | 一种提高uis雪崩耐量的mosfet及其制备方法 |
| CN108649064B (zh) * | 2018-05-11 | 2021-03-16 | 安徽工业大学 | 一种提高uis雪崩耐量的mosfet及其制备方法 |
| CN111244153A (zh) * | 2020-01-16 | 2020-06-05 | 电子科技大学 | 一种抗emi超结器件 |
| CN111244179A (zh) * | 2020-01-16 | 2020-06-05 | 电子科技大学 | 一种抗emi超结vdmos器件 |
| CN111244180A (zh) * | 2020-01-16 | 2020-06-05 | 电子科技大学 | 一种改善动态特性的超结vdmos器件 |
| CN111244179B (zh) * | 2020-01-16 | 2021-02-12 | 电子科技大学 | 一种抗emi超结vdmos器件 |
| CN112349786A (zh) * | 2020-11-06 | 2021-02-09 | 中国电子科技集团公司第二十四研究所 | 介质共用的电阻场板场效应mos器件及其制备方法 |
| CN112349786B (zh) * | 2020-11-06 | 2022-07-29 | 中国电子科技集团公司第二十四研究所 | 介质共用的电阻场板场效应mos器件及其制备方法 |
| CN113488524A (zh) * | 2021-06-07 | 2021-10-08 | 西安电子科技大学 | 一种具有深沟槽的超结结构、半导体器件及制备方法 |
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| Publication number | Publication date |
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