CN116978928A - 一种基于有源耗尽机理的功率半导体器件及制造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 55
- 230000007246 mechanism Effects 0.000 title claims abstract description 37
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 9
- 239000010410 layer Substances 0.000 claims abstract description 132
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 62
- 229920005591 polysilicon Polymers 0.000 claims abstract description 60
- 239000002184 metal Substances 0.000 claims abstract description 52
- 239000011229 interlayer Substances 0.000 claims abstract description 20
- 239000000758 substrate Substances 0.000 claims abstract description 16
- 238000005530 etching Methods 0.000 claims description 42
- 238000000151 deposition Methods 0.000 claims description 25
- 238000003491 array Methods 0.000 claims description 20
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 18
- 239000012535 impurity Substances 0.000 claims description 18
- 229910052710 silicon Inorganic materials 0.000 claims description 18
- 239000010703 silicon Substances 0.000 claims description 18
- 238000005468 ion implantation Methods 0.000 claims description 16
- 230000003647 oxidation Effects 0.000 claims description 9
- 238000007254 oxidation reaction Methods 0.000 claims description 9
- 238000001259 photo etching Methods 0.000 claims description 6
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 3
- 239000003989 dielectric material Substances 0.000 claims description 2
- 230000005684 electric field Effects 0.000 abstract description 14
- 238000000034 method Methods 0.000 abstract description 14
- 230000008569 process Effects 0.000 abstract description 12
- 230000010287 polarization Effects 0.000 abstract description 9
- 230000008859 change Effects 0.000 abstract description 5
- 238000010586 diagram Methods 0.000 description 8
- 230000015556 catabolic process Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 230000004913 activation Effects 0.000 description 2
- 230000001419 dependent effect Effects 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 230000009471 action Effects 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000005286 illumination Methods 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
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Abstract
本发明提供一种基于有源耗尽机理的功率半导体器件及制造方法，包括：第一导电类型半导体衬底、第一导电类型阱区、第一导电类型源接触区，第二导电类型漂移区、第二导电类型阱区、第二导电类型源接触区，第二导电类型漏接触区；槽介质层、栅氧化层、场氧化层、层间介质层；漂移区多晶硅电极、栅多晶硅；通孔，金属电极；连续的槽介质层和漂移区多晶硅电极构成有源介质阵列，通过电场会产生电荷极化，等效可视为引入电荷，这种极化是电场驱动的，引入的电荷可以随掺杂浓度变化而自适应地进行极化，因此可以极大提升工艺容差，保证器件耐压足够的同时，可以提升漂移区掺杂浓度，降低器件的比导。
Description
技术领域
本发明属于功率半导体器件领域，主要提出了一种基于有源耗尽机理的功率半导体器件及制造方法。
背景技术
功率半导体器件由于具有输入阻抗高、开关速度快、损耗低等特性，已被广泛应用于计算机及外设、消费电子、网络通信，电子专用设备与汽车电子以及电子照明等多个方面。横向器件由于源极、栅极、漏极都在器件表面，易于与其他器件及电路集成，被广泛运用于功率集成电路中。横向器件设计中，要求器件具有高的击穿电压，低的比导通电阻。器件耐压时漂移区必须全耗尽，由此发展出依赖于PN结耗尽的RESURF，SJ等技术，还可以将介质引入耐压层形成介质RESURF结构，介质RESURF结构可以通过介质进一步对电场进行调制，有利于耐压与比导关系的折中。
然而，这些已有的耗尽方式均为无源被动耗尽，其耗尽效果强烈依赖于高电位N区和低电位P区之间严格的电荷平衡。存在工艺容差小、寄生JFET等问题。本发明提出一种新的器件结构，通过把电极引入介质里面，形成一种有源的耗尽机制。介质引入电极后，通过电场会产生电荷的极化，等效可视为引入了电荷，这种极化是电场方向驱动的，可以随掺杂浓度变化而自适应地电荷极化，因此可以极大提升工艺容差，保证器件耐压的同时，提升掺杂浓度，降低比导。
发明内容
本发明提出一种基于有源耗尽机理的功率半导体器件，通过把电极引入介质里面，形成电极介质阵列，是一种有源的耗尽机制。介质引入电极后，通过电场会产生电荷的极化，电荷能够随漂移区掺杂浓度变化而自适应地进行极化，因此工艺容差很大，在保证耐压能力的同时，可以极大提升漂移区的掺杂浓度，降低器件的比导。
为实现上述发明目的，本发明技术方案如下：
一种基于有源耗尽机理的功率半导体器件，包括：
第一导电类型半导体衬底11、第一导电类型阱区12、第一导电类型源接触区13，第二导电类型漂移区21、第二导电类型阱区22、第二导电类型源接触区23，第二导电类型漏接触区24；槽介质层31、栅氧化层32、场氧化层33、层间介质层34；漂移区多晶硅电极41、栅多晶硅42；源极通孔51，栅极通孔52，漂移区通孔53，漏极通孔54；源极金属61，栅极金属62，漏极金属63，漂移区金属场板64；
其中，第二导电类型漂移区21位于第一导电类型半导体衬底11上方，第一导电类型阱区12位于第二导电类型漂移区21的左侧，第二导电类型阱区22位于第二导电类型漂移区21的右侧，第一导电类型源接触区13和第二导电类型源接触区23位于第一导电类型阱区12中，源极通孔51位于第一导电类型源接触区13和第二导电类型源接触区23的上表面，源极金属61位于源极通孔51的上表面；第二导电类型漏接触区24位于第二导电类型阱区22中，漏极通孔54位于第二导电类型漏接触区24的上表面，漏极金属63位于漏极通孔52的上表面；栅氧化层32位于第一导电类型阱区12上方，并且栅氧化层32左端与第二导电类型源接触区23相接触、右端与第二导电类型漂移区21相接触；场氧化层33位于左侧栅氧化层32与右侧第二导电类型漏接触区24之间的第二导电类型漂移区21的上表面；层间介质层34位于场氧化层33的上面，并且覆盖第一导电类型源接触区13和第二导电类型源接触区23；栅多晶硅42覆盖在栅氧化层32的上表面并部分延伸至场氧化层33的上表面；
连续的槽介质层31和漂移区多晶硅电极41构成有源介质阵列，分布在整个第二导电类型漂移区21中，器件源区到漏区水平方向为x方向，漂移区多晶硅电极深度向下方向为y方向，垂直于xy平面向内方向为z方向，有源介质阵列在z方向等间距排布。
作为优选方式，槽介质层31通过刻槽后进行氧化从而在水平方向形成连续的介质结构；
并且/或者槽介质层31截面形状是圆形、梯形、椭圆形、或六边形；
并且/或者槽介质层31是通过先刻蚀硅后淀积氧化物形成；
并且/或者槽介质层31为SiO2，或为低K或者高K介质。
作为优选方式，器件是体硅器件，或者是SOI结构；且除了LDMOS器件，还用于LIGBT器件；
并且/或者器件结构为single RESURF的结构、double RESURF，triple RESURF结构其中的一种。
作为优选方式，介质阵列中漂移区多晶硅电极41位于槽介质层31中，且漂移区金属场板64通过通孔与正下方的漂移区多晶硅电极41相连。
作为优选方式，槽介质层31和漂移区多晶硅电极41构成的有源介质阵列深度小于第二导电类型漂移区21的深度。
作为优选方式，Z方向处于中间位置的由连续的槽介质层31和漂移区多晶硅电极41构成的有源介质阵列较两边的有源介质阵列更长或者较两边有源介质阵列更宽；
并且/或者Z方向处于中间位置的由连续的槽介质层31和漂移区多晶硅电极41构成的有源介质阵列较其相邻两边的有源介质阵列更靠近源端或者漏端，且与其相邻两边的有源介质阵列交错排布；
并且/或者Z方向处于中间位置的由槽介质层31和漂移区多晶硅电极41构成的有源介质阵列是分立的，中间为硅。
作为优选方式，器件漂移区引入第一导电类型掺杂层14，第一导电类型掺杂层14在漂移区表面，或者在漂移区中间。
本发明还提供一种基于有源耗尽机理的功率半导体器件的制造方法，包括如下步骤：
步骤1：选择第一类导电类型半导体衬底11；
步骤2：进行离子注入第二导电类型杂质，推阱形成第二导电类型漂移区21；
步骤3：选择刻蚀距离，通过光刻以及刻蚀形成两两相邻的圆柱形槽型结构；
步骤4：热氧化形成水平方向连续的槽介质层31；
步骤5：淀积多晶并刻蚀至硅平面，形成漂移区多晶硅电极41；
步骤6：热氧化形成场氧化层33；
步骤7：离子注入第一导电类型杂质并推结，形成第一导电类型阱区12，再通过离子注入第二导电类型杂质并推结，形成第二导电类型阱区22；
步骤8：形成栅氧化层32，淀积多晶硅并刻蚀，形成栅多晶硅42；
步骤9：离子注入形成第一导电类型源接触区13,第二导电类型源接触区23，第二导电类型漏接触区24；
步骤10：表面淀积氧化层并平坦化，形成层间介质层34；
步骤11：刻蚀场氧化层33和层间介质氧化层34形成通孔；
步骤12：淀积并刻蚀形成源极金属61，栅极金属62，漏极金属63，漂移区金属场板64。
作为优选方式，其水平方向的连续介质是通过先刻蚀硅后淀积氧化物形成的，后刻蚀氧化物填充多晶形成漂移区多晶硅电极41，其槽介质层31截面形状为矩形。
本发明还提供一种基于有源耗尽机理的功率半导体器件的制造方法，其特征在于包括如下步骤：
步骤1：选择第一类导电类型半导体衬底11；
步骤2：进行离子注入第二导电类型杂质，推阱形成第二导电类型漂移区21；
步骤3：选择合适的刻蚀距离，通过光刻以及刻蚀形成圆角矩形的槽型结构；
步骤4：介质填充形成水平方向连续的槽介质层31；
步骤5：刻蚀槽介质层31；
步骤6：淀积多晶并刻蚀至硅平面，形成漂移区多晶硅电极41；
步骤7：热氧化形成场氧化层33；
步骤8：离子注入第一导电类型杂质并推结，形成第一导电类型阱区12，再通过离子注入第二导电类型杂质并推结，形成第二导电类型阱区22；
步骤9：形成栅氧化层32，淀积多晶硅并刻蚀，形成栅多晶硅42；
步骤10：离子注入形成第一导电类型源接触区13,第二导电类型源接触区23，第二导电类型漏接触区24；
步骤11：表面淀积氧化层并平坦化，形成层间介质层34；
步骤12：刻蚀场氧化层33和层间介质氧化层34形成通孔；
步骤13：淀积并刻蚀形成源极金属61，栅极金属62，漏极金属63，漂移区金属场板64。
作为优选方式，步骤7中通过离子注入并推结而得到的第一导电类型阱区12与第二导电类型阱区22，也可以通过多次不同能量的离子注入并激活来形成。
作为优选方式，所有介质氧化层通过热生长形成，或通过淀积并刻蚀形成。
本发明的有益效果为：通过把电极引入介质里面，形成一种有源的耗尽机制。传统的介质RESURF结构可以通过介质进一步对电场进行调制，但其为无源被动耗尽，耗尽效果强烈依赖于高电位N区和低电位P区之间严格的电荷平衡，工艺容差小。但在介质引入电极后，形成电极介质阵列，通过电场会产生电荷的极化，等效可视为引入电荷，这种极化是电场方向驱动的，引入电荷可以随掺杂浓度变化而自适应地极化，因此可以极大提升工艺容差，保证器件耐压的同时，提升掺杂浓度，降低比导。
附图说明
图1为实施例1的一种基于有源耗尽机理的功率半导体器件示意图，图1(a)为整体结构示意图，图1(b)为俯视图。
图2为实施例2的一种基于有源耗尽机理的功率半导体器件示意图，图2(a)为整体结构示意图，图2(b)为俯视图。
图3为实施例3的一种基于有源耗尽机理的功率半导体器件结构俯视图。
图4为实施例4的一种基于有源耗尽机理的功率半导体器件结构俯视图。
图5为实施例5的一种基于有源耗尽机理的功率半导体器件结构俯视图。
图6为实施例6的一种基于有源耗尽机理的功率半导体器件结构俯视图。
图7为实施例7的一种基于有源耗尽机理的功率半导体器件整体结构示意图。
图8为实施例8的一种基于有源耗尽机理的功率半导体器件结构俯视图。
图9(a)-图9(l)为实施例1所述器件的工艺流程示意图。
图10(a)-图10(m)实施例2所述器件的工艺流程示意图。
图11中为相关仿真结果。实心实线的结构为本发明提出的结构漂移区掺杂剂量与击穿电压的关系，空心虚线的结构为无漂移区多晶电极结构的漂移区掺杂剂量与击穿电压的关系，可以看出本发明的工艺容差非常大，在保证足够耐压的同时，极大提升漂移区掺杂剂量。
11为第一导电类型半导体衬底，12为第一导电类型阱区，13为第一导电类型源接触区，21为第二导电类型漂移区，22为第二导电类型阱区，23为第二导电类型源接触区，24第二导电类型漏接触区，31槽介质层，32栅氧化层，33场氧化层，34层间介质层，41漂移区多晶硅电极，42栅多晶硅，51源极通孔，52栅极通孔，53漂移区通孔，54漏极通孔，61源极金属，62栅极金属，63漏极金属，64漂移区金属场板。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
实施例1
实施例1所述的一种基于有源耗尽机理的功率半导体器件，如图1所示，具体包括：
第一导电类型半导体衬底11、第一导电类型阱区12、第一导电类型源接触区13，第二导电类型漂移区21、第二导电类型阱区22、第二导电类型源接触区23，第二导电类型漏接触区24；槽介质层31、栅氧化层32、场氧化层33、层间介质层34；漂移区多晶硅电极41、栅多晶硅42；源极通孔51，栅极通孔52，漂移区通孔53，漏极通孔54；源极金属61，栅极金属62，漏极金属63，漂移区金属场板64；
其中，第二导电类型漂移区21位于第一导电类型半导体衬底11上方，第一导电类型阱区12位于第二导电类型漂移区21的左侧，第二导电类型阱区22位于第二导电类型漂移区21的右侧，第一导电类型源接触区13和第二导电类型源接触区23位于第一导电类型阱区12中，源极通孔51位于第一导电类型源接触区13和第二导电类型源接触区23的上表面，源极金属61位于源极通孔51的上表面；第二导电类型漏接触区24位于第二导电类型阱区22中，漏极通孔54位于第二导电类型漏接触区24的上表面，漏极金属63位于漏极通孔52的上表面；栅氧化层32位于第一导电类型阱区12上方，并且栅氧化层32左端与第二导电类型源接触区23相接触、右端与第二导电类型漂移区21相接触；场氧化层33位于左侧栅氧化层32与右侧第二导电类型漏接触区24之间的第二导电类型漂移区21的上表面；层间介质层34位于场氧化层33的上面，并且覆盖第一导电类型源接触区13和第二导电类型源接触区23；栅多晶硅42覆盖在栅氧化层32的上表面并部分延伸至场氧化层33的上表面；
连续的槽介质层31和漂移区多晶硅电极41构成有源介质阵列，分布在整个第二导电类型漂移区21中，器件源区到漏区水平方向为x方向，漂移区多晶硅电极深度向下方向为y方向，垂直于xy平面向内方向为z方向，有源介质阵列在z方向等间距排布。
槽介质层31通过刻槽后进行氧化从而在水平方向形成连续的介质结构。
槽介质层31为SiO2，也可以为低K或者高K介质。
所述器件是体硅器件，或者是SOI结构；且除了LDMOS器件，该结构还可以用于LIGBT；
介质阵列中漂移区多晶硅电极41位于槽介质层31中，且漂移区金属场板64通过通孔与正下方的漂移区多晶硅电极41相连。
器件结构为single RESURF的结构、double RESURF，triple RESURF结构其中的一种。
槽介质层31和漂移区多晶硅电极41构成的有源介质阵列深度小于第二导电类型漂移区21的深度。
槽介质层31截面形状是圆形、梯形、椭圆形、或六边形等；
其基本工作原理如下：以第一导电类型半导体衬底11为P型为例，在栅极偏置电压VG为0时，在漏极金属63上施加较大的电压VD，此时第二导电类型漂移区21与第一导电类型阱区12以及第一导电类型半导体衬底11构成的PN结在漏极电压VD作用下开始耗尽。连续的槽介质层31和漂移区多晶硅电极41构成有源介质阵列，在器件反向耐压时，有源介质阵列对器件电场进行调制，会产生电荷的极化，电荷可以随掺杂浓度变化而自适应地进行极化来保持漂移区内的电荷平衡，从而提升器件的工艺容差。
开态时，即当栅极偏置电压VG大于阈值电压时，第一导电类型阱区12靠近第二介质栅氧化层32的表面会出现反型层电子。在漏极金属63施加偏置电压VD，反型电子会沿纵漂移区的表面从源端向漏端移动。由于介质阵列在Z方向留有电流路径，所以电子可以迅速流过漂移区表面，且可以通过提高漂移区注入剂量来降低比导通电阻。综上所述，本发明所提出的器件较常规在保证足够的击穿电压同时有更低的比导通电阻和更高的工艺容差。
如图9所示，为本发明实施例1的工艺流程示意图，具体包括以下步骤：
步骤1：选择第一类导电类型半导体衬底11，如图9(a)所示；
步骤2：进行离子注入第二导电类型杂质，推阱形成第二导电类型漂移区21，如图9(b)所示；
步骤3：选择合适的刻蚀距离，通过光刻以及刻蚀形成两两相邻的圆柱形槽型结构，如图9(c)所示；
步骤4：热氧化形成水平方向连续的槽介质层31，如图9(d)所示；
步骤5：淀积多晶并刻蚀至硅平面，形成漂移区多晶硅电极41，如图9(e)所示；
步骤6：热氧化形成场氧化层33，如图9(f)所示；
步骤7：离子注入第一导电类型杂质并推结，形成第一导电类型阱区12，再通过离子注入第二导电类型杂质并推结，形成第二导电类型阱区22，如图9(g)所示；
步骤8：形成栅氧化层32，淀积多晶硅并刻蚀，形成栅多晶硅42，如图9(h)所示；
步骤9：离子注入形成第一导电类型源接触区13,第二导电类型源接触区23，第二导电类型漏接触区24，如图9(i)所示；
步骤10：表面淀积氧化层并平坦化，形成层间介质层34，如图9(j)所示；
步骤11：刻蚀场氧化层33和层间介质氧化层34形成通孔，如图9(k)所示；
步骤12：淀积并刻蚀形成源极金属61，栅极金属62，漏极金属63，漂移区金属场板64，如图9(l)所示。
需要注意的是：
步骤7中通过离子注入并推结而得到的第一导电类型阱区12与第二导电类型阱区22，可以通过多次不同能量的离子注入并激活来形成。
所述的所有介质氧化层通过热生长形成，或通过淀积并刻蚀形成。
实施例2
如图2所示，为实施例2的一种基于有源耗尽机理的功率半导体器件整体结构示意图；本例与实施例1的结构不同之处在于：其水平方向的连续介质是通过先刻蚀硅后淀积氧化物形成的。后刻蚀氧化物填充多晶形成漂移区多晶硅电极41。故其槽介质层31截面形状为矩形。其工作原理与实施例1基本相同。
本实施例的一种基于有源耗尽机理的功率半导体器件制造方法，具体包括如下步骤，如图10(a)-10(l)所示：
步骤1：选择第一类导电类型半导体衬底11，如图10(a)所示；
步骤2：进行离子注入第二导电类型杂质，推阱形成第二导电类型漂移区21，如图10(b)所示；
步骤3：选择合适的刻蚀距离，通过光刻以及刻蚀形成圆角矩形的槽型结构，如图10(c)所示；
步骤4：介质填充形成水平方向连续的槽介质层31，如图10(d)所示
步骤5：刻蚀槽介质层31，如图10(e)所示；
步骤6：淀积多晶并刻蚀至硅平面，形成漂移区多晶硅电极41，如图10(f)所示；
步骤7：热氧化形成场氧化层33，如图10(g)所示；
步骤8：离子注入第一导电类型杂质并推结，形成第一导电类型阱区12，再通过离子注入第二导电类型杂质并推结，形成第二导电类型阱区22，如图10(h)所示；
步骤9：形成栅氧化层32，淀积多晶硅并刻蚀，形成栅多晶硅42，如图10(i)所示；
步骤10：离子注入形成第一导电类型源接触区13,第二导电类型源接触区23，第二导电类型漏接触区24，如图10(j)所示；
步骤11：表面淀积氧化层并平坦化，形成层间介质层34，如图10(k)所示；
步骤12：刻蚀场氧化层33和层间介质氧化层34形成通孔，如图10(l)所示；
步骤13：淀积并刻蚀形成源极金属61，栅极金属62，漏极金属63，漂移区金属场板64，如图10(m)所示。
实施例3
如图3所示，为实施例3的一种基于有源耗尽机理的功率半导体器件结构俯视图，本例与实施例1的结构不同之处在于，Z方向处于中间位置的由连续的槽介质层31和漂移区多晶硅电极41构成的有源介质阵列较两边的有源介质阵列靠近源端，与两边有源介质阵列交错排布，可以进一步调制源端电场，其工作原理与实施例1基本相同。
实施例4
如图4所示，为实施例4的一种基于有源耗尽机理的功率半导体器件结构俯视图，本例与实施例1的结构不同之处在于，Z方向处于中间位置的由连续的槽介质层31和漂移区多晶硅电极41构成的有源介质阵列较其相邻两边的有源介质阵列更靠近漏端，与其相邻两边的有源介质阵列交错排布，可以进一步调制漏端电场，其工作原理与实施例1基本相同。
实施例5
如图5所示，为实施例5的一种基于有源耗尽机理的功率半导体器件结构俯视图，本例与实施例1的结构不同之处在于，Z方向处于中间位置的由连续的槽介质层31和漂移区多晶硅电极41构成的有源介质阵列较其相邻两边的有源介质阵列更长，可以同时调制源漏端电场，其工作原理与实施例1基本相同。
实施例6
如图6所示，为实施例6的一种基于有源耗尽机理的功率半导体器件结构俯视图，本例与实施例1的结构不同之处在于，Z方向处于中间位置的由连续的槽介质层31和漂移区多晶硅电极41构成的有源介质阵列较其相邻两边的有源介质阵列更宽，可以在Z方向对硅里面的电场进行调制，其工作原理与实施例1基本相同。
实施例7
如图7所示，为实施例7的一种基于有源耗尽机理的功率半导体器件整体结构示意图，本例与实施例1的结构不同之处在于，所述器件漂移区引入第一导电类型掺杂层14，第一导电类型掺杂层14可以在漂移区表面，也可以在漂移区中间或其它位置。能够辅助耗尽漂移区，有利于提升漂移区掺杂剂量，降低器件比导。其工作原理与实施例1基本相同。
实施例8
如图8所示，为实施例8的一种基于有源耗尽机理的功率半导体器件结构俯视图。本例与实施例1的结构不同之处在于，Z方向处于中间位置的由槽介质层31和漂移区多晶硅电极41构成的有源介质阵列是分立的，中间为硅，有利于增加器件的电流路径，其工作原理与实施例1基本相同。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (10)
1.一种基于有源耗尽机理的功率半导体器件，其特征在于包括：
第一导电类型半导体衬底(11)、第一导电类型阱区(12)、第一导电类型源接触区(13)，第二导电类型漂移区(21)、第二导电类型阱区(22)、第二导电类型源接触区(23)，第二导电类型漏接触区(24)；槽介质层(31)、栅氧化层(32)、场氧化层(33)、层间介质层(34)；漂移区多晶硅电极(41)、栅多晶硅(42)；源极通孔(51)，栅极通孔(52)，漂移区通孔(53)，漏极通孔(54)；源极金属(61)，栅极金属(62)，漏极金属(63)，漂移区金属场板(64)；
其中，第二导电类型漂移区(21)位于第一导电类型半导体衬底(11)上方，第一导电类型阱区(12)位于第二导电类型漂移区(21)的左侧，第二导电类型阱区(22)位于第二导电类型漂移区(21)的右侧，第一导电类型源接触区(13)和第二导电类型源接触区(23)位于第一导电类型阱区(12)中，源极通孔(51)位于第一导电类型源接触区(13)和第二导电类型源接触区(23)的上表面，源极金属(61)位于源极通孔(51)的上表面；第二导电类型漏接触区(24)位于第二导电类型阱区(22)中，漏极通孔(54)位于第二导电类型漏接触区(24)的上表面，漏极金属(63)位于漏极通孔(52)的上表面；栅氧化层(32)位于第一导电类型阱区(12)上方，并且栅氧化层(32)左端与第二导电类型源接触区(23)相接触、右端与第二导电类型漂移区(21)相接触；场氧化层(33)位于左侧栅氧化层(32)与右侧第二导电类型漏接触区(24)之间的第二导电类型漂移区(21)的上表面；层间介质层(34)位于场氧化层(33)的上面，并且覆盖第一导电类型源接触区(13)和第二导电类型源接触区(23)；栅多晶硅(42)覆盖在栅氧化层(32)的上表面并部分延伸至场氧化层(33)的上表面；
连续的槽介质层(31)和漂移区多晶硅电极(41)构成有源介质阵列，分布在整个第二导电类型漂移区(21)中，器件源区到漏区水平方向为x方向，漂移区多晶硅电极深度向下方向为y方向，垂直于xy平面向内方向为z方向，有源介质阵列在z方向等间距排布。
2.根据权利要求1所述的一种基于有源耗尽机理的功率半导体器件，其特征在于：槽介质层(31)通过刻槽后进行氧化从而在水平方向形成连续的介质结构；
并且/或者槽介质层(31)截面形状是圆形、梯形、椭圆形、或六边形；
并且/或者槽介质层(31)是通过先刻蚀硅后淀积氧化物形成；
并且/或者槽介质层(31)为SiO2，或为低K或者高K介质。
3.根据权利要求1所述的一种基于有源耗尽机理的功率半导体器件，其特征在于：器件是体硅器件，或者是SOI结构；且除了LDMOS器件，还用于LIGBT器件；
并且/或者器件结构为single RESURF的结构、double RESURF，triple RESURF结构其中的一种。
4.根据权利要求1所述的一种基于有源耗尽机理的功率半导体器件，其特征在于：介质阵列中漂移区多晶硅电极(41)位于槽介质层(31)中，且漂移区金属场板(64)通过通孔与正下方的漂移区多晶硅电极(41)相连。
5.根据权利要求1所述的一种基于有源耗尽机理的功率半导体器件，其特征在于：槽介质层(31)和漂移区多晶硅电极(41)构成的有源介质阵列深度小于第二导电类型漂移区(21)的深度。
6.根据权利要求1所述的一种基于有源耗尽机理的功率半导体器件，其特征在于：Z方向处于中间位置的由连续的槽介质层(31)和漂移区多晶硅电极(41)构成的有源介质阵列较两边的有源介质阵列更长或者较两边有源介质阵列更宽；
并且/或者Z方向处于中间位置的由连续的槽介质层(31)和漂移区多晶硅电极(41)构成的有源介质阵列较其相邻两边的有源介质阵列更靠近源端或者漏端，且与其相邻两边的有源介质阵列交错排布；
并且/或者Z方向处于中间位置的由槽介质层(31)和漂移区多晶硅电极(41)构成的有源介质阵列是分立的，中间为硅。
7.所述的一种基于有源耗尽机理的功率半导体器件，其特征在于：器件漂移区引入第一导电类型掺杂层(14)，第一导电类型掺杂层(14)在漂移区表面，或者在漂移区中间。
8.根据权利要求1至7任意一项所述的一种基于有源耗尽机理的功率半导体器件的制造方法，其特征在于包括如下步骤：
步骤1：选择第一类导电类型半导体衬底(11)；
步骤2：进行离子注入第二导电类型杂质，推阱形成第二导电类型漂移区(21)；
步骤3：选择刻蚀距离，通过光刻以及刻蚀形成两两相邻的圆柱形槽型结构；
步骤4：热氧化形成水平方向连续的槽介质层(31)；
步骤5：淀积多晶并刻蚀至硅平面，形成漂移区多晶硅电极(41)；
步骤6：热氧化形成场氧化层(33)；
步骤7：离子注入第一导电类型杂质并推结，形成第一导电类型阱区(12)，再通过离子注入第二导电类型杂质并推结，形成第二导电类型阱区(22)；
步骤8：形成栅氧化层(32)，淀积多晶硅并刻蚀，形成栅多晶硅(42)；
步骤9：离子注入形成第一导电类型源接触区(13),第二导电类型源接触区(23)，第二导电类型漏接触区(24)；
步骤10：表面淀积氧化层并平坦化，形成层间介质层(34)；
步骤11：刻蚀场氧化层(33)和层间介质氧化层(34)形成通孔；
步骤12：淀积并刻蚀形成源极金属(61)，栅极金属(62)，漏极金属(63)，漂移区金属场板(64)。
9.根据权利要求1所述的一种基于有源耗尽机理的功率半导体器件，其特征在于：其水平方向的连续介质是通过先刻蚀硅后淀积氧化物形成的，之后刻蚀氧化物填充多晶形成漂移区多晶硅电极(41)，其槽介质层(31)截面形状为矩形。
10.根据权利要求9所述的一种基于有源耗尽机理的功率半导体器件的制造方法，其特征在于包括如下步骤：
步骤1：选择第一类导电类型半导体衬底(11)；
步骤2：进行离子注入第二导电类型杂质，推阱形成第二导电类型漂移区(21)；
步骤3：选择合适的刻蚀距离，通过光刻以及刻蚀形成圆角矩形的槽型结构；
步骤4：介质填充形成水平方向连续的槽介质层(31)；
步骤5：刻蚀槽介质层(31)；
步骤6：淀积多晶并刻蚀至硅平面，形成漂移区多晶硅电极(41)；
步骤7：热氧化形成场氧化层(33)；
步骤8：离子注入第一导电类型杂质并推结，形成第一导电类型阱区(12)，再通过离子注入第二导电类型杂质并推结，形成第二导电类型阱区(22)；
步骤9：形成栅氧化层(32)，淀积多晶硅并刻蚀，形成栅多晶硅(42)；
步骤10：离子注入形成第一导电类型源接触区(13),第二导电类型源接触区(23)，第二导电类型漏接触区(24)；
步骤11：表面淀积氧化层并平坦化，形成层间介质层(34)；
步骤12：刻蚀场氧化层(33)和层间介质氧化层(34)形成通孔；
步骤13：淀积并刻蚀形成源极金属(61)，栅极金属(62)，漏极金属(63)，漂移区金属场板(64)。
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| Application Number | Priority Date | Filing Date | Title |
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| CN202310937070.9A CN116978928A (zh) | 2023-07-27 | 2023-07-27 | 一种基于有源耗尽机理的功率半导体器件及制造方法 |
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| Application Number | Priority Date | Filing Date | Title |
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|---|---|
| CN116978928A true CN116978928A (zh) | 2023-10-31 |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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Cited By (1)
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|---|---|---|---|---|
| CN117690973A (zh) * | 2024-02-04 | 2024-03-12 | 南京第三代半导体技术创新中心有限公司 | 集成栅极双向保护结构的SiC FET及其制造方法 |
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2023
- 2023-07-27 CN CN202310937070.9A patent/CN116978928A/zh active Pending
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| CN117690973B (zh) * | 2024-02-04 | 2024-04-05 | 南京第三代半导体技术创新中心有限公司 | 集成栅极双向保护结构的SiC FET及其制造方法 |
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