CN111816707B - 消除体内曲率效应的等势降场器件及其制造方法 - Google Patents

消除体内曲率效应的等势降场器件及其制造方法 Download PDF

Info

Publication number
CN111816707B
CN111816707B CN202010888944.2A CN202010888944A CN111816707B CN 111816707 B CN111816707 B CN 111816707B CN 202010888944 A CN202010888944 A CN 202010888944A CN 111816707 B CN111816707 B CN 111816707B
Authority
CN
China
Prior art keywords
region
drain
conduction type
longitudinal
field plate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202010888944.2A
Other languages
English (en)
Other versions
CN111816707A (zh
Inventor
章文通
朱旭晗
祖健
乔明
李肇基
张波
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
University of Electronic Science and Technology of China
Guangdong Electronic Information Engineering Research Institute of UESTC
Original Assignee
University of Electronic Science and Technology of China
Guangdong Electronic Information Engineering Research Institute of UESTC
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by University of Electronic Science and Technology of China, Guangdong Electronic Information Engineering Research Institute of UESTC filed Critical University of Electronic Science and Technology of China
Priority to CN202010888944.2A priority Critical patent/CN111816707B/zh
Publication of CN111816707A publication Critical patent/CN111816707A/zh
Application granted granted Critical
Publication of CN111816707B publication Critical patent/CN111816707B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/404—Multiple field plate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66681—Lateral DMOS transistors, i.e. LDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions
    • H01L29/0878—Impurity concentration or distribution
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

本发明提供一种消除体内曲率效应的等势降场器件及制造方法，包括元胞区与终端区。元胞区中，第一介质氧化层和多晶硅电极构成纵向浮空场板，所述纵向浮空场板分布在整个第二导电类型漂移区中，漏端以相同工艺引入多晶硅电极与漏极相连的纵向场板。本发明中纵向浮空场板辅助耗尽漂移区，提高了器件耐压。但由于靠近漏端的纵向浮空场板钳位了体内电势，使得等势线在槽底集中，造成了器件的提前击穿。漏端纵向场板与漏极相连，将漏端高电位引入器件体内，消除了体内曲率效应，进一步提高器件耐压。终端区中，纵向浮空场板呈环形承担大部分耐压，漏端的纵向场板形成半圆状阵列，缓解了因曲率增大而导致的靠近漏端的槽底电场的进一步提高。

Description

消除体内曲率效应的等势降场器件及其制造方法
技术领域
本发明属于功率半导体领域，主要提出了一种消除体内曲率效应的等势降场器件及其制造方法。
背景技术
功率半导体器件由于具有输入阻抗高、损耗低、开关速度快、安全工作区宽等特性，已被广泛应用于消费电子、计算机及外设、网络通信，电子专用设备与仪器仪表、汽车电子、LED显示屏以及电子照明等多个方面。横向器件由于源极、栅极、漏极都在芯片表面，易于通过内部连接与其他器件及电路集成，被广泛运用于功率集成电路中。横向器件设计中，要求器件具有高的击穿电压，低的比导通电阻。较高的击穿电压需要器件有较长的漂移区长度和较低的漂移区掺杂浓度，但这也导致了器件的比导通电阻增大。
为了缓解击穿电压与比导通电阻之间的矛盾关系，有研究者提出一种具有纵向浮空场板的器件及其制造方法(CN201910819933.6)，此发明通过在器件关态引入全域MIS耗尽机制，提高器件耐压。同时，在器件开态时，浮空场板表面能够形成积累层，降低比导通电阻，并提高饱和电流。但由于靠近漏端的纵向浮空场板钳位了体内电势，使得等势线在槽底集中，造成了器件的提前击穿，限制了器件耐压的进一步提高。本发明提出一种消除体内曲率效应的等势降场器件及其制造方法，解决了器件由于体内曲率效应造成的槽底电场增大的问题，具有更高的击穿电压，其制造方法也较为简单。
发明内容
本发明在漂移区中引入等势环和全域MIS耗尽新模式，利用相同工艺在漏极区域引入纵向场板，提出一种消除体内曲率效应的等势降场器件，使得器件能进一步提高耐压，降低比导。
为实现上述发明目的，本发明技术方案如下：
一种消除体内曲率效应的等势降场器件，包括元胞区与终端区。
元胞区包括：第一导电类型半导体衬底11、第一导电类型阱区12、第一导电类型源端重掺杂区13，第二导电类型漂移区21、第二导电类型阱区22、第二导电类型源端重掺杂区23，第二导电类型漏端重掺杂区24，第一介质氧化层31、第二介质氧化层32、第三介质氧化层33，多晶硅电极41、控制栅多晶硅电极42，金属条51，源端金属52，漏端金属53；
其中，第二导电类型漂移区21位于第一导电类型半导体衬底11上方，第一导电类型阱区12位于第二导电类型漂移区21的左侧，第二导电类型阱区22位于第二导电类型漂移区21的右侧，第一导电类型源端重掺杂区13和第二导电类型源端重掺杂区23位于第一导电类型阱区12中，源极金属52位于第一导电类型源端重掺杂区13和第二导电类型源端重掺杂区23的上表面；第二导电类型漏端重掺杂区24位于第一导电类型阱区22中，漏极金属53位于第二导电类型漏端重掺杂区24的上表面；第二介质氧化层32位于第一导电类型阱区12上方，并且左端与第二导电类型源端重掺杂区23相接触，右端与第二导电类型漂移区21相接触；第三介质氧化层33位于第二介质氧化层32与第二导电类型漏端重掺杂区24之间的第二导电类型漂移区21的上表面；控制栅多晶硅电极42覆盖在第二介质氧化层32的上表面并部分延伸至第三介质氧化层33的上表面；
第一介质氧化层31和多晶硅电极41构成纵向浮空场板，且第一介质氧化层31包围多晶硅电极41，所述纵向浮空场板分布在整个第二导电类型漂移区21中，形成纵向浮空场板阵列；并且以相同工艺同时在漏端形成漏端纵向场板，漏端纵向场板贯穿第二导电类型漏端重掺杂区24、第二导电类型阱区22，所述漏端纵向场板的多晶硅电极41与漏端金属53相连；分布在整个第二导电类型漂移区21中的距离源极和漏极等距离的纵向浮空场板通过通孔与金属条51连接，形成体内等势环；
终端区为与元胞区相连的闭合环状结构，包括：第一导电类型半导体衬底11、第一导电类型阱区12、第一导电类型源端重掺杂区13、第二导电类型漂移区21、第二导电类型阱区22、第二导电类型源端重掺杂区23，第二导电类型漏端重掺杂区23，第一介质氧化层31、第二介质氧化层32、第三介质氧化层33，多晶硅电极41、控制栅多晶硅电极42，金属条51，源端金属52，漏端金属53，其排布顺序与元胞区一致；第一介质氧化层31和多晶硅电极41构成环状纵向浮空场板，分布在整个第二导电类型漂移区21中；多个漏端纵向场板平行贯穿第二导电类型漏端重掺杂区24、第二导电类型阱区22，形成半圆状分布阵列。
作为优选方式，纵向浮空场板与漏端纵向场板以相同工艺同时形成，且场板深度都小于第二导电类型漂移区21深度。
作为优选方式，分布在整个第二导电类型漂移区21中的相邻纵向浮空场板的纵向间距和横向间距相等；并且/或者纵向浮空场板的截面形状是矩形、或圆形、或椭圆形、或六边形。
作为优选方式，所述纵向浮空场板中最靠近第二导电类型阱区22的一列，通过金属条51与漏极电极53相连；并且/或者所述纵向浮空场板中最靠近第一导电类型阱区12的一列，通过金属条51与源极电极52相连。
作为优选方式，所述漂移区浮空场板与漏端纵向场板插入衬底，纵向浮空场板同时对第一导电类型半导体衬底11和第二导电类型漂移区21进行耗尽，漏端纵向场板优化靠近漏端的体内电场。
作为优选方式，所述器件为SOI器件而不是体硅器件，浮空场板均匀分布在第二导电类型漂移区21中。
作为优选方式，所述漏端纵向场板的形貌为正方形，并且间距设置；或者所述漏端纵向场板的形貌为垂直元胞区方向平行排布的矩形槽，并且保持一定间距，形成半圆状分布。
作为优选方式，包括通过高压互连线连接的LDMOS区和高压控制电路区，高压互连线的一端穿过漏端纵向场板与LDMOS漏极相连，其另一端与高压控制电路区相连，互连线金属仅跨过了漏端纵向场板，不对其下方器件的电场分布产生影响。
本发明还提供一种所述的一种消除体内曲率效应的等势降场器件的制造方法，其特征在于包括如下步骤：
步骤1：选择第一类导电类型半导体衬底11；
步骤2：进行离子注入第二导电类型杂质，并热过程推进形成第二导电类型漂移区21；
步骤3：通过光刻以及刻蚀形成深槽；
步骤4：在深槽内形成第一介质氧化层31；
步骤5：淀积多晶并刻蚀至硅平面，形成多晶硅电极41；
步骤6：离子注入第一导电类型杂质并推结，形成第一导电类型阱区12，再离子注入第二导电类型杂质并推结，形成第二导电类型阱区22；
步骤7：形成第二介质氧化层32，再形成第三介质氧化层33；
步骤8：淀积多晶硅并刻蚀，形成控制栅多晶硅电极42；
步骤9：离子注入形成第一导电类型源端重掺杂区13，第二导电类型源端重掺杂区23与第二导电类型漏端重掺杂区24；
步骤10：刻蚀第三介质氧化层33形成接触孔,接着淀积并刻蚀金属条51，源极金属52，漏极金属53.
作为优选方式，步骤2中通过注入并推结形成的第二导电类型漂移区21通过外延的方法得到。并且/或者步骤6中通过注入并推结而得到的第一导电类型阱区12与第二导电类型阱区22，通过多次不同能量的注入并激活来形成。
作为优选方式，所述的所有介质氧化层通过热生长形成，或通过淀积并刻蚀形成。
本发明的有益效果为：纵向浮空场板在器件关态引入全域MIS耗尽机制，对第二导电类型漂移区21进行耗尽。漂移区21中的浮空场板通过金属条51相连形成体内等势环以调制电场，使得器件内部电场分布均匀。但由于靠近漏端的纵向浮空场板钳位了体内电势，使得等势线在槽底集中，造成了器件的提前击穿，限制了器件耐压的进一步提高。漏端纵向场板与漏极相连，将漏端高电位引入器件体内，消除了体内曲率效应，优化了漏端附近槽底电势分布，降低槽底电场，进一步提高器件耐压，从而可以增大漂移区21浓度，降低比导通电阻。终端区中，纵向浮空场板呈环形承担大部分耐压，漏端的纵向场板形成半圆状阵列，缓解了因曲率增大而导致的靠近漏端的槽底电场的进一步提高。
附图说明
图1为实施例1的一种消除体内曲率效应的等势降场器件元胞区结构示意图；
图2为实施例1的一种消除体内曲率效应的等势降场器件元胞区结构俯视图；
图3为实施例1的一种消除体内曲率效应的等势降场器件终端区结构俯视图；
图4为实施例2的一种消除体内曲率效应的等势降场器件元胞区结构示意图；
图5为实施例3的一种消除体内曲率效应的等势降场器件元胞区结构示意图；
图6为实施例4的一种消除体内曲率效应的等势降场器件元胞区结构示意图；
图7为实施例5的一种消除体内曲率效应的等势降场器件元胞区结构示意图；
图8为实施例6的一种消除体内曲率效应的等势降场器件元胞区结构示意图；
图9为实施例6的一种消除体内曲率效应的等势降场器件元胞区结构俯视图；
图10为实施例7的一种消除体内曲率效应的等势降场器件终端区结构俯视图；
图11为实施例8的一种消除体内曲率效应的等势降场器件高压互连应用结构俯视图；
图12(a)-12(j)为实施例1所述器件的工艺流程示意图；
图13中的(a)、(b)分别为实施例1所述器件与无漏端纵向场板器件击穿时的电势分布图。
11为第一导电类型半导体衬底、12为第一导电类型阱区、13为第一导电类型源端重掺杂区，21为第二导电类型漂移区、22为第二导电类型阱区、23为第二导电类型源端重掺杂区，24为第二导电类型漏端重掺杂区，31为第一介质氧化层、32为第二介质氧化层、33为第三介质氧化层，41为多晶硅电极、42为控制栅多晶硅电极，51为金属条，52为源极金属，53为漏极金属。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
实施例1
实施例1所述的一种消除体内曲率效应的等势降场器件，如图1-3所示，包括元胞区与终端区。
元胞区包括：第一导电类型半导体衬底11、第一导电类型阱区12、第一导电类型源端重掺杂区13，第二导电类型漂移区21、第二导电类型阱区22、第二导电类型源端重掺杂区23，第二导电类型漏端重掺杂区24，第一介质氧化层31、第二介质氧化层32、第三介质氧化层33，多晶硅电极41、控制栅多晶硅电极42，金属条51，源端金属52，漏端金属53；
其中，第二导电类型漂移区21位于第一导电类型半导体衬底11上方，第一导电类型阱区12位于第二导电类型漂移区21的左侧，第二导电类型阱区22位于第二导电类型漂移区21的右侧，第一导电类型源端重掺杂区13和第二导电类型源端重掺杂区23位于第一导电类型阱区12中，源极金属52位于第一导电类型源端重掺杂区13和第二导电类型源端重掺杂区23的上表面；第二导电类型漏端重掺杂区24位于第一导电类型阱区22中，漏极金属53位于第二导电类型漏端重掺杂区24的上表面；第二介质氧化层32位于第一导电类型阱区12上方，并且左端与第二导电类型源端重掺杂区23相接触，右端与第二导电类型漂移区21相接触；第三介质氧化层33位于第二介质氧化层32与第二导电类型漏端重掺杂区24之间的第二导电类型漂移区21的上表面；控制栅多晶硅电极42覆盖在第二介质氧化层32的上表面并部分延伸至第三介质氧化层33的上表面；
第一介质氧化层31和多晶硅电极41构成纵向浮空场板，且第一介质氧化层31包围多晶硅电极41，所述纵向浮空场板分布在整个第二导电类型漂移区21中，形成纵向浮空场板阵列；并且以相同工艺同时在漏端形成漏端纵向场板，漏端纵向场板贯穿第二导电类型漏端重掺杂区24、第二导电类型阱区22，所述漏端纵向场板的多晶硅电极41与漏端金属53相连；分布在整个第二导电类型漂移区21中的距离源极和漏极等距离的纵向浮空场板通过通孔与金属条51连接，形成体内等势环；
终端区为与元胞区相连的闭合环状结构，包括：第一导电类型半导体衬底11、第一导电类型阱区12、第一导电类型源端重掺杂区13、第二导电类型漂移区21、第二导电类型阱区22、第二导电类型源端重掺杂区23，第二导电类型漏端重掺杂区23，第一介质氧化层31、第二介质氧化层32、第三介质氧化层33，多晶硅电极41、控制栅多晶硅电极42，金属条51，源端金属52，漏端金属53，其排布顺序与元胞区一致；第一介质氧化层31和多晶硅电极41构成环状纵向浮空场板，分布在整个第二导电类型漂移区21中；多个漏端纵向场板平行贯穿第二导电类型漏端重掺杂区24、第二导电类型阱区22，形成半圆状分布阵列。
纵向浮空场板与漏端场板以相同工艺同时形成，且场板深度小于第二导电类型漂移区21深度。
相邻纵向浮空场板的纵向间距和横向间距相等。
纵向浮空场板的截面形状是矩形、或圆形、或椭圆形、或六边形。
本实施例中，所述纵向浮空场板的截面形状为正方形，相邻两列纵向浮空场板交错排布。漏端纵向场板的截面形状为矩形，相邻两列纵向场板平行排布。
其基本工作原理如下：
以第一导电类型半导体材料为P型为例，在栅极偏置电压Vg为0时，纵向浮空场板引入全域MIS耗尽机制，由于MIS结构自带电荷平衡，使得器件漂移区21能够独立于衬底耗尽。浮空场板通过金属条51相连形成体内等势环以调制电场，使得器件内部电场分布均匀。但由于靠近漏端的纵向浮空场板钳位了体内电势，使得等势线在槽底集中，造成了器件的提前击穿，限制了器件耐压的进一步提高。漏端纵向场板与漏极相连，将漏端高电位引入器件体内，消除了体内曲率效应，优化了漏端附近槽底电势分布，降低槽底电场，进一步提高器件耐压，从而可以增大漂移区21浓度，降低比导通电阻。当栅极偏置电压Vg大于阈值电压时，P型阱区12靠近介质氧化层32的表面出现反型层电子，在漏端偏置电压Vd的作用下，电子沿所述纵向浮空场板的间隙从源端向漏端移动。终端区中，纵向浮空场板呈环形承担大部分耐压，漏端的纵向场板形成半圆状阵列，缓解了因曲率增大而导致的靠近漏端的槽底电场的进一步提高。综上所述，本发明所提出的技术优化了器件体内电场，较常规具有更高的击穿电压。
如图12所示，为本发明实施例1的工艺流程示意图，具体包括以下步骤：
步骤1：选择第一类导电类型半导体衬底11，如图12(a)所示；
步骤2：进行离子注入第二导电类型杂质，并热过程推进形成第二导电类型漂移区21，如图12(b)所示；
步骤3：通过光刻以及刻蚀形成深槽，如图12(c)所示；
步骤4：在深槽内形成第一介质氧化层31，如图12(d)所示；
步骤5：淀积多晶并刻蚀至硅平面，形成多晶硅电极41，如图12(e)所示；
步骤6：离子注入第一导电类型杂质并推结，形成第一导电类型阱区12，离子注入第二导电类型杂质并推结，形成第二导电类型阱区22，图12(f)所示；
步骤7：形成第二介质氧化层32，再形成第三介质氧化层33，如图12(g)；
步骤8：淀积多晶硅并刻蚀，形成控制栅多晶硅电极42，如图12(h)；
步骤9：注入形成第一导电类型源端重掺杂区13，第二导电类型源端重掺杂区23与第二导电类型漏端重掺杂区24，如图12(i)所示。
步骤10：刻蚀第三介质氧化层33形成接触孔，接着淀积并刻蚀金属条51，形成表面金属条，如图12(j)所示。
需要注意的是：
所述的一种制造方法，步骤2中通过高能注入并推结形成的第二导电类型漂移区21也可以通过外延的方法得到；
所述的一种制造方法，步骤6中通过高能注入并推结而得到的第一导电类型阱12与第二导电类型阱区22，也可以通过多次不同能量的高能注入并激活来形成；
所述的一种制造方法，所述的所有介质氧化层可以通过热生长形成，也可以通过淀积并刻蚀形成；
实施例2
如图4所示，为实施例2的一种消除体内曲率效应的等势降场器件元胞区结构示意图，本例与实施例1的结构不同之处在于，所述纵向浮空场板中最靠近第二导电类型阱区22的一列，通过金属条51与漏极电极53相连，优化了器件漏端表面电势分布，降低漏端电场，提高了器件耐压，其工作原理与实施例1基本相同。
实施例3
如图5所示，为实施例3的一种消除体内曲率效应的等势降场器件元胞区结构示意图，本例与实施例1的结构不同之处在于，所述纵向浮空场板中最靠近第一导电类型阱区12的一列，通过金属条51与源极电极52相连，优化了器件栅极末端表面电势分布，使得此处电场降低，器件耐压提高。同时纵向浮空场板与源极金属相连，减小了栅漏交叠，降低了栅漏电容，其工作原理与实施例1基本相同。
实施例4
如图6所示，为实施例4的一种消除体内曲率效应的等势降场器件元胞区结构示意图，本例与实施例1的结构不同之处在于，所述漂移区浮空场板与漏端纵向场板插入衬底，纵向浮空场板能同时对第一导电类型半导体衬底11和第二导电类型漂移区21进行耗尽，漏端纵向场板优化靠近漏端的体内电场，其工作原理与实施例1基本相同。
实施例5
如图7所示，为实施例5的一种消除体内曲率效应的等势降场器件元胞区结构示意图，本例与实施例1的结构不同之处在于所述器件为SOI器件而不是体硅器件，浮空场板均匀分布在第二导电类型漂移区21中，其工作原理与实施例1基本相同。
实施例6
如图8、9所示，为实施例6的一种消除体内曲率效应的等势降场器件元胞区结构示意图与俯视图，本例与实施例1的结构不同之处在于，所述漏端纵向场板的形貌为正方形，并且保持一定间距，降低了漏端接触电阻，其工作原理与实施例1基本相同。
实施例7
如图10所示，为实施例7的一种消除体内曲率效应的等势降场器件终端区结构俯视图，本例与实施例1的结构不同之处在于，所述终端区漏端纵向场板的形貌为垂直元胞区方向平行排布的矩形槽，并且保持一定间距，形成半圆状分布，其工作原理与实施例1基本相同。
实施例8
如图11所示，为实施例8的一种消除体内曲率效应的等势降场器件高压互连应用结构俯视图。包括通过高压互连线连接的LDMOS区和高压控制电路区，高压互连线的一端穿过漏端纵向场板与LDMOS漏极相连，其另一端与高压控制电路区相连，互连线金属仅跨过了漏端纵向场板，不会对其下方器件的电场分布产生影响。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (10)

1.一种消除体内曲率效应的等势降场器件，其特征在于包括元胞区与终端区：
元胞区包括：第一导电类型半导体衬底(11)、第一导电类型阱区(12)、第一导电类型源端重掺杂区(13)，第二导电类型漂移区(21)、第二导电类型阱区(22)、第二导电类型源端重掺杂区(23)，第二导电类型漏端重掺杂区(24)，第一介质氧化层(31)、第二介质氧化层(32)、第三介质氧化层(33)，多晶硅电极(41)、控制栅多晶硅电极(42)，金属条(51)，源极金属(52)，漏极金属(53)；
其中，第二导电类型漂移区(21)位于第一导电类型半导体衬底(11)上方，第一导电类型阱区(12)位于第二导电类型漂移区(21)的左侧，第二导电类型阱区(22)位于第二导电类型漂移区(21)的右侧，第一导电类型源端重掺杂区(13)和第二导电类型源端重掺杂区(23)位于第一导电类型阱区(12)中，源极金属(52)位于第一导电类型源端重掺杂区(13)和第二导电类型源端重掺杂区(23)的上表面；第二导电类型漏端重掺杂区(24)位于第二导电类型阱区(22)中，漏极金属(53)位于第二导电类型漏端重掺杂区(24)的上表面；第二介质氧化层(32)位于第一导电类型阱区(12)上方，并且左端与第二导电类型源端重掺杂区(23)相接触，右端与第二导电类型漂移区(21)相接触；第三介质氧化层(33)位于第二介质氧化层(32)与第二导电类型漏端重掺杂区(24)之间的第二导电类型漂移区(21)的上表面；控制栅多晶硅电极(42)覆盖在第二介质氧化层(32)的上表面并部分延伸至第三介质氧化层(33)的上表面；
第一介质氧化层(31)和多晶硅电极(41)构成纵向浮空场板，且第一介质氧化层(31)包围多晶硅电极(41)，所述纵向浮空场板分布在整个第二导电类型漂移区(21)中，形成纵向浮空场板阵列；并且以相同工艺同时在漏端形成漏端纵向场板，漏端纵向场板贯穿第二导电类型漏端重掺杂区(24)、第二导电类型阱区(22)，所述漏端纵向场板的多晶硅电极(41)与漏极金属(53)相连；分布在整个第二导电类型漂移区(21)中的距离源极和漏极等距离的纵向浮空场板通过通孔与金属条(51)连接，形成体内等势环；
终端区为与元胞区相连的闭合环状结构，包括：第一导电类型半导体衬底(11)、第一导电类型阱区(12)、第一导电类型源端重掺杂区(13)、第二导电类型漂移区(21)、第二导电类型阱区(22)、第二导电类型源端重掺杂区(23)，第二导电类型漏端重掺杂区(24)，第一介质氧化层(31)、第二介质氧化层(32)、第三介质氧化层(33)，多晶硅电极(41)、控制栅多晶硅电极(42)，金属条(51)，源极金属(52)，漏极金属(53)，其排布顺序与元胞区一致；第一介质氧化层(31)和多晶硅电极(41)构成环状纵向浮空场板，分布在整个第二导电类型漂移区(21)中；多个漏端纵向场板平行贯穿第二导电类型漏端重掺杂区(24)、第二导电类型阱区(22)，形成半圆状分布阵列。
2.根据权利要求1所述的一种消除体内曲率效应的等势降场器件，其特征在于：纵向浮空场板与漏端纵向场板以相同工艺同时形成，且场板深度都小于第二导电类型漂移区(21)深度。
3.根据权利要求1所述的一种消除体内曲率效应的等势降场器件，其特征在于：分布在整个第二导电类型漂移区(21)中的相邻纵向浮空场板的纵向间距和横向间距相等；并且/或者纵向浮空场板的截面形状是矩形、或圆形、或椭圆形、或六边形。
4.根据权利要求1所述的一种消除体内曲率效应的等势降场器件，其特征在于：
所述纵向浮空场板中最靠近第二导电类型阱区(22)的一列，通过金属条(51)与漏极金属(53)相连；并且/或者所述纵向浮空场板中最靠近第一导电类型阱区(12)的一列，通过金属条(51)与源极金属(52)相连。
5.根据权利要求1所述的一种消除体内曲率效应的等势降场器件，其特征在于：
所述漂移区浮空场板与漏端纵向场板插入衬底，纵向浮空场板同时对第一导电类型半导体衬底(11)和第二导电类型漂移区(21)进行耗尽，漏端纵向场板优化靠近漏端的体内电场。
6.根据权利要求1所述的一种消除体内曲率效应的等势降场器件，其特征在于：
所述漏端纵向场板为正方形，并且间距设置；或者所述漏端纵向场板的形貌为垂直元胞区方向平行排布的矩形槽，并且保持一定间距，形成半圆状分布。
7.根据权利要求1所述的一种消除体内曲率效应的等势降场器件，其特征在于：
包括通过高压互连线连接的LDMOS区和高压控制电路区，高压互连线的一端穿过漏端纵向场板与LDMOS漏极相连，其另一端与高压控制电路区相连，互连线金属仅跨过了漏端纵向场板，不对其下方器件的电场分布产生影响。
8.权利要求1至7任意一项所述的一种消除体内曲率效应的等势降场器件的制造方法，其特征在于包括如下步骤：
步骤1：选择第一导电类型半导体衬底(11)；
步骤2：进行离子注入第二导电类型杂质，并热过程推进形成第二导电类型漂移区(21)；
步骤3：通过光刻以及刻蚀形成深槽；
步骤4：在深槽内形成第一介质氧化层(31)；
步骤5：淀积多晶并刻蚀至硅平面，形成多晶硅电极(41)；
步骤6：离子注入第一导电类型杂质并推结，形成第一导电类型阱区(12)，再离子注入第二导电类型杂质并推结，形成第二导电类型阱区(22)；
步骤7：形成第二介质氧化层(32)，再形成第三介质氧化层(33)；
步骤8：淀积多晶硅并刻蚀，形成控制栅多晶硅电极(42)；
步骤9：离子注入形成第一导电类型源端重掺杂区(13)，第二导电类型源端重掺杂区(23)与第二导电类型漏端重掺杂区(24)；
步骤10：刻蚀第三介质氧化层(33)形成接触孔,接着淀积并刻蚀金属条(51)，源极金属(52)，漏极金属(53)。
9.根据权利要求8所述的一种制造方法，其特征在于：步骤2中通过注入并推结形成的第二导电类型漂移区(21)通过外延的方法得到；并且/或者步骤6中通过注入并推结而得到的第一导电类型阱区(12)与第二导电类型阱区(22)，通过多次不同能量的注入并激活来形成。
10.根据权利要求8所述的一种制造方法，其特征在于：所有介质氧化层通过热生长形成，或通过淀积并刻蚀形成。
CN202010888944.2A 2020-08-28 2020-08-28 消除体内曲率效应的等势降场器件及其制造方法 Active CN111816707B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202010888944.2A CN111816707B (zh) 2020-08-28 2020-08-28 消除体内曲率效应的等势降场器件及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202010888944.2A CN111816707B (zh) 2020-08-28 2020-08-28 消除体内曲率效应的等势降场器件及其制造方法

Publications (2)

Publication Number Publication Date
CN111816707A CN111816707A (zh) 2020-10-23
CN111816707B true CN111816707B (zh) 2022-03-08

Family

ID=72859760

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010888944.2A Active CN111816707B (zh) 2020-08-28 2020-08-28 消除体内曲率效应的等势降场器件及其制造方法

Country Status (1)

Country Link
CN (1) CN111816707B (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11830830B2 (en) * 2021-05-12 2023-11-28 Texas Instruments Incorporated Semiconductor doped region with biased isolated members
CN113659009B (zh) * 2021-08-19 2023-05-26 电子科技大学 体内异性掺杂的功率半导体器件及其制造方法
CN113611750B (zh) * 2021-08-19 2023-05-26 电子科技大学 Soi横向匀场高压功率半导体器件及制造方法和应用
CN113658999B (zh) * 2021-08-19 2023-03-28 电子科技大学 具有无结终端技术功率半导体器件及制造方法和应用
CN114864670A (zh) * 2022-05-13 2022-08-05 电子科技大学 缓解体内曲率效应的均匀电场器件及制造方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105164811A (zh) * 2013-02-15 2015-12-16 创世舫电子有限公司 半导体器件的电极及其形成方法
CN206947355U (zh) * 2017-05-08 2018-01-30 工业和信息化部电子第五研究所华东分所 一种电子器件
CN109192778A (zh) * 2018-08-01 2019-01-11 长沙理工大学 一种具有双纵向场板的分离栅槽型功率器件
CN110212028A (zh) * 2019-05-22 2019-09-06 张士英 一种集成反向二极管和内嵌漏极场板的横向扩散eGaN HEMT器件
CN110459602A (zh) * 2019-08-31 2019-11-15 电子科技大学 具有纵向浮空场板的器件及其制造方法
CN110459599A (zh) * 2019-08-31 2019-11-15 电子科技大学 具有深埋层的纵向浮空场板器件及制造方法
CN110534514A (zh) * 2019-09-05 2019-12-03 电子科技大学 一种横向高压功率半导体器件的槽型终端结构

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7005703B2 (en) * 2003-10-17 2006-02-28 Agere Systems Inc. Metal-oxide-semiconductor device having improved performance and reliability

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105164811A (zh) * 2013-02-15 2015-12-16 创世舫电子有限公司 半导体器件的电极及其形成方法
CN206947355U (zh) * 2017-05-08 2018-01-30 工业和信息化部电子第五研究所华东分所 一种电子器件
CN109192778A (zh) * 2018-08-01 2019-01-11 长沙理工大学 一种具有双纵向场板的分离栅槽型功率器件
CN110212028A (zh) * 2019-05-22 2019-09-06 张士英 一种集成反向二极管和内嵌漏极场板的横向扩散eGaN HEMT器件
CN110459602A (zh) * 2019-08-31 2019-11-15 电子科技大学 具有纵向浮空场板的器件及其制造方法
CN110459599A (zh) * 2019-08-31 2019-11-15 电子科技大学 具有深埋层的纵向浮空场板器件及制造方法
CN110534514A (zh) * 2019-09-05 2019-12-03 电子科技大学 一种横向高压功率半导体器件的槽型终端结构

Also Published As

Publication number Publication date
CN111816707A (zh) 2020-10-23

Similar Documents

Publication Publication Date Title
CN111816707B (zh) 消除体内曲率效应的等势降场器件及其制造方法
CN110459599B (zh) 具有深埋层的纵向浮空场板器件及制造方法
TWI550851B (zh) 具有平面狀通道的垂直功率金氧半場效電晶體
US9941403B2 (en) Semiconductor device and method for manufacturing a semiconductor device
JP5472309B2 (ja) 半導体装置
CN112164719B (zh) 具有等势浮空槽的低阻器件及其制造方法
CN112382658B (zh) 具有阶梯分立屏蔽槽的低栅电荷器件及其制造方法
US20070126055A1 (en) Trench insulated gate field effect transistor
US11888022B2 (en) SOI lateral homogenization field high voltage power semiconductor device, manufacturing method and application thereof
CN114823872B (zh) 一种全隔离衬底耐压功率半导体器件及其制造方法
CN107564965B (zh) 一种横向双扩散mos器件
CN113658999B (zh) 具有无结终端技术功率半导体器件及制造方法和应用
CN113659009B (zh) 体内异性掺杂的功率半导体器件及其制造方法
CN113066865B (zh) 降低开关损耗的半导体器件及其制作方法
CN107546274B (zh) 一种具有阶梯型沟槽的ldmos器件
CN110416309B (zh) 一种超结功率半导体器件及其制作方法
CN110600552B (zh) 具有快速反向恢复特性的功率半导体器件及其制作方法
CN115148826B (zh) 一种深沟槽碳化硅jfet结构的制作方法
KR20160129922A (ko) 트렌치 금속 산화물 반도체 전계 효과 트랜지스터
CN116978928A (zh) 一种基于有源耗尽机理的功率半导体器件及制造方法
CN108470772B (zh) 一种soi半导体器件及其形成方法
CN107046062B (zh) 一种具有半绝缘多晶硅层的纵向双扩散金属氧化物半导体场效应管
CN210156383U (zh) 一种超结功率半导体器件
CN113659008A (zh) 具有电场钳位层的匀场器件及其制造方法和应用
CN110444591B (zh) 具有低比导通电阻的槽型器件及其制造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant