CN113658999B - 具有无结终端技术功率半导体器件及制造方法和应用 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 62
- 238000005516 engineering process Methods 0.000 title claims abstract description 13
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 12
- 238000007667 floating Methods 0.000 claims abstract description 47
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 37
- 230000000694 effects Effects 0.000 claims abstract description 9
- 239000002184 metal Substances 0.000 claims description 37
- 230000005684 electric field Effects 0.000 claims description 33
- 229920005591 polysilicon Polymers 0.000 claims description 29
- 239000000758 substrate Substances 0.000 claims description 29
- 238000005530 etching Methods 0.000 claims description 17
- 238000000034 method Methods 0.000 claims description 17
- 238000000151 deposition Methods 0.000 claims description 13
- 239000012535 impurity Substances 0.000 claims description 13
- 230000007704 transition Effects 0.000 claims description 11
- 150000002500 ions Chemical class 0.000 claims description 9
- 230000003213 activating effect Effects 0.000 claims description 6
- 230000001413 cellular effect Effects 0.000 claims description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 5
- 229910052710 silicon Inorganic materials 0.000 claims description 5
- 239000010703 silicon Substances 0.000 claims description 5
- 230000008021 deposition Effects 0.000 claims description 4
- 238000002347 injection Methods 0.000 claims description 3
- 239000007924 injection Substances 0.000 claims description 3
- 230000003647 oxidation Effects 0.000 claims description 3
- 238000007254 oxidation reaction Methods 0.000 claims description 3
- 238000001259 photo etching Methods 0.000 claims description 3
- 238000002360 preparation method Methods 0.000 claims description 2
- 230000015556 catabolic process Effects 0.000 abstract description 15
- 230000009471 action Effects 0.000 abstract description 5
- 230000002028 premature Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 11
- 102100035767 Adrenocortical dysplasia protein homolog Human genes 0.000 description 9
- 101000929940 Homo sapiens Adrenocortical dysplasia protein homolog Proteins 0.000 description 9
- 230000008569 process Effects 0.000 description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 238000009825 accumulation Methods 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/402—Field plates
- H01L29/404—Multiple field plate structures
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
- H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/402—Field plates
- H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/66681—Lateral DMOS transistors, i.e. LDMOS transistors
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
- H01L29/7823—Lateral DMOS transistors, i.e. LDMOS transistors with an edge termination structure
Abstract
本发明提供一种具有无结终端技术功率半导体器件及制造方法和应用，第一介质氧化层和浮空场板多晶硅电极构成纵向浮空场板，分布在整个第二导电类型漂移区中，形成纵向浮空等势场板阵列；漏端引入浮空场板，改善此处的曲率效应，提高耐压。在终端则把第二导电类型漂移区的边界移动到漏端，利用漏端的浮空等势场板的作用把漂移区两端的电位钳位，没有产生电位差，从而避免了Psub和漂移区结的击穿。纵向浮空场板呈环形承担大部分耐压，并且把第二导电类型漏端重掺杂区的边界移动到和第二导电类型漂移区的边界一致，避免其产生N+N结，导致其提前击穿。
Description
技术领域
本发明属于功率半导体领域，主要提出了一种具有无结终端技术功率半导体器件及其制造方法和应用。
背景技术
功率半导体器件由于具有输入阻抗高、开关速度快、损耗低、安全工作区宽等特性，已被广泛应用于计算机及外设、消费电子、网络通信，电子专用设备与汽车电子、仪器仪表、LED显示屏以及电子照明等多个方面。横向器件由于源极、栅极、漏极都在同一表面，易于通过内部连接与其他器件及电路集成，被广泛运用于功率集成电路中。横向器件设计中，要求器件具有高的击穿电压，低的比导通电阻。较高的击穿电压需要器件有较长的漂移区长度和较低的漂移区掺杂浓度，但这也导致了器件的比导通电阻增大。RESUFR器件的提出，缓解了这一矛盾关系，但RESUFR器件依赖严格的电荷平衡，才能够实现高的耐压。
为了缓解击穿电压与比导通电阻之间的矛盾关系，有研究者提出一种具有纵向浮空场板的器件及其制造方法(CN201910819933.6)，此发明通过在器件关态引入全域MIS耗尽机制，提高器件耐压。同时，在器件开态时，浮空场板表面能够形成积累层，降低比导通电阻，并提高饱和电流。但源极中心终端，由于电场线密集，可能会导致其提前击穿，因此，我们提出了一种无结终端，在终端则把第二导电类型漂移区的边界移动到漏端，利用漏端的浮空等势场板的作用把漂移区两端的电位钳位，没有产生电位差，从而避免了Psub和漂移区结的击穿。纵向浮空场板呈环形承担大部分耐压，并且把第二导电类型漏端重掺杂区的边界移动到和第二导电类型漂移区的边界一致，避免其产生N+N结，导致其提前击穿。
发明内容
本发明在漂移区中引入介质层相连的纵向等势浮空场板阵列，提出具有等势浮空槽的低阻器件新结构，该结构使得器件获得较大的平均电场，耐压提高，比导降低。在终端利用漏端的浮空等势场板的作用把漂移区两端的电位钳位，没有产生电位差，从而避免了Psub和漂移区结的击穿。
为实现上述发明目的，本发明技术方案如下：
一种具有无结终端技术功率半导体器件，包括：
第一导电类型半导体衬底11、第一导电类型阱区12、第一导电类型源端重掺杂区13，第二导电类型漂移区21、第二导电类型阱区22、第二导电类型源端重掺杂区23，第二导电类型漏端重掺杂区24，第一介质氧化层31、第二介质氧化层32、第三介质氧化层33，多晶硅电极41、控制栅多晶硅电极42，源端金属52，漏端金属53。
其中，第二导电类型漂移区21位于第一导电类型半导体衬底11上方，第一导电类型阱区12位于第二导电类型漂移区21的左侧，第一导电类型源端重掺杂区13和第二导电类型源端重掺杂区23位于第一导电类型阱区12中，第二导电类型阱区22位于第二导电类型漂移区21的右侧，第二导电类型漏端重掺杂区24位于第二导电类型阱区22中；第二介质氧化层32位于第一导电类型阱区12上方，并且其左端与第二导电类型源端重掺杂区23相接触，右端与第二导电类型漂移区21相接触；第三介质氧化层33位于第二介质氧化层32与第二导电类型漏端重掺杂区24之间的第二导电类型漂移区21的上表面；控制栅多晶硅电极42覆盖在第二介质氧化层32的上表面并部分延伸至第三介质氧化层33的上表面；金属条51位于第一介质氧化层31上方，源端金属52位于第二导电类型源端重掺杂区23和第一导电类型源端重掺杂区13上方，漏端金属53位于第二导电类型漏端重掺杂区24上方；
第一介质氧化层31和多晶硅电极41构成纵向延伸的纵向浮空场板，纵向浮空场板的个数为1个到多个；所述纵向浮空场板周期性的分布在整个第二导电类型漂移区21中，形成具有多个等势浮空槽的耐压层；分布在整个第二导电类型漂移区21中的相邻纵向浮空场板的纵向间距和横向间距相等，横向为源漏方向，纵向为垂直于源漏方向，源漏方向上相邻的纵向浮空场板错开排布；
终端区为与元胞区相连的闭合环状结构，包括：第一导电类型半导体衬底11、第一导电类型阱区12、第一导电类型源端重掺杂区13、第二导电类型漂移区21、第二导电类型阱区22、第一介质氧化层31、第二介质氧化层32、第三介质氧化层33，多晶硅电极41、控制栅多晶硅电极42，金属条51，源端金属52，漏端金属53，其排布顺序与元胞区保持一致；第一介质氧化层31和多晶硅电极41构成环状纵向浮空场板，分布在整个第二导电类型漂移区21以及第一导电类型半导体衬底11中；第二导电类型漂移区21的边界在漏端，第二导电类型漏端重掺杂区24的边界和第二导电类型漂移区21的边界一致；第二导电类型漂移区21和第二导电类型漏端重掺杂区24为同一块区域，两者位于第二导电类型漂移区21和第二导电类型漏端重掺杂区24边界的上方；终端区其余部分即第二导电类型漂移区21的边界下方的半圆区域为第一导电类型半导体衬底11。
作为优选方式，终端区与元胞区之间设置一个过渡区，过渡区为连续槽结构，防止由于终端与元胞之间的不连续导致额外的曲率效应。
作为优选方式，器件表面设有电场钳位层14，但终端区无电场钳位层注入，过渡区电场钳位层14与第一导电类型阱区12相连。防止由于漂移区剂量过大，导致Ptop与Pwell之间的区域无法完全耗尽，耐压降低。
作为优选方式，第二导电类型漂移区21与第一导电类型半导体衬底11构成一个NP-结。
作为优选方式，控制栅多晶硅电极42在场氧上的覆盖面积扩大至电场钳位层14的边界。
作为优选方式，多晶硅电极41和第一介质氧化层31组成的漏端浮空场板为分立型。
漂移区移动到漏端，其余区域采用Psub，把漂移区和Psub结移动到漏端，利用漏端纵向场板使得结两端电位钳位，结的两端没有电位差，使PN结不会击穿。
作为优选方式，纵向浮空场板与漏端纵向场板以相同工艺同时形成，且场板深度都小于漂移区的深度。
作为优选方式，分布在整个第二导电类型漂移区21中的相邻纵向浮空场板的纵向间距和横向间距相等；并且纵向浮空场板的截面形状是矩形、或圆形、或椭圆形、或六边形。
本发明还提供一种具有无结终端技术功率半导体器件的制造方法，包括如下步骤：
步骤1：选择第一类导电类型半导体衬底11；
步骤2：在第一导电类型半导体衬底11上方注入推结得到第二导电类型漂移区21；
步骤3：确定槽的深度以及槽间距，通过光刻以及刻蚀形成槽；
步骤4：在槽壁形成第一介质氧化层，淀积多晶并刻蚀至硅平面；
步骤5：通过离子注入第二导电类型杂质并推结，形成第二导电类型阱区22；
步骤6：热氧化形成第二介质氧化层32，并淀积刻蚀形成第三介质氧化层33；
步骤7：通过离子注入第一导电类型杂质并推结，形成第一导电类型阱区12，高能离子注入穿过第二介质氧化层形成电场钳位层14，两者采用同一道版次；
步骤8：淀积多晶硅并刻蚀，形成控制栅多晶硅电极42；
步骤9：注入激活形成第一导电类型源端重掺杂区13，第二导电类型源端重掺杂区23与第二导电类型漏端重掺杂区24；
步骤10：刻蚀第三介质氧化层33形成接触孔，接着淀积并刻蚀金属条51，源端金属52，漏端金属53。
作为优选方式，所有介质氧化层通过热生长形成，或通过淀积并刻蚀形成。
作为优选方式，步骤2中通过注入并推结形成的第二导电类型漂移区21通过外延的方法得到；并且/或者步骤6中通过注入并推结而得到的第一导电类型阱区12与第二导电类型阱区22，通过多次不同能量的注入并激活来形成。
本发明还提供一种所述具有无结终端技术功率半导体器件的制造方法在制备SiC、GaN宽禁带半导体中的应用。
本发明的有益效果为：器件的第二导电类型漂移区21中引入由第一介质氧化层31和多晶硅电极41构成的介质层相连的纵向浮空场板结构，由于硅的介电系数是二氧化硅的三倍，在相同漂移区长度下，介质层能够取得更大的电场，提高击穿电压。漏端引入浮空场板，改善此处的曲率效应，提高耐压。在终端则把第二导电类型漂移区的边界移动到漏端，利用漏端的浮空等势场板的作用把漂移区两端的电位钳位，没有产生电位差，从而避免了Psub和漂移区结的击穿。纵向浮空场板呈环形承担大部分耐压，并且把第二导电类型漏端重掺杂区的边界移动到和第二导电类型漂移区的边界一致，避免其产生N+N结，导致其提前击穿。
附图说明
图1(a)为实施例1的具有电场钳位层的匀场器件结构示意图；
图1(b)为实施例1的元胞区结构图；
图2为实施例2的具有电场钳位层的匀场器件结构示意图；
图3为实施例3的具有电场钳位层的匀场器件结构示意图；
图4为实施例4的具有电场钳位层的匀场器件结构示意图；、
图5为实施例5的具有电场钳位层的匀场器件结构示意图；
图6(a)-图6(k)为实施例1所述器件的工艺流程示意图；
11为第一导电类型半导体衬底，12为第一导电类型阱区，13为第一导电类型源端重掺杂区，14为电场钳位层，21为第二导电类型漂移区，22为第二导电类型阱区，23为第二导电类型源端重掺杂区，24为第二导电类型漏端重掺杂区，25第二导电类型埋层，31为第一介质氧化层，32为第二介质氧化层，33为第三介质氧化层，41为多晶硅电极，42为控制栅多晶硅电极，51为金属条，52为源端金属，53为漏端金属。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
实施例1
一种具有无结终端技术功率半导体器件，如图1所示，具体包括：
第一导电类型半导体衬底11、第一导电类型阱区12、第一导电类型源端重掺杂区13，第二导电类型漂移区21、第二导电类型阱区22、第二导电类型源端重掺杂区23，第二导电类型漏端重掺杂区24，第一介质氧化层31、第二介质氧化层32、第三介质氧化层33，多晶硅电极41、控制栅多晶硅电极42，源端金属52，漏端金属53。
其中，第二导电类型漂移区21位于第一导电类型半导体衬底11上方，第一导电类型阱区12位于第二导电类型漂移区21的左侧，第一导电类型源端重掺杂区13和第二导电类型源端重掺杂区23位于第一导电类型阱区12中，第二导电类型阱区22位于第二导电类型漂移区21的右侧，第二导电类型漏端重掺杂区24位于第二导电类型阱区22中；第二介质氧化层32位于第一导电类型阱区12上方，并且其左端与第二导电类型源端重掺杂区23相接触，右端与第二导电类型漂移区21相接触；第三介质氧化层33位于第二介质氧化层32与第二导电类型漏端重掺杂区24之间的第二导电类型漂移区21的上表面；控制栅多晶硅电极42覆盖在第二介质氧化层32的上表面并部分延伸至第三介质氧化层33的上表面；金属条51位于第一介质氧化层31上方，源端金属52位于第二导电类型源端重掺杂区23和第一导电类型源端重掺杂区13上方，漏端金属53位于第二导电类型漏端重掺杂区24上方；
第一介质氧化层31和多晶硅电极41构成纵向延伸的纵向浮空场板，纵向浮空场板的个数为1个到多个；所述纵向浮空场板周期性的分布在整个第二导电类型漂移区21中，形成具有多个等势浮空槽的耐压层；分布在整个第二导电类型漂移区21中的相邻纵向浮空场板的纵向间距和横向间距相等，横向为源漏方向，纵向为垂直于源漏方向，源漏方向上相邻的纵向浮空场板错开排布；
终端区为与元胞区相连的闭合环状结构，包括：第一导电类型半导体衬底11、第一导电类型阱区12、第一导电类型源端重掺杂区13、第二导电类型漂移区21、第二导电类型阱区22、第一介质氧化层31、第二介质氧化层32、第三介质氧化层33，多晶硅电极41、控制栅多晶硅电极42，金属条51，源端金属52，漏端金属53，其排布顺序与元胞区保持一致；第一介质氧化层31和多晶硅电极41构成环状纵向浮空场板，分布在整个第二导电类型漂移区21以及第一导电类型半导体衬底11中；第二导电类型漂移区21的边界在漏端，第二导电类型漏端重掺杂区24的边界和第二导电类型漂移区21的边界一致；第二导电类型漂移区21和第二导电类型漏端重掺杂区24为同一块区域，两者位于第二导电类型漂移区21和第二导电类型漏端重掺杂区24边界的上方；终端区其余部分即第二导电类型漂移区21的边界下方的半圆区域为第一导电类型半导体衬底11。
漂移区移动到漏端，其余区域采用Psub，把漂移区和Psub结移动到漏端，利用漏端纵向场板使得结两端电位钳位，结的两端没有电位差，使PN结不会击穿。
终端区与元胞区之间设置一个过渡区，过渡区为连续槽结构，防止由于终端与元胞之间的不连续导致额外的曲率效应。
器件表面设有电场钳位层14，但终端区无电场钳位层注入，过渡区电场钳位层14与第一导电类型阱区12相连。防止由于漂移区剂量过大，导致Ptop与Pwell之间的区域无法完全耗尽，耐压降低。
纵向浮空场板与漏端纵向场板以相同工艺同时形成，且场板深度都小于漂移区的深度。
纵向浮空场板的截面形状是矩形、或圆形、或椭圆形、或六边形。
基本工作原理如下：以第一导电类型半导体材料为P型为例，在不加栅压的情况下，第二导电类型漂移区21与第一导电类型阱区12构成的PN结在反向电压Vd作用下开始耗尽，同时第一导电类型半导体衬底11与第二导电类型漂移区21构成的PN结也在漏压下开始耗尽。同时，纵向场板中的浮空电极对漂移区有辅助耗尽的作用，使得表面电场分布均匀，其中击穿电压大部分由介质层承担，由于二氧化硅介电系数小于硅的介电系数，器件耐压大大提高，提高了器件的击穿电压。当栅极偏置电压Vg大于阈值电压时，第一导电类型阱区12靠近第二介质氧化层32的表面出现反型层电子，从而使得源漏导通。
图6为一种具有无结终端技术功率半导体器件的制造方法，包括如下步骤：
步骤1：选择第一类导电类型半导体衬底11；
步骤2：在第一导电类型半导体衬底11上方注入推结得到第二导电类型漂移区21；
步骤3：确定槽的深度以及槽间距，通过光刻以及刻蚀形成槽；
步骤4：在槽壁形成第一介质氧化层，淀积多晶并刻蚀至硅平面；
步骤5：通过离子注入第二导电类型杂质并推结，形成第二导电类型阱区22；
步骤6：热氧化形成第二介质氧化层32，并淀积刻蚀形成第三介质氧化层33；
步骤7：通过离子注入第一导电类型杂质并推结，形成第一导电类型阱区12，高能离子注入穿过第二介质氧化层形成电场钳位层14，两者采用同一道版次；
步骤8：淀积多晶硅并刻蚀，形成控制栅多晶硅电极42；
步骤9：注入激活形成第一导电类型源端重掺杂区13，第二导电类型源端重掺杂区23与第二导电类型漏端重掺杂区24；
步骤10：刻蚀第三介质氧化层33形成接触孔，接着淀积并刻蚀金属条51，源端金属52，漏端金属53。
需要注意的是：
本工艺适用于SiC、GaN等宽禁带半导体和其他类型半导体。
所述的所有介质氧化层通过热生长形成，或通过淀积并刻蚀形成。
步骤2中通过注入并推结形成的第二导电类型漂移区21通过外延的方法得到；并且/或者步骤6中通过注入并推结而得到的第一导电类型阱区12与第二导电类型阱区22，通过多次不同能量的注入并激活来形成。
实施例2
如图2所示，为实施例2的一种无结终端功率半导体器件结构示意图，本例与实施例1的结构不同在于，把第二导电类型漂移区21移动到源漏中心，第二导电类型漂移区21与第一导电类型半导体衬底11构成一个NP-结。但因为结离源极中心较远，不会造成电场线在源极中心的集中，导致其提前击穿。其工作原理与实施例1基本相同。
实施例3
如图3所示，为实施例3的一种无结终端功率半导体器件结构示意图，本例与实施例1的结构不同在于，器件表面设有电场钳位层14，但终端区无电场钳位层注入，过渡区电场钳位层14与第一导电类型阱区12相连。引入了电场钳位层，即Ptop层。Ptop的引入带来了双电荷自平衡，MIS电极高电位辅助耗尽P型杂质，低电位辅助耗尽N型杂质，同时P型杂质和N型杂质之间可以相互耗尽，因此可以大大增大漂移区浓度，从而降低比导通电阻。同时，Ptop保证了耗尽的连续性，具有钳位表面电场的作用，使得在很宽的漂移区浓度内保持高的击穿电压，具有高容差性。工艺上和第一导电类型阱区采用同一张版，利用场氧化层的阻挡作用，高能注入形成，不需要额外的版次。在终端处不注入Ptop以保证不引入额外的PN结，导致源端提前击穿，在过渡区Ptop和Pwell连接在一起，防止由于漂移区浓度过大导致其提前击穿。
实施例4
如图4所示，为实施例4的一种无结终端功率半导体器件结构示意图，本例与实施例1的结构不同在于，控制栅多晶硅电极42在场氧上的覆盖面积扩大至电场钳位层14的边界。扩大栅多晶在场氧上的覆盖面积，Ptop与Pwell之间的区域由于漂移区浓度的提高，会导致其无法全耗尽，击穿电压降低。因此扩大栅多晶在场氧上的覆盖面积，可以使其辅助耗尽Ptop与Pwell之间的的高浓度区域。其工作原理与实施例1基本相同。
实施例5
如图5所示，为实施例5的一种无结终端功率半导体器件结构示意图，本例与实施例1的结构不同在于，多晶硅电极41和第一介质氧化层31组成的漏端浮空场板为分立型。主要是由于工艺的原因，连续槽可能会使得刻蚀得到的槽深更深，在解决了靠近漏端最后一个槽的曲率效应的同时，在漏端引入额外的曲率效应，导致其提前击穿。分立槽早工艺上可以实现更浅的槽深，解决此问题。其工作原理与实施例1基本相同。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵。
Claims (10)
1.一种具有无结终端技术功率半导体器件，其特征在于包括：
第一导电类型半导体衬底(11)、第一导电类型阱区(12)、第一导电类型源端重掺杂区(13)，第二导电类型漂移区(21)、第二导电类型阱区(22)、第二导电类型源端重掺杂区(23)，第二导电类型漏端重掺杂区(24)，第一介质氧化层(31)、第二介质氧化层(32)、第三介质氧化层(33)，多晶硅电极(41)、控制栅多晶硅电极(42)，源端金属(52)，漏端金属(53)；
其中，第二导电类型漂移区(21)位于第一导电类型半导体衬底(11)上方，第一导电类型阱区(12)位于第二导电类型漂移区(21)的左侧，第一导电类型源端重掺杂区(13)和第二导电类型源端重掺杂区(23)位于第一导电类型阱区(12)中，第二导电类型阱区(22)位于第二导电类型漂移区(21)的右侧，第二导电类型漏端重掺杂区(24)位于第二导电类型阱区(22)中；第二介质氧化层(32)位于第一导电类型阱区(12)上方，并且其左端与第二导电类型源端重掺杂区(23)相接触，右端与第二导电类型漂移区(21)相接触；第三介质氧化层(33)位于第二介质氧化层(32)与第二导电类型漏端重掺杂区(24)之间的第二导电类型漂移区(21)的上表面；控制栅多晶硅电极(42)覆盖在第二介质氧化层(32)的上表面并部分延伸至第三介质氧化层(33)的上表面；金属条(51)位于第一介质氧化层(31)上方，源端金属(52)位于第二导电类型源端重掺杂区(23)和第一导电类型源端重掺杂区(13)上方，漏端金属(53)位于第二导电类型漏端重掺杂区(24)上方；
第一介质氧化层(31)和多晶硅电极(41)构成纵向延伸的纵向浮空场板，纵向浮空场板的个数为1个到多个；所述纵向浮空场板周期性的分布在整个第二导电类型漂移区(21)中，形成具有多个等势浮空槽的耐压层；分布在整个第二导电类型漂移区(21)中的相邻纵向浮空场板的纵向间距和横向间距相等，横向为源漏方向，纵向为垂直于源漏方向，源漏方向上相邻的纵向浮空场板错开排布；
终端区为与元胞区相连的闭合环状结构，包括：第一导电类型半导体衬底(11)、第一导电类型阱区(12)、第一导电类型源端重掺杂区(13)、第二导电类型漂移区(21)、第二导电类型阱区(22)、第一介质氧化层(31)、第二介质氧化层(32)、第三介质氧化层(33)，多晶硅电极(41)、控制栅多晶硅电极(42)，金属条(51)，源端金属(52)，漏端金属(53)，其排布顺序与元胞区保持一致；第一介质氧化层(31)和多晶硅电极(41)构成环状纵向浮空场板，分布在整个第二导电类型漂移区(21)以及第一导电类型半导体衬底(11)中；第二导电类型漂移区(21)的边界在漏端，第二导电类型漏端重掺杂区(24)的边界和第二导电类型漂移区(21)的边界一致；第二导电类型漂移区(21)和第二导电类型漏端重掺杂区(24)为同一块区域，两者位于第二导电类型漂移区(21)和第二导电类型漏端重掺杂区(24)边界的上方；终端区其余部分即第二导电类型漂移区(21)的边界下方的半圆区域为第一导电类型半导体衬底(11)。
2.根据权利要求1所述的一种具有无结终端技术功率半导体器件，其特征在于：终端区与元胞区之间设置一个过渡区，过渡区为连续槽结构，防止由于终端与元胞之间的不连续导致额外的曲率效应。
3.根据权利要求1所述的一种具有无结终端技术功率半导体器件，其特征在于：器件表面设有电场钳位层(14)，但终端区无电场钳位层注入，过渡区电场钳位层(14)与第一导电类型阱区(12)相连。
4.根据权利要求1所述的一种具有无结终端技术功率半导体器件，其特征在于：第二导电类型漂移区(21)与第一导电类型半导体衬底(11)构成一个NP-结。
5.根据权利要求1所述的一种具有无结终端技术功率半导体器件，其特征在于：控制栅多晶硅电极(42)在场氧上的覆盖面积扩大至电场钳位层(14)的边界。
6.根据权利要求1所述的一种具有无结终端技术功率半导体器件，其特征在于：多晶硅电极(41)和第一介质氧化层(31)组成的漏端浮空场板为分立型。
7.根据权利要求1所述的一种具有无结终端技术功率半导体器件的制造方法，其特征在于包括如下步骤：
步骤1：选择第一类导电类型半导体衬底(11)；
步骤2：在第一导电类型半导体衬底(11)上方注入推结得到第二导电类型漂移区(21)；
步骤3：确定槽的深度以及槽间距，通过光刻以及刻蚀形成槽；
步骤4：在槽壁形成第一介质氧化层，淀积多晶并刻蚀至硅平面；
步骤5：通过离子注入第二导电类型杂质并推结，形成第二导电类型阱区(22)；
步骤6：热氧化形成第二介质氧化层(32)，并淀积刻蚀形成第三介质氧化层(33)；
步骤7：通过离子注入第一导电类型杂质并推结，形成第一导电类型阱区(12)，高能离子注入穿过第二介质氧化层形成电场钳位层(14)，两者采用同一道版次；
步骤8：淀积多晶硅并刻蚀，形成控制栅多晶硅电极(42)；
步骤9：注入激活形成第一导电类型源端重掺杂区(13)，第二导电类型源端重掺杂区(23)与第二导电类型漏端重掺杂区(24)；
步骤10：刻蚀第三介质氧化层(33)形成接触孔，接着淀积并刻蚀金属条(51)，源端金属(52)，漏端金属(53)。
8.根据权利要求7所述的一种具有无结终端技术功率半导体器件的制造方法，其特征在于：所有介质氧化层通过热生长形成，或通过淀积并刻蚀形成。
9.根据权利要求7所述的一种具有无结终端技术功率半导体器件的制造方法，其特征在于：步骤2中通过注入并推结形成的第二导电类型漂移区(21)通过外延的方法得到；并且/或者步骤6中通过注入并推结而得到的第一导电类型阱区(12)与第二导电类型阱区(22)，通过多次不同能量的注入并激活来形成。
10.根据权利要求7至9任意一项具有无结终端技术功率半导体器件的制造方法在制备SiC、GaN宽禁带半导体中的应用。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202110964582.5A CN113658999B (zh) | 2021-08-19 | 2021-08-19 | 具有无结终端技术功率半导体器件及制造方法和应用 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| CN202110964582.5A CN113658999B (zh) | 2021-08-19 | 2021-08-19 | 具有无结终端技术功率半导体器件及制造方法和应用 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN113658999A CN113658999A (zh) | 2021-11-16 |
| CN113658999B true CN113658999B (zh) | 2023-03-28 |
Family
ID=78492515
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202110964582.5A Active CN113658999B (zh) | 2021-08-19 | 2021-08-19 | 具有无结终端技术功率半导体器件及制造方法和应用 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN113658999B (zh) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN114864670A (zh) * | 2022-05-13 | 2022-08-05 | 电子科技大学 | 缓解体内曲率效应的均匀电场器件及制造方法 |
| CN115084231B (zh) * | 2022-07-19 | 2023-03-03 | 浙江大学 | 一种二极管及其制造方法 |
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| CN102130150A (zh) * | 2010-12-13 | 2011-07-20 | 成都方舟微电子有限公司 | 半导体器件结终端结构 |
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| CN105070759A (zh) * | 2015-08-31 | 2015-11-18 | 上海华虹宏力半导体制造有限公司 | Nldmos器件及其制造方法 |
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| CN110459599A (zh) * | 2019-08-31 | 2019-11-15 | 电子科技大学 | 具有深埋层的纵向浮空场板器件及制造方法 |
| CN111816707A (zh) * | 2020-08-28 | 2020-10-23 | 电子科技大学 | 消除体内曲率效应的等势降场器件及其制造方法 |
| CN112164719A (zh) * | 2020-08-28 | 2021-01-01 | 电子科技大学 | 具有等势浮空槽的低阻器件及其制造方法 |
-
2021
- 2021-08-19 CN CN202110964582.5A patent/CN113658999B/zh active Active
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| CN111816707A (zh) * | 2020-08-28 | 2020-10-23 | 电子科技大学 | 消除体内曲率效应的等势降场器件及其制造方法 |
| CN112164719A (zh) * | 2020-08-28 | 2021-01-01 | 电子科技大学 | 具有等势浮空槽的低阻器件及其制造方法 |
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|---|---|
| CN113658999A (zh) | 2021-11-16 |
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|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
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| GR01 | Patent grant |