CN112164719A - 具有等势浮空槽的低阻器件及其制造方法 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims description 13
- 239000002184 metal Substances 0.000 claims abstract description 30
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 30
- 239000004065 semiconductor Substances 0.000 claims abstract description 19
- 239000000758 substrate Substances 0.000 claims abstract description 15
- 238000002347 injection Methods 0.000 claims abstract description 4
- 239000007924 injection Substances 0.000 claims abstract description 4
- 229920005591 polysilicon Polymers 0.000 claims description 22
- 238000005530 etching Methods 0.000 claims description 14
- 238000005468 ion implantation Methods 0.000 claims description 11
- 238000000151 deposition Methods 0.000 claims description 10
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 8
- 229910052710 silicon Inorganic materials 0.000 claims description 8
- 239000010703 silicon Substances 0.000 claims description 8
- 239000012535 impurity Substances 0.000 claims description 6
- 238000000034 method Methods 0.000 claims description 6
- 230000004913 activation Effects 0.000 claims description 3
- 230000008021 deposition Effects 0.000 claims description 3
- 238000001259 photo etching Methods 0.000 claims description 3
- 230000005669 field effect Effects 0.000 claims 1
- 230000015556 catabolic process Effects 0.000 abstract description 9
- 238000009826 distribution Methods 0.000 abstract description 7
- 238000010586 diagram Methods 0.000 description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 230000009471 action Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/402—Field plates
- H01L29/404—Multiple field plate structures
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/402—Field plates
- H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/66681—Lateral DMOS transistors, i.e. LDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
- H01L29/7824—Lateral DMOS transistors, i.e. LDMOS transistors with a substrate comprising an insulating layer, e.g. SOI-LDMOS transistors
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- H—ELECTRICITY
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
- H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
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Abstract
本发明提供一种具有等势浮空槽的低阻器件，包括：第一导电类型半导体衬底、第一导电类型阱区、第一导电类型源端重掺杂区，第二导电类型漂移区、第二导电类型阱区、第二导电类型源端重掺杂区，第二导电类型漏端重掺杂区，第一介质氧化层、第二介质氧化层、第三介质氧化层，浮空场板多晶硅电极、控制栅多晶硅电极，源极金属，漏极金属，金属条；第一介质氧化层和浮空场板多晶硅电极构成纵向浮空场板，分布在整个第二导电类型漂移区中；在相同长度下，介质层能够承受更高的击穿电压，同时浮空电极能够调制漂移区电势分布，使得电势分布均匀，进一步提高了器件耐压，浮空场板辅助耗尽还可以提高漂移区注入剂量，从而降低比导通电阻。
Description
技术领域
本发明属于功率半导体领域，主要提出了具有等势浮空槽的低阻器件及其制造方法。
背景技术
功率半导体器件由于具有输入阻抗高、损耗低、开关速度快、安全工作区宽等特性，已 被广泛应用于消费电子、计算机及外设、网络通信，电子专用设备与仪器仪表、汽车电子、 LED显示屏以及电子照明等多个方面。横向器件由于源极、栅极、漏极都在芯片表面，易于 通过内部连接与其他器件及电路集成，被广泛运用于功率集成电路中。横向器件设计中，要 求器件具有高的击穿电压，低的比导通电阻。较高的击穿电压需要器件有较长的漂移区长度 和较低的漂移区掺杂浓度，但这也导致了器件的比导通电阻增大。
为了缓解这一矛盾，有研究者在LDMOS横向漂移区中引入了介质槽。介质槽可以承受 大部分横向耐压的同时缩短器件横向尺寸，大幅度降低芯片的面积。但是传统的介质槽LDMOS其比导通电阻仍然较大，未能进一步缓解耐压与比导通电阻的矛盾。本发明根据MIS结构与垂直场板结构的工作机理，提出了一种具有等势浮空槽的低阻器件及其制造方法。所 述器件在漂移区中引入介质层相连的纵向场板阵列，较常规介质槽横向器件具有更高的击穿 电压和更低的比导通电阻，其制造方法也较为简单。
发明内容
本发明在漂移区中引入介质层相连的纵向等势浮空场板阵列，提出具有等势浮空槽的低 阻器件新结构，该结构使得器件获得较大的平均电场，耐压提高，比导降低。
为实现上述发明目的，本发明技术方案如下：
具有等势浮空槽的低阻器件，包括：
第一导电类型半导体衬底11、第一导电类型阱区12、第一导电类型源端重掺杂区13，第 二导电类型漂移区21、第二导电类型阱区22、第二导电类型源端重掺杂区23，第二导电类 型漏端重掺杂区24，第一介质氧化层31、第二介质氧化层32、第三介质氧化层33，浮空场 板多晶硅电极41、控制栅多晶硅电极42，源极金属51，漏极金属52，金属条53；
其中，第二导电类型漂移区21位于第一导电类型半导体衬底11上方，第一导电类型阱 区12位于第二导电类型漂移区21的左侧，第二导电类型阱区22位于第二导电类型漂移区 21的右侧，第一导电类型源端重掺杂区13和第二导电类型源端重掺杂区23位于第一导电类 型阱区12中，源极金属51位于第一导电类型源端重掺杂区13和第二导电类型源端重掺杂区 23的上表面；第二导电类型漏端重掺杂区24位于第一导电类型阱区22中，漏极金属52位 于第二导电类型漏端重掺杂区24的上表面；第二介质氧化层32位于第一导电类型阱区12上 方，并且左端与第二导电类型源端重掺杂区23相接触，右端与第二导电类型漂移区21相接 触；第三介质氧化层33位于第二介质氧化层32与第二导电类型漏端重掺杂区24之间的第二 导电类型漂移区21的上表面；控制栅多晶硅电极42覆盖在第二介质氧化层32的上表面并部 分延伸至第三介质氧化层33的上表面；
第一介质氧化层31和浮空场板多晶硅电极41构成纵向浮空场板，且第一介质氧化层31 包围浮空场板多晶硅电极41，所述纵向浮空场板分布在整个第二导电类型漂移区21中，形 成具有等势浮空槽的耐压层。
作为优选方式，纵向浮空场板底端与第一导电类型半导体衬底11之间留有距离，形成底 部的导电通路，且纵向浮空场板深度可以调节。
作为方式，通过控制纵向浮空场板的间距，使得不同纵向浮空场板中的第一介质氧化层 31相互接触，相邻纵向等势浮空场板紧密排列。
作为优选方式，纵向浮空场板的个数为1个到多个。
作为优选方式，两个纵向浮空场板不紧密相连，二者中间使用介质氧化层填充。。
本发明还提供上述的具有等势浮空槽的低阻器件的制造方法，包括如下步骤：
步骤1：选择第一类导电类型半导体衬底11；
步骤2：外延形成第二导电类型漂移区21；
步骤3：选择深槽间距，通过光刻以及刻蚀形成深槽；
步骤4：在深槽内形成第一介质氧化层31，相邻槽壁氧化层生长时完全消耗槽间硅层， 氧化层相互接触；
步骤5：淀积多晶并刻蚀至硅平面，形成浮空场板多晶硅电极41；
步骤6：离子注入第一导电类型杂质并推结，形成第一导电类型阱区12，再通离子注入 第二导电类型杂质并推结，形成第二导电类型阱区22；
步骤7：形成第二介质氧化层32，再形成第三介质氧化层33；
步骤8：淀积多晶硅并刻蚀，形成控制栅多晶硅电极42；
步骤9：离子注入形成第一导电类型源端重掺杂区13,第二导电类型源端重掺杂区23与 第二导电类型漏端重掺杂区24；
步骤10：刻蚀第三介质氧化层33形成接触孔,接着淀积并刻蚀源极金属51，漏极金属52， 金属条53。
作为优选方式，步骤3中深槽间距的大小由步骤四中生长氧化层的厚度而决定，以保证 相邻的槽壁氧化层相互接触不留间隙。
作为优选方式，步骤6中通过离子注入并推结而得到的第一导电类型阱区12与第二导电 类型阱区22，通过多次不同能量的离子注入并激活来形成。
作为优选方式，所述的所有介质氧化层通过热生长形成，或通过淀积并刻蚀形成。
本发明的有益效果为：器件的第二导电类型漂移区21中引入由第一介质氧化层31和浮 空场板多晶硅电极41构成的介质层相连的纵向浮空场板结构，由于二氧化硅介电系数小于硅 的介电系数，在相同长度下，介质层能够承受更高的击穿电压。同时浮空电极能够调制漂移 区电势分布，使得电势分布均匀，进一步提高了器件耐压。在保证了高耐压的同时，可以提 高漂移区注入剂量，从而降低比导通电阻。
附图说明
图1为实施例1的具有等势浮空槽的低阻器件结构示意图；
图2为实施例2的具有等势浮空槽的低阻器件结构示意图；
图3为实施例3的具有等势浮空槽的低阻器件结构示意图；
图4为实施例4的具有等势浮空槽的低阻器件结构示意图；
图5为实施例5的具有等势浮空槽的低阻器件结构示意图；
图6为实施例6的具有等势浮空槽的低阻器件结构示意图；
图7为实施例7的具有等势浮空槽的低阻器件结构示意图；
图8(a)-8(j)为实施例1所述器件的工艺流程示意图；
11为第一导电类型半导体衬底、12为第一导电类型阱区、13为第一导电类型源端重掺 杂区，21为第二导电类型漂移区、22为第二导电类型阱区、23为第二导电类型源端重掺杂 区，24为第二导电类型漏端重掺杂区，31为第一介质氧化层、32为第二介质氧化层、33为 第三介质氧化层，41为浮空场板多晶硅电极、42为控制栅多晶硅电极，51为源极金属，52为漏极金属，53为金属条。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露 的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加 以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精 神下进行各种修饰或改变。
实施例1
实施例1所述的一种具有等势浮空槽的低阻器件，如图1所示，具体包括：
第一导电类型半导体衬底11、第一导电类型阱区12、第一导电类型源端重掺杂区13，第 二导电类型漂移区21、第二导电类型阱区22、第二导电类型源端重掺杂区23，第二导电类 型漏端重掺杂区24，第一介质氧化层31、第二介质氧化层32、第三介质氧化层33，浮空场 板多晶硅电极41、控制栅多晶硅电极42，源极金属51，漏极金属52，金属条53；
其中，第二导电类型漂移区21位于第一导电类型半导体衬底11上方，第一导电类型阱 区12位于第二导电类型漂移区21的左侧，第二导电类型阱区22位于第二导电类型漂移区 21的右侧，第一导电类型源端重掺杂区13和第二导电类型源端重掺杂区23位于第一导电类 型阱区12中，源极金属51位于第一导电类型源端重掺杂区13和第二导电类型源端重掺杂区 23的上表面；第二导电类型漏端重掺杂区24位于第一导电类型阱区22中，漏极金属52位 于第二导电类型漏端重掺杂区24的上表面；第二介质氧化层32位于第一导电类型阱区12上 方，并且左端与第二导电类型源端重掺杂区23相接触，右端与第二导电类型漂移区21相接 触；第三介质氧化层33位于第二介质氧化层32与第二导电类型漏端重掺杂区24之间的第二 导电类型漂移区21的上表面；控制栅多晶硅电极42覆盖在第二介质氧化层32的上表面并部 分延伸至第三介质氧化层33的上表面；
第一介质氧化层31和浮空场板多晶硅电极41构成纵向浮空场板，且第一介质氧化层31 包围浮空场板多晶硅电极41，所述纵向浮空场板分布在整个第二导电类型漂移区21中，形 成具有等势浮空槽的耐压层。纵向浮空场板底端与第一导电类型半导体衬底11之间留有距 离，形成底部的导电通路。
通过控制两个纵向浮空场板的间距，使得不同纵向浮空场板中的第一介质氧化层31相互 接触，相邻纵向浮空场板紧密排列。
纵向浮空场板的个数为1个到多个。
本实施例中，所述纵向浮空场板的个数为2。
其基本工作原理如下：以第一导电类型半导体材料为P型为例，在栅极偏置电压Vg为0 时，N型漂移区21与P型阱区12以及P型衬底11构成的PN结在反向电压Vd作用下开始 耗尽。其中击穿电压大部分由介质层承担，由于二氧化硅介电系数小于硅的介电系数，器件耐压大大提高。同时，纵向场板中的浮空电极对漂移区电势分布有调制作用，使得漂移区电势分布均匀，进一步提高了器件的击穿电压。当栅极偏置电压Vg大于阈值电压时，P型阱区12靠近介质氧化层32的表面出现反型层电子，在漏端偏置电压Vd的作用下，电子沿所述纵向等势浮空场板的表面从源端向漏端移动。器件在保证了高耐压的同时，可以提高漂移区注 入剂量，从而降低比导通电阻。综上所述，本发明所提出的具有等势浮空槽的低阻器件较常 规具有更高的击穿电压和更低的比导通电阻。
如图6所示，为本发明实施例1的工艺流程示意图，具体包括以下步骤：
步骤1：选择第一类导电类型半导体衬底11，如图8(a)所示；
步骤2：外延形成第二导电类型漂移区21，如图8(b)所示；
步骤3：选择深槽间距，通过光刻以及刻蚀形成深槽，如图8(c)所示；
步骤4：在深槽内形成第一介质氧化层31，相邻槽壁氧化层生长时完全消耗槽间硅层， 氧化层相互接触，如图8(d)所示；
步骤5：淀积多晶并刻蚀至硅平面，形成浮空场板多晶硅电极41，如图8(e)所示；
步骤6：子注入第一导电类型杂质并推结，形成第一导电类型阱区12，再通离子注入第 二导电类型杂质并推结，形成第二导电类型阱区22，图8(f)所示；
步骤7：形成第二介质氧化层32，再形成第三介质氧化层33，如图8(g)；
步骤8：淀积多晶硅并刻蚀，形成控制栅多晶硅电极42，如图8(h)；
步骤9：离子注入形成第一导电类型源端重掺杂区13,第二导电类型源端重掺杂区23与 第二导电类型漏端重掺杂区24，如图8(i)所示。
步骤10：刻蚀第三介质氧化层33形成接触孔,接着淀积并刻蚀源极金属51，漏极金属52， 金属条53，如图8(j)所示。
需要注意的是：
所述的一种制造方法，步骤3中深槽间距的大小由步骤四中生长氧化层的厚度而决定， 以保证相邻的槽壁氧化层相互接触不留间隙；
所述的一种制造方法，步骤6中通过离子注入并推结而得到的第一导电类型阱12与第二 导电类型阱区22，也可以通过多次不同能量的离子注入并激活来形成；
所述的一种制造方法，所述的所有介质氧化层可以通过热生长形成，也可以通过淀积并 刻蚀形成；
实施例2
如图2所示，为实施例2的具有等势浮空槽的低阻器件结构示意图，本例与实施例1的 结构不同之处在于，所述纵向浮空场板的底部，通过槽底离子注入形成第二导电类型埋层25， 本例中第二导电类型埋层25在槽底引入低阻导电通路，进一步降低器件电阻，提高器件电流， 其工作原理与实施例1基本相同。
实施例3
如图3所示，为实施例3的具有等势浮空槽的低阻器件结构示意图，本例与实施例1的 结构不同之处在于，所述纵向浮空场板的周围，通过槽壁倾斜注入形成围绕纵向场板结构的 第二导电类型掺杂条25，本例中第二导电类型掺杂条25在纵向浮空场板周围引入低阻导电 通路，进一步降低器件电阻，提高器件电流，其工作原理与实施例1基本相同。
实施例4
如图4所示，为实施例4的具有等势浮空槽的低阻器件结构示意图，本例与实施例1的 结构不同之处在于，增加了所述纵向浮空场板的个数。依据实际应用的电压级别，可以通过 改变分布在漂移区中的纵向浮空场板的个数，来调整器件的耐压范围，其工作原理与实施例 1基本相同。
实施例5
如图5所示，为实施例5的具有等势浮空槽的低阻器件结构示意图，本例与实施例1的 结构不同之处在于，所述纵向浮空场板分布在漂移区耐压层的两端，中间为分立的介质槽相 连形成的介质层。通过缩小槽的宽度，使得生长的槽壁氧化层完全填充槽间空隙，形成介质 槽。介质层的增加进一步提高了器件的击穿电压，并且两端引入的纵向浮空场板对漂移区的 电势进行调制，使得电势分布均匀，其工作原理与实施例1基本相同。
实施例6
如图6所示，为实施例6的具有等势浮空槽的低阻器件结构示意图，本例与实施例1的 结构不同之处在于，增加了所述纵向浮空场板的个数，并且缩短了纵向浮空场板的深度。纵 向浮空场板优化表面电场防止表面提前击穿，槽底导电路径扩大，导通电阻进一步减小，其 工作原理与实施例1基本相同。
实施例7
如图7所示，为实施例7的具有等势浮空槽的低阻器件结构示意图，本例与实施例1的 结构不同之处在于，所述器件为SOI器件而不是体硅器件，浮空场板均匀分布在第二导电类 型漂移区21中，其工作原理与实施例1基本相同。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技 术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，凡所 属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效 修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (9)
1.一种具有等势浮空槽的低阻器件，其特征在于包括：
第一导电类型半导体衬底(11)、第一导电类型阱区(12)、第一导电类型源端重掺杂区(13)，第二导电类型漂移区(21)、第二导电类型阱区(22)、第二导电类型源端重掺杂区(23)，第二导电类型漏端重掺杂区(24)，第一介质氧化层(31)、第二介质氧化层(32)、第三介质氧化层(33)，浮空场板多晶硅电极(41)、控制栅多晶硅电极(42)，源极金属(51)，漏极金属(52)，金属条(53)；
其中，第二导电类型漂移区(21)位于第一导电类型半导体衬底(11)上方，第一导电类型阱区(12)位于第二导电类型漂移区(21)的左侧，第二导电类型阱区(22)位于第二导电类型漂移区(21)的右侧，第一导电类型源端重掺杂区(13)和第二导电类型源端重掺杂区(23)位于第一导电类型阱区(12)中，源极金属(51)位于第一导电类型源端重掺杂区(13)和第二导电类型源端重掺杂区(23)的上表面；第二导电类型漏端重掺杂区(24)位于第一导电类型阱区(22)中，漏极金属(52)位于第二导电类型漏端重掺杂区(24)的上表面；第二介质氧化层(32)位于第一导电类型阱区(12)上方，并且左端与第二导电类型源端重掺杂区(23)相接触，右端与第二导电类型漂移区(21)相接触；第三介质氧化层(33)位于第二介质氧化层(32)与第二导电类型漏端重掺杂区(24)之间的第二导电类型漂移区(21)的上表面；控制栅多晶硅电极(42)覆盖在第二介质氧化层(32)的上表面并部分延伸至第三介质氧化层(33)的上表面；
第一介质氧化层(31)和浮空场板多晶硅电极(41)构成纵向浮空场板，且第一介质氧化层(31)包围浮空场板多晶硅电极(41)，所述纵向浮空场板分布在整个第二导电类型漂移区(21)中，形成具有等势浮空槽的耐压层。
2.根据权利要求1所述的具有等势浮空槽的低阻器件，其特征在于：纵向浮空场板底端与第一导电类型半导体衬底(11)之间留有距离，形成底部的导电通路。
3.根据权利要求1所述的具有等势浮空槽的低阻器件，其特征在于：通过控制两个纵向浮空场板的间距，使得不同纵向浮空场板中的第一介质氧化层(31)相互接触，相邻纵向浮空场板紧密排列。
4.根据权利要求1所述的具有等势浮空槽的低阻器件，其特征在于：纵向浮空场板的个数为1个到多个。
5.根据权利要求1所述的具有等势浮空槽的低阻器件，其特征在于：两个纵向浮空场板不紧密相连，二者中间使用介质氧化层填充。。
6.权利要求1至5任意一项所述的具有等势浮空槽的低阻器件的制造方法，其特征在于包括如下步骤：
步骤1：选择第一类导电类型半导体衬底(11)；
步骤2：外延形成第二导电类型漂移区(21)；
步骤3：选择深槽间距，通过光刻以及刻蚀形成深槽；
步骤4：在深槽内形成第一介质氧化层(31)，使得相邻的槽壁氧化层相互接触；
步骤5：淀积多晶并刻蚀至硅平面，形成浮空场板多晶硅电极(41)；
步骤6：离子注入第一导电类型杂质并推结，形成第一导电类型阱区(12)，再通过离子注入第二导电类型杂质并推结，形成第二导电类型阱区(22)；
步骤7：形成第二介质氧化层(32)，再形成第三介质氧化层(33)；
步骤8：淀积多晶硅并刻蚀，形成控制栅多晶硅电极(42)；
步骤9：注入形成第一导电类型源端重掺杂区(13),第二导电类型源端重掺杂区(23)与第二导电类型漏端重掺杂区(24)；
步骤10：刻蚀第三介质氧化层(33)形成接触孔,接着淀积并刻蚀源极金属(51)，漏极金属(52)，金属条(53)。
7.根据权利要求6所述的一种制造方法，其特征在于：步骤3中深槽间距的大小由步骤四中生长氧化层的厚度而决定，以保证相邻的槽壁氧化层相互接触不留间隙。
8.根据权利要求6所述的一种制造方法，其特征在于：步骤6中通过离子注入并推结而得到的第一导电类型阱区(12)与第二导电类型阱区(22)，通过多次不同能量的离子注入并激活来形成。
9.根据权利要求6所述的一种制造方法，其特征在于：所述的所有介质氧化层通过热生长形成，或通过淀积并刻蚀形成。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202010888774.8A CN112164719B (zh) | 2020-08-28 | 2020-08-28 | 具有等势浮空槽的低阻器件及其制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202010888774.8A CN112164719B (zh) | 2020-08-28 | 2020-08-28 | 具有等势浮空槽的低阻器件及其制造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN112164719A true CN112164719A (zh) | 2021-01-01 |
| CN112164719B CN112164719B (zh) | 2022-03-08 |
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ID=73859409
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202010888774.8A Active CN112164719B (zh) | 2020-08-28 | 2020-08-28 | 具有等势浮空槽的低阻器件及其制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN112164719B (zh) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113659009A (zh) * | 2021-08-19 | 2021-11-16 | 电子科技大学 | 体内异性掺杂的功率半导体器件及其制造方法 |
| CN113658999A (zh) * | 2021-08-19 | 2021-11-16 | 电子科技大学 | 具有无结终端技术功率半导体器件及制造方法和应用 |
| CN114823856A (zh) * | 2022-04-26 | 2022-07-29 | 电子科技大学 | 一种高压集成功率半导体器件及其制造方法 |
| CN114864670A (zh) * | 2022-05-13 | 2022-08-05 | 电子科技大学 | 缓解体内曲率效应的均匀电场器件及制造方法 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20060128085A1 (en) * | 2003-10-17 | 2006-06-15 | Agere Systems Inc. | Metal-oxide-semiconductor device having improved performance and reliability |
| CN110212028A (zh) * | 2019-05-22 | 2019-09-06 | 张士英 | 一种集成反向二极管和内嵌漏极场板的横向扩散eGaN HEMT器件 |
| CN110459599A (zh) * | 2019-08-31 | 2019-11-15 | 电子科技大学 | 具有深埋层的纵向浮空场板器件及制造方法 |
| CN110459602A (zh) * | 2019-08-31 | 2019-11-15 | 电子科技大学 | 具有纵向浮空场板的器件及其制造方法 |
| CN110534514A (zh) * | 2019-09-05 | 2019-12-03 | 电子科技大学 | 一种横向高压功率半导体器件的槽型终端结构 |
-
2020
- 2020-08-28 CN CN202010888774.8A patent/CN112164719B/zh active Active
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20060128085A1 (en) * | 2003-10-17 | 2006-06-15 | Agere Systems Inc. | Metal-oxide-semiconductor device having improved performance and reliability |
| CN110212028A (zh) * | 2019-05-22 | 2019-09-06 | 张士英 | 一种集成反向二极管和内嵌漏极场板的横向扩散eGaN HEMT器件 |
| CN110459599A (zh) * | 2019-08-31 | 2019-11-15 | 电子科技大学 | 具有深埋层的纵向浮空场板器件及制造方法 |
| CN110459602A (zh) * | 2019-08-31 | 2019-11-15 | 电子科技大学 | 具有纵向浮空场板的器件及其制造方法 |
| CN110534514A (zh) * | 2019-09-05 | 2019-12-03 | 电子科技大学 | 一种横向高压功率半导体器件的槽型终端结构 |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113659009A (zh) * | 2021-08-19 | 2021-11-16 | 电子科技大学 | 体内异性掺杂的功率半导体器件及其制造方法 |
| CN113658999A (zh) * | 2021-08-19 | 2021-11-16 | 电子科技大学 | 具有无结终端技术功率半导体器件及制造方法和应用 |
| CN113658999B (zh) * | 2021-08-19 | 2023-03-28 | 电子科技大学 | 具有无结终端技术功率半导体器件及制造方法和应用 |
| CN113659009B (zh) * | 2021-08-19 | 2023-05-26 | 电子科技大学 | 体内异性掺杂的功率半导体器件及其制造方法 |
| CN114823856A (zh) * | 2022-04-26 | 2022-07-29 | 电子科技大学 | 一种高压集成功率半导体器件及其制造方法 |
| CN114823856B (zh) * | 2022-04-26 | 2023-10-27 | 电子科技大学 | 一种高压集成功率半导体器件及其制造方法 |
| CN114864670A (zh) * | 2022-05-13 | 2022-08-05 | 电子科技大学 | 缓解体内曲率效应的均匀电场器件及制造方法 |
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