CN115148826B - 一种深沟槽碳化硅jfet结构的制作方法 - Google Patents
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Abstract
本申请提供了一种深沟槽碳化硅JFET结构及制作方法。该结构在源极引入深沟槽结构，并在沟槽底部和侧壁形成P型离子注入区，同时在栅极引入浅沟槽结构，同时在沟槽底部和侧壁形成P型离子注入区。栅源极之间形成垂直导电沟道，提高器件的载流子迁移率，降低器件比导通电阻，提升器件功率密度，进一步缩小芯片面积。同时，源极深沟槽结构在器件关断时，能够降低栅极所受电场，降低器件漏电流。
Description
技术领域
本申请涉及碳化硅JFET结构技术领域，具体涉及一种深沟槽碳化硅JFET结构的制作方法。
背景技术
碳化硅材料具有比硅材料在禁带宽度、临界击穿电场、热导率等方面都有很大的优势，近年来碳化硅功率器件受到了广泛的市场关注。碳化硅材料的禁带度是硅的3倍，临界击穿电场是硅的10倍，热导率是硅的4倍。使用碳化硅材料制成的功率器件比硅器件具有更高的工作频率、更小的损耗以及更高的工作温度和功率密度，热别适合应用于高压、大功率、高温、抗辐射的电力电子器件中。碳化硅结型场效应晶体管（SiC JFET）是一种通过在PN结端施加电压来改变导电沟道通断，从而实现对漏源极电流控制的耗尽型器件。碳化硅JFET器件具有驱动简单、不含栅氧化层、可靠性高等优势，非常适合用于高温、高压、高可靠的电力系统中。
现有技术中提出的沟槽JFET结构解决方案，通过在沟槽侧壁和底部使用倾斜及垂直离子注入方式，在沟槽侧壁和底部形成离子注入区。通过在沟槽侧壁和底部的离子注入区上设置栅极接触区，源极位于两个沟槽之间的碳化硅表面。使用该方法制作的沟槽型碳化硅JFET器件虽然具有垂直的导电沟道，但是该结构的缺点是明显的。该结构在关断时，位于两个栅极中间位置距离PN结较远，相比沟槽边沿而言具有较弱的耗尽能力，在器件关断时，高压电场垂直作用于耗尽区最薄弱的位置（如图1所示），导致器件漏电流大。
发明内容
为了解决上述技术问题，本发明旨在提供一种深沟槽碳化硅JFET结构，该结构在源极引入深沟槽结构，并在沟槽底部和侧壁形成P型离子注入区，同时在栅极引入浅沟槽结构，同时在沟槽底部和侧壁形成P型离子注入区。栅源极之间形成垂直导电沟道，提高器件的载流子迁移率，降低器件比导通电阻，提升器件功率密度，进一步缩小芯片面积。同时，源极深沟槽结构在器件关断时，能够降低栅极所受电场，降低器件漏电流。本申请所采用的技术方案如下：
一种深沟槽碳化硅JFET结构，该结构从下到上依次为漏极、N+衬底、N缓冲层、N-漂移层、P注入区、沟槽结构、栅极、N+注入区、绝缘层、源极。
进一步的，所述N+衬底为N型掺杂，掺杂浓度在1E19cm-3以上。
进一步的，所述N缓冲层为N型掺杂，掺杂浓度在1E18cm-3至1E19cm-3之间。
进一步的，所述N-漂移层为N型轻掺杂，根据器件关断时所承受电压的不同，掺杂浓度在1E14cm-3至9E17cm-3之间，厚度在3μm-50μm之间。
进一步的，所述沟槽结构包括深沟槽结构和浅沟槽结构两部分，其中深沟槽结构与源极相连接，深沟槽结构的侧壁及底部由P注入区包裹，深沟槽结构内填充有导电材料介质，导电材料包括多晶硅或其他导电材料介质。
进一步的，两个深沟槽结构之间分布有一个浅沟槽结构，浅沟槽结构的沟槽深度h2小于深沟槽结构的沟槽深度h1，且h1 ≥ h2 + w，其中w为导电沟道宽度。
进一步的，浅沟槽结构的侧壁和底部由P注入区包裹，浅沟槽结构内填充的介质与深沟槽内填充的介质材料一致，将浅沟槽结构内填充的介质作为JFET结构的栅极部分；在浅沟槽结构及包裹浅沟槽结构的侧壁的P注入区上部，设置有绝缘层，由所述绝缘层将栅极与源极进行电气隔绝。
进一步的，在N-漂移层上表面设置有N+注入区，N+注入区被深沟槽结构及浅沟槽结构的侧壁的P注入区间隔分布，N+注入区上表面与源极相连接，与源极形成欧姆接触；在N+衬底层下表面设置漏极，所述漏极与N+衬底层形成欧姆接触。
进一步的，对深沟槽结构进行多次刻蚀，形成多级深沟槽结构。
一种用于制作深沟槽碳化硅JFET结构的方法，其特征在于，该方法包括如下步骤：
步骤1、在N+衬底上生长N缓冲层，在N缓冲层上外延生长N-漂移层；
步骤2、在N-漂移层上进行N型离子注入，形成N+注入区；
步骤3、在N-漂移层上进行深沟槽刻蚀，形成设置于源极的深沟槽结构；
步骤4、在N-漂移层上进行浅沟槽刻蚀，形成设置于栅极的浅沟槽结构；
步骤5、对浅沟槽结构及深沟槽结构的侧壁和底部进行P型离子注入，形成P注入区，并高温激活；
步骤6、对浅沟槽结构和深沟槽结构填充导电介质材料；
步骤7、在栅极的浅沟槽结构上方沉积绝缘层；
步骤8、在N-漂移区上方沉积欧姆接触金属层，与深沟槽结构内导电介质材料、深沟槽结构的侧壁P注入区及N+注入区形成良好欧姆接触，并沉积厚金属层形成源极；
步骤9、在N+衬底层远离N缓冲层表面沉积欧姆接触金属层，与N+衬底形成良好欧姆接触，并沉积厚金属层形成漏极。
通过本申请实施例，可以获得如下技术效果：
（1）本发明中所述深沟槽碳化硅JFET结构能够在器件关断时，对栅源极之间的薄弱区域形成很好的保护作用，大大减小器件关断时候的漏电流，提升器件关断特性；
（2）本发明中通过在源极引入深沟槽结构，降低栅极底部所受电场，提升栅极可靠性，可兼容现有碳化硅加工工艺。
附图说明
为了更清楚地说明本申请实施例中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1 为现有技术方案在JFET关断时耗尽区与电场关系图；
图2 为本发明的深沟槽SiC JFET结构示意图；
图3为深沟槽SiC JFET关断时耗尽区与电场关系图；
图4为深沟槽SiC JFET结构制作方法的流程示意图；
图5-1至图5-7为本发明方法各步骤中间产物的结构示意图；
图6为多级深沟槽碳化硅JFET结构。
具体实施方式
为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的全部其他实施例，都属于本申请保护的范围。
图2为本发明的深沟槽SiC JFET结构示意图。该结构从下到上依次为漏极、N+衬底、N缓冲层、N-漂移层、P注入区、沟槽结构、栅极、N+注入区、绝缘层、源极；
所述N+衬底为N型掺杂，掺杂浓度在1E19cm-3以上；
所述N缓冲层为N型掺杂，掺杂浓度在1E18cm-3至1E19cm-3之间；
所述N-漂移层为N型轻掺杂，根据器件关断时所承受电压的不同，掺杂浓度在1E14cm-3至9E17cm-3之间，厚度在3μm-50μm之间；
所述沟槽结构包括深沟槽结构和浅沟槽结构两部分，其中深沟槽结构与源极相连接，深沟槽结构的侧壁及底部由P注入区包裹，深沟槽结构内填充有导电材料介质，导电材料包括多晶硅或其他导电材料介质；
两个深沟槽结构之间分布有一个浅沟槽结构，浅沟槽结构的沟槽深度h2小于深沟槽结构的沟槽深度h1，且h1 ≥ h2 + w，其中w为导电沟道宽度；
浅沟槽结构的侧壁和底部由P注入区包裹，浅沟槽结构内填充的介质与深沟槽内填充的介质材料一致，将浅沟槽结构内填充的介质作为JFET结构的栅极部分；
在浅沟槽结构及包裹浅沟槽结构的侧壁的P注入区上部，设置有绝缘层，由所述绝缘层将栅极与源极进行电气隔绝；
在N-漂移层上表面设置有N+注入区，N+注入区被深沟槽结构及浅沟槽结构的侧壁的P注入区间隔分布，N+注入区上表面与源极相连接，与源极形成欧姆接触；
在N+衬底层下表面设置漏极，所述漏极与N+衬底层形成欧姆接触；
上述深沟槽SiC JFET器件结构原理如下：导通状态时，栅极施加负电压，漏极施加正电压，源极电压为0时，栅极与源极在深沟槽与浅沟槽之间形成垂直方向的导电沟道，电流从漏极经导电沟道流至源极，完成器件导通；垂直方向的导电沟道能够很好地提升载流子迁移率，降低器件比导通电阻，实现高的功率密度。关断状态时，深沟槽JFET器件内部耗尽区边沿和电场分布如图3所示。由于深沟槽结构作为源极存在，深沟槽底部及侧壁的P型注入区在器件关断时能够对栅源极之间的薄弱区域形成很好的保护作用，薄弱点位置位于栅极位置下方，错开了沟道所在位置，如此可大大减小器件关断时候的漏电流，提升器件关断特性。
图4为深沟槽SiC JFET结构制作方法的流程示意图，图5-1至图5-7为本发明方法各步骤中间产物的结构示意图。该制作方法包括如下步骤：
步骤1、在N+衬底上生长N缓冲层，在N缓冲层上外延生长N-漂移层；如图5-1所示；
步骤2、在N-漂移层上进行N型离子注入，形成N+注入区；如图5-2所示；
步骤3、在N-漂移层上进行深沟槽刻蚀，形成设置于源极的深沟槽结构；如图5-3所示；
步骤4、在N-漂移层上进行浅沟槽刻蚀，形成设置于栅极的浅沟槽结构；如图5-4所示；
步骤5、对浅沟槽结构及深沟槽结构的侧壁和底部进行P型离子注入，形成P注入区，并高温激活；
步骤6、对浅沟槽结构和深沟槽结构填充导电介质材料；如图5-5所示；
步骤7、在栅极的浅沟槽结构上方沉积绝缘层；如图5-6所示；
步骤8、在N-漂移区上方沉积欧姆接触金属层，与深沟槽结构内导电介质材料、深沟槽结构的侧壁P注入区及N+注入区形成良好欧姆接触，并沉积厚金属层形成源极；如图5-7所示；
步骤9、在N+衬底层远离N缓冲层表面沉积欧姆接触金属层，与N+衬底形成良好欧姆接触，并沉积厚金属层形成漏极；
在一种实施方式中，对深沟槽结构进行多次刻蚀，形成多级深沟槽结构，同样能够起到上述发明的得作用，达到本次发明目的，如图6所示。
上述技术方案在源极引入深沟槽结构，并在沟槽底部和侧壁形成P型离子注入区，同时在栅极引入浅沟槽结构，同时在沟槽底部和侧壁形成P型离子注入区。栅源极之间形成垂直导电沟道，提高器件的载流子迁移率，降低器件比导通电阻，提升器件功率密度，进一步缩小芯片面积。同时，源极深沟槽结构在器件关断时，能够降低栅极所受电场，降低器件漏电流。
虽然以上描述了本发明的具体实施方式，但是本领域的技术人员应当理解，这些仅是举例说明，本发明的保护范围是由所附权利要求书限定的。本领域的技术人员在不背离本发明的原理和实质的前提下，可以对这些实施方式作出多种变更或修改，但这些变更和修改均落入本发明的保护范围。
Claims (5)
1.一种深沟槽碳化硅JFET结构，其特征在于，该结构从下到上依次为漏极、N+衬底、N缓冲层、N-漂移层、P注入区、沟槽结构、栅极、N+注入区、绝缘层、源极；
所述N+衬底为N型掺杂，掺杂浓度在1E19cm-3以上；
所述N缓冲层为N型掺杂，掺杂浓度在1E18cm-3至1E19cm-3之间；
所述N-漂移层为N型轻掺杂，根据器件关断时所承受电压的不同，掺杂浓度在1E14cm-3至9E17cm-3之间，厚度在3μm-50μm之间；
所述沟槽结构包括深沟槽结构和浅沟槽结构两部分，其中深沟槽结构与源极相连接，深沟槽结构的侧壁及底部由P注入区包裹，深沟槽结构内填充有导电材料介质，导电材料包括多晶硅或其他导电材料介质；浅沟槽结构的侧壁和底部由P注入区包裹，浅沟槽结构内填充的介质与深沟槽内填充的介质材料一致，将浅沟槽结构内填充的介质作为JFET结构的栅极部分；
两个深沟槽结构之间分布有一个浅沟槽结构，浅沟槽结构的沟槽深度h2小于深沟槽结构的沟槽深度h1，且h1≥h2+w，其中w为导电沟道宽度。
2.根据权利要求1所述的结构，其特征在于，在浅沟槽结构及包裹浅沟槽结构的侧壁的P注入区上部，设置有绝缘层，由所述绝缘层将栅极与源极进行电气隔绝。
3.根据权利要求1所述的结构，其特征在于，在N-漂移层上表面设置有N+注入区，N+注入区被深沟槽结构及浅沟槽结构的侧壁的P注入区间隔分布，N+注入区上表面与源极相连接，与源极形成欧姆接触；在N+衬底层下表面设置漏极，所述漏极与N+衬底层形成欧姆接触。
4.根据权利要求1所述的结构，其特征在于，对深沟槽结构进行多次刻蚀，形成多级深沟槽结构。
5.一种用于制作如权利要求1至4之一所述深沟槽碳化硅JFET结构的方法，其特征在于，该方法包括如下步骤：
步骤1、在N+衬底上生长N缓冲层，在N缓冲层上外延生长N-漂移层；
步骤2、在N-漂移层上进行N型离子注入，形成N+注入区；
步骤3、在N-漂移层上进行深沟槽刻蚀，形成设置于源极的深沟槽结构；
步骤4、在N-漂移层上进行浅沟槽刻蚀，形成设置于栅极的浅沟槽结构；
步骤5、对浅沟槽结构及深沟槽结构的侧壁和底部进行P型离子注入，形成P注入区，并高温激活；
步骤6、对浅沟槽结构和深沟槽结构填充导电介质材料；
步骤7、在栅极的浅沟槽结构上方沉积绝缘层；
步骤8、在N-漂移区上方沉积欧姆接触金属层，与深沟槽结构内导电介质材料、深沟槽结构的侧壁P注入区及N+注入区形成良好欧姆接触，并沉积厚金属层形成源极；
步骤9、在N+衬底层远离N缓冲层表面沉积欧姆接触金属层，与N+衬底形成良好欧姆接触，并沉积厚金属层形成漏极。
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