JP7201336B2 - 半導体装置 - Google Patents
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- H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
- H01L29/0623—Buried supplementary region, e.g. buried guard ring
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
- H01L29/0692—Surface layout
- H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
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- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/083—Anode or cathode regions of thyristors or gated bipolar-mode devices
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
- H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
- H01L29/0873—Drain regions
- H01L29/0878—Impurity concentration or distribution
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
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- H01L29/401—Multistep manufacturing processes
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/402—Field plates
- H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
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- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41741—Source or drain electrodes for field effect devices for vertical or pseudo-vertical devices
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42356—Disposition, e.g. buried gate electrode
- H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
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- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
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- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
- H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
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- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
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- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
- H01L29/42376—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the length or the sectional shape
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
- H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/45—Ohmic electrodes
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
- H01L29/4925—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement
- H01L29/4933—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement with a silicide layer contacting the silicon layer, e.g. Polycide gate
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
- H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/66727—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the source electrode
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7395—Vertical transistors, e.g. vertical IGBT
- H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7395—Vertical transistors, e.g. vertical IGBT
- H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
- H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
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Description
p型ボディ領域の表層部には、n+型ソース領域が形成されている。半導体層においてソーストレンチに沿う領域には、p型耐圧保持領域(ディープウェル領域)が形成されている。
短絡耐量が高い程、半導体装置の信頼性が高まる。また、帰還容量が小さい程、半導体装置のスイッチング速度が高まる。したがって、優れた短絡耐量および優れた帰還容量を実現することにより、多様な場面で使用可能な半導体装置を提供できる。
このような構造では、半導体層およびディープウェル領域の間の境界領域から空乏層を充分に拡げることができない。そのため、空乏層による短絡電流の電流経路の狭窄が不十分となるから、短絡耐量を適切に向上させることができない。また、空乏層の幅も小さいため、帰還容量を適切に低下させることができない。
その結果、ソース電極およびドレイン電極の間を流れる短絡電流の電流経路を狭めることができる。また、半導体層およびウェル領域の境界領域から拡がる空乏層により、帰還容量を反比例的に低減できる。よって、短絡耐量を向上し、帰還容量を低減できる半導体装置を提供できる。
半導体層の厚さ方向に関して、ウェル領域の第2領域の長さは、ウェル領域の第1領域の長さよりも大きい。これにより、半導体層およびウェル領域の間の境界領域から、ゲートトレンチの第1底壁よりも第2主面側の領域に向けて空乏層を拡げることができる。
図1は、本発明の第1実施形態に係る半導体装置1を示す平面図である。図2は、図1のII-II線に沿う断面図である。
半導体装置1は、縦型のMISFET(Metal Insulator Semiconductor Field Effect Transistor)を備えたスイッチングデバイスである。図1および図2を参照して、半導体装置1は、SiC(炭化シリコン)単結晶を含むn型のSiC半導体層2を有している。
SiC半導体基板5のn型不純物濃度は、1.0×1018cm-3以上1.0×1021cm-3以下であってもよい。SiCエピタキシャル層6のn型不純物濃度は、1.0×1015cm-3以上1.0×1017cm-3以下であってもよい。以下、この明細書において「不純物濃度」は、不純物濃度のピーク値をいう。
トレンチゲート構造10およびトレンチソース構造11は、第1方向Xに直交する第2方向Yに沿って延びる帯状に形成されている。第1方向Xは[11-20]方向であり、第2方向Yは[1-100]方向であることが好ましい。
各トレンチゲート構造10は、ゲートトレンチ12、ゲート絶縁層13およびゲート電極層14を含む。図1では、明瞭化のため、ハッチングによってゲート電極層14が示されている。
ゲート絶縁層13は、ゲートトレンチ12の第1側壁15、第1底壁16、ならびに、第1側壁15および第1底壁16を接続する角部17に沿って膜状に形成されている。ゲート絶縁層13は、ゲートトレンチ12内において、凹状の空間を区画している。
ゲート電極層14は、ゲート絶縁層13を挟んでゲートトレンチ12に埋め込まれている。ゲート電極層14は、より具体的には、ゲート絶縁層13によって区画された凹状の空間に埋め込まれている。
各トレンチソース構造11は、ソーストレンチ18、障壁形成層19、ソース電極層20およびp-型のディープウェル領域21を含む。図1では、明瞭化のため、ハッチングによってソース電極層20が示されている。ディープウェル領域21は、耐圧保持領域とも称される。
ソーストレンチ18の第2側壁22は、第1壁部24および第2壁部25を含む。ソーストレンチ18の第1壁部24は、ゲートトレンチ12の第1底壁16に対してSiC半導体層2の第1主面3側に位置している。つまり、第1壁部24は、SiC半導体層2の第1主面3に平行な横方向にゲートトレンチ12に重なる部分である。
SiC半導体層2の厚さ方向に関して、ソーストレンチ18の第2壁部25の長さは、ソーストレンチ18の第1壁部24の長さよりも大きい。ソーストレンチ18の第2底壁23は、SiC半導体層2の厚さ方向に関して、ゲートトレンチ12の第1底壁16およびSiC半導体層2の第2主面4の間の領域に位置している。
障壁形成層19は、ソーストレンチ18の第2側壁22、第2底壁23、ならびに、第2側壁22および第2底壁23を接続する角部26に沿って膜状に形成されている。障壁形成層19は、ソーストレンチ18内において、凹状の空間を区画している。
導電性障壁形成層が、障壁形成層19として採用されてもよい。導電性障壁形成層は、導電性ポリシリコン、タングステン、白金、ニッケル、コバルトまたはモリブデンのうちの少なくとも1種を含んでいてもよい。
障壁形成層19は、より具体的には、酸化シリコンである。障壁形成層19およびゲート絶縁層13は、同一材料によって形成されていることが好ましい。この場合、障壁形成層19の厚さおよびゲート絶縁層13の厚さは同一であることが好ましい。障壁形成層19およびゲート絶縁層13が酸化シリコンによって形成される場合には、障壁形成層19およびゲート絶縁層13を熱酸化処理法によって同時に形成できる。
ソース電極層20は、導電性ポリシリコンの他、チタン、ニッケル、銅、アルミニウム、銀、金、窒化チタンまたはタングステンのうちの少なくとも一種を含んでいてもよい。
ディープウェル領域21は、SiC半導体層2においてソーストレンチ18に沿う領域に形成されている。ディープウェル領域21のp型不純物濃度は、1.0×1017cm-3以上1.0×1019cm-3以下であってもよい。
ディープウェル領域21は、この形態では、SiC半導体層2においてソーストレンチ18の第2側壁22、角部26および第2底壁23に沿う領域に連続的に形成されている。ディープウェル領域21は、ソーストレンチ18の第2側壁22に沿う部分において、第1領域27および第2領域28を含む。
ディープウェル領域21においてソーストレンチ18の第2底壁23に沿う部分は、SiC半導体基板5およびSiCエピタキシャル層6の境界領域を横切って、SiC半導体基板5内に位置していてもよい。
そのため、SiC半導体層2においてソーストレンチ18の第2底壁23に沿う部分では、ソーストレンチ18の第2側壁22に沿う部分よりも深い位置にp型不純物が注入される。その結果、ディープウェル領域21において、ソーストレンチ18の第2底壁23に沿う部分、および、ソーストレンチ18の第2側壁22に沿う部分の間で厚さの差が生じる。
ボディ領域30は、ゲートトレンチ12の第1側壁15およびソーストレンチ18の第2側壁22から露出している。ボディ領域30は、ディープウェル領域21の第1領域27に連なっている。
ボディ領域30の表層部には、n+型のソース領域31が形成されている。ソース領域31は、ボディ領域30の表層部においてゲートトレンチ12の第1側壁15に沿う領域に形成されている。ソース領域31は、ゲートトレンチ12の第1側壁15から露出している。
ソース領域31の幅WSは、0.2μm以上0.6μm以下(たとえば0.4μm程度)であってもよい。幅WSは、この形態では、ソース領域31において第1方向Xに沿う幅である。ソース領域31のn型不純物濃度は、1.0×1018cm-3以上1.0×1021cm-3以下であってもよい。
コンタクト領域32は、ソース領域31に接続されていてもよい。コンタクト領域32は、平面視において第2方向Yに沿って延びる帯状に形成されていてもよい。コンタクト領域32は、隣接するゲートトレンチ12の第1側壁15から露出する部分を含んでいてもよい。
SiC半導体層2の第1主面3の上には、絶縁層40が形成されている。絶縁層40は、複数のトレンチゲート構造10を一括して被覆している。絶縁層40には、コンタクト孔41が形成されている。コンタクト孔41は、トレンチソース構造11、ソース領域31およびコンタクト領域32を選択的に露出させている。
主面ソース電極42は、ソース電極層20と同一の導電材料によって形成されていてもよい。主面ソース電極42は、ソース電極層20とは異なる導電材料によって形成されていてもよい。
以下、トレンチゲート構造10の寸法およびトレンチソース構造11の寸法について具体的に説明する。
幅W1は、この形態では、トレンチゲート構造10において第1方向Xに沿う幅である。トレンチゲート構造10のアスペクト比D1/W1は、ゲートトレンチ12のアスペクト比でもある。
トレンチソース構造11は、アスペクト比D2/W2を有している。トレンチソース構造11のアスペクト比D2/W2は、トレンチソース構造11の幅W2に対するトレンチソース構造11の深さD2の比である。
幅WSTは、この形態では、ソーストレンチ18において第1方向Xに沿う幅である。第1幅Wαは、この形態では、ディープウェル領域21においてソーストレンチ18の一方側の第2側壁22に沿う部分の第1方向Xに沿う幅である。第2幅Wβは、この形態では、ディープウェル領域21においてソーストレンチ18の他方側の第2側壁22に沿う部分の第1方向Xに沿う幅である。
トレンチゲート構造10の深さD1に対するトレンチソース構造11の深さD2の比D2/D1は、1.5以上4.0以下であってもよい。トレンチソース構造11の深さD2を大きくすることによってSJ(Super Junction)構造による耐圧保持効果を高めることもできる。
ソーストレンチ18のアスペクト比DST/WSTは、トレンチゲート構造10のアスペクト比D1/W1よりも大きい。ソーストレンチ18のアスペクト比DST/WSTは、0.5以上18.0以下であってもよい。
ソーストレンチ18の幅WSTまたはゲートトレンチ12の幅W1が深さ方向に沿って異なる場合には、幅WSTおよび幅W1は開口部分の幅と定義される。ソーストレンチ18の深さDSTは、1.0μm以上10μm以下(たとえば2.0μm程度)であってもよい。
したがって、トレンチゲート構造10の深さD1に対するソーストレンチ18の深さDSTの比DST/D1は、1.0を超えて4.0以下であることが好ましい。比DST/D1がこの範囲であれば、ソーストレンチ18を適切に形成できる。
半導体装置1では、SiC半導体層2およびディープウェル領域21の間の境界領域にpn接合部45が形成されている。半導体装置1がオン状態からオフ状態に切り替わる場合、pn接合部45から、SiC半導体層2に向けて空乏層46が拡がる。図3では、空乏層46が二点鎖線によって示されている。
pn接合部45からの空乏層46は、SiC半導体層2においてゲートトレンチ12の第1底壁16よりも第1主面3側の領域に拡がる。pn接合部45からの空乏層46は、SiC半導体層2においてゲートトレンチ12の第1底壁16よりも第2主面4側の領域に拡がる。
特に、半導体装置1によれば、トレンチソース構造11のアスペクト比D2/W2が、トレンチゲート構造10のアスペクト比D1/W1よりも大きい。トレンチソース構造11のアスペクト比D2/W2は、0.5以上18.0以下である。
したがって、SiC半導体層2において、第2主面4側の領域に拡がる空乏層46が占める領域の割合を、第1主面3側の領域に拡がる空乏層46が占める領域の割合よりも確実に増加させることができる。これにより、短絡電流の電流経路を、ドレイン電極7側の領域において確実に狭窄できる。
この構造では、短絡電流の電流経路を、ドレイン電極7側の領域において確実に狭窄できる。むろん、ディープウェル領域21の第1領域27側の空乏層46が、ゲートトレンチ12の第1底壁16にオーバラップしてもよい。
以上のように、半導体装置1によれば、短絡耐量を向上し、帰還容量Crssを低減できる。
したがって、SiC半導体層2およびディープウェル領域21の間のpn接合部45から拡がる空乏層46がソーストレンチ18の内壁面に接したとしても、パンチスルーの発生を抑制できる。これにより、パンチスルーに起因するリーク電流を抑制できる。
そこで、半導体装置1では、角部26を含むソーストレンチ18の内壁面を、障壁形成層19によって被覆している。これにより、ソーストレンチ18におけるパンチスルーの発生を効果的に抑制することができる。
図4は、図1の半導体装置1のドレイン電流-ドレイン電圧特性を示すグラフである。図4において、縦軸はドレイン電流ID[A/cm2]を表し、横軸はドレイン電圧VD[V]を表している。ドレイン電流IDは、ドレイン電極7およびソース電極層20の間を流れる電流(短絡電流)である。
曲線L1は、参考例に係る半導体装置のドレイン電流-ドレイン電圧特性を示している。曲線L2は、半導体装置1のドレイン電流-ドレイン電圧特性を示している。参考例に係る半導体装置は、ソーストレンチ18の深さD2が、ゲートトレンチ12の深さD1と等しい点を除いて、半導体装置1と同様の構造を有している。
半導体装置1では、ドレイン電圧VDが400V以上1000V以下の範囲において、ドレイン電流IDが10000A/cm2以上15000A/cm2未満の範囲に収まっている。
このシミュレーション結果から、ゲートトレンチ12よりも深いソーストレンチ18に沿ってディープウェル領域21を形成することによって、短絡耐量を格段に向上できることを確認できた。
図5には、曲線L3および曲線L4が示されている。曲線L3および曲線L4は、いずれもシミュレーションによって求められている。曲線L3および曲線L4は、所定範囲のドレイン電圧VDをドレイン電極7に印加した時の、帰還容量Crssの変化を示している。ドレイン電圧VDは、0Vから1000Vの間の範囲で変化される。
曲線L3を参照して、参考例に係る半導体装置では、ドレイン電圧VDが1Vから10Vの範囲において、帰還容量Crssが緩やかに減少している。参考例に係る半導体装置では、1Vから10Vのドレイン電圧VDの範囲において、帰還容量Crssの減少率が25%程度である。
図6は、本発明の第2実施形態に係る半導体装置51を示す断面図である。以下では、半導体装置1に対して述べた構造に対応する構造については同一の参照符号を付して説明を省略する。
コンタクト領域32は、ソーストレンチの第2底壁23の全体を被覆していてもよい。コンタクト領域32のp型不純物濃度は、ディープウェル領域21のp型不純物濃度よりも大きい。
障壁形成層19は、より具体的には、第1部分52および第2部分53を含む。障壁形成層19の第1部分52は、ソーストレンチ18の第2側壁22を被覆している。障壁形成層19の第2部分53は、ソーストレンチ18の第2底壁23を部分的に被覆している。
障壁形成層19の第2部分53は、ソーストレンチ18の第2底壁23の中央部を露出させている。障壁形成層19の第2部分53は、平面視において無端状(環状)に形成されていてもよい。
ディープウェル領域21には、ソーストレンチ18の第2底壁23を選択的に露出させる露出部62が形成されている。より具体的には、ディープウェル領域21の第2領域28は、ソーストレンチ18の第2底壁23の中央部を露出させるように、ソーストレンチ18の角部26に沿って形成されている。ディープウェル領域21の第2領域28は、平面視において無端状(環状)に形成されていてもよい。
ソース電極層20は、ディープウェル領域21の露出部62においてSiC半導体層2との間でヘテロ接合部を形成している。これにより、ソース電極層20をアノードとし、SiC半導体層2をカソードとするヘテロ接合ダイオード63が形成されている。
SiC半導体層2およびボディ領域30の間のpn接合部には、ボディダイオード64が形成されている。ヘテロ接合ダイオード63の接合障壁は、ボディダイオード64の拡散電位よりも小さい。ヘテロ接合ダイオード63の接合障壁は、1.0eV以上1.5eV以下であってもよい。ボディダイオード64の拡散電位は、2.8eV以上3.2eV以下であってもよい。
障壁形成層19は、ソーストレンチ18の内壁に沿って形成された複数の障壁形成層を含む積層構造を有している。障壁形成層19は、この形態では、ソーストレンチ18の内壁からこの順に積層された絶縁性障壁形成層72および導電性障壁形成層73を含む積層構造を有している。
絶縁性障壁形成層72は、より具体的には、第1部分74および第2部分75を含む。第1部分74は、ソーストレンチ18の第2側壁22を被覆している。第2部分75は、ソーストレンチ18の第2底壁23を選択的に被覆している。
絶縁性障壁形成層72は、不純物無添加シリコン、酸化シリコン、窒化シリコン、酸化アルミニウム、窒化アルミニウムまたは酸窒化アルミニウムのうちの少なくとも1種を含んでいてもよい。
導電性障壁形成層73は、ゲート電極層14の導電材料と同一の導電材料によって形成されていてもよい。導電性障壁形成層73は、導電性ポリシリコン、タングステン、白金、ニッケル、コバルトまたはモリブデンのうちの少なくとも1種を含んでいてもよい。
図9は、本発明の第5実施形態に係る半導体装置81を示す断面図である。以下では、半導体装置1に対して述べた構造に対応する構造については同一の参照符号を付して説明を省略する。
障壁形成層19の第1部分82は、ソーストレンチ18の第2側壁22からSiC半導体層2を露出させる側壁コンタクト孔84を選択的に有している。第1部分82は、ソーストレンチ18の第1壁部24を被覆し、第2壁部25を露出させている。
第1部分82において、第2主面4側の端部は、ボディ領域30の底部よりも浅い領域に形成されていてもよい。第1部分82において、第2主面4側の端部は、ボディ領域30の底部およびコンタクト領域32の底部の間の領域に形成されていてもよい。これらの場合、ソース電極層20は、ソーストレンチ18内において少なくともボディ領域30に接続される。
第2部分83は、ソーストレンチ18の角部26を露出させていてもよい。第2部分83は、ソーストレンチ18の角部26を被覆し、かつ、ソーストレンチ18の第2側壁22の一部を被覆していてもよい。
ソース電極層20は、主面ソース電極42と同一の導電材料によって形成されていてもよい。ソース電極層20および主面ソース電極42は、アルミニウムまたはアルミニウムを主たる構成に含む金属材料によって形成されていてもよい。
p型のディープウェル領域21は、SiC半導体層2においてソーストレンチ18の第2底壁23に沿う領域に形成されている。ディープウェル領域21は、ソーストレンチ18の第2側壁22からソース電極層20を露出させるように、SiC半導体層2においてソーストレンチ18の第2側壁22および角部26に沿う領域に連続的に形成されていてもよい。
ディープウェル領域21は、ソーストレンチ18の第2底壁23からSiC半導体層2の第1主面3に平行な横方向に引き出されている。これにより、ディープウェル領域21は、SiC半導体層2の第1主面3の法線方向に関して、SiC半導体層2の一部の領域を挟んでボディ領域30に対向している。
ソース電極層20は、さらに具体的には、SiC半導体層2の第1主面3の法線方向に関して、SiC半導体層2においてボディ領域30およびディープウェル領域21によって挟まれた領域において、SiC半導体層2との間でショットキー接合を形成している。
以上、半導体装置81によれば、半導体装置1に対して述べた効果と同様の効果を奏することができる。また、半導体装置81では、逆方向バイアス電圧が印加された場合、ショットキーバリアダイオード85に優先的に電流を流しこむことができる。これにより、SiC半導体層2におけるSiCの結晶欠陥の拡張を抑制できる。その結果、短絡耐量の向上、帰還容量Crssの低減を図りながら、オン抵抗の上昇を抑制できる。
図10は、本発明の第6実施形態に係る半導体装置91の平面図である。以下では、半導体装置1に対して述べた構造に対応する構造については同一の参照符号を付して説明を省略する。
ソース領域31は、トレンチゲート構造10の周縁に沿って形成されていてもよい。コンタクト領域32は、トレンチソース構造11の周縁に沿って形成されていてもよい。
半導体装置91の構造は、前述の各実施形態にも適用できる。つまり、トレンチゲート構造10が平面視において格子状に形成され、トレンチゲート構造10によって取り囲まれた領域内にトレンチソース構造11が形成された構造は、前述の各実施形態にも適用できる。
前述の第1~第6実施形態において、障壁形成層19は、ソーストレンチ18の第2側壁22からSiC半導体層2を選択的に露出させていてもよい。たとえば、障壁形成層19は、ソーストレンチ18内において、コンタクト領域32、ソース領域31およびボディ領域30のうちの少なくとも1つを露出させていてもよい。
前述の第1~第6実施形態において、ゲートトレンチ12は、断面視において第1底壁16の面積が開口面積よりも小さいテーパ形状に形成されていてもよい。
前述の第1~第6実施形態において、ゲートトレンチ12の第1底壁16は、SiC半導体層2の第1主面3に対して平行に形成されていてもよい。ゲートトレンチ12の第1底壁16は、第1側壁15からSiC半導体層2の第2主面4に向かう凸湾曲状に形成されていてもよい。
前述の第1~第6実施形態において、ソーストレンチ18の第2底壁23は、SiC半導体層2の第1主面3に対して平行に形成されていてもよい。ソーストレンチ18の第2底壁23は、第2側壁22から外側に向かう凸湾曲状に形成されていてもよい。
前述の第1~第6実施形態において、各半導体部分の導電型が反転された構造が採用されてもよい。つまり、p型の部分がn型に形成され、n型の部分がp型に形成されてもよい。
この場合、MISFETの「ソース」が、IGBTの「エミッタ」に読み替えられる。また、MISFETの「ドレイン」が、IGBTの「コレクタ」に読み替えられる。MISFETに代えてIGBTが採用された場合であっても、前述の各実施形態において述べた効果と同様の効果を奏することができる。
図11を参照して、半導体装置101は、SiC(炭化珪素)単結晶を含むSiC半導体層102を有している。SiC半導体層102は、4H-SiC単結晶を含んでいてもよい。
4H-SiC単結晶は、(0001)面から[11-20]方向に対して10°以内の角度で傾斜したオフ角を有している。オフ角は、0°以上4°以下であってもよい。オフ角は、0°を超えて4°未満であってもよい。オフ角は、典型的には、2°または4°、より具体的には、2°±0.2°の範囲または4°±0.4°の範囲に設定される。
第1主面103および第2主面104は、それらの法線方向から見た平面視(以下、単に「平面視」という。)において、四角形状に形成されている。側面105Aは、側面105Cに対向している。側面105Bは、側面105Dに対向している。
SiC半導体層102には、アクティブ領域106および外側領域107が設定されている。アクティブ領域106は、縦型のMISFET(Metal Insulator Semiconductor Field Effect Transistor)が形成された領域である。外側領域107は、アクティブ領域106の外側の領域である。
外側領域107は、SiC半導体層102の側面105A~105Dおよびアクティブ領域106の周縁の間の領域に設定されている。外側領域107は、平面視においてアクティブ領域106を取り囲む無端状(四角環状)に設定されている。
ゲートフィンガー109は、外側領域107に形成されている。ゲートフィンガー109は、ゲートパッド108から引き出され、外側領域107を帯状に延びている。ゲートフィンガー109は、この形態では、アクティブ領域106を3方向から区画するように、SiC半導体層102の3つの側面105A,105B,105Dに沿って形成されている。
ゲートパッド108およびゲートフィンガー109には、ゲート電圧が印加される。ゲート電圧は、10V以上50V以下(たとえば30V程度)であってもよい。ソースパッド110には、ソース電圧が印加される。ソース電圧は、基準電圧(たとえばGND電圧)であってもよい。
図12~図14を参照して、SiC半導体層102は、この形態では、n+型のSiC半導体基板111およびn型のSiCエピタキシャル層112を含む積層構造を有している。SiC半導体基板111によって、SiC半導体層102の第2主面104が形成されている。
SiC半導体基板111の厚さは、1μm以上1000μm未満であってもよい。SiC半導体基板111の厚さは、5μm以上であってもよい。SiC半導体基板111の厚さは、25μm以上であってもよい。SiC半導体基板111の厚さは、50μm以上であってもよい。SiC半導体基板111の厚さは、100μm以上であってもよい。
SiC半導体基板111の厚さは、250μm以下であってもよい。SiC半導体基板111の厚さは、200μm以下であってもよい。SiC半導体基板111の厚さは、150μm以下であってもよい。SiC半導体基板111の厚さは、100μm以下であってもよい。
SiCエピタキシャル層112の厚さは、1μm以上100μm以下であってもよい。SiCエピタキシャル層112の厚さは、5μm以上であってもよい。SiCエピタキシャル層112の厚さは、10μm以上であってもよい。
SiCエピタキシャル層112の厚さは、20μm以下であってもよい。SiCエピタキシャル層112の厚さは、15μm以下であることが好ましい。SiCエピタキシャル層112の厚さは、10μm以下であることが好ましい。
SiC半導体基板111のn型不純物濃度は、1.0×1018cm-3以上1.0×1021cm-3以下であってもよい。SiCエピタキシャル層112のn型不純物濃度は、1.0×1015cm-3以上1.0×1018cm-3以下であってもよい。SiCエピタキシャル層112は、この形態では、SiC半導体層102の第1主面103の法線方向に沿って異なるn型不純物濃度を有する複数の領域を有している。
SiC半導体基板111は、MISFETのドレイン領域114として形成されている。SiCエピタキシャル層112は、MISFETのドリフト領域115として形成されている。
アクティブ領域106においてSiC半導体層102の第1主面103の表層部には、複数のゲートトレンチ121が形成されている。複数のゲートトレンチ121は、任意の第1方向Xに沿って間隔を空けて形成されている。複数のゲートトレンチ121は、第1方向Xに交差する第2方向Yに沿って延びる帯状に形成されている。
複数のゲートトレンチ121は、平面視においてストライプ状に形成されている。各ゲートトレンチ121は、この形態では、平面視でSiC半導体層102の第1主面103において一方側(側面105B側)の周縁部から他方側(側面105D側)の周縁部に向けて帯状に延びている。
各ゲートトレンチ121の長さは、0.5mm以上であってもよい。各ゲートトレンチ121の長さは、この形態では、1mm以上10mm以下(たとえば2mm以上5mm以下)である。単位面積当たりの1つまたは複数のゲートトレンチ121の総延長は、0.5μm/μm2以上0.75μm/μm2以下であってもよい。
SiC半導体層102の第1主面103の法線方向に関して、ゲートトレンチ121の深さは、0.5μm以上3μm以下(たとえば1μm程度)であってもよい。ゲートトレンチ121の深さは、0.5μm以上1.0μm以下であることが好ましい。
図13および図14を参照して、各ゲートトレンチ121の開口エッジ部124は、ゲートトレンチ121の内方に向かって湾曲した湾曲部125を含む。ゲートトレンチ121の開口エッジ部124は、SiC半導体層102の第1主面103およびゲートトレンチ121の側壁を接続する角部である。
ボディ領域116の表層部において、ゲートトレンチ121の側壁に沿う領域には、n+型のソース領域126が形成されている。ソース領域126のn型不純物濃度は、1.0×1018cm-3以上1.0×1021cm-3以下であってもよい。
各ゲートトレンチ121内には、ゲート絶縁層131およびゲート電極層132が形成されている。図12においてゲート絶縁層131およびゲート電極層132は、明瞭化のため、ハッチングによって示されている。
ゲート絶縁層131は、第1領域131a、第2領域131bおよび第3領域131cを含む。第1領域131aは、ゲートトレンチ121の側壁に沿って形成されている。第2領域131bは、ゲートトレンチ121の底壁に沿って形成されている。第3領域131cは、SiC半導体層102の第1主面103に沿って形成されている。
第1領域131aの厚さT1は、0.01μm以上0.2μm以下であってもよい。第2領域131bの厚さT2は、0.05μm以上0.5μm以下であってもよい。第3領域131cの厚さT3は、0.05μm以上0.5μm以下であってもよい。
これにより、第3領域131cの消失に起因して、第1領域131aがエッチング法によって除去されることを抑制できる。その結果、ゲート電極層132を、ゲート絶縁層131を挟んでSiC半導体層102に適切に対向させることができる。
図13および図14を参照して、ゲート電極層132は、ゲートトレンチ121が延びる方向と直交する断面視においてSiC半導体層102の第1主面103の法線方向に沿って延びる壁状に形成されている。
ゲート電極層132の断面積(ゲートトレンチ121が延びる方向と直交する断面積)は、0.05μm2以上0.5μm2以下であってもよい。ゲート電極層132の断面積は、ゲート電極層132の深さおよびゲート電極層132の幅の積で定義される。
ゲート電極層132のp型不純物濃度は、ボディ領域116のp型不純物濃度以上である。ゲート電極層132のp型不純物濃度は、より具体的には、ボディ領域116のp型不純物濃度よりも大きい。
図14を参照して、外側領域107には、ゲート配線層133が形成されている。ゲート配線層133は、ゲートパッド108およびゲートフィンガー109に電気的に接続される。
ゲート配線層133は、この形態では、ゲートフィンガー109に沿って形成されている。ゲート配線層133は、アクティブ領域106を3方向から区画するように、SiC半導体層102の3つの側面105A,105B,105Dに沿って形成されている。
低抵抗電極層134は、ゲート電極層132のシート抵抗未満のシート抵抗を有する導電材料を含む。低抵抗電極層134のシート抵抗は、0.01Ω/□以上10Ω/□以下であってもよい。
特に、ミリメートルオーダの長さを有するゲートトレンチ121の場合には、電流の伝達に時間を要するが、低抵抗電極層134によればスイッチング応答の遅延を適切に抑制できる。つまり、低抵抗電極層134は、ゲートトレンチ121内に電流を拡散する電流拡散電極層として形成されている。
しかし、低抵抗電極層134によれば、ゲート電極層132の全体を速やかにオフ状態からオン状態に移行させることができるから、微細化に起因するスイッチング応答の遅延を適切に抑制できる。
低抵抗電極層134の接続部134aは、SiC半導体層102の第1主面103よりも上方に位置する部分を含んでいてもよい。低抵抗電極層134の接続部134aは、SiC半導体層102の第1主面103よりも下方に位置する部分を含んでいてもよい。
低抵抗電極層134の非接続部134bの全体がSiC半導体層102の第1主面103よりも上方に位置していてもよい。低抵抗電極層134の非接続部134bの全体がSiC半導体層102の第1主面103よりも下方に位置していてもよい。
たとえば、低抵抗電極層134の非接続部134bの中央部がSiC半導体層102の第1主面103よりも下方に位置し、低抵抗電極層134の非接続部134bの周縁部がSiC半導体層102の第1主面103よりも上方に位置していてもよい。
低抵抗電極層134の縁部134cは、ソース領域126の底部に対してSiC半導体層102の第1主面103側の領域に形成されている。つまり、低抵抗電極層134の縁部134cは、ボディ領域116およびソース領域126の間の境界領域よりもSiC半導体層102の第1主面103側の領域に形成されている。
これにより、ゲート絶縁層131における低抵抗電極層134およびボディ領域116の間の領域において電流パスが形成されることを抑制できる。電流パスは、ゲート絶縁層131に対する低抵抗電極層134の電極材料の不所望な拡散によって形成され得る。
SiC半導体層102の第1主面103の法線方向に関して、低抵抗電極層134の厚さTRは、ゲート電極層132の厚さTG以下(TR≦TG)である。低抵抗電極層134の厚さTRは、ゲート電極層132の厚さTG未満(TR<TG)であることが好ましい。低抵抗電極層134の厚さTRは、より具体的には、ゲート電極層132の厚さTGの半分以下(TR≦TG/2)であることが好ましい。
図14を参照して、低抵抗電極層134は、この形態では、ゲート配線層133の上端部も被覆している。低抵抗電極層134においてゲート配線層133の上端部を被覆する部分は、低抵抗電極層134においてゲート電極層132の上端部を被覆する部分と一体的に形成されている。これにより、低抵抗電極層134は、ゲート電極層132の全域およびゲート配線層133の全域を被覆している。
これにより、ゲート配線層133を介してゲート電極層132の全体(アクティブ領域106の全域)を速やかにオフ状態からオン状態に移行させることができるから、スイッチング応答の遅延を抑制できる。
低抵抗電極層134は、ポリサイド層を含む。ポリサイド層は、ゲート電極層132の表層部を形成する部分が金属材料によってシリサイド化されることによって形成されている。ポリサイド層は、より具体的には、ゲート電極層132(p型ポリシリコン)に添加されたp型不純物を含むp型ポリサイド層からなる。
p型ポリシリコンの上に低抵抗電極層134を形成した場合のゲートトレンチ121内のシート抵抗は、ゲート電極層132(p型ポリシリコン)単体のシート抵抗以下である。ゲートトレンチ121内のシート抵抗は、n型不純物が添加されたn型ポリシリコンのシート抵抗以下であることが好ましい。
ポリサイド層の比抵抗を調べた結果を図15に示す。図15は、ポリサイドの比抵抗および形成温度の関係を示すグラフである。図15において、縦軸は比抵抗[μΩ・cm]を表しており、横軸はポリサイドの形成温度[℃]を表している。
とりわけ、これらの種のうちのNiSi、CoSi2およびTiSi2は、比抵抗の値および温度依存性が比較的小さいことから、低抵抗電極層134を形成するポリサイド層として適している。
複数のソーストレンチ141は、第2方向Yに沿って延びる帯状にそれぞれ形成されている。複数のソーストレンチ141は、平面視においてストライプ状に形成されている。第1方向Xに関して、互いに隣り合うソーストレンチ141の中央部間のピッチは、1.5μm以上3μm以下であってもよい。
ソーストレンチ141の深さは、ゲートトレンチ121の深さとほぼ等しくてもよい。ソーストレンチ141の深さは、ゲートトレンチ121の深さ以上であってもよい。SiC半導体層102の第1主面103の法線方向に関して、ソーストレンチ141の深さは、0.5μm以上10μm以下(たとえば1μm程度)であってもよい。
各ソーストレンチ141の開口エッジ部142は、ソーストレンチ141の内方に向かって湾曲した湾曲部143を含む。ソーストレンチ141の開口エッジ部142は、SiC半導体層102の第1主面103およびソーストレンチ141の側壁を接続する角部である。
SiC半導体層102においてソーストレンチ141の側壁に沿う領域には、p+型のコンタクト領域144が形成されている。コンタクト領域144のp型不純物濃度は、1.0×1018cm-3以上1.0×1021cm-3以下であってもよい。コンタクト領域144は、1つのソーストレンチ141の一方側の側面および他方側の側面に対して複数形成されている。
SiC半導体層102においてソーストレンチ141の内壁に沿う領域には、p型のディープウェル領域145が形成されている。ディープウェル領域145は、耐圧保持領域とも称される。ディープウェル領域145は、ソーストレンチ141に沿って延びる帯状に形成されている。ディープウェル領域145は、ソーストレンチ141の内壁に沿って延びている。
ディープウェル領域145は、ゲートトレンチ121の底壁に対してSiC半導体層102の第2主面104側に位置する底部を有している。ディープウェル領域145は、SiCエピタキシャル層112の高濃度領域112aに形成されている。
ディープウェル領域145のp型不純物濃度は、コンタクト領域144のp型不純物濃度以下であってもよい。ディープウェル領域145のp型不純物濃度は、コンタクト領域144のp型不純物濃度未満であってもよい。ディープウェル領域21のp型不純物濃度は、1.0×1017cm-3以上1.0×1019cm-3以下であってもよい。
周縁ディープウェル領域148は、ディープウェル領域145と同電位を成している。周縁ディープウェル領域148は、この形態では、ディープウェル領域145と一体的に形成されている。
周縁ディープウェル領域148は、外側領域107において、SiC半導体層102の第1主面103の表層部、および、ゲートトレンチ121のコンタクトトレンチ部121bの内壁に沿う領域に形成されている。周縁ディープウェル領域148は、コンタクトトレンチ部121bの側壁に沿って延び、エッジ部を通ってコンタクトトレンチ部121bの底壁を被覆している。
周縁ディープウェル領域148は、ゲートトレンチ121のコンタクトトレンチ部121bの底壁に対してSiC半導体層102の第2主面104側に位置する底部を有している。周縁ディープウェル領域148は、SiCエピタキシャル層112の高濃度領域112aに形成されている。
周縁ディープウェル領域148の引き出し部148aは、アクティブ領域106の周縁部において、アクティブトレンチ部121aの内壁を被覆している。周縁ディープウェル領域148の引き出し部148aは、アクティブトレンチ部121aの側壁に沿って延び、エッジ部を通ってアクティブトレンチ部121aの底壁を被覆している。この周縁ディープウェル領域148の引き出し部148aが、アクティブ領域106においてディープウェル領域145に連なっている。
周縁ディープウェル領域148のp型不純物濃度は、ボディ領域116のp型不純物濃度とほぼ等しくてもよい。周縁ディープウェル領域148のp型不純物濃度は、ボディ領域116のp型不純物濃度を超えていてもよい。周縁ディープウェル領域148のp型不純物濃度は、ボディ領域116のp型不純物濃度未満であってもよい。
ソース絶縁層146は、酸化シリコンを含んでいてもよい。ソース絶縁層146は、ソーストレンチ141内に凹状の空間が区画されるようにソーストレンチ141の内壁面に沿って膜状に形成されている。
第1領域146aの厚さT11に対する第2領域146bの厚さT12の比T12/T11は、2以上5以下であってもよい。第1領域146aの厚さT11は、0.01μm以上0.2μm以下であってもよい。第2領域146bの厚さT12は、0.05μm以上0.5μm以下であってもよい。
ソース絶縁層146は、ソーストレンチ141の開口エッジ部142を露出させている。より具体的には、ソース絶縁層146は、ソーストレンチ141の開口エッジ部142からソース領域126およびコンタクト領域144を露出させている。
第1領域146aの上端部は、ソーストレンチ141の開口側においてソーストレンチ141の側壁を露出させている。このようにして、第1領域146aは、ソーストレンチ141の開口エッジ部142からソース領域126およびコンタクト領域144を露出させている。
ソース電極層147は、ソーストレンチ141の開口側に位置する上端部を有している。ソース電極層147の上端部は、SiC半導体層102の第1主面103よりも下方に形成されている。ソース電極層147の上端部は、ソース絶縁層146の上端部に対して面一に形成されていてもよい。
ソース電極層147は、材質的にSiCに近い性質を有するポリシリコンを含むことが好ましい。これにより、SiC半導体層102内において生じる応力を低減できる。ソース電極層147は、p型不純物が添加されたp型ポリシリコンを含むことが好ましい。この場合、ゲート電極層132と同時にソース電極層147を形成できる。
ソース電極層147のp型不純物濃度は、ゲート電極層132のp型不純物濃度とほぼ等しくてもよい。ソース電極層147のシート抵抗は、ゲート電極層132のシート抵抗とほぼ等しくてもよい。
このように、半導体装置101は、トレンチゲート構造151およびトレンチソース構造152を有している。トレンチゲート構造151は、ゲートトレンチ121、ゲート絶縁層131、ゲート電極層132および低抵抗電極層134を含む。トレンチソース構造152は、ソーストレンチ141、ソース絶縁層146およびソース電極層147を含む。
層間絶縁層153は、酸化シリコンまたは窒化シリコンを含んでいてもよい。層間絶縁層153には、ゲートコンタクト孔154およびソースコンタクト孔155が形成されている。
図16は、シート抵抗を説明するためのグラフである。図16において縦軸はシート抵抗[Ω/□]を表しており、横軸は項目を表している。図16では、第1棒グラフL1、第2棒グラフL2および第3棒グラフL3が示されている。
第1棒グラフL1を参照して、n型ポリシリコンのシート抵抗は、10Ω/□であった。第2棒グラフL2を参照して、p型ポリシリコンのシート抵抗は、200Ω/□であった。第3棒グラフL3を参照して、p型ポリシリコンの上に低抵抗電極層134を形成した場合のシート抵抗は、2Ω/□であった。
しかし、p型ポリシリコンは、n型ポリシリコンのシート抵抗よりも数十倍(ここでは20倍)高いシート抵抗を有している。そのため、ゲート電極層132の材料としてp型ポリシリコンを採用した場合、ゲートトレンチ121内の寄生抵抗(以下、単に「ゲート抵抗」という。)の増加に伴ってエネルギ損失が著しく増大する。
以上、半導体装置101によれば、ゲートトレンチ121にゲート絶縁層131を挟んでゲート電極層132が埋め込まれたトレンチゲート構造151が形成されている。このトレンチゲート構造151では、ゲート電極層132が、ゲートトレンチ121という限られたスペースにおいて低抵抗電極層134によって被覆されている。
これにより、ゲート抵抗の低減を図ることができる。その結果、トレンチゲート構造151に沿って電流を効率的に拡散させることができるから、スイッチング遅延の短縮を図ることができる。
また、半導体装置101によれば、外側領域107においてゲート配線層133が低抵抗電極層134によって被覆されている。これにより、ゲート配線層133におけるゲート抵抗の低減も図ることができる。
図17A~図17Lは、図11に示す半導体装置101の製造方法の一例を示す断面図である。図17A~図17Lは、図12に対応する部分の断面図である。
この形態では、高濃度領域112aおよび低濃度領域112bを有するSiCエピタキシャル層112が形成される。これにより、SiC半導体基板111およびSiCエピタキシャル層112を含むSiC半導体層102が形成される。
ボディ領域116は、イオン注入マスク(図示せず)を介するイオン注入法によってSiC半導体層102の第1主面103の表層部に形成されてもよい。このボディ領域116によって、アクティブ領域106が画定される。
次に、図17Cを参照して、ボディ領域116の表層部にp+型のコンタクト領域144が形成される。コンタクト領域144は、ボディ領域116の表層部に対するp型不純物の導入によって形成される。コンタクト領域144は、イオン注入マスク162を介するイオン注入法によってボディ領域116の表層部に形成されてもよい。
次に、SiC半導体層102の不要な部分が除去される。SiC半導体層102の不要な部分は、マスク163を介するエッチング法(たとえばウエットエッチング法)によって除去されてもよい。これにより、ゲートトレンチ121およびソーストレンチ141が形成される。その後、マスク163は除去される。
また、外側領域107において、周縁ディープウェル領域148が、SiC半導体層102の第1主面103の表層部、および、ゲートトレンチ121のコンタクトトレンチ部121bの内壁に沿う領域に形成される。この工程では、外側領域107からアクティブ領域106の周縁部に引き出された引き出し部148aを含む周縁ディープウェル領域148が形成される。
これにより、ゲートトレンチ121の開口エッジ部124に湾曲部125が形成される。また、ソーストレンチ141の開口エッジ部142に湾曲部143が形成される。
この工程では、ベース絶縁層165においてゲートトレンチ121の側壁を被覆する部分およびソーストレンチ141の側壁を被覆する部分が、その他の部分よりも薄くなるように形成される。
次に、図17Gを参照して、ゲート電極層132、ゲート配線層133およびソース電極層147のベースとなるベース導電体層166が、SiC半導体層102の第1主面103の上に形成される。
次に、図17Hを参照して、ベース導電体層166の不要な部分が除去される。ベース導電体層166の不要な部分は、所定パターンを有するマスク(図示せず)を介するエッチング法(たとえばウエットエッチング法)によって除去される。
ソース電極層147が、ゲート電極層132とは異なる電極材料からなる場合には、ソース電極層147の電極材料について図17G~図17Hの工程と同様の工程を別途実行し、ソース電極層147を形成すればよい。ソースパッド110の一部によってソース電極層147が形成される場合には、ソースパッド110の形成時にソース電極層147が形成される。
金属材料層167は、p型ポリシリコンとの間でポリサイド化可能な金属材料を含む。金属材料層167は、Mo、W、Ni、CoまたはTiのうちの少なくとも1種を含んでいてもよい。
p型ポリサイド層は、金属材料層167に対する熱処理によって、ゲート電極層132の表層部、ゲート配線層133の表層部およびソース電極層147の表層部をポリサイド化することによって形成される。金属材料層167に対する熱処理は、RTA(Rapid Thermal Annealing)法であってもよい。
次に、図17Jを参照して、金属材料層167のうちp型ポリシリコンと結合しなかった未反応部分が除去される。金属材料層167の未反応部分は、エッチング法(たとえばウエットエッチング法)によって除去されてもよい。
低抵抗電極層134に対する熱処理は、RTA法であってもよい。これにより、TiSiがTiSi2に改質し、CoSiがCoSi2に改質するため、低抵抗化を図ることができる。
次に、層間絶縁層153の不要な部分が除去される。層間絶縁層153の不要な部分は、マスク168を介するエッチング法(たとえばドライエッチング法)によって除去されてもよい。これにより、ゲートコンタクト孔154およびソースコンタクト孔155が形成される。
図18を参照して、半導体装置171では、ゲート絶縁層131が、ゲートトレンチ121の開口エッジ部124においてゲートトレンチ121内に向けて膨出した膨出部172を含む。膨出部172は、ゲート絶縁層131の第1領域131aおよび第3領域131cを接続する角部に形成されている。
ゲート電極層132の上端部は、ゲート絶縁層131の膨出部172に沿って窪んだ括れ部を有している。低抵抗電極層134は、ゲート電極層132の括れ部(上端部)を被覆している。低抵抗電極層134の縁部134cは、この形態では、ゲート絶縁層131の膨出部172に接している。
以上、半導体装置171によれば、低抵抗電極層134の縁部134cは、ゲート絶縁層131の膨出部172に接している。これにより、低抵抗電極層134およびSiC半導体層102の間の領域に電流パスが形成されることを適切に抑制できる。
図19は、図13に対応する領域の断面図であって、本発明の第9実施形態に係る半導体装置181を示す断面図である。以下では、半導体装置101に対して述べた構造に対応する構造については、同一の参照符号を付して説明を省略する。
ゲートトレンチ121の傾斜部182によれば、電界を傾斜部182に沿って分散させることができるので、ゲートトレンチ121の開口エッジ部124に対する電界集中を緩和できる。
膨出部183は、ゲートトレンチ121の内方に向かって湾曲状に張り出している。膨出部183は、ゲートトレンチ121の開口エッジ部124においてゲートトレンチ121の開口を狭めている。
ソーストレンチ141の開口エッジ部142は、SiC半導体層102の第1主面103からソーストレンチ141の側壁に向けて下り傾斜した傾斜部184を有している。ソーストレンチ141の傾斜部184によれば、電界を傾斜部184に沿って分散させることができるので、ソーストレンチ141の開口エッジ部142に対する電界集中を緩和できる。
まず、図20Aを参照して、図17A~図17Dの工程を経てゲートトレンチ121およびソーストレンチ141が第1主面103に形成されたSiC半導体層102が用意される。
SiC半導体層102の第1主面103から進行する酸化膜、および、ゲートトレンチ121の側壁から進行する酸化膜は、ゲートトレンチ121の開口エッジ部124において一体化する。
SiC半導体層102の第1主面103から進行する酸化膜、および、ソーストレンチ141の側壁から進行する酸化膜は、ソーストレンチ141の開口エッジ部142において一体化する。
次に、図20Cを参照して、犠牲酸化膜185が除去される。犠牲酸化膜185は、エッチング法(たとえばウエットエッチング法)によって除去されてもよい。その後、図17F~図17Lの工程が順に実行される。
以上、半導体装置181によれば、低抵抗電極層134の縁部134cは、ゲート絶縁層131の膨出部183に接している。これにより、低抵抗電極層134およびSiC半導体層102の間の領域に電流パスが形成されることを適切に抑制できる。
本実施形態では、半導体装置181において膨出部183を有するゲート絶縁層131が形成された形態例について説明した。しかし、半導体装置181において膨出部183を有さないゲート絶縁層131が形成されてもよい。
図21および図22を参照して、半導体装置191では、外側領域107においてSiC半導体層102の第1主面103に外側ゲートトレンチ192が形成されている。外側ゲートトレンチ192は、外側領域107を帯状に延びている。
外側ゲートトレンチ192は、より具体的には、アクティブ領域106を3方向から区画するように、SiC半導体層102の3つの側面105A,105B,105Dに沿って形成されている。外側ゲートトレンチ192は、アクティブ領域106を取り囲む無端状(たとえば四角環状)に形成されていてもよい。
外側ゲートトレンチ192には、ゲート配線層133が埋め込まれている。ゲート配線層133は、外側ゲートトレンチ192およびコンタクトトレンチ部121bの連通部においてゲート電極層132に接続されている。
周縁ディープウェル領域148は、この形態では、外側領域107において外側ゲートトレンチ192の内壁を被覆している。周縁ディープウェル領域148は、外側ゲートトレンチ192の側壁に沿って延び、エッジ部を通って外側ゲートトレンチ192の底壁を被覆している。
以上、半導体装置191によっても、半導体装置101に対して述べた効果と同様の効果を奏することができる。また、半導体装置191によれば、ゲート配線層133をSiC半導体層102の第1主面103の上に引き出す必要がない。
図23は、図13に対応する領域の断面図であって、本発明の第11実施形態に係る半導体装置201の構造を説明するための断面図である。以下では、半導体装置101に対して述べた構造に対応する構造については、同一の参照符号を付して説明を省略する。
ゲートトレンチ121の深さは、0.5μm以上3μm以下(たとえば1μm程度)であってもよい。ソーストレンチ141の深さは、0.75μm以上10μm以下(たとえば2μm程度)であってもよい。
以上、半導体装置201によっても、半導体装置101に対して述べた効果と同様の効果を奏することができる。
図24を参照して、ゲートトレンチ121は、この形態では、平面視において第1方向Xに沿って延びる複数のゲートトレンチ121、および、第2方向Yに沿って延びる複数のゲートトレンチ121を一体的に含む格子形状に形成されている。
図24のXIII-XIII線に沿う断面図は、図13に示す断面図とほぼ等しい。図24のXIV-XIV線に沿う断面図は、図14に示す断面図とほぼ等しい。
図25は、図13に対応する領域の断面図であって、本発明の第13実施形態に係る半導体装置221の構造を説明するための平面図である。以下では、半導体装置101に対して述べた構造に対応する構造については、同一の参照符号を付して説明を省略する。
半導体装置101の説明は、MISFETの「ソース」をIGBTの「エミッタ」と読み替え、MISFETの「ドレイン」をIGBTの「コレクタ」と読み替えて、半導体装置221の説明に準用される。
以上、半導体装置221によっても、半導体装置101に対して述べた効果と同様の効果を奏することができる。
図26を参照して、コンタクト領域144は、ディープウェル領域145内において、ソーストレンチ141の底壁に沿う領域に形成されている。コンタクト領域144は、ソーストレンチ141の底壁から露出している。
ソース絶縁層146は、より具体的には、第1部分232および第2部分233を含む。第1部分232は、ソーストレンチ141の側壁を被覆している。第2部分233は、ソーストレンチ141の底壁を部分的に被覆している。
以上、半導体装置231によれば、半導体装置101に対して述べた効果と同様の効果を奏することができる。また、半導体装置231によれば、SiC半導体層102およびディープウェル領域145の間の境界領域にpn接合部が形成される。
図27は、図13に対応する領域の断面図であって、本発明の第15実施形態に係る半導体装置241の構造を説明するための断面図である。以下では、半導体装置101に対して述べた構造に対応する構造については、同一の参照符号を付して説明を省略する。
ソース絶縁層146は、この形態では、第1部分243および第2部分244を含む。第1部分243は、ソーストレンチ141の側壁を被覆している。第2部分244は、ソーストレンチ141の底壁を部分的に被覆している。
ソース電極層147は、ディープウェル領域145の露出部242においてSiC半導体層102との間でヘテロ接合部を形成している。これにより、ソース電極層147をアノードとし、SiC半導体層102をカソードとするヘテロ接合ダイオード245が形成されている。ソース電極層147は、ヘテロ接合ダイオード245が形成される限り、ポリシリコン以外の導電材料を含んでいてもよい。
ヘテロ接合ダイオード245の接合障壁は、1.0eV以上1.5eV以下であってもよい。ボディダイオード246の拡散電位は、2.8eV以上3.2eV以下であってもよい。
これにより、SiC半導体層102におけるSiCの結晶欠陥の拡張を抑制できる。その結果、短絡耐量の向上および帰還容量Crssの低減を図りながら、オン抵抗の上昇を抑制できる。
図28を参照して、コンタクト領域144は、ディープウェル領域145内において、ソーストレンチ141の底壁に沿う領域に形成されている。コンタクト領域144は、ソーストレンチ141の底壁から露出している。
絶縁性障壁形成層252は、不純物無添加シリコン、酸化シリコン、窒化シリコン、酸化アルミニウム、窒化アルミニウムまたは酸窒化アルミニウムのうちの少なくとも1種を含んでいてもよい。
絶縁性障壁形成層252は、より具体的には、第1部分254および第2部分255を含む。第1部分254は、ソーストレンチ141の側壁を被覆している。第2部分255は、ソーストレンチ141の底壁を選択的に被覆している。
導電性障壁形成層253は、導電性ポリシリコン、タングステン、白金、ニッケル、コバルトまたはモリブデンのうちの少なくとも1種を含んでいてもよい。導電性障壁形成層253は、ソース電極層147の導電材料とは異なる導電材料を含む。
ソース絶縁層146は、導電性障壁形成層253に代えて、絶縁性障壁形成層252とは異なる絶縁材料からなる絶縁性障壁形成層を含んでいてもよい。ソース絶縁層146は、導電性障壁形成層253に代えて、絶縁性障壁形成層252と同一の絶縁材料からなる絶縁性障壁形成層を含んでいてもよい。
図29を参照して、コンタクト領域144は、ディープウェル領域145内において、ソーストレンチ141の底壁に沿う領域に形成されている。コンタクト領域144は、ソーストレンチ141の底壁から露出している。
第1部分262は、ソーストレンチ141の側壁からSiC半導体層102を露出させる側壁コンタクト孔264を選択的に有している。第1部分262は、SiC半導体層102およびボディ領域116の間の境界領域を横切るように形成されていてもよい。
第1部分262の下側の端部は、ボディ領域116の底部に対して第1主面103側に位置していてもよい。第1部分262の下側の端部は、ボディ領域116の底部およびソース領域126の底部の間の領域に形成されていてもよい。これらの場合、ソース電極層147は、ソーストレンチ141内において、少なくともボディ領域116に接続される。
第2部分263は、ソーストレンチ141の角部を露出させていてもよい。第2部分263は、ソーストレンチ141の角部を被覆し、かつ、ソーストレンチ141の側壁の一部を被覆していてもよい。
p型のディープウェル領域145は、SiC半導体層102においてソーストレンチ141の底壁に沿う領域に形成されている。ディープウェル領域145は、この形態では、SiCエピタキシャル層112の高濃度領域112aに形成されている。ディープウェル領域145の全域は、高濃度領域112aに形成されている。
ディープウェル領域145は、ソーストレンチ141の底壁を被覆している。ディープウェル領域145は、ソーストレンチ141の側壁および底壁を接続する角部を被覆している。ディープウェル領域145は、SiC半導体層102においてソーストレンチ141の側壁のほぼ全域を露出させていてもよい。
ソース電極層147は、より具体的には、SiC半導体層102の第1主面103の法線方向に関して、ボディ領域116およびディープウェル領域145の間の深さ位置において、SiC半導体層102(ドリフト領域115)との間でショットキー接合を形成している。
ソース電極層147は、複数の電極層を含む積層構造を有していてもよい。ソース電極層147は、SiC半導体層102側からこの順に積層された第1電極層および第2電極層を含んでいてもよい。
これにより、SiC半導体層102におけるSiCの結晶欠陥の拡張を抑制できる。その結果、短絡耐量の向上、帰還容量Crssの低減を図りながら、オン抵抗の上昇を抑制できる。
図30は、図13に対応する領域の断面図であって、本発明の第18実施形態に係る半導体装置271の構造を説明するための断面図である。以下では、半導体装置201に対して述べた構造に対応する構造については、同一の参照符号を付して説明を省略する。
第2部分273は、第1部分272に連なっている。第2部分273は、ソーストレンチ141の底壁の中央部を露出させるようにソーストレンチ141の角部から底壁に沿って延びている。第2部分273は、平面視において無端状(環状)に形成されていてもよい。
このpn接合部からソーストレンチ141の角部から底壁に沿って空乏層が拡がったとしても、空乏層がソース電極層147に到達するまでの距離をソース絶縁層146によって稼ぐことができる。これにより、ソーストレンチ141の角部の近傍において、パンチスルーの発生を抑制できる。
図31を参照して、ディープウェル領域145には、ソーストレンチ141の底壁を選択的に露出させる露出部282が形成されている。露出部282は、ソーストレンチ141の底壁の中央部を露出させている。
第2部分284は、第1部分283に連なっている。第2部分284は、ソーストレンチ141の底壁の中央部を露出させるように、ソーストレンチ141の角部から底壁に沿って延びている。第2部分284は、平面視において無端状(環状)に形成されていてもよい。
ヘテロ接合ダイオード285の接合障壁は、1.0eV以上1.5eV以下であってもよい。ボディダイオード286の拡散電位は、2.8eV以上3.2eV以下であってもよい。
これにより、SiC半導体層102におけるSiCの結晶欠陥の拡張を抑制できる。その結果、短絡耐量の向上および帰還容量Crssの低減を図りながら、オン抵抗の上昇を抑制できる。
図32を参照して、コンタクト領域144は、ディープウェル領域145内において、ソーストレンチ141の底壁に沿う領域に形成されている。コンタクト領域144は、ソーストレンチ141の底壁から露出している。
絶縁性障壁形成層292は、不純物無添加シリコン、酸化シリコン、窒化シリコン、酸化アルミニウム、窒化アルミニウムまたは酸窒化アルミニウムのうちの少なくとも1種を含んでいてもよい。
絶縁性障壁形成層292は、より具体的には、第1部分294および第2部分295を含む。第1部分294は、ソーストレンチ141の側壁を被覆している。第2部分295は、ソーストレンチ141の底壁を選択的に被覆している。
導電性障壁形成層293は、導電性ポリシリコン、タングステン、白金、ニッケル、コバルトまたはモリブデンのうちの少なくとも1種を含んでいてもよい。導電性障壁形成層293は、ソース電極層147の導電材料とは異なる導電材料を含む。
以上、半導体装置291によれば、半導体装置201に対して述べた効果と同様の効果を奏することができる。また、半導体装置291では、ソース絶縁層146が、絶縁性障壁形成層292および導電性障壁形成層293を含む積層構造を有している。これにより、絶縁性障壁形成層292および導電性障壁形成層293の2層によって、パンチスルーの発生を抑制できる。
図33を参照して、コンタクト領域144は、ディープウェル領域145内において、ソーストレンチ141の底壁に沿う領域に形成されている。コンタクト領域144は、ソーストレンチ141の底壁から露出している。
第1部分302は、ソーストレンチ141の側壁からSiC半導体層102を露出させる側壁コンタクト孔304を選択的に有している。第1部分302は、SiC半導体層102およびボディ領域116の間の境界領域を横切るように形成されていてもよい。
第1部分302の下側の端部は、ボディ領域116の底部に対して第1主面103側に位置していてもよい。第1部分302の下側の端部は、ボディ領域116の底部およびソース領域126の底部の間の領域に形成されていてもよい。これらの場合、ソース電極層147は、ソーストレンチ141内において、少なくともボディ領域116に接続される。
第2部分303は、ソーストレンチ141の角部を露出させていてもよい。第2部分303は、ソーストレンチ141の角部を被覆し、かつ、ソーストレンチ141の側壁の一部を被覆していてもよい。
p型のディープウェル領域145は、SiC半導体層102においてソーストレンチ141の底壁に沿う領域に形成されている。ディープウェル領域145は、この形態では、SiCエピタキシャル層112の高濃度領域112aに形成されている。ディープウェル領域145の全域は、高濃度領域112aに形成されている。
ディープウェル領域145は、ソーストレンチ141の底壁を被覆している。ディープウェル領域145は、ソーストレンチ141の側壁および底壁を接続する角部を被覆している。ディープウェル領域145は、SiC半導体層102においてソーストレンチ141の側壁のほぼ全域を露出させていてもよい。
ディープウェル領域145は、ソーストレンチ141の底壁からSiC半導体層102の第1主面103に平行な横方向に引き出されている。これにより、ディープウェル領域145は、SiC半導体層102の第1主面103の法線方向に関して、SiC半導体層102(ドリフト領域115)の一部の領域を挟んでボディ領域116に対向している。
ソース電極層147は、さらに具体的には、SiC半導体層102の第1主面103の法線方向に関して、SiC半導体層102においてボディ領域116およびディープウェル領域145によって挟まれた領域において、SiC半導体層102(ドリフト領域115)との間でショットキー接合を形成している。
第1電極層は、Ti(チタン)膜および/またはTiN(窒化チタン)膜を含むバリア電極層であってもよい。第1電極層は、Ti(チタン)膜およびTiN(窒化チタン)膜がSiC半導体層102側からこの順に積層された積層構造を有していてもよい。第1電極層は、Ti(チタン)膜またはTiN(窒化チタン)膜からなる単層構造を有していてもよい。第2電極層は、アルミニウムまたはタングステンを含んでいてもよい。
これにより、SiC半導体層102におけるSiCの結晶欠陥の拡張を抑制できる。その結果、短絡耐量の向上、帰還容量Crssの低減を図りながら、オン抵抗の上昇を抑制できる。
本発明の第7~第21実施形態について説明したが、本発明の第7~第21実施形態はさらに他の形態で実施することもできる。
まず、エピタキシャル成長法によって比較的低いn型不純物濃度を有するSiCエピタキシャル層112を形成する。次に、イオン注入法によって、SiCエピタキシャル層112の表層部にn型不純物を導入する。これにより、高濃度領域112aおよび低濃度領域112bを有するSiCエピタキシャル層112が形成される。
前述の第7~第21実施形態では、p型不純物が添加されたp型ポリシリコンを含むゲート電極層132およびゲート配線層133が形成された例について説明した。しかし、ゲート閾値電圧Vthの増加を重視しない場合には、ゲート電極層132およびゲート配線層133は、p型ポリシリコンに代えて、n型不純物が添加されたn型ポリシリコンを含んでいてもよい。
前述の第7~第21実施形態において、半導体装置221の構造が採用されてもよい。つまり、前述の第7~第21実施形態において、n+型のSiC半導体基板111に代えてp+型のSiC半導体基板222が採用されてもよい。この場合、前述の第7~第13実施形態の説明は、「ソース」を「エミッタ」と読み替え、「ドレイン」を「コレクタ」と読み替えるものとする。
図34を参照して、半導体装置311は、SiC(炭化シリコン)単結晶を含むSiC半導体層102を有している。SiC半導体層102は、4H-SiC単結晶を含んでいてもよい。
SiC半導体層102は、この形態では、直方体形状のチップ状に形成されている。SiC半導体層102は、一方側の第1主面103、他方側の第2主面104、ならびに、第1主面103および第2主面104を接続する側面105A,105B,105C,105Dを有している。第1主面103および第2主面104は、それらの法線方向から見た平面視(以下、単に「平面視」という。)において四角形状(この形態では長方形状)に形成されている。
SiC半導体層102には、アクティブ領域106および外側領域107が設定されている。アクティブ領域106は、縦型のMISFETが形成された領域である。外側領域107は、アクティブ領域106の外側の領域である。
外側領域107は、SiC半導体層102の側面105A~105Dおよびアクティブ領域106の周縁の間の領域に設定されている。外側領域107は、平面視においてアクティブ領域106を取り囲む無端状(四角環状)に設定されている。
ゲートパッド108は、平面視においてSiC半導体層102の側面105Aに沿って形成されている。ゲートパッド108は、平面視においてSiC半導体層102の側面105Aの中央領域に沿って形成されている。ゲートパッド108は、平面視においてSiC半導体層102の4つの側面105A~105Dの内の任意の2つを接続する角部に沿って形成されていてもよい。
ゲートフィンガー109は、外側ゲートフィンガー109Aおよび内側ゲートフィンガー109Bを含む。外側ゲートフィンガー109Aは、ゲートパッド108から外側領域107に引き出されている。外側ゲートフィンガー109Aは、外側領域107を帯状に延びている。
内側ゲートフィンガー109Bは、ゲートパッド108からアクティブ領域106に引き出されている。内側ゲートフィンガー109Bは、アクティブ領域106を帯状に延びている。内側ゲートフィンガー109Bは、側面105A側から側面105C側に向けて延びている。
SiC半導体層102の第1主面103の上(より具体的には層間絶縁層153の上)には、樹脂層312が形成されている。図34では、明瞭化のため、樹脂層312をハッチングによって示している。樹脂層312は、ゲートパッド108、ゲートフィンガー109およびソースパッド110を被覆している。
樹脂層312の周縁部は、SiC半導体層102の側面105A~105Dから内方領域に間隔を空けて形成されている。これにより、樹脂層312の周縁部は、SiC半導体層102の第1主面103を露出させている。樹脂層312の周縁部は、より具体的には、層間絶縁層153を露出させている。
図35および図35の拡大図を参照して、SiC半導体層102の第2主面104には、複数の隆起部315を含む隆起部群316が形成されている。複数の隆起部315は、SiC半導体層102の第2主面104においてSiC半導体層102の第2主面104の法線方向に沿って隆起した部分である。
第1方向Xは、この形態では、SiC半導体層102の側面105B,105Dに対して平行な方向に設定されている。第2方向Yは、より具体的には、第1方向Xに直交する方向である。つまり、第2方向Yは、この形態では、SiC半導体層102の側面105A,105Cに対して平行な方向に設定されている。
また、隆起部群316は、複数の隆起部315のうちの幾つかの隆起部315が第1部分317から離間して形成され、かつ、第1方向視において第1方向Xに重なる第2部分318を有している。
複数の隆起部315は、この点在パターンを維持しながら、第1方向Xに沿って連続的に形成されている。複数の隆起部315は、この形態では、平面視においてSiC半導体層102の一方の側面105A側の周縁から他方の側面105C側の周縁に亘って形成されている。
複数の隆起部315は、それぞれ、不均一な形状、大きさおよび厚さで形成されていてもよい。隆起部315の厚さは、SiC半導体層102の第2主面104の法線方向に関して、隆起部315の基部から頂部(先端部)までの距離である。
隆起部群316は、SiC半導体層102の第2主面104において、SiC半導体層102の側面105A~105D(この形態では側面105A,105C)の幅よりも狭い範囲に形成されている。
隆起部群316は、SiC半導体層102の側面105A~105D(この形態では側面105A,105C)の幅に対して200分の1以上10分の1以下の範囲に形成されていてもよい。
隆起部群316は、第1方向Xから見た第1方向視において複数の隆起部315が第1方向Xに重なるレイアウトを有している。これにより、隆起部群316は、第1方向Xに沿って連続的に点在する複数の隆起部315の集合パターンによって、第1方向Xに沿って帯状に延びる隆起部群領域319を形成している。
SiC半導体層102の第2主面104には、このような形態を有する隆起部群316(隆起部群領域319)が、第2方向Yに沿って間隔を空けて複数形成されている。
第2方向Yに関して、互いに隣り合う複数の隆起部群316の間の距離は、100μm以下であってもよい。複数の隆起部群316の間の距離は、5μm以上50μm以下であってもよい。複数の隆起部群316の間の距離は、20μm以下であってもよい。
第1方向Xが[1-100]方向に設定され、第2方向Yが[11-20]方向に設定されていてもよい。つまり、隆起部群316は、[1-100]方向に対して略平行にまたは平行に延びる帯状の隆起部群領域319を形成し、[11-20]方向に沿って間隔を空けて複数形成されていてもよい。
スペース320は、互いに隣り合う隆起部群316(隆起部群領域319)によって第1方向Xに対して平行に延びる帯状に区画されている。これにより、SiC半導体層102の第2主面104には、隆起部群316およびスペース320が第2方向Yに沿って交互に形成されたストライプパターンが形成されている。
複数の溝321は、後述するSiC半導体ウエハ331の第2ウエハ主面333に対する研削に起因して生じた研削痕を含む。したがって、溝321が延びる方向は、SiC半導体ウエハ331からSiC半導体層102が切り出される位置に応じて異なる。
各隆起部群316に含まれる複数の隆起部315の幾つかは、溝321に沿って間隔を空けて形成されている。つまり、各隆起部群316は、平面視において複数の隆起部315のうちの幾つかの隆起部315が溝321に沿って間隔を空けて形成された第3部分322を含む。
溝321に沿う複数の隆起部315(隆起部群316の第3部分322)は、SiC半導体層102の第2主面104(SiC半導体ウエハ331の第2ウエハ主面333)において溝321によって区画された凹凸に対するアニール処理法によって形成されていてもよい。
図36Aは、各隆起部群316の第2形態例を示す図である。
図36Aに示されるように、隆起部群316は、平面視において第1方向Xに沿って延び、第2方向Y(図36Aでは側面105B側)に沿って突出した凸湾曲状の隆起部315を含んでいてもよい。隆起部315は、互いに重なり合う複数の隆起部315によって形成されていてもよい。
図36Bに示されるように、隆起部群316は、平面視において第2方向Yに沿って延び、第1方向Xに沿って窪んだ凹湾曲状の隆起部315を含んでいてもよい。隆起部315は、互いに重なり合う複数の隆起部315によって形成されていてもよい。
各隆起部315において最も離れた2点間距離は、1μm以上200μm以下(この形態例では50μm程度)であってもよい。複数の隆起部315は、互いに隣り合うレーザ照射位置を50%以上70%以下の範囲でオーバラップさせることによって形成されている。
図36Cに示されるように、隆起部群316は、平面視において第2方向Yに沿って延び、第1方向Xに沿って窪んだライン状の隆起部315を含んでいてもよい。隆起部315は、第1方向Xに沿って突出した突出部を有していてもよい。隆起部315は、互いに重なり合う複数の隆起部315によって形成されていてもよい。
図36Dは、隆起部群316の第5形態例を示す図である。
隆起部315において最も離れた2点間距離は、1μm以上200μm以下(この形態例では5μm程度)であってもよい。複数の隆起部315は、互いに隣り合うレーザ照射位置を90%以上100%未満の範囲でオーバラップさせることによって形成されている。
図37~図39を参照して、半導体装置311は、SiC半導体層102の第2主面104に隆起部群316が形成されている点を除いて、半導体装置101と同様の平面構造および断面構造を有している。
また、改質層323は、カーボン密度よりも高いシリコン密度を有している。つまり、改質層323は、SiC半導体層102(SiC半導体基板111)のSiCがSiに改質したSi改質層を含む。Si改質層は、Siアモルファス層であってもよい。
改質層323は、この形態では、SiC半導体層102の第2主面104の表層部において隆起部群316に沿う領域に形成されている。これにより、各隆起部群316において複数の隆起部315は、改質層323によって形成されている。
改質層323において隆起部群316に沿う部分の厚さは、隆起部315の存在によって、改質層323においてスペース320に沿う部分の厚さ以上になっている。改質層323において隆起部群316に沿う部分の厚さは、より具体的には、改質層323においてスペース320に沿う部分の厚さよりも大きい。
厚さTaは、50nm以上100nm以下であってもよい。厚さTaは、100nm以上150nm以下であってもよい。厚さTaは、150nm以上200nm以下であってもよい。厚さTaは、200nm以上250nm以下であってもよい。
厚さTaは、500nm以上600nm以下であってもよい。厚さTaは、600nm以上700nm以下であってもよい。厚さTaは、700nm以上800nm以下であってもよい。厚さTaは、800nm以上900nm以下であってもよい。厚さTaは、900nm以上1000nm以下であってもよい。
厚さTbは、100nm以上150nm以下であってもよい。厚さTbは、150nm以上200nm以下であってもよい。厚さTbは、200nm以上250nm以下であってもよい。厚さTbは、250nm以上300nm以下であってもよい。
SiC半導体層102の第2主面104に隆起部群316が存在しない場合の第2主面104の抵抗値は、SiC半導体層102の第2主面104に隆起部群316が存在する場合の第2主面104の抵抗値よりも大きい。
また、複数の隆起部群316は、スペース320の抵抗値以下の抵抗値を有している。複数の隆起部群316は、より具体的には、スペース320の抵抗値未満の抵抗値を有している。
ドレインパッド113は、この形態では、SiC半導体層102の第2主面104に対して直接接続されている。ドレインパッド113は、SiC半導体層102の第2主面104において、隆起部群316を被覆している。ドレインパッド113は、複数の隆起部群316を一括して被覆している。
ドレインパッド113は、さらに具体的には、複数の隆起部群316との間でオーミック接触を形成している。また、ドレインパッド113は、この形態では、スペース320との間においてもオーミック接触を形成している。
Ti層324、Ni層325、Au層326およびAg層327は、隆起部群316の外面(複数の隆起部315の外面)および溝321の内面に倣って膜状にそれぞれ形成されている。ドレインパッド113の隆起部113aおよびリセス113bは、Ag層327の外面に形成されている。
Ni層325は、Ti層324のほぼ全域または全域を被覆している。Au層326は、Ni層325のほぼ全域または全域を被覆している。Ag層327は、Au層326のほぼ全域または全域を被覆している。
Au層326の厚さは、0.1μm以上40μm以下(たとえば0.07μm程度)であってもよい。Ag層327の厚さは、0.1μm以上40μm以下(たとえば0.3μm程度)であってもよい。むろん、ドレインパッド113は、Ti層324、Ni層325、Au層326またはAg層327からなる単層構造を有していてもよい。
ドレインパッド113は、カーボンを主たる構成に含むカーボン層を介さずにSiC半導体層102の第2主面104との間でオーミック接触を形成している。ドレインパッド113は、カーボンを主たる構成に含むカーボン層を介さずに各隆起部群316との間でオーミック接触を形成している。
図41Aは、図34に示す半導体装置311の製造に使用されるSiC半導体ウエハ331を示す上面図である。図41Bは、図41Aに示すSiC半導体ウエハ331の底面図であって、SiC半導体ウエハ331の第2ウエハ主面333に対する研削工程およびアニール処理を経た状態を示す図である。
SiC半導体ウエハ331は、一方側の第1ウエハ主面332、他方側の第2ウエハ主面333、ならびに、第1ウエハ主面332および第2ウエハ主面333を接続するウエハ側面334を有している。
オフ角は、0°以上4°以下であってもよい。オフ角は、0°を超えて4°未満であってもよい。オフ角は、典型的には、2°または4°、より具体的には、2°±0.2°の範囲または4°±0.4°の範囲に設定される。
複数のデバイス形成領域336は、この形態では、[11-20]方向([-1-120]方向)および[-1100]方向([1-100]方向)に沿って行列状に配列されている。
図41Bを参照して、SiC半導体ウエハ331の第2ウエハ主面333に対する研削工程およびアニール処理を経た状態において、SiC半導体ウエハ331の第2ウエハ主面333には複数の隆起部群316および複数の研削痕338が形成されている。
複数の研削痕338は、それぞれ、SiC半導体ウエハ331の中央部から周縁部に向けて円弧状に延びている。複数の研削痕338は、概して、[11-20]方向および[1-100]方向に交差する研削痕338を含む。
図42は、図34に示す半導体装置311の製造方法の一例を説明するためのフローチャートである。図43A~図43Iは、図34に示す半導体装置311の製造方法を説明するための断面図である。
図43Aを参照して、まず、図17A~図17Lの工程が実施され、第1ウエハ主面332にMISFETが作り込まれたSiC半導体ウエハ331が用意される。SiC半導体ウエハ331の第2ウエハ主面333は、未処理の状態である。
砥粒の粒度は、1000番以上5000番以下であることが好ましい。これにより、SiC半導体ウエハ331の第2ウエハ主面333に複数の研削痕338が形成される(図41Bも併せて参照)。また、これにより、SiC半導体ウエハ331の第2ウエハ主面333が平坦化されると同時に、SiC半導体ウエハ331が薄化される。
次に、図43Dを参照して、SiC半導体ウエハ331の第2ウエハ主面333に対して、アニール処理法が実施される(図42のステップS3)。この工程では、アニール処理法の一例としてのレーザアニール処理法が実施される。
パルスレーザ光は、金属層341を介してSiC半導体ウエハ331の第2ウエハ主面333に打ち込まれる。パルスレーザ光は、この形態では、オリエンテーションフラット335に沿って照射位置を移動されながらSiC半導体ウエハ331の第2ウエハ主面333に打ち込まれる。
また、SiC半導体ウエハ331の第2ウエハ主面333においてパルスレーザ光が打ち込まれた領域では、SiC半導体ウエハ331のSiCが他の性質に改質された改質層323が形成される。SiC半導体ウエハ331のSiCは、より具体的には、加熱によってSiCからC原子が脱離および/または昇華することにより、Siに改質される。
そして、オリエンテーションフラット335に沿う方向にパルスレーザ光が連続的に打ち込まれ、オリエンテーションフラット335に沿って複数の隆起部315が形成される。これにより、複数の隆起部315を含み、[11-20]方向に沿う1つの隆起部群316が、SiC半導体ウエハ331の第2ウエハ主面333に形成される。
これにより、1つの隆起部群316に対して略平行にまたは平行に延びる別の隆起部群316が、SiC半導体ウエハ331の第2ウエハ主面333に形成される。
レーザアニール処理法を経た金属層341は、この形態では、SiC半導体ウエハ331の第2ウエハ主面333側からこの順に積層されたカーボン層342、NiSi(ニッケルシリサイド)層343およびNi層344を含む積層構造を有している。
レーザアニール処理法では、NiSi層343に加えて、C原子を含むカーボン層342が金属層341内に副生成物として形成される。カーボン層342は、SiCを構成していたC原子の析出によって形成される。
レーザアニール処理法によれば、SiC半導体ウエハ331の第2ウエハ主面333の温度を局所的に高めることができるから、ゲートパッド108、ゲートフィンガー109およびソースパッド110を温めずに済む。したがって、ゲートパッド108、ゲートフィンガー109およびソースパッド110の溶融を適切に抑制できる。
この工程では、まず、金属層341内のNiSi層343およびNi層344が、除去される(図42のステップS4)。NiSi層343およびNi層344は、ウエットエッチング法によって除去されてもよい。
次に、図43Gを参照して、SiC半導体ウエハ331の第2ウエハ主面333に付着したNiSi層343の残渣およびNi層344の残渣が除去される(図42のステップS6)。NiSi層343およびNi層344は、ウエットエッチング法によって除去されてもよい。
次に、自然酸化膜が、SiC半導体ウエハ331の第2ウエハ主面333から除去される(図42のステップS8)。自然酸化膜は、ウエットエッチング法によって除去されてもよい。
これにより、金属層341を適切に除去できる。また、金属層341の除去工程後は、レーザアニール処理によって抵抗値の低減が図られたSiC半導体ウエハ331の第2ウエハ主面333が適切に露出する。
この工程は、SiC半導体ウエハ331の第2ウエハ主面333の上から、Ti層324、Ni層325、Au層326およびAg層327をこの順に形成する工程を含む。Ti層324、Ni層325、Au層326およびAg層327は、いずれもスパッタ法によって形成されてもよい。
次に、SiC半導体ウエハ331が、複数のデバイス形成領域336の周縁(ダイシングライン337)に沿って切断される。これにより、SiC半導体ウエハ331から複数の半導体装置311が切り出される。以上を含む工程を経て、半導体装置311が製造される。
ドレインパッド113は、より具体的には、隆起部群316との間でオーミック接触を形成する。これにより、SiC半導体層102およびドレインパッド113の間において良好なオーミック特性を得ることができるから、電気的特性を向上できる。
図44は、図35に対応する底面図であって、本発明の第23実施形態に係る半導体装置351を示す底面図である。以下では、半導体装置311に対して述べた構造に対応する構造については同一の参照符号を付して説明を省略する。
第1隆起部群316Aは、SiC半導体層102の第2主面104に形成された複数の第1隆起部315Aを含む。複数の第1隆起部315Aは、SiC半導体層102の第2主面104においてSiC半導体層102の第2主面104の法線方向に沿って隆起した部分である。
また、第1隆起部315Aは、複数の第1隆起部315Aのうちの幾つかの第1隆起部315Aが第1部分317Aから離間して形成され、かつ、第1方向視において第1方向Xに重なる第2部分318Aを有している。
複数の第1隆起部315Aは、この点在パターンを維持しながら、第1方向Xに沿って連続的に形成されている。複数の第1隆起部315Aの点在パターンは、この形態では、平面視においてSiC半導体層102の一方の側面105A側の周縁から他方の側面105C側の周縁に亘って形成されている。
換言すると、第1隆起部群領域319Aは、SiC半導体層102の第2主面104において第1方向Xに沿って延びる帯状の領域に形成された複数の第1隆起部315A(第1隆起部群316A)を含む。
複数の第2隆起部315Bは、第1方向Xおよび第1方向Xに交差する第2方向Yに沿って互いに間隔を空けて形成されている。第2隆起部群316Bは、複数の第2隆起部315Bのうちの幾つかの第2隆起部315Bが第2方向Yから見た第2方向視において第2方向Yに重なる第1部分317Bを有している。
複数の第2隆起部315Bは、第2方向Yに沿って連続的に形成されている。複数の第2隆起部315Bは、より具体的には、第1方向Xおよび第2方向Yに沿って間隔を空けて点在する点在パターンを有している。
第2隆起部群316Bは、第2方向Yから見て複数の第2隆起部315Bが第2方向Yに重なるレイアウトを有している。これにより、第2隆起部群316Bは、第2方向Yに沿って連続的に点在する複数の第2隆起部315Bの集合パターンによって、第2方向Yに沿って帯状に延びる第2隆起部群領域319Bを形成している。
第2隆起部群316B(第2隆起部群領域319B)は、第1隆起部群316A(第1隆起部群領域319A)を横切っている。これにより、SiC半導体層102の第2主面104には、第1隆起部群316A(第1隆起部群領域319A)および第2隆起部群316B(第2隆起部群領域319B)が互いに交差する交差領域352が形成されている。
また、この形態では、第2隆起部群316Bが、SiC半導体層102の第2主面104において第1方向Xに沿って間隔を空けて複数形成されている。つまり、複数の第2隆起部315Bの点在パターンは、第1方向Xに対しては断続的に形成されている。
交差領域352では、複数の第1隆起部315Aおよび複数の第2隆起部315Bが互いに重なり合っていてもよい。交差領域352に形成された複数の第1隆起部315Aおよび複数の第2隆起部315Bの厚さは、交差領域352外の領域に形成された第1隆起部315Aおよび第2隆起部315Bの厚さよりも大きくてもよい。
第1方向Xが[11-20]方向に設定され、第2方向Yが[1-100]方向に設定されていてもよい。つまり、第1隆起部群316A(第1隆起部群領域319A)が[11-20]方向に対して略平行にまたは平行に形成され、第2隆起部群316B(第2隆起部群領域319B)が[1-100]方向に対して略平行にまたは平行に形成されていてもよい。
ドレインパッド113は、第1隆起部群316Aの外面(第1隆起部315Aの外面)、第2隆起部群316Bの外面(第2隆起部315Bの外面)、および、溝321の内面に倣って膜状に形成されている。
ドレインパッド113は、SiC半導体層102の第2主面104との間で、オーミック接触を形成している。ドレインパッド113は、より具体的には、第1隆起部群316Aおよび第2隆起部群316Bとの間でオーミック接触を形成している。
ドレインパッド113において第1隆起部群316Aおよび第2隆起部群316Bを被覆する部分は、複数の第1隆起部群316A、複数の第2隆起部群316Bおよび複数の溝321によって区画された凹凸部に噛合う。
このような構造の半導体装置351は、前述のレーザアニール工程(図42のステップS3)において、以下の工程を実施することによって製造される。
この工程では、オリエンテーションフラット335に交差(直交)する方向に複数の第1隆起部群316Aが形成され、オリエンテーションフラット335に対して略平行にまたは平行に沿って複数の第2隆起部群316Bが形成されてもよい。その後、図42のステップS4~ステップS9の工程を経て、半導体装置351が製造される。
以上、半導体装置351によっても、半導体装置311に対して述べた効果と同様の効果を奏することができる。
半導体装置361では、ドレインパッド113が、SiC半導体層102の第2主面104からこの順に積層されたNi層325、Au層326およびAg層327を含む3層構造を有している。つまり、ドレインパッド113は、図42のステップS9においてTi層324の形成工程を省くことによって形成されている。
Ni層325は、隆起部群316との間およびスペース320との間においてオーミック接触を形成している。Au層326は、Ni層325のほぼ全域または全域を被覆している。Ag層327は、Au層326のほぼ全域または全域を被覆している。
図47は、図39に対応する断面図であって、本発明の第25実施形態に係る半導体装置371を示す断面図である。図48は、図47に示す領域XLVIIIの拡大図である。以下では、半導体装置311に対して述べた構造に対応する構造については同一の参照符号を付して説明を省略する。
金属層341は、SiC半導体層102の第2主面104に対して接続されている。金属層341は、複数の隆起部群316を一括して被覆している。
半導体装置371は、図42において金属層341の除去工程(図42示すステップS4~S8参照)を省くことによって形成される。半導体装置371では、前述の図42のステップS9において、Au層326およびAg層327が金属層341の上に形成されている。
前述の第22~第25実施形態では、SiC半導体層102が、SiC半導体基板111およびSiCエピタキシャル層112を含む積層構造を有している例について説明した。
前述の第22~第25実施形態では、エピタキシャル成長法によって、高濃度領域112aおよび低濃度領域112bを有するSiCエピタキシャル層112が形成される例について説明した。しかし、SiCエピタキシャル層112は、以下のような工程によっても形成され得る。
前述の第22~第25実施形態では、p型不純物が添加されたp型ポリシリコンを含むゲート電極層132およびゲート配線層133が形成された例について説明した。しかし、ゲート閾値電圧Vthの増加を重視しない場合には、ゲート電極層132およびゲート配線層133は、p型ポリシリコンに代えて、n型不純物が添加されたn型ポリシリコンを含んでいてもよい。
前述の第22~第25実施形態において、各半導体部分の導電型が反転された構造が採用されてもよい。つまり、p型の部分がn型とされ、n型の部分がp型とされてもよい。
図49は、本発明の第26実施形態に係る半導体装置401を示す上面図である。図50は、図49に示す半導体装置401を示す上面図であって、樹脂層416を取り除いた上面図である。
4H-SiC単結晶は、[0001]面から[11-20]方向に対して10°以内の角度で傾斜したオフ角を有している。オフ角は、0°以上4°以下であってもよい。オフ角は、0°を超えて4°未満であってもよい。オフ角は、典型的には、2°または4°、より具体的には、2°±0.2°の範囲または4°±0.4°の範囲に設定される。
SiC半導体層402には、アクティブ領域406および外側領域407が設定されている。アクティブ領域406は、縦型のMISFETが形成された領域である。外側領域407は、アクティブ領域406の外側の領域である。
外側領域407は、SiC半導体層402の側面405A~405Dおよびアクティブ領域406の周縁の間の領域に設定されている。外側領域407は、平面視においてアクティブ領域406を取り囲む無端状(四角環状)に設定されている。
主面ゲート電極408は、ゲートパッド410およびゲートフィンガー411を含む。ゲートパッド410およびゲートフィンガー411は、この形態では、アクティブ領域406に配置されている。
ゲートパッド410は、平面視においてSiC半導体層402の側面405A~405Dのうちの任意の2つを接続する角部に沿って形成されていてもよい。ゲートパッド410は、平面視において四角形状に形成されている。
外側ゲートフィンガー411Aは、ゲートパッド410から引き出されており、アクティブ領域406の周縁に沿って帯状に延びている。外側ゲートフィンガー411Aは、この形態では、アクティブ領域406の内方領域を3方向から区画するように、SiC半導体層402の3つの側面405A,405B,405Dに沿って形成されている。
主面ソース電極409は、この形態では、ソースパッド413、ソース引き回し配線414およびソース接続部415を含む。
そこで、半導体装置401では、主面ソース電極409の構造を利用して、アクティブ領域406外の領域で生じたアバランシェ電流を吸収するアバランシェ電流吸収構造を形成している。
ゲートパッド410およびゲートフィンガー411には、ゲート電圧が印加される。ゲート電圧は、10V以上50V以下(たとえば30V程度)であってもよい。ソースパッド413には、ソース電圧が印加される。ソース電圧は、基準電圧(たとえばGND電圧)であってもよい。
樹脂層416は、ネガティブタイプまたはポジティブタイプの感光性樹脂を含んでいてもよい。樹脂層416は、この形態では、ポジティブタイプの感光性樹脂の一例としてのポリベンゾオキサゾールを含む。樹脂層416は、ネガティブタイプの感光性樹脂の一例としてのポリイミドを含んでいてもよい。
樹脂層416の周縁部419は、SiC半導体層402の側面405A~405Dから内方領域に間隔を空けて形成されている。これにより、樹脂層416は、SiC半導体層402の周縁部(より具体的には後述する層間絶縁層491)を露出させている。
したがって、一枚のSiC半導体ウエハから半導体装置401を円滑に切り出すことができる。SiC半導体層402の側面405A~405Dは、切断面(研削面)であってもよい。SiC半導体層402の側面405A~405Dは、研削加工痕を有していてもよい。
SiCエピタキシャル層422によって、SiC半導体層402の第1主面403が形成されている。SiC半導体層402の第2主面404は、研削面であってもよい。SiC半導体層402の第2主面404は、研削加工痕を有していてもよい。
SiC半導体基板421の厚さは、700μm以下であってもよい。SiC半導体基板421の厚さは、500μm以下であってもよい。SiC半導体基板421の厚さは、400μm以上であってもよい。SiC半導体基板421の厚さは、300μm以下であってもよい。
SiC半導体基板421の厚さは、150μm以下であることが好ましい。SiC半導体基板421の厚さを小さくすることにより、電流経路の短縮によって抵抗値の低減を図ることができる。
SiCエピタキシャル層422の厚さは、50μm以下であってもよい。SiCエピタキシャル層422の厚さは、40μm以下であってもよい。SiCエピタキシャル層422の厚さは、30μm以下であってもよい。
SiCエピタキシャル層422のn型不純物濃度は、SiC半導体基板421のn型不純物濃度以下である。SiCエピタキシャル層6のn型不純物濃度は、1.0×1015cm-3以上1.0×1018cm-3以下であってもよい。
高濃度領域422aのn型不純物濃度は、1×1016cm-3以上1×1018cm-3以下であってもよい。低濃度領域422bのn型不純物濃度は、1×1015cm-3以上1×1016cm-3以下であってもよい。
SiC半導体層402の第2主面404には、第2主面電極としてのドレインパッド423が接続されている。オフ時においてソースパッド413およびドレインパッド423の間に印加可能な最大電圧は、1000V以上10000V以下であってもよい。
SiC半導体基板421は、MISFETのドレイン領域424として形成されている。SiCエピタキシャル層422は、MISFETのドリフト領域425として形成されている。
つまり、ボディ領域426は、この形態では、SiC半導体層402の第1主面403においてアクティブ領域406を形成する領域の全域に形成されている。ボディ領域426のp型不純物濃度は、1×1017cm-3以上1×1020cm-3以下であってもよい。
第1方向Xは、より具体的には、SiC半導体層402の側面405B,405Dに沿う方向である。第2方向Yは、第1方向Xに直交する方向である。第2方向Yは、SiC半導体層402の側面405A,405Cに沿う方向でもある。
各ゲートトレンチ431は、アクティブ領域406において一方側の周縁部および他方側の周縁部の間の中間部を横切っている。各ゲートトレンチ431の一端部は、アクティブ領域406において一方側の周縁部に位置している。各ゲートトレンチ431の他端部は、アクティブ領域406において他方側の周縁部に位置している。
各ゲートトレンチ431の長さは、0.5mm以上であってもよい。各ゲートトレンチ431の長さは、この形態では、1mm以上10mm以下(たとえば2mm以上5mm以下)である。単位面積当たりの1つまたは複数のゲートトレンチ431の総延長は、0.5μm/μm2以上0.75μm/μm2以下であってもよい。
コンタクトトレンチ部431bは、主としてゲートトレンチ431においてゲートフィンガー411とのコンタクトを目的とした部分である。コンタクトトレンチ部431bは、アクティブトレンチ部431aからアクティブ領域406の周縁部に引き出されている。コンタクトトレンチ部431bは、ゲートフィンガー411の直下の領域に形成されている。コンタクトトレンチ部431bの引き出し量は、任意である。
各ゲートトレンチ431の底壁は、より具体的には、SiCエピタキシャル層422の高濃度領域422aに位置している。ゲートトレンチ431の底壁は、SiC半導体層402の第1主面403に対して平行に形成されていてもよい。
SiC半導体層402の第1主面403の法線方向に関して、ゲートトレンチ431の深さは、0.5μm以上3μm以下(たとえば1μm程度)であってもよい。ゲートトレンチ431の深さは、0.5μm以上1.0μm以下であることが好ましい。
図54を参照して、各ゲートトレンチ431の開口エッジ部432は、SiC半導体層402の第1主面403からゲートトレンチ431の内方に向かって下り傾斜した傾斜部433を含む。ゲートトレンチ431の開口エッジ部432は、SiC半導体層402の第1主面403およびゲートトレンチ431の側壁を接続する角部である。
ゲートトレンチ431の開口エッジ部432に対する電界は、傾斜部433に沿って分散する。これにより、ゲートトレンチ431の開口エッジ部432に対する電界集中を緩和できる。
ゲート絶縁層434は、酸化シリコンを含む。ゲート絶縁層434は、窒化シリコン等の他の絶縁膜を含んでいてもよい。ゲート絶縁層434は、ゲートトレンチ431内に凹状の空間が区画されるようにゲートトレンチ431の内壁面に沿って膜状に形成されている。
第1領域434aの厚さT1は、第2領域434bの厚さT2および第3領域434cの厚さT3よりも小さい。第1領域434aの厚さT1に対する第2領域434bの厚さT2の比T2/T1は、2以上5以下であってもよい。第1領域434aの厚さT1に対する第3領域434cの厚さT3の比T3/T1は、2以上5以下であってもよい。
ゲート絶縁層434の第1領域434aを薄く形成することによって、ボディ領域426においてゲートトレンチ431の側壁近傍の領域に誘起されるキャリアの増加を抑制できる。これにより、チャネル抵抗の増加を抑制できる。ゲート絶縁層434の第2領域434bを厚く形成することにより、ゲートトレンチ431の底壁に対する電界集中を緩和できる。
これにより、第3領域434cの消失に起因して、第1領域434aがエッチング法によって除去されることを抑制できる。その結果、ゲート電極層435を、ゲート絶縁層434を挟んでSiC半導体層402(ボディ領域426)に適切に対向させることができる。
膨出部434dは、ゲートトレンチ431の内方に向かって湾曲状に張り出している。膨出部434dは、ゲートトレンチ431の開口エッジ部432においてゲートトレンチ431の開口を狭めている。
ゲート電極層435は、ゲート絶縁層434を挟んでゲートトレンチ431に埋め込まれている。ゲート電極層435は、より具体的には、ゲート絶縁層434によって区画された凹状の空間を満たすようにゲートトレンチ431に埋め込まれている。ゲート電極層435は、ゲート電圧によって制御される。
ゲート電極層435の上端部は、ゲートトレンチ431の底壁に向かって窪んだ湾曲状に形成されている。ゲート電極層435の上端部は、ゲート絶縁層434の膨出部434dに沿って括れた括れ部を有している。
ゲート電極層435の深さは、ゲート電極層435の上端部から下端部までの距離である。ゲート電極層435の幅は、ゲート電極層435の上端部および下端部の間の中間位置におけるトレンチの幅である。上端部が曲面(この形態では下側に向かって窪んだ湾曲状)である場合、ゲート電極層435の上端部の位置は、ゲート電極層435の上面における深さ方向の中間位置とする。
ゲート配線層436は、SiC半導体層402の第1主面403の上に形成されている。ゲート配線層436は、より具体的には、ゲート絶縁層434の第3領域434cの上に形成されている。
ゲート配線層436は、各ゲートトレンチ431のコンタクトトレンチ部431bから露出するゲート電極層435に接続されている。ゲート配線層436は、この形態では、ゲート電極層435からSiC半導体層402の第1主面403の上に引き出された引き出し部によって形成されている。ゲート配線層436の上端部は、ゲート電極層435の上端部に接続されている。
複数のソーストレンチ441は、第2方向Yに沿って延びる帯状にそれぞれ形成されている。複数のソーストレンチ441は、平面視においてストライプ状に形成されている。第1方向Xに関して、互いに隣り合うソーストレンチ441の中央部間のピッチは、1.5μm以上3μm以下であってもよい。
ソーストレンチ441の深さは、この形態では、ゲートトレンチ431の深さ以上である。より具体的には、ソーストレンチ441の深さは、ゲートトレンチ431の深さよりも大きい。ソーストレンチ441の底壁は、ゲートトレンチ431の底壁に対してSiC半導体層402の第2主面404側に位置している。
ソーストレンチ441の側壁は、SiC半導体層402の第1主面403の法線方向に沿って延びていてもよい。つまり、ソーストレンチ441の側壁は、SiC半導体層402の第1主面403に対してほぼ垂直に形成されていてもよい。
各ソーストレンチ441内には、ソース絶縁層442およびソース電極層443が形成されている。図51においてソース絶縁層442およびソース電極層443は、明瞭化のため、ハッチングによって示されている。
ソース絶縁層442は、第1領域442aおよび第2領域442bを含む。第1領域442aは、ソーストレンチ441の側壁に沿って形成されている。第2領域442bは、ソーストレンチ441の底壁に沿って形成されている。第1領域442aの厚さT11は、第2領域442bの厚さT12よりも小さい。
第1領域442aの厚さT11は、ゲート絶縁層434の第1領域434aの厚さT1とほぼ等しくてもよい。第2領域442bの厚さT12は、ゲート絶縁層434の第2領域434bの厚さT2とほぼ等しくてもよい。むろん、一様な厚さを有するソース絶縁層442が形成されていてもよい。
ソース電極層443は、ソーストレンチ441の開口側に位置する上端部を有している。ソース電極層443の上端部は、SiC半導体層402の第1主面403よりも下方に形成されている。ソース電極層443の上端部は、SiC半導体層402の第1主面403よりも上方に位置していてもよい。
ソース電極層443の上端部は、ソース絶縁層442の上端部よりも上方に突出していてもよい。ソース電極層443の上端部は、ソース絶縁層442の上端部よりも下方に位置していてもよい。ソース電極層443の厚さは、0.5μm以上10μm以下(たとえば1μm程度)であってもよい。
ソース電極層443は、導電性ポリシリコンを含んでいてもよい。ソース電極層443は、導電性ポリシリコンの一例としてのn型ポリシリコンまたはp型ポリシリコンを含んでいてもよい。ソース電極層443は、導電性ポリシリコンに代えて、タングステン、アルミニウム、銅、アルミニウム合金または銅合金のうちの少なくとも1種を含んでいてもよい。
ボディ領域426の表層部において、ゲートトレンチ431の側壁に沿う領域には、n+型のソース領域453が形成されている。ソース領域453のn型不純物濃度は、1.0×1018cm-3以上1.0×1021cm-3以下であってもよい。ソース領域453は、第1方向Xに関して、ゲートトレンチ431の一方側の側壁および他方側の側壁に沿って複数形成されている。
SiC半導体層402の第1主面403の表層部には、複数のp+型のコンタクト領域454が形成されている。複数のp+型のコンタクト領域454は、各ソーストレンチ441の側壁に沿って形成されている。
複数のコンタクト領域454は、第2方向Yに沿って間隔を空けて形成されている。複数のコンタクト領域454は、ゲートトレンチ431から第1方向Xに沿って間隔を空けて形成されている。
第1表層領域454aは、SiC半導体層402の第1主面403の表層部において、ソーストレンチ441の一方側の側壁に沿って形成されている。第1表層領域454aは、ソーストレンチ441の一方側の側壁から隣り合うゲートトレンチ431に向かって延びている。第1表層領域454aは、ソーストレンチ441およびゲートトレンチ431の間の中間領域まで延びていてもよい。
内壁領域454cは、ソーストレンチ441の側壁および底壁を接続する角部を被覆している。内壁領域454cは、ソーストレンチ441の側壁から角部を介してソーストレンチ441の底壁を被覆している。各コンタクト領域454の底部は、内壁領域454cによって形成されている。
各ディープウェル領域455は、コンタクト領域454を被覆するように、各ソーストレンチ441の内壁に沿って形成されている。ディープウェル領域455は、ソーストレンチ441に沿って延びる帯状に形成されている。ディープウェル領域455は、ソーストレンチ441の側壁に沿って形成されている。
ディープウェル領域455は、ゲートトレンチ431の底壁に対してSiC半導体層402の第2主面404側に位置する底部を有している。ディープウェル領域455は、SiCエピタキシャル層422の高濃度領域422aに形成されている。ディープウェル領域455の底部は、ソーストレンチ441の底壁に対して平行に形成されていてもよい。
ディープウェル領域455のp型不純物濃度は、コンタクト領域454のp型不純物濃度以下であってもよい。ディープウェル領域455のp型不純物濃度は、コンタクト領域454のp型不純物濃度未満であってもよい。ディープウェル領域455のp型不純物濃度は、1.0×1017cm-3以上1.0×1019cm-3以下であってもよい。
pn接合ダイオードだけを備える半導体装置では、トレンチを備えていないという構造上、SiC半導体層402内における電界集中の問題は少ない。ディープウェル領域455は、トレンチゲート型のMISFETをpn接合ダイオードの構造に近づける。
また、ゲートトレンチ431の底壁に対してSiC半導体層402の第2主面404側に底部を有するディープウェル領域455によれば、空乏層によって、ゲートトレンチ431に対する電界集中を適切に緩和できる。
よって、SiC半導体層402の耐圧(たとえば静電破壊耐量)が、ディープウェル領域455の形態によって制限を受けることを抑制できるから、耐圧の向上を適切に図ることができる。
さらに、この形態では、ディープウェル領域455の底部がSiCエピタキシャル層422の高濃度領域422a内に位置している。これにより、ディープウェル領域455の底部からSiC半導体層402の第1主面403に対して平行な横方向に電流経路を拡張できる。これにより、電流拡がり抵抗を低減できる。SiCエピタキシャル層422の低濃度領域422bは、このような構造において、SiC半導体層402の耐圧を高める。
周縁ディープウェル領域459は、ディープウェル領域455と同電位を成している。周縁ディープウェル領域459は、この形態では、ディープウェル領域455と一体的に形成されている。
周縁ディープウェル領域459は、コンタクトトレンチ部431bの側壁に沿って延び、エッジ部を通ってコンタクトトレンチ部431bの底壁を被覆している。周縁ディープウェル領域459は、コンタクトトレンチ部431bの開口側の領域においてボディ領域426に接続されている。
周縁ディープウェル領域459は、平面視においてゲート配線層436に重なっている。つまり、周縁ディープウェル領域459は、ゲート絶縁層434(第3領域434c)を挟んでゲート配線層436に対向している。
周縁ディープウェル領域459の引き出し部459aは、アクティブトレンチ部431aの側壁に沿って延び、エッジ部を通ってアクティブトレンチ部431aの底壁を被覆している。周縁ディープウェル領域459の引き出し部459aは、アクティブトレンチ部431aの開口側の領域においてボディ領域426に接続されている。
周縁ディープウェル領域459の引き出し部459aは、アクティブトレンチ部431aの底壁に対してSiC半導体層402の第2主面104側に位置する底部を有している。周縁ディープウェル領域459の引き出し部459aは、SiCエピタキシャル層422の高濃度領域422aに形成されている。
周縁ディープウェル領域459のp型不純物濃度は、ディープウェル領域455のp型不純物濃度とほぼ等しくてもよい。周縁ディープウェル領域459のp型不純物濃度は、ディープウェル領域455のp型不純物濃度を超えていてもよい。周縁ディープウェル領域459のp型不純物濃度は、ディープウェル領域455のp型不純物濃度未満であってもよい。
ソースサブトレンチ456は、この形態では、平面視においてソース電極層443の上端部を取り囲む無端状(四角環状)に形成されている。つまり、ソースサブトレンチ456は、ソース電極層443の上端部を縁取っている。
ソース電極層443の上端部は、ソース電極層443の下端部に対して括れた形状を有している。ソース電極層443の下端部は、ソース電極層443においてソーストレンチ441の底壁側に位置する部分である。ソース電極層443の上端部の第1方向幅は、ソース電極層443の下端部の第1方向幅未満であってもよい。
ソースサブトレンチ456の内壁からは、ソース領域453、コンタクト領域454、ソース絶縁層442およびソース電極層443が露出している。ソースサブトレンチ456の底壁からは、少なくともソース絶縁層442の第1領域442aが、露出している。ソース絶縁層442において第1領域442aの上端部は、SiC半導体層402の第1主面403よりも下方に位置している。
ソーストレンチ441の開口エッジ部457に対する電界は、傾斜部458に沿って分散する。これにより、ソーストレンチ441の開口エッジ部457に対する電界集中を緩和できる。
外側主面462およびSiC半導体層402の第2主面404の間の距離は、ソーストレンチ441の底壁およびSiC半導体層402の第2主面404の間の距離とほぼ等しくてもよい。
SiCエピタキシャル層422は、外側主面462から露出している。より具体的には、SiCエピタキシャル層422の高濃度領域422aが、外側領域407の外側主面462から露出している。外側主面462は、SiCエピタキシャル層422の高濃度領域422aを挟んでSiCエピタキシャル層422の低濃度領域422bと対向している。
アクティブ台地463は、アクティブ主面461および外側主面462を接続するアクティブ側壁464を含む。SiC半導体層402の第1主面403は、アクティブ主面461、外側主面462およびアクティブ側壁464によって形成されている。
アクティブ側壁464からは、SiCエピタキシャル層422が露出している。より具体的には、SiCエピタキシャル層422の高濃度領域422aが、アクティブ側壁464から露出している。
外側領域407において、SiC半導体層402の第1主面403(外側主面462)の表層部には、p+型のダイオード領域471、p型の外側ディープウェル領域472およびp型のフィールドリミット構造473が形成されている。
ダイオード領域471は、平面視においてアクティブ領域406に沿って帯状に延びている。ダイオード領域471は、この形態では、平面視においてアクティブ領域406を取り囲む無端状(四角環状)に形成されている。
ダイオード領域471は、SiC半導体層402との間でpn接合部を形成する。ダイオード領域471は、より具体的には、SiCエピタキシャル層422内に位置している。したがって、ダイオード領域471は、SiCエピタキシャル層422との間でpn接合部を形成する。
ダイオード領域471の底部は、コンタクト領域454の底部とほぼ等しい深さ位置に形成されていてもよい。つまり、ダイオード領域471の底部は、コンタクト領域454の底部とほぼ同一平面上に位置していてもよい。
ダイオード領域471の底部は、コンタクト領域454の底部に対してSiC半導体層402の第2主面404側に位置していてもよい。ダイオード領域471の底部は、コンタクト領域454の底部に対して、0μm以上1μm以下の範囲で、SiC半導体層402の第2主面404側に位置していてもよい。
外側ディープウェル領域472は、平面視においてアクティブ側壁464およびダイオード領域471の間の領域に形成されている。外側ディープウェル領域472は、この形態では、アクティブ側壁464からダイオード領域471側に向けて間隔を空けて形成されている。外側ディープウェル領域472は、外側領域407においてSiC半導体層402の耐圧を調整する耐圧調整領域(耐圧保持領域)とも称される。
外側ディープウェル領域472の底部は、ダイオード領域471の底部に対してSiC半導体層402の第2主面404側に位置している。外側ディープウェル領域472の外周縁は、この形態では、SiC半導体層402の第2主面404側からダイオード領域471を被覆している。外側ディープウェル領域472は、平面視においてソース引き回し配線414と重なっていてもよい。
外側ディープウェル領域472の全体は、ゲートトレンチ431の底壁に対してSiC半導体層402の第2主面404側に位置している。外側ディープウェル領域472の底部は、ソーストレンチ441の底壁に対してSiC半導体層402の第2主面404側に位置している。
外側ディープウェル領域472の底部および外側主面462の間の距離は、ディープウェル領域455の底部およびソーストレンチ441の底壁の間の距離とほぼ等しくてもよい。外側ディープウェル領域472の底部およびSiC半導体層402の第2主面404の間の距離は、ディープウェル領域455の底部およびSiC半導体層402の第2主面404の間の距離とほぼ等しくてもよい。
よって、SiC半導体層402の耐圧(たとえば静電破壊耐量)が、外側ディープウェル領域472の形態およびディープウェル領域455の形態によって制限を受けることを抑制できるから、耐圧の向上を適切に図ることができる。
外側ディープウェル領域472のp型不純物濃度は、ダイオード領域471のp型不純物濃度以下であってもよい。外側ディープウェル領域472のp型不純物濃度は、ダイオード領域471のp型不純物濃度よりも小さくてもよい。
外側ディープウェル領域472のp型不純物濃度は、コンタクト領域454のp型不純物濃度以下であってもよい。外側ディープウェル領域472のp型不純物濃度は、コンタクト領域454のp型不純物濃度未満であってもよい。
フィールドリミット構造473は、1個または複数(たとえば2個以上20個以下)のフィールドリミット領域を含む。フィールドリミット構造473は、この形態では、複数(5個)のフィールドリミット領域475A,475B,475C,475D,475Eを有するフィールドリミット領域群を含む。
フィールドリミット領域475A~475Eは、より具体的には、平面視においてアクティブ領域406を取り囲む無端状(四角環状)にそれぞれ形成されている。フィールドリミット領域475A~475Eは、それぞれ、FLR(Field Limiting Ring)領域とも称される。
フィールドリミット領域475A~475Eのうち最内側のフィールドリミット領域475Aは、この形態では、SiC半導体層402の第2主面404側からダイオード領域471を被覆している。フィールドリミット領域475Aは、平面視において前述のソース引き回し配線414と重なっていてもよい。
フィールドリミット領域475A~475Eの全体は、ゲートトレンチ431の底壁に対してSiC半導体層402の第2主面404側に位置している。フィールドリミット領域475A~475Eの底部は、ソーストレンチ441の底壁に対してSiC半導体層402の第2主面404側に位置している。
フィールドリミット領域475A~475Eの底部は、ディープウェル領域455(外側ディープウェル領域472)の底部に対して外側主面462側に位置していてもよい。フィールドリミット領域475A~475Eの底部は、ディープウェル領域455(外側ディープウェル領域472)の底部に対してSiC半導体層402の第2主面404側に位置していてもよい。
フィールドリミット領域475A~475Eのp型不純物濃度は、ダイオード領域471のp型不純物濃度以下であってもよい。フィールドリミット領域475A~475Eのp型不純物濃度は、ダイオード領域471のp型不純物濃度よりも小さくてもよい。
フィールドリミット領域475A~475Eのp型不純物濃度は、外側ディープウェル領域472のp型不純物濃度以上であってもよい。フィールドリミット領域475A~475Eのp型不純物濃度は、外側ディープウェル領域472のp型不純物濃度よりも大きくてもよい。
フィールドリミット構造473は、外側領域407において電界集中を緩和する。フィールドリミット領域の個数、幅、深さ、p型不純物濃度等は、緩和すべき電界に応じて種々の値を取り得る。
外側絶縁層481は、アクティブ側壁464および外側主面462に沿って膜状に形成されている。外側絶縁層481は、アクティブ主面461の上において、ゲート絶縁層434に連なっている。外側絶縁層481は、より具体的には、ゲート絶縁層434の第3領域434cに連なっている。
外側絶縁層481は、第1領域481aおよび第2領域481bを含む。外側絶縁層481の第1領域481aは、アクティブ側壁464を被覆している。外側絶縁層481の第2領域481bは、外側主面462を被覆している。
外側絶縁層481の第1領域481aの厚さは、ゲート絶縁層434の第1領域434aの厚さとほぼ等しくてもよい。外側絶縁層481の第2領域481bの厚さは、ゲート絶縁層434の第3領域434cの厚さとほぼ等しくてもよい。むろん、一様な厚さを有する外側絶縁層481が形成されていてもよい。
また、サイドウォール482は、アクティブ主面461および外側主面462の間に形成された段差483を緩和する段差緩和構造を形成する。アクティブ領域406および外側領域407の間の境界領域を被覆する上層構造(被覆層)が形成される場合、上層構造は、サイドウォール482を被覆する。サイドウォール482は、上層構造の平坦性を高める。
サイドウォール482は、アクティブ主面461に対して自己整合的に形成されている。サイドウォール482は、より具体的には、アクティブ側壁464に沿って形成されている。サイドウォール482は、この形態では、平面視においてアクティブ領域406を取り囲む無端状(四角環状)に形成されている。
サイドウォール482は、絶縁材料を含んでいてもよい。この場合、サイドウォール482によって外側領域407に対するアクティブ領域406の絶縁性を高めることができる。サイドウォール482は、この形態では、ポリシリコンを含む。サイドウォール482は、n型ポリシリコンまたはp型ポリシリコンを含んでいてもよい。
層間絶縁層491は、アクティブ領域406においてトレンチゲート構造451、ゲート配線層436およびトレンチソース構造452を選択的に被覆している。層間絶縁層491は、外側領域407においてダイオード領域471、外側ディープウェル領域472およびフィールドリミット構造473を選択的に被覆している。
層間絶縁層491には、ゲートコンタクト孔492、ソースコンタクト孔493およびダイオードコンタクト孔494が形成されている。また、層間絶縁層491には、アンカー孔495が形成されている。
ソースコンタクト孔493は、アクティブ領域406において、ソース領域453、コンタクト領域454およびトレンチソース構造452を露出させている。ソースコンタクト孔493は、トレンチソース構造452等に沿う帯状に形成されていてもよい。ソースコンタクト孔493の開口エッジ部は、ソースコンタクト孔493内に向かう凸湾曲状に形成されている。
ダイオードコンタクト孔494は、外側ディープウェル領域472および/またはフィールドリミット構造473を露出させていてもよい。ダイオードコンタクト孔494の開口エッジ部は、ダイオードコンタクト孔494内に向かう凸湾曲状に形成されている。
図50を参照して、アンカー孔495は、平面視においてアクティブ領域406に沿って帯状に延びている。アンカー孔495は、この形態では、平面視においてアクティブ領域406を取り囲む無端状(四角環状)に形成されている。
バリア電極層501は、チタン層または窒化チタン層を含む単層構造を有していてもよい。バリア電極層501は、SiC半導体層402の第1主面403側からこの順に積層されたチタン層および窒化チタン層を含む積層構造を有していてもよい。
主電極層502は、アルミニウム-シリコン合金、アルミニウム-シリコン-銅合金またはアルミニウム-銅合金のうちの少なくとも1つを含んでいてもよい。主電極層502は、この形態では、アルミニウム-シリコン-銅合金を含む。
主面ソース電極409のうちのソース引き回し配線414は、層間絶縁層491の上からダイオードコンタクト孔494に入り込んでいる。ソース引き回し配線414は、ダイオードコンタクト孔494内において、ダイオード領域471に電気的に接続されている。
層間絶縁層491の上には、パッシベーション層503が形成されている。パッシベーション層503は、酸化シリコンおよび/または窒化シリコンを含んでいてもよい。パッシベーション層503は、この形態では、窒化シリコン層を含む単層構造を有している。
パッシベーション層503は、アクティブ領域406からサイドウォール482を横切って外側領域407に引き出されている。パッシベーション層503は、サイドウォール482を被覆する上層構造の一部を形成している。
図55を参照して、パッシベーション層503は、外側領域407において、層間絶縁層491の上からアンカー孔495に入り込んでいる。パッシベーション層503は、アンカー孔495内において、SiC半導体層402の第1主面403(外側主面462)に接続されている。パッシベーション層503の外面においてアンカー孔495の上に位置する領域には、アンカー孔495に倣って窪んだリセスが形成されている。
樹脂層416は、アクティブ領域406からサイドウォール482を横切って外側領域407に引き出されている。樹脂層416は、サイドウォール482を被覆する上層構造の一部を形成している。
樹脂層416のゲートパッド開口417の内壁は、パッシベーション層503のゲートサブパッド開口504の内壁に対して面一に形成されていてもよい。樹脂層416のゲートパッド開口417の内壁は、パッシベーション層503のゲートサブパッド開口504の内壁の内側に位置していてもよい。つまり、樹脂層416は、ゲートサブパッド開口504の内壁を被覆していてもよい。
樹脂層416のソースパッド開口418の内壁は、パッシベーション層503のソースサブパッド開口505の内壁に対して面一に形成されていてもよい。樹脂層416のソースパッド開口418の内壁は、パッシベーション層503のソースサブパッド開口505の内壁の内側に位置していてもよい。つまり、樹脂層416は、ソースサブパッド開口505の内壁を被覆していてもよい。
アンカー構造は、外側領域407においてSiC半導体層402の第1主面403に形成された凹凸構造(Uneven Structure)を含む。凹凸構造(アンカー構造)は、より具体的には、外側主面462を被覆する層間絶縁層491を利用して形成された凹凸を含む。さらに具体的には、凹凸構造(アンカー構造)は、層間絶縁層491に形成されたアンカー孔495を含む。
以下、ゲートトレンチ431の他の形態について説明する。ゲートトレンチ431は、図57A~図57Eに示されるように、種々の形態を取り得る。図57A~図57Eに示される形態は、ゲートトレンチ431の形成工程において、処理条件を調節することによって得られる形態である。
図57Aを参照して、ゲートトレンチ431の底壁は、SiC半導体層402の第2主面404側に向かう凸湾曲状に形成されていてもよい。
図57Bを参照して、ゲートトレンチ431は、底壁において開口側に向かって突出した突出部511を有していてもよい。ゲート絶縁層434においてゲートトレンチ431の底壁に沿う部分(つまり、第2領域434b)は、ゲートトレンチ431の突出部511に沿って開口側に向かって突出していてもよい。
図57Cを参照して、ゲートトレンチ431は、底面積が開口面積よりも小さいテーパ形状に形成されていてもよい。ゲートトレンチ431の底壁は、SiC半導体層402の第1主面403に対して平行に形成されていてもよい。
図57Dを参照して、ゲートトレンチ431は、底面積が開口面積よりも小さいテーパ形状に形成されていてもよい。ゲートトレンチ431の底壁は、SiC半導体層402の第2主面404側に向かう凸湾曲状に形成されていてもよい。
図57Eを参照して、ゲートトレンチ431は、底面積が開口面積よりも小さいテーパ形状に形成されていてもよい。ゲートトレンチ431は、底壁において開口側に向かって突出した突出部511を有していてもよい。
第1~第6形態例に係るゲートトレンチ431(図54、図57A~図57E)の少なくとも二つ以上が、SiC半導体層402の第1主面403に同時に形成されていてもよい。
図58Aは、図54に対応する領域の断面図であって、ソーストレンチ441の第2形態例を示す断面図である。以下では、既出の構造については同一の符号を付して説明を省略し、新出の構造についてのみ説明する。
コンタクト領域454の底部は、SiC半導体層402の第2主面404側に向かう凸湾曲状に形成されていてもよい。ディープウェル領域455の底部は、SiC半導体層402の第2主面404側に向かう凸湾曲状に形成されていてもよい。
図58Bを参照して、ソーストレンチ441は、底壁において開口側に向かって突出した突出部512を有していてもよい。ソース絶縁層442においてソーストレンチ441の底壁に沿う部分(つまり、第2領域442b)は、ソーストレンチ441の突出部512に沿って開口側に向かって突出していてもよい。
図58Cは、図54に対応する領域の断面図であって、ソーストレンチ441の第4形態例を示す断面図である。以下では、既出の構造については同一の符号を付して説明を省略し、新出の構造についてのみ説明する。
コンタクト領域454の底部は、ソーストレンチ441の底壁に対して平行に形成されていてもよい。コンタクト領域454においてソーストレンチ441の側壁に沿う部分は、ソーストレンチ441の側壁に倣ってSiC半導体層402の第1主面403に対して傾斜していてもよい。
図58Dは、図54に対応する領域の断面図であって、ソーストレンチ441の第5形態例を示す断面図である。以下では、既出の構造については同一の符号を付して説明を省略し、新出の構造についてのみ説明する。
コンタクト領域454の底部は、SiC半導体層402の第1主面403側に向かう凸湾曲状に形成されていてもよい。コンタクト領域454においてソーストレンチ441の側壁に沿う部分は、ソーストレンチ441の側壁に倣ってSiC半導体層402の第1主面403に対して傾斜していてもよい。
図58Eは、図54に対応する領域の断面図であって、ソーストレンチ441の第6形態例を示す断面図である。以下では、既出の構造については同一の符号を付して説明を省略し、新出の構造についてのみ説明する。
ソース絶縁層442においてソーストレンチ441の底壁に沿う部分(つまり、第2領域442b)は、ソーストレンチ441の突出部512に沿って開口側に向かって突出していてもよい。
ディープウェル領域455の底部は、SiC半導体層402の第1主面403側に向かって窪んだ凹湾曲状に形成されていてもよい。ディープウェル領域455においてソーストレンチ441の側壁に沿う部分は、ソーストレンチ441の側壁に倣ってSiC半導体層402の第1主面403に対して傾斜していてもよい。
図58Fを参照して、ソーストレンチ441は、深さ方向途中部において、ソーストレンチ441の内方領域に向かって張り出した1つまたは複数の段部513を有していてもよい。ソーストレンチ441は、この形態例では、1つの段部513を有している。
ソーストレンチ441は、より具体的には、段部513を境に開口幅が互いに異なる第1部分514および第2部分515を含む。第1部分514は、ソーストレンチ441の開口側の領域に形成されている。第1部分514は、ソーストレンチ441の開口部を形成している。
コンタクト領域454の底部は、ソーストレンチ441の底壁に対して平行に形成されていてもよい。コンタクト領域454においてソーストレンチ441の側壁に沿う部分は、ソーストレンチ441の側壁に倣って、第1領域516、第2領域517および段部領域518を有していてもよい。
ディープウェル領域455の底部は、ソーストレンチ441の底壁に対して平行に形成されていてもよい。ディープウェル領域455においてソーストレンチ441の側壁に沿う部分は、ソーストレンチ441の側壁に倣って、第1領域519、第2領域520および段部領域521を有していてもよい。
図58Gを参照して、ソーストレンチ441は、深さ方向途中部において、ソーストレンチ441の内方領域に向かって張り出した1つまたは複数の段部513を有していてもよい。ソーストレンチ441は、この形態例では、1つの段部513を有している。
ソーストレンチ441は、より具体的には、段部513を境に開口幅が互いに異なる第1部分514および第2部分515を含む。第1部分514は、ソーストレンチ441の開口側の領域に形成されている。第1部分514は、ソーストレンチ441の開口部を形成している。
コンタクト領域454の底部は、SiC半導体層402の第1主面403側に向かう凸湾曲状に形成されていてもよい。コンタクト領域454においてソーストレンチ441の側壁に沿う部分は、ソーストレンチ441の側壁に倣って、第1領域516、第2領域517および段部領域518を有していてもよい。
ディープウェル領域455の底部は、SiC半導体層402の第1主面403側に向かう凸湾曲状に形成されていてもよい。ディープウェル領域455においてソーストレンチ441の側壁に沿う部分は、ソーストレンチ441の側壁に倣って、第1領域519、第2領域520および段部領域521を有していてもよい。
図58Hを参照して、ソーストレンチ441は、深さ方向途中部において、ソーストレンチ441の内方領域に向かって張り出した1つまたは複数の段部513を有していてもよい。ソーストレンチ441は、この形態例では、1つの段部513を有している。
ソーストレンチ441は、より具体的には、段部513を境に開口幅が互いに異なる第1部分514および第2部分515を含む。第1部分514は、ソーストレンチ441の開口側の領域に形成されている。第1部分514は、ソーストレンチ441の開口部を形成している。
ソース絶縁層442においてソーストレンチ441の底壁に沿う部分(つまり、第2領域442b)は、ソーストレンチ441の突出部512に沿って開口側に向かって突出していてもよい。
コンタクト領域454の第1領域516は、ソーストレンチ441の第1部分514を被覆している。コンタクト領域454の第2領域517は、ソーストレンチ441の第2部分515を被覆している。コンタクト領域454の段部領域518は、第1領域516および第2領域517を接続し、ソーストレンチ441の段部513を被覆している。
ディープウェル領域455の第1領域519は、ソーストレンチ441の第1部分514を被覆している。ディープウェル領域455の第2領域520は、ソーストレンチ441の第2部分515を被覆している。ディープウェル領域455の段部領域521は、第1領域519および第2領域520を接続し、ソーストレンチ441の段部513を被覆している。
図58Iを参照して、ソーストレンチ441は、深さ方向途中部において、ソーストレンチ441の内方領域に向かって張り出した1つまたは複数の段部513を有していてもよい。ソーストレンチ441は、この形態例では、1つの段部513を有している。
ソーストレンチ441は、より具体的には、段部513を境に開口幅が互いに異なる第1部分514および第2部分515を含む。第1部分514は、ソーストレンチ441の開口側の領域に形成されている。
第2部分515は、第1部分514の開口幅よりも小さい開口幅を有している。第2部分515は、ソーストレンチ441の底壁側の領域に形成されている。第2部分515は、ソーストレンチ441の底壁を形成している。
コンタクト領域454の底部は、ソーストレンチ441の底壁に対して平行に形成されていてもよい。コンタクト領域454においてソーストレンチ441の側壁に沿う部分は、ソーストレンチ441の側壁に倣って、第1領域516、第2領域517および段部領域518を有していてもよい。
コンタクト領域454の第2領域517は、ソーストレンチ441の第2部分515を被覆している。コンタクト領域454の第2領域517は、第2部分515に倣ってSiC半導体層402の第1主面403に対して傾斜している。コンタクト領域454の段部領域518は、第1領域516および第2領域517を接続し、ソーストレンチ441の段部513を被覆している。
ディープウェル領域455の第1領域519は、ソーストレンチ441の第1部分514を被覆している。ディープウェル領域455の第1領域519は、ソーストレンチ441の第1部分514に倣ってSiC半導体層402の第1主面403に対して傾斜している。
図58Jを参照して、ソーストレンチ441は、深さ方向途中部において、ソーストレンチ441の内方領域に向かって張り出した1つまたは複数の段部513を有していてもよい。ソーストレンチ441は、この形態例では、1つの段部513を有している。
ソーストレンチ441は、より具体的には、段部513を境に開口幅が互いに異なる第1部分514および第2部分515を含む。第1部分514は、ソーストレンチ441の開口側の領域に形成されている。
第2部分515は、第1部分514の開口幅よりも小さい開口幅を有している。第2部分515は、ソーストレンチ441の底壁側の領域に形成されている。第2部分515は、ソーストレンチ441の底壁を形成している。
コンタクト領域454の底部は、SiC半導体層402の第2主面404側に向かう凸湾曲状に形成されていてもよい。コンタクト領域454においてソーストレンチ441の側壁に沿う部分は、ソーストレンチ441の側壁に倣って、第1領域516、第2領域517および段部領域518を有していてもよい。
コンタクト領域454の第2領域517は、ソーストレンチ441の第2部分515を被覆している。コンタクト領域454の第2領域517は、第2部分515に倣ってSiC半導体層402の第1主面403に対して傾斜している。コンタクト領域454の段部領域518は、第1領域516および第2領域517を接続し、ソーストレンチ441の段部513を被覆している。
ディープウェル領域455の第1領域519は、ソーストレンチ441の第1部分514を被覆している。ディープウェル領域455の第1領域519は、ソーストレンチ441の第1部分514に倣ってSiC半導体層402の第1主面403に対して傾斜している。
図58Kを参照して、ソーストレンチ441は、深さ方向途中部において、ソーストレンチ441の内方領域に向かって張り出した1つまたは複数の段部513を有していてもよい。ソーストレンチ441は、この形態例では、1つの段部513を有している。
ソーストレンチ441は、より具体的には、段部513を境に開口幅が互いに異なる第1部分514および第2部分515を含む。第1部分514は、ソーストレンチ441の開口側の領域に形成されている。
第2部分515は、第1部分514の開口幅よりも小さい開口幅を有している。第2部分515は、ソーストレンチ441の底壁側の領域に形成されている。第2部分515は、ソーストレンチ441の底壁を形成している。
ソース絶縁層442においてソーストレンチ441の底壁に沿う部分(つまり、第2領域442b)は、ソーストレンチ441の突出部512に沿って開口側に向かって突出していてもよい。
コンタクト領域454の第1領域516は、ソーストレンチ441の第1部分514を被覆している。コンタクト領域454の第1領域516は、ソーストレンチ441の第1部分514に倣ってSiC半導体層402の第1主面403に対して傾斜している。
ディープウェル領域455の第1領域519は、ソーストレンチ441の第1部分514を被覆している。ディープウェル領域455の第1領域519は、ソーストレンチ441の第1部分514に倣ってSiC半導体層402の第1主面403に対して傾斜している。
図58Lを参照して、ソーストレンチ441は、深さ方向途中部において、ソーストレンチ441の外方に向かって張り出した1つまたは複数の段部522を有していてもよい。ソーストレンチ441は、この形態例では、1つの段部522を有している。
ソーストレンチ441は、より具体的には、段部522を境に開口幅が互いに異なる第1部分523および第2部分524を含む。
第2部分524は、ソーストレンチ441の底壁側の領域に形成されている。第2部分524は、ソーストレンチ441の底壁を形成している。第2部分524は、第1部分523に対してソーストレンチ441の外方に向けて膨出している。
コンタクト領域454の底部は、ソーストレンチ441の底壁に対して平行に形成されていてもよい。コンタクト領域454においてソーストレンチ441の側壁に沿う部分は、ソーストレンチ441の側壁に倣って、第1領域525、第2領域526および段部領域527を有していてもよい。
コンタクト領域454の第2領域526は、ソーストレンチ441の第2部分524に倣ってSiC半導体層402の第1主面403に対して傾斜している。コンタクト領域454の段部領域527は、第1領域525および第2領域526を接続し、ソーストレンチ441の段部522を被覆している。
ディープウェル領域455の第1領域528は、ソーストレンチ441の第1部分523を被覆している。ディープウェル領域455の第2領域529は、ソーストレンチ441の第2部分524を被覆している。
図58Mは、図54に対応する領域の断面図であって、ソーストレンチ441の第14形態例を示す断面図である。以下では、既出の構造については同一の符号を付して説明を省略し、新出の構造についてのみ説明する。
段部522は、この形態例では、ゲートトレンチ431の底壁とほぼ同一平面上に位置している。段部522は、ゲートトレンチ431の底壁に対してSiC半導体層402の第1主面403側に位置していてもよい。段部522は、ゲートトレンチ431の底壁に対してSiC半導体層402の第2主面404側に位置していてもよい。
第1部分523は、ソーストレンチ441の開口側の領域に形成されている。第1部分523は、ソーストレンチ441の開口部を形成している。第1部分523の側壁は、この形態例では、SiC半導体層402の第1主面403に対してほぼ垂直に形成されている。
第2部分524は、第1部分523の開口幅よりも広い開口幅を有する部分を含む。第2部分524は、ソーストレンチ441の段部522から底壁に向けて開口幅が狭まるテーパ形状に形成されている。ソーストレンチ441の底壁は、SiC半導体層402の第2主面404側に向かう凸湾曲状に形成されていてもよい。
コンタクト領域454の第1領域525は、ソーストレンチ441の第1部分523を被覆している。コンタクト領域454の第2領域526は、ソーストレンチ441の第2部分524を被覆している。
ディープウェル領域455の底部は、SiC半導体層402の第2主面404側に向かう凸湾曲状に形成されていてもよい。ディープウェル領域455においてソーストレンチ441の側壁に沿う部分は、ソーストレンチ441の側壁に倣って、第1領域528、第2領域529および段部領域530を有していてもよい。
ディープウェル領域455の第2領域529は、ソーストレンチ441の第2部分524に倣ってSiC半導体層402の第1主面403に対して傾斜している。ディープウェル領域455の段部領域530は、第1領域528および第2領域529を接続し、ソーストレンチ441の段部522を被覆している。
図58Nを参照して、ソーストレンチ441は、深さ方向途中部において、ソーストレンチ441の外方に向かって張り出した1つまたは複数の段部522を有していてもよい。ソーストレンチ441は、この形態例では、1つの段部522を有している。
ソーストレンチ441は、より具体的には、段部522を境に開口幅が互いに異なる第1部分523および第2部分524を含む。
第2部分524は、ソーストレンチ441の底壁側の領域に形成されている。第2部分524は、ソーストレンチ441の底壁を形成している。第2部分524は、第1部分523に対してソーストレンチ441の外方に向けて膨出している。
ソーストレンチ441は、底壁において開口側に向かって突出した突出部512を有していてもよい。ソース絶縁層442においてソーストレンチ441の底壁に沿う部分(つまり、第2領域442b)は、ソーストレンチ441の突出部512に沿って開口側に向かって突出していてもよい。
コンタクト領域454の第1領域525は、ソーストレンチ441の第1部分523を被覆している。コンタクト領域454の第2領域526は、ソーストレンチ441の第2部分524を被覆している。
ディープウェル領域455の底部は、SiC半導体層402の第1主面403側に向かって窪んだ凹湾曲状に形成されていてもよい。ディープウェル領域455においてソーストレンチ441の側壁に沿う部分は、ソーストレンチ441の側壁に倣って、第1領域528、第2領域529および段部領域530を有していてもよい。
ディープウェル領域455の第2領域529は、ソーストレンチ441の第2部分524に倣ってSiC半導体層402の第1主面403に対して傾斜している。ディープウェル領域455の段部領域530は、第1領域528および第2領域529を接続し、ソーストレンチ441の段部522を被覆している。
図58Oを参照して、ソーストレンチ441は、深さ方向途中部において、ソーストレンチ441の外方に向かって張り出した1つまたは複数の段部522を有していてもよい。ソーストレンチ441は、この形態例では、1つの段部522を有している。
ソーストレンチ441は、より具体的には、段部522を境に開口幅が互いに異なる第1部分523および第2部分524を含む。第1部分523は、ソーストレンチ441の開口側の領域に形成されている。
第2部分524は、ソーストレンチ441の底壁側の領域に形成されている。第2部分524は、ソーストレンチ441の底壁を形成している。第2部分524は、第1部分523に対してソーストレンチ441の外方に向けて膨出している。
コンタクト領域454の底部は、ソーストレンチ441の底壁に対して平行に形成されていてもよい。コンタクト領域454においてソーストレンチ441の側壁に沿う部分は、ソーストレンチ441の側壁に倣って、第1領域525、第2領域526および段部領域527を有していてもよい。
コンタクト領域454の第2領域526は、ソーストレンチ441の第2部分524を被覆している。コンタクト領域454の第2領域526は、ソーストレンチ441の第2部分524に倣ってSiC半導体層402の第1主面403に対して傾斜している。コンタクト領域454の段部領域527は、第1領域525および第2領域526を接続し、ソーストレンチ441の段部522を被覆している。
ディープウェル領域455の第1領域528は、ソーストレンチ441の第1部分523を被覆している。ディープウェル領域455の第1領域528は、ソーストレンチ441の第1部分523に倣ってSiC半導体層402の第1主面403に対して傾斜している。
図58Pを参照して、ソーストレンチ441は、深さ方向途中部において、ソーストレンチ441の外方に向かって張り出した1つまたは複数の段部522を有していてもよい。ソーストレンチ441は、この形態例では、1つの段部522を有している。
ソーストレンチ441は、より具体的には、段部522を境に開口幅が互いに異なる第1部分523および第2部分524を含む。第1部分523は、ソーストレンチ441の開口側の領域に形成されている。
第2部分524は、ソーストレンチ441の底壁側の領域に形成されている。第2部分524は、ソーストレンチ441の底壁を形成している。第2部分524は、第1部分523に対してソーストレンチ441の外方に向けて膨出している。
コンタクト領域454の底部は、SiC半導体層402の第2主面404側に向かう凸湾曲状に形成されていてもよい。コンタクト領域454においてソーストレンチ441の側壁に沿う部分は、ソーストレンチ441の側壁に倣って、第1領域525、第2領域526および段部領域527を有していてもよい。
コンタクト領域454の第2領域526は、ソーストレンチ441の第2部分524を被覆している。コンタクト領域454の第2領域526は、ソーストレンチ441の第2部分524に倣ってSiC半導体層402の第1主面403に対して傾斜している。コンタクト領域454の段部領域527は、第1領域525および第2領域526を接続し、ソーストレンチ441の段部522を被覆している。
ディープウェル領域455の第1領域528は、ソーストレンチ441の第1部分523を被覆している。ディープウェル領域455の第1領域528は、ソーストレンチ441の第1部分523に倣ってSiC半導体層402の第1主面403に対して傾斜している。
図58Qを参照して、ソーストレンチ441は、深さ方向途中部において、ソーストレンチ441の外方に向かって張り出した1つまたは複数の段部522を有していてもよい。ソーストレンチ441は、この形態例では、1つの段部522を有している。
ソーストレンチ441は、より具体的には、段部522を境に開口幅が互いに異なる第1部分523および第2部分524を含む。
第2部分524は、ソーストレンチ441の底壁側の領域に形成されている。第2部分524は、ソーストレンチ441の底壁を形成している。第2部分524は、第1部分523に対してソーストレンチ441の外方に向けて膨出している。
ソーストレンチ441は、底壁において開口側に向かって突出した突出部512を有していてもよい。ソース絶縁層442においてソーストレンチ441の底壁に沿う部分(つまり、第2領域442b)は、ソーストレンチ441の突出部512に沿って開口側に向かって突出していてもよい。
コンタクト領域454の第1領域525は、ソーストレンチ441の第1部分523を被覆している。コンタクト領域454の第1領域525は、ソーストレンチ441の第1部分523に倣ってSiC半導体層402の第1主面403に対して傾斜している。
ディープウェル領域455の第1領域528は、ソーストレンチ441の第1部分523を被覆している。ディープウェル領域455の第1領域528は、ソーストレンチ441の第1部分523に倣ってSiC半導体層402の第1主面403に対して傾斜している。
しかし、第2形態例に係るゲートトレンチ431(図57A参照)に、第1形態例~第18形態例に係るソーストレンチ441(図54、図58A~図58Q参照)のいずれか一つまたは任意の二つ以上が組み合わされた形態が採用されてもよい。
また、第4形態例に係るゲートトレンチ431(図57C参照)に、第1形態例~第18形態例に係るソーストレンチ441(図54、図58A~図58Q参照)のいずれか一つまたは任意の二つ以上が組み合わされた形態が採用されてもよい。
また、第6形態例に係るゲートトレンチ431(図57E参照)に、第1形態例~第18形態例に係るソーストレンチ441(図54、図58A~図58Q参照)のいずれか一つまたは任意の二つ以上が組み合わされた形態が採用されてもよい。
以下、アクティブ側壁464の他の形態について説明する。アクティブ側壁464は、図59A~図59Cに示されるように、種々の形態を取り得る。図59A~図59Cに示される形態は、アクティブ側壁464の形成工程において、処理条件を調節することによって得られる形態である。
図59Aを参照して、アクティブ側壁464は、アクティブ主面461から外側主面462に向かって下り傾斜した傾斜面を有していてもよい。この場合、アクティブ側壁464の傾斜角度θは、90°を超えて135°以下であってもよい。傾斜角度θは、アクティブ側壁464が、SiC半導体層402内においてアクティブ主面461との間で形成する角度である。
図59Bは、図56に対応する領域の拡大図であって、アクティブ側壁464の第3形態例を示す拡大図である。以下では、既出の構造については同一の符号を付して説明を省略し、新出の構造についてのみ説明する。
より具体的には、アクティブ側壁464および外側主面462を接続する角部542には、外側主面462に対してSiC半導体層402の第2主面404側に窪んだリセス部543が形成されている。アクティブ側壁464の延部541は、リセス部543の内壁によって形成されている。
図59Cは、図56に対応する領域の拡大図であって、アクティブ側壁464の第4形態例を示す拡大図である。以下では、既出の構造については同一の符号を付して説明を省略し、新出の構造についてのみ説明する。
また、アクティブ側壁464は、外側主面462に対してSiC半導体層402の第2主面404側に位置する延部541を有していてもよい。より具体的には、アクティブ側壁464および外側主面462を接続する角部542には、外側主面462に対してSiC半導体層402の第2主面404側に窪んだリセス部543が形成されている。アクティブ側壁464の延部541は、リセス部543の内壁によって形成されている。
以下、外側主面462の他の形態について説明する。外側主面462は、図60A~図60Cに示されるように、種々の形態を取り得る。図60A~図60Cに示される形態は、外側領域407の形成工程において、処理条件を調節することによって得られる形態である。
図60Aを参照して、外側領域407の外側主面462は、アクティブ側壁464および外側主面462を接続する角部542において、アクティブ主面461側に向けて突出した1つまたは複数の突起部544を含む。図60Aでは、1つの突起部544が形成された例が示されている。
図60Bは、図56に対応する領域の拡大図であって、外側主面462の第3形態例を示す拡大図である。以下では、既出の構造については同一の符号を付して説明を省略し、新出の構造についてのみ説明する。
外側絶縁層481は、この形態例では、リセス部545の内壁を被覆している。サイドウォール482は、外側絶縁層481を挟んで、リセス部545を埋めている。このサイドウォール482により、リセス部545に起因する成膜性の低下を抑制できる。
図60Cを参照して、外側主面462は、アクティブ側壁464および外側主面462を接続する角部542において、SiC半導体層402の第2主面404側に向かって窪んだリセス部545を含む。
外側絶縁層481は、この形態例では、リセス部545の内壁および突起部546の外面を被覆している。サイドウォール482は、外側絶縁層481を挟んで突起部546の外面を被覆し、リセス部545を埋めている。サイドウォール482により、リセス部545および突起部546に起因する成膜性の低下を抑制できる。
つまり、図60Aでは、第2形態例に係る外側主面462に対して、第1形態例に係るアクティブ側壁464(図56参照)が組み合わされた形態について説明した。しかし、第2形態例に係る外側主面462に対して、第2~第4形態例に係るアクティブ側壁464(図59A~59C参照)が組み合わされた形態が採用されてもよい。
また、図60Cでは、第4形態例に係る外側主面462に対して、第1形態例に係るアクティブ側壁464(図56参照)が組み合わされた形態について説明した。しかし、第4形態例に係る外側主面462に対して、第2~第4形態例に係るアクティブ側壁464(図59A~59C参照)が組み合わされた形態が採用されてもよい。
図61Aは、図56に対応する領域の拡大図であって、サイドウォール482の第2形態例を示す拡大図である。以下では、既出の構造については同一の符号を付して説明を省略し、新出の構造についてのみ説明する。図61Aでは、サイドウォール482が、第1形態例に係るアクティブ側壁464を被覆している例が示されている。
図61Bは、図56に対応する領域の拡大図であって、サイドウォール482の第3形態例を示す拡大図である。以下では、既出の構造については同一の符号を付して説明を省略し、新出の構造についてのみ説明する。図61Bでは、サイドウォール482が、第2形態例に係るアクティブ側壁464を被覆している例が示されている。
図61Cは、図56に対応する領域の拡大図であって、サイドウォール482の第4形態例を示す拡大図である。以下では、既出の構造については同一の符号を付して説明を省略し、新出の構造についてのみ説明する。図61Cでは、サイドウォール482が、第3形態例に係るアクティブ側壁464を被覆している例が示されている。
図61Dは、図56に対応する領域の拡大図であって、サイドウォール482の第5形態例を示す拡大図である。以下では、既出の構造については同一の符号を付して説明を省略し、新出の構造についてのみ説明する。図61Dでは、サイドウォール482が、第4形態例に係るアクティブ側壁464を被覆している例が示されている。
これにより、サイドウォール482に対する上層構造の接続面積が増加する。よって、上層構造の平坦性を高めつつ、サイドウォール482に対する上層構造はの接続強度を高めることができる。
図61Eでは、サイドウォール482が、第4形態例に係る外側主面462を被覆している例が示されている。図61Eを参照して、サイドウォール482の傾斜部484は、SiC半導体層402とは反対側に向かう凸湾曲状に形成されていてもよい。
図61Fを参照して、サイドウォール482の傾斜部484は、サイドウォール482の外側に向かって窪んだ複数の窪み484cを含む。サイドウォール482の傾斜部484の表面積は、複数の窪み484cによって増加する。
むろん、第1形態例、第2形態例、第3形態例または第4形態例に係る外側主面462に対して第1形態例、第2形態例、第3形態例、第4形態例、第5形態例、第6形態例および第7形態例のうちのいずれか一つのサイドウォール482が適用されてもよい。
また、第1形態例~第4形態例に係る外側主面462に対して第1形態例~第4形態例のうちのいずれか一つのアクティブ側壁464が組み合わされた形態において、第1形態例~第7形態例のうちのいずれか一つのサイドウォール482が適用されてもよい。
図62Aは、図55に対応する領域の断面図であって、外側ディープウェル領域472の第2形態例を示す拡大図である。以下では、既出の構造については同一の符号を付して説明を省略し、新出の構造についてのみ説明する。
図62Bを参照して、外側ディープウェル領域472の内周縁は、アクティブ領域406および外側領域407の境界領域近傍まで延びていてもよい。外側ディープウェル領域472は、アクティブ領域406および外側領域407の境界領域を横切っていてもよい。
図62Cは、図55に対応する領域の断面図であって、外側ディープウェル領域の第4形態例を示す拡大図である。以下では、既出の構造については同一の符号を付して説明を省略し、新出の構造についてのみ説明する。
以下、フィールドリミット構造473の他の形態について説明する。フィールドリミット構造473は、図63A~図63Dに示されるように、種々の形態を取り得る。図63A~図63Dに示される形態は、フィールドリミット構造473の形成工程において、処理条件を調節することによって得られる形態である。
図63Aを参照して、フィールドリミット構造473は、1つのフィールドリミット領域475からなっていてもよい。1つのフィールドリミット領域475は、ダイオード領域471を被覆していてもよい。1つのフィールドリミット領域475は、平面視においてソース引き回し配線414に重なっていてもよい。
図63Bを参照して、フィールドリミット構造473は、1つのフィールドリミット領域475からなっていてもよい。1つのフィールドリミット領域475は、ダイオード領域471から間隔を空けて形成されていてもよい。
1つのフィールドリミット領域475の外周縁は、平面視においてソース引き回し配線414に対してSiC半導体層402の側面405A~405D側に位置していてもよい。1つのフィールドリミット領域475は、アンカー孔495から露出していてもよい。むろん、1つのフィールドリミット領域475は、平面視においてソース引き回し配線414と重なっていてもよい。
図63Cを参照して、フィールドリミット構造473は、複数(たとえば2個以上20個以下)のフィールドリミット領域を含む。フィールドリミット構造473は、この形態例では、複数(5個)のフィールドリミット領域475A,475B,475C,475D,475Eを有するフィールドリミット領域群を含む。
図63Dは、図55に対応する領域の断面図であって、フィールドリミット構造473の第5形態例を示す拡大図である。以下では、既出の構造については同一の符号を付して説明を省略し、新出の構造についてのみ説明する。
フィールドリミット構造473は、この形態例では、複数(8個)のフィールドリミット領域475A,475B,475C,475D,475E,475F,475G,475Hを有するフィールドリミット領域群を含む。この形態例では、フィールドリミット領域475A~475Hのうちのフィールドリミット領域475F,475G,475Hがアンカー孔495から露出している。
以下、アンカー孔495の他の形態について説明する。アンカー孔495は、図64A~図64Dに示されるように、種々の形態を取り得る。図64A~図64Dに示される形態は、アンカー孔495の形成工程において、処理条件を調節することによって得られる形態である。
図64Aを参照して、アンカー孔495は、複数(2つ以上)のアンカー孔495を含んでいてもよい。アンカー孔495は、この形態例では、第1アンカー孔495Aおよび第2アンカー孔495Bを含む。第1アンカー孔495Aおよび第2アンカー孔495Bは、アクティブ領域406から離れる方向に沿って間隔を空けて形成されている。
第2アンカー孔495Bは、第1アンカー孔495Aに対してSiC半導体層402の側面405A~405D側の領域に形成されている。第2アンカー孔495Bは、SiC半導体層402の第1主面403(外側主面462)を露出させている。
パッシベーション層503は、層間絶縁層491の上から第1アンカー孔495Aおよび第2アンカー孔495Bに入り込んでいる。パッシベーション層503は、第1アンカー孔495Aおよび第2アンカー孔495B内において、SiC半導体層402の第1主面403(外側主面462)に接続されている。
樹脂層416は、外側領域407において、パッシベーション層503の複数のリセスに入り込んだ複数のアンカー部を有している。樹脂層416の複数のアンカー部により、パッシベーション層503に対する樹脂層416の接続強度が高められている。これにより、樹脂層416の剥離が抑制されている。
図64Bを参照して、アンカー孔495は、SiC半導体層402の第1主面403(外側主面462)においてSiC半導体層402の第2主面404側に向かって窪んだアンカーリセス部550を含む。つまり、アンカー孔495は、層間絶縁層491、外側絶縁層481およびSiC半導体層402の第1主面403の表層部を掘り下げることによって形成されている。
樹脂層416は、外側領域407において、パッシベーション層503のリセスに入り込んだアンカー部を有している。樹脂層416のアンカー部により、パッシベーション層503に対する樹脂層416の接続強度が高められている。これにより、樹脂層416の剥離が抑制されている。
図64Cを参照して、アンカー孔495は、この形態例では、外側絶縁層481を露出させている。
樹脂層416は、外側領域407において、パッシベーション層503のリセスに入り込んだアンカー部を有している。樹脂層416のアンカー部により、パッシベーション層503に対する樹脂層416の接続強度が高められている。これにより、樹脂層416の剥離が抑制されている。
図64Dを参照して、アンカー孔495は、第1アンカー孔群551および第2アンカー孔群552を含む。
第1ライン553は、アクティブ領域406を取り囲む無端状(四角環状)に設定されている。したがって、複数の第1アンカー孔495Cは、アクティブ領域406を取り囲むように間隔を空けて形成されている。
第2アンカー孔群552は、複数の第2アンカー孔495Dを含む。複数の第2アンカー孔495Dは、外側領域407において第1ライン553とは異なる領域に設定された第2ライン554に沿って間隔を空けて形成されている。
複数の第2アンカー孔495Dは、ドット状または帯状に間隔を空けて形成されていてもよい。複数の第2アンカー孔495Dは、それぞれ、SiC半導体層402の第1主面403(外側主面462)を露出させている。
パッシベーション層503の外面において第1アンカー孔群551および第2アンカー孔群552の上に位置する領域には、第1アンカー孔群551および第2アンカー孔群552に倣って窪んだ複数のリセスが形成されている。
第1形態例~第5形態例に係るアンカー孔495は、それらの間で任意の態様で組み合わせることができる。第1形態例~第5形態例に係るアンカー孔495の特徴の少なくとも2つの特徴を含むアンカー孔495が形成されてもよい。
図65A~図65Zは、図54に対応する領域の拡大図であって、図49に示す半導体装置401の製造方法の一例を示す拡大図である。図66A~図66Zは、図55に対応する領域の断面図であって、図49に示す半導体装置401の製造方法の一例を示す断面図である。
次に、図65Bおよび図66Bを参照して、SiC半導体ウエハ601の第1ウエハ主面602の上に、SiCエピタキシャル層422が形成される。SiCエピタキシャル層422は、エピタキシャル成長法によって、SiC半導体ウエハ601の第1ウエハ主面602の上からSiCを成長することによって形成される。
次に、図65Eおよび図66Eを参照して、SiC半導体層402の第1主面403の上に、ハードマスク604が形成される。ハードマスク604は、酸化シリコンを含んでいてもよい。
次に、図65Fおよび図66Fを参照して、所定パターンを有するレジストマスク605が、ハードマスク604の上に形成される。レジストマスク605は、ゲートトレンチ431、ソーストレンチ441および外側領域407を形成すべき領域を露出させる複数の開口606を選択的に有している。
これにより、ゲートトレンチ431およびソーストレンチ441が形成される。また、これにより、アクティブ領域406に対してSiC半導体層402の第2主面404側に窪んだ外側領域407が形成される。また、これにより、アクティブ台地463が形成される。
次に、図65Hおよび図66Hを参照して、マスク607が形成される。マスク607は、ゲートトレンチ431、ソーストレンチ441および外側領域407を埋めてSiC半導体層402の第1主面403を被覆する。マスク607は、ポリシリコン層608および絶縁層609を含む積層構造を有している。絶縁層609は、酸化シリコンを含む。
次に、図65Iおよび図66Iを参照して、所定パターンを有するレジストマスク610が、マスク607の上に形成される。レジストマスク610は、マスク607においてソーストレンチ441を被覆する部分、および、外側領域407を被覆する部分を露出させる複数の開口611を選択的に有している。
次に、図65Jおよび図66Jを参照して、レジストマスク610が除去される。次に、マスク607を介するエッチング法(たとえばドライエッチング法)によって、SiC半導体層402の不要な部分が除去される。これにより、ソーストレンチ441および外側領域407がさらに掘り下げられる。
次に、図65Kおよび図66Kを参照して、所定パターンを有するレジストマスク612が、SiC半導体層402の第1主面403の上に形成される。レジストマスク612は、アクティブ領域406を選択的に露出させる開口613、および、外側領域407を選択的に露出させる開口614を有している。
次に、SiC半導体層402の第1主面403の表層部に、ディープウェル領域455、周縁ディープウェル領域459および外側ディープウェル領域472が形成される。ディープウェル領域455、周縁ディープウェル領域459および外側ディープウェル領域472は、SiC半導体層402の第1主面403に対するp型不純物の導入によって形成される。p型不純物は、マスク607およびレジストマスク612を介してSiC半導体層402の第1主面403に導入される。
次に、図65Mおよび図66Mを参照して、所定パターンを有するレジストマスク615が、SiC半導体層402の第1主面403の上に形成される。レジストマスク615は、フィールドリミット構造473を形成すべき領域を露出させる複数の開口616を選択的に有している。
次に、SiC半導体層402の第1主面403の表層部に、コンタクト領域454およびダイオード領域471が形成される。コンタクト領域454およびダイオード領域471は、SiC半導体層402の第1主面403に対するp型不純物の導入によって形成される。p型不純物は、レジストマスク617を介してSiC半導体層402の第1主面403に導入される。次に、レジストマスク617が除去される。
ベース絶縁層619は、CVD法または熱酸化処理法によって形成されてもよい。この工程では、ベース絶縁層619においてゲートトレンチ431の側壁を被覆する部分およびソーストレンチ441の側壁を被覆する部分が、他の部分よりも薄く形成される。
このような形態のベース絶縁層619は、CVD法や熱酸化処理法の条件を調節することによって形成される。たとえばCVD法や熱酸化処理法において、ガス流量、ガス種、ガス比率、ガス供給時間、雰囲気温度等の所定の条件を調節すればよい。
次に、図65Qおよび図66Qを参照して、ベース導電体層620の不要な部分が除去される。ベース導電体層620の不要な部分は、ベース絶縁層619が露出するまで除去される。ベース導電体層620の不要な部分は、ベース絶縁層619をエッチングストップ層とするエッチバック法によって除去されてもよい。
さらに、この工程では、アクティブ領域406のアクティブ主面461および外側領域407の外側主面462を接続するアクティブ側壁464に、ベース導電体層620の一部が付着した状態で残存する。
次に、図65Rおよび図66Rを参照して、SiC半導体層402の第1主面403の上に、層間絶縁層491が形成される。層間絶縁層491は、アクティブ領域406および外側領域407を一括して被覆する。層間絶縁層491は、酸化シリコンまたは窒化シリコンを含んでいてもよい。層間絶縁層491は、CVD法によって形成されてもよい。
次に、層間絶縁層491の不要な部分が除去される。層間絶縁層491の不要な部分は、レジストマスク621を介するエッチング法(たとえばドライエッチング法)によって除去されてもよい。
これにより、ベース絶縁層619が、ゲート絶縁層434、ソース絶縁層442および外側絶縁層481に分断される。また、これにより、ゲートコンタクト孔492、ソースコンタクト孔493、ダイオードコンタクト孔494およびアンカー孔495が、層間絶縁層491に形成される。
ソースサブトレンチ456は、より具体的には、SiC半導体層402の第1主面403からソース絶縁層442の上端部およびソース電極層443の上端部を掘り下げることによって形成される。
次に、図65Uおよび図66Uを参照して、主面ゲート電極408および主面ソース電極409のベースとなるベース電極層623が、層間絶縁層491の上に形成される。この工程では、バリア電極層501および主電極層502を含む積層構造を有するベース電極層623が形成される。
次に、図65Vおよび図66Vを参照して、所定パターンを有するレジストマスク624が、層間絶縁層491の上に形成される。レジストマスク624は、ベース電極層623において主面ゲート電極408および主面ソース電極409を形成すべき領域を選択的に被覆している。
次に、図65Wおよび図66Wを参照して、層間絶縁層491の上に、パッシベーション層503が形成される。パッシベーション層503は、アクティブ領域406および外側領域407を一括して被覆する。パッシベーション層503は、酸化シリコンまたは窒化シリコンを含んでいてもよい。パッシベーション層503は、CVD法によって形成されてもよい。
次に、図65Xおよび図66Xを参照して、パッシベーション層503の上に、樹脂層416が塗布される。樹脂層416は、アクティブ領域406および外側領域407を一括して被覆する。樹脂層416は、ポジティブタイプの感光性樹脂の一例としてのポリベンゾオキサゾールを含んでいてもよい。
次に、図65Yおよび図66Yを参照して、SiC半導体層402の第2主面404(SiC半導体ウエハ601の第2ウエハ主面603)が研削される。これにより、SiC半導体層402(SiC半導体ウエハ601)が薄化される。
ドレインパッド423の形成工程は、SiC半導体層402の第2主面404からTi層、Ni層、Au層およびAg層をこの順に形成する工程を含んでいてもよい。Ti層、Ni層、Au層およびAg層は、スパッタ法によって形成されてもよい。
以上、半導体装置401によれば、SiC半導体層402およびディープウェル領域455の間の境界領域(pn接合部)から、ゲートトレンチ431の底壁に対してSiC半導体層402の第2主面404側の領域に向けて空乏層を拡げることができる。
SiC半導体層402およびディープウェル領域455の間の境界領域(pn接合部)から拡がる空乏層は、ゲートトレンチ431の底壁にオーバラップしてもよい。この場合、ディープウェル領域455の底部から拡がる空乏層が、ゲートトレンチ431の底壁にオーバラップしてもよい。
また、半導体装置401によれば、各ディープウェル領域455の底部およびSiC半導体層402の第2主面404の間の距離は、ほぼ一定である。これにより、各ディープウェル領域455の底部およびSiC半導体層402の第2主面404の間の距離にバラツキが生じるのを抑制できる。
また、半導体装置401によれば、外側領域407にダイオード領域471が形成されている。このダイオード領域471は、主面ソース電極409に電気的に接続されている。これにより、外側領域407で生じたアバランシェ電流を、ダイオード領域471を介して主面ソース電極409に流し込むことができる。
また、半導体装置401によれば、外側領域407に外側ディープウェル領域472が形成されている。これにより、外側領域407において、SiC半導体層402の耐圧を調整できる。
つまり、外側ディープウェル領域472の底部およびSiC半導体層402の第2主面404の間の距離は、ディープウェル領域455の底部およびSiC半導体層402の第2主面404の間の距離とほぼ等しい。
よって、SiC半導体層402の耐圧(たとえば静電破壊耐量)が、外側ディープウェル領域472の形態およびディープウェル領域455の形態によって制限を受けることを抑制できる。その結果、耐圧の向上を適切に図ることができる。
つまり、外側ディープウェル領域472の形成時において、SiC半導体層402の第1主面403の表層部の比較的深い位置にp型不純物を導入する必要がなくなる。したがって、ディープウェル領域455の底部の位置に対して外側ディープウェル領域472の底部の位置が大きくずれ込むことを、適切に抑制できる。
また、半導体装置401によれば、外側領域407にフィールドリミット構造473が形成されている。これにより、外側領域407において、フィールドリミット構造473による電界緩和効果を得ることができる。よって、SiC半導体層402の静電破壊耐量を適切に向上できる。
アクティブ主面461および外側主面462の間の領域には、アクティブ主面461および外側主面462の間の段差483を緩和する段差緩和構造が形成されている。段差緩和構造は、サイドウォール482を含む。
凹凸構造(アンカー構造)は、より具体的には、外側領域407においてSiC半導体層402の第1主面403に形成された層間絶縁層491を利用して形成された凹凸を含む。さらに具体的には、凹凸構造(アンカー構造)は、層間絶縁層491に形成されたアンカー孔495を含む。
半導体装置401の形態は、この実施形態に制限されるものではない。半導体装置401の形態は、この明細書に開示された全ての実施形態に適用できる。
以下では、半導体装置401に対して述べた構造に対応する構造については、同一の参照符号を付して説明を省略する。
ゲート電極層435は、p型不純物が添加されたp型ポリシリコンを含む。ゲート電極層435のp型不純物は、ホウ素(B)、アルミニウム(Al)、インジウム(In)またはガリウム(Ga)のうちの少なくとも1種を含んでいてもよい。
ゲート電極層435のp型不純物濃度は、1×1018cm-3以上1×1022cm-3以下であってもよい。ゲート電極層435のシート抵抗は、10Ω/□以上500Ω/□以下(この形態では200Ω/□程度)であってもよい。
ゲートトレンチ431内に供給された電流は、比較的低いシート抵抗を有する低抵抗電極層632を流れ、ゲート電極層435の全体に伝達される。これにより、ゲート電極層435の全体(アクティブ領域406の全域)を速やかにオフ状態からオン状態に移行させることができるから、スイッチング応答の遅延を抑制できる。
また、セル構造の微細化が進むと、ゲート電極層435の幅、深さ、断面積等が小さくなるため、ゲートトレンチ431内における電気抵抗の増加に起因するスイッチング応答の遅延が懸念される。
低抵抗電極層632は、膜状に形成されている。低抵抗電極層632は、ゲート電極層435の上端部に接する接続部632aおよびその反対の非接続部632bを有している。低抵抗電極層632の接続部632aおよび非接続部632bは、ゲート電極層435の上端部に倣って湾曲状に形成されていてもよい。低抵抗電極層632の接続部632aおよび非接続部632bは、種々の形態を採り得る。
低抵抗電極層632の接続部632aは、SiC半導体層402の第1主面403よりも上方に位置する部分を含んでいてもよい。低抵抗電極層632の接続部632aは、SiC半導体層402の第1主面403よりも下方に位置する部分を含んでいてもよい。
低抵抗電極層632の非接続部632bの全体がSiC半導体層402の第1主面403よりも上方に位置していてもよい。低抵抗電極層632の非接続部632bの全体がSiC半導体層402の第1主面403よりも下方に位置していてもよい。
たとえば、低抵抗電極層632の非接続部632bの中央部がSiC半導体層402の第1主面403よりも下方に位置し、低抵抗電極層632の非接続部632bの周縁部がSiC半導体層402の第1主面403よりも上方に位置していてもよい。
低抵抗電極層632の縁部632cは、ソース領域453の底部に対してSiC半導体層402の第1主面403側の領域に形成されている。つまり、低抵抗電極層632の縁部632cは、ボディ領域426およびソース領域453の間の境界領域よりもSiC半導体層402の第1主面403側の領域に形成されている。
これにより、ゲート絶縁層434における低抵抗電極層632およびボディ領域426の間の領域においてリーク電流パスが形成されることを抑制できる。リーク電流パスは、ゲート絶縁層434に対する低抵抗電極層632の電極材料の不所望な拡散によって形成され得る。
SiC半導体層402の第1主面403の法線方向に関して、低抵抗電極層632の厚さTRは、ゲート電極層435の厚さTG以下(TR≦TG)である。低抵抗電極層632の厚さTRは、ゲート電極層435の厚さTG未満(TR<TG)であることが好ましい。低抵抗電極層632の厚さTRは、より具体的には、ゲート電極層435の厚さTGの半分以下(TR≦TG/2)であることが好ましい。
低抵抗電極層632は、この形態では、ゲート配線層436の上端部も被覆している。低抵抗電極層632においてゲート配線層436の上端部を被覆する部分は、低抵抗電極層632においてゲート電極層435の上端部を被覆する部分と一体的に形成されている。これにより、低抵抗電極層632は、ゲート電極層435の全域およびゲート配線層436の全域を被覆している。
これにより、ゲート配線層436を介してゲート電極層435の全体(アクティブ領域406の全域)を速やかにオフ状態からオン状態に移行させることができるから、スイッチング応答の遅延を抑制できる。
低抵抗電極層632は、ポリサイド層を含む。ポリサイド層は、p型ポリシリコンにおいてゲート電極層435の表層部を形成する部分が金属材料によってシリサイド化されることによって形成されている。
ポリサイド層は、この形態では、10μΩ・cm以上110μΩ・cm以下の比抵抗を有している。ポリサイド層は、より具体的には、TiSi、TiSi2、NiSi、CoSi、CoSi2、MoSi2またはWSi2のうちの少なくとも1種を含む。
p型ポリシリコンの上に低抵抗電極層632を形成した場合のゲートトレンチ431内のシート抵抗は、ゲート電極層132(p型ポリシリコン)単体のシート抵抗以下である。ゲートトレンチ431内のシート抵抗は、n型不純物が添加されたn型ポリシリコンのシート抵抗以下であることが好ましい。
トレンチゲート構造451は、この形態では、ゲートトレンチ431、ゲート絶縁層434、ゲート電極層435および低抵抗電極層632を含む。
ソース電極層443は、p型不純物が添加されたp型ポリシリコンを含むことが好ましい。この場合、ゲート電極層435と同時にソース電極層443を形成できる。
ソース電極層443のp型不純物濃度は、ゲート電極層435のp型不純物濃度とほぼ等しくてもよい。ソース電極層443のシート抵抗は、ゲート電極層435のシート抵抗とほぼ等しくてもよい。
サイドウォール482(図55および図56も併せて参照)は、p型不純物が添加されたp型ポリシリコンを含むことが好ましい。この場合、ゲート電極層435やソース電極層443と同時に、サイドウォール482を形成できる。
サイドウォール482のp型不純物濃度は、ゲート電極層435のp型不純物濃度とほぼ等しくてもよい。サイドウォール482のシート抵抗は、ゲート電極層435のシート抵抗とほぼ等しくてもよい。
図71は、低抵抗電極層632としてNiSiが採用された場合のリーク電流特性を示すグラフである。図71において、縦軸は電流密度[A/cm2]を表しており、横軸は電界[MV/cm]を表している。
図72は、低抵抗電極層632としてCoSi2が採用された場合のリーク電流特性を示すグラフである。図72において、縦軸は電流密度[A/cm2]を表しており、横軸は電界[MV/cm]を表している。
図73は、低抵抗電極層632としてTiSiおよび/またはTiSi2が採用された場合のリーク電流特性を示すグラフである。図73において、縦軸は電流密度[A/cm2]を表しており、横軸は電界[MV/cm]を表している。
したがって、TiSiおよび/またはTiSi2は、低抵抗電極層632を形成するポリサイド層としては、NiSiおよびCoSi2に劣っている。これは、TiSiおよび/またはTiSi2を構成するTiが、ゲート絶縁層434内に存在しているためと考えられる。
この熱処理工程では、低抵抗電極層632が形成されると同時に、ゲート絶縁層434(酸化シリコン)を構成するSiがTi層に拡散する。その後、Ti層は除去されるが、Ti層においてSiが拡散した領域は、ゲート絶縁層434の一部として残存する。
つまり、低抵抗電極層632としてTiSiおよび/またはTiSi2を採用した場合、ゲート絶縁層434(特に、ゲート絶縁層434の第3領域434c)は、Tiを含む場合がある。
同様に、Co層は、ゲート絶縁層434(酸化シリコン)を構成するSiがCo層内に拡散し難い性質を有している。したがって、Ti層に代えてNi層およびCo層を用いる場合、Ti層のような問題は顕在化し難い。
図74A~図74Gは、図70に対応する領域の拡大図であって、図67に示す半導体装置の製造方法の一例を説明するための拡大図である。以下では、半導体装置401の製造工程と異なる製造工程について説明する。
次に、図74Bを参照して、ゲート電極層435の上に金属材料層641が形成される。金属材料層641は、この形態では、ゲート電極層435、ゲート配線層436およびソース電極層443を一括して被覆するようにSiC半導体層402の第1主面403の上に形成される。
次に、図74Cを参照して、ゲート電極層435の表層部およびゲート配線層436の表層部にp型ポリサイド層が形成される。この形態では、ソース電極層443の表層部にもp型ポリサイド層が形成される。
これにより、金属材料層641の金属種に応じて、TiSi、TiSi2、NiSi、CoSi、CoSi2、MoSi2またはWSi2のうちの少なくとも1種を含むp型ポリサイドが形成される。このp型ポリサイド層によって、低抵抗電極層632が形成される。
低抵抗電極層632(p型ポリサイド)がTiSiまたはCoSiのうちの少なくとも1種を含む場合には、金属材料層641の未反応部分が除去された後、必要に応じて低抵抗電極層632に対して熱処理を施してもよい。
次に、図74Eを参照して、SiC半導体層402の第1主面403の上に、層間絶縁層491が形成される。層間絶縁層491は、アクティブ領域406および外側領域407を一括して被覆する。層間絶縁層491は、酸化シリコンまたは窒化シリコンを含んでいてもよい。層間絶縁層491は、CVD法によって形成されてもよい。
次に、層間絶縁層491の不要な部分が除去される。層間絶縁層491の不要な部分は、レジストマスク621を介するエッチング法(たとえばドライエッチング法)によって除去されてもよい。
これにより、ベース絶縁層619が、ゲート絶縁層434、ソース絶縁層442および外側絶縁層481に分断される。また、これにより、ゲートコンタクト孔492、ソースコンタクト孔493、ダイオードコンタクト孔494およびアンカー孔495が、層間絶縁層491に形成される。
ソースサブトレンチ456は、より具体的には、SiC半導体層402の第1主面403からソース絶縁層442の上端部およびソース電極層443の上端部を掘り下げることによって形成される。また、この工程では、ソース電極層443の表層部に形成された低抵抗電極層632(p型ポリサイド層)も除去される。
その後、図65U~図65Zの工程(図66U~図66Zの工程)が順に実行されて、半導体装置631が製造される。
また、半導体装置631によれば、ゲートトレンチ431にゲート絶縁層434を挟んでゲート電極層435が埋め込まれたトレンチゲート構造451が形成されている。このトレンチゲート構造451では、ゲート電極層435が、ゲートトレンチ431という限られたスペースにおいて低抵抗電極層632によって被覆されている。
これにより、ゲート抵抗の低減を図ることができる。その結果、トレンチゲート構造451に沿って電流を効率的に拡散させることができるから、スイッチング遅延の短縮を図ることができる。
また、半導体装置631によれば、外側領域407においてゲート配線層436が低抵抗電極層632によって被覆されている。これにより、ゲート配線層436におけるゲート抵抗の低減も図ることができる。
この形態では、ソース電極層443の表層部に形成された低抵抗電極層632(p型ポリサイド層)が除去され例について説明した。しかし、ソース電極層443の表層部に形成された低抵抗電極層632(p型ポリサイド層)は、残存されてもよい。半導体装置631は、ソーストレンチ441内において、ソース電極層443を被覆する低抵抗電極層632を含んでいてもよい。
図75は、図70に対応する領域の拡大図であって、本発明の第28実施形態に係る半導体装置651を示す拡大図である。以下では、半導体装置631に対して述べた構造に対応する構造については同一の参照符号を付して説明を省略する。
バリア絶縁層653は、ゲート絶縁層434の一部として形成されている。つまり、ゲート絶縁層434は、SiC半導体層402側からこの順に積層された酸化シリコン層652およびバリア絶縁層653を含む積層構造を有している。
バリア絶縁層653は、酸化アルミニウム(Al2O3)、酸化ハフニウム(HfO2)、酸化ランタン(La2O3)または酸化セリウム(CeO2)のうちの少なくとも1つを含んでいてもよい。
低抵抗電極層632は、バリア絶縁層653に接するように、ゲート電極層435およびゲート配線層436の上に形成されている。これにより、ゲート絶縁層434(酸化シリコン層652)中のSiが、低抵抗電極層632に拡散することが抑制されている。
図76A~図76Gは、図75に対応する領域の拡大図であって、図75に示す半導体装置651の製造方法の一例を説明するための拡大図である。
次に、図76Bを参照して、ゲート絶縁層434、ソース絶縁層442および外側絶縁層481のベースとなるベース絶縁層619が形成される。ベース絶縁層619は、酸化シリコン層652を含む。ベース絶縁層619は、CVD法または熱酸化処理法によって形成されてもよい。
ベース導電体層620は、p型ポリシリコンを含む。ベース導電体層620は、CVD法によって形成されてもよい。CVD法は、LP-CVD(Low Pressure-CVD)法であってもよい。
ベース導電体層620の不要な部分は、所定パターンを有するマスク(図示せず)を介するエッチング法(たとえばウエットエッチング法)によって除去されてもよい。これにより、ゲート電極層435、ゲート配線層436およびソース電極層443が形成される。
ベース導電体層620の残存部分(p型ポリシリコン)によって、サイドウォール482が形成される。サイドウォール482は、アクティブ領域406のアクティブ主面461に対して自己整合的に形成される。
次に、図76Fを参照して、ゲート電極層435の表層部およびゲート配線層436の表層部にp型ポリサイド層が形成される。この形態では、ソース電極層443の表層部にもp型ポリサイド層が形成される。
これにより、TiSiおよび/またはTiSi2を含むp型ポリサイドが形成される。このp型ポリサイド層によって、低抵抗電極層632が形成される。この工程では、バリア絶縁層653によって、ベース絶縁層619(酸化シリコン層652)中のSiが低抵抗電極層632に拡散することを抑制できる。
低抵抗電極層632(p型ポリサイド)がTiSiを含む場合には、金属材料層641の未反応部分が除去された後、必要に応じて低抵抗電極層632に対して熱処理を施してもよい。
その後、図65R~図65Zの工程(図66R~図66Zの工程)が順に実行されて、半導体装置651が製造される。
バリア絶縁層653は、ゲート絶縁層434(酸化シリコン層652)中のSiが、低抵抗電極層632に拡散するのを抑制する。バリア絶縁層653は、より具体的には、Siを含まないシリコン非含有絶縁層である。
半導体装置651の形態は、前述の種々の形態例は勿論のこと、第26~第27実施形態にも適用できる。半導体装置651の形態は、この実施形態に制限されるものではない。半導体装置651の形態は、この明細書に開示された全ての実施形態に適用できる。
この形態では、ゲート絶縁層434が酸化シリコン層662を含み、低抵抗電極層632がTi(より具体的にはTiSiおよび/またはTiSi2)を含む。図77を参照して、半導体装置661は、ゲート絶縁層434を被覆するバリア絶縁層663を含む。バリア絶縁層663は、より具体的にはゲート絶縁層434の第3領域434cを被覆する。
バリア絶縁層663は、酸化アルミニウム(Al2O3)、酸化ハフニウム(HfO2)、酸化ランタン(La2O3)または酸化セリウム(CeO2)のうちの少なくとも1つを含んでいてもよい。
図78A~図78Fは、図77に対応する領域の拡大図であって、図77に示す半導体装置661の製造方法の一例を説明するための拡大図である。
次に、図78Bを参照して、ベース絶縁層619の上に、バリア絶縁層663が形成される。バリア絶縁層663は、Siを含まないシリコン非含有絶縁層である。バリア絶縁層663は、酸化アルミニウム(Al2O3)、酸化ハフニウム(HfO2)、酸化ランタン(La2O3)または酸化セリウム(CeO2)のうちの少なくとも1つを含んでいてもよい。バリア絶縁層663は、CVD法によって形成されてもよい。
次に、バリア絶縁層663の不要な部分が除去される。バリア絶縁層663の不要な部分は、レジストマスク664を介するエッチング法(たとえばドライエッチング法)によって除去されてもよい。これにより、バリア絶縁層663から、ゲート電極層435、ゲート配線層436およびソース電極層443が露出する。次に、レジストマスク664が除去される。
次に、図74Eを参照して、ゲート電極層435の表層部およびゲート配線層436の表層部にp型ポリサイド層が形成される。この形態では、ソース電極層443の表層部にもp型ポリサイド層が形成される。
これにより、TiSiおよび/またはTiSi2を含むp型ポリサイドが形成される。このp型ポリサイド層によって、低抵抗電極層632が形成される。この工程では、バリア絶縁層663によって、ベース絶縁層619(酸化シリコン層662)中のSiが低抵抗電極層632に拡散することを抑制できる。
低抵抗電極層632(p型ポリサイド)がTiSiを含む場合には、金属材料層641の未反応部分が除去された後、必要に応じて低抵抗電極層632に対して熱処理を施してもよい。低抵抗電極層632に対する熱処理は、RTA法であってもよい。これにより、TiSiがTiSi2に改質するため、低抵抗化を図ることができる。
以上、半導体装置661によれば、ゲート絶縁層434が酸化シリコン層662を含み、低抵抗電極層632がTi(より具体的にはTiSiおよび/またはTiSi2)を含む。半導体装置661は、ゲート絶縁層434の第3領域434cを被覆するバリア絶縁層663を含む。
これにより、低抵抗電極層632がTi(より具体的にはTiSiおよび/またはTiSi2)を含む形態において、ゲート電極層435およびソース電極層443の間の領域にリーク電流パスが形成されることを抑制できる。その結果、低電界領域(図73のグラフも併せて参照)においてリーク電流の抑制を図りながら、低抵抗電極層632によるゲート抵抗の低抵抗化を適切に図ることができる。
この形態では、ゲート絶縁層434の第3領域434cを被覆するバリア絶縁層663が形成された例について説明した。しかし、バリア絶縁層663は、金属材料層641の未反応部分の除去工程(図78F参照)の後、除去されてもよい。この場合、バリア絶縁層663を備えないが、リーク電流の抑制およびゲート抵抗の低抵抗化を図ることができる半導体装置661を提供できる。
図79は、図70に対応する領域の拡大図であって、本発明の第30実施形態に係る半導体装置671を示す拡大図である。図80は、図69に対応する領域の断面図であって、図79に示す半導体装置671を示す断面図である。図81は、図55に対応する領域の断面図であって、図79に示す半導体装置671を示す断面図である。
図79を参照して、半導体装置671は、低抵抗電極層632を含む。この形態において、層間絶縁層491は、前述の各実施形態とは異なる形状を有するゲートコンタクト孔492、ソースコンタクト孔493、ダイオードコンタクト孔494およびアンカー孔495を含む。
幅広部672は、ゲートコンタクト孔492の開口側の領域に形成されている。幅狭部673は、ゲートコンタクト孔492においてSiC半導体層402の第1主面403側の領域に形成されている。幅広部672および幅狭部673は、ゲートコンタクト孔492内の段差を緩和している。
幅広部674は、ソースコンタクト孔493の開口側の領域に形成されている。幅狭部675は、ソースコンタクト孔493においてSiC半導体層402の第1主面403側の領域に形成されている。幅広部674および幅狭部675は、ソースコンタクト孔493内の段差を緩和している。
幅広部676は、ダイオードコンタクト孔494の開口側の領域に形成されている。幅狭部677は、ダイオードコンタクト孔494においてSiC半導体層402の第1主面403側の領域に形成されている。幅広部676および幅狭部677は、ダイオードコンタクト孔494内の段差を緩和している。
幅広部678は、アンカー孔495の開口側の領域に形成されている。幅狭部679は、アンカー孔495においてSiC半導体層402の第1主面403側の領域に形成されている。幅広部678および幅狭部679は、アンカー孔495内の段差を緩和している。
主面ソース電極409は、層間絶縁層491の上から、ソースコンタクト孔493およびダイオードコンタクト孔494に入り込んでいる。主面ソース電極409は、ソースコンタクト孔493において、幅広部674および幅狭部675に倣って形成されている。
パッシベーション層503は、層間絶縁層491の上から、アンカー孔495に入り込んでいる。パッシベーション層503は、アンカー孔495において幅広部678および幅狭部679に倣って形成されている。これにより、アンカー孔495に入り込むパッシベーション層503の成膜性が高められている。
まず、図82Aを参照して、図65A~図65R(図66A~図66R)の工程を経て、層間絶縁層491が第1主面403の上に形成された構造のSiC半導体層402が用意される。
次に、レジストマスク681を介する等方性エッチング法(たとえば等方性ドライエッチング法や等方性ウエットエッチング法)によって、層間絶縁層491の不要な部分が除去される。
次に、図82Cを参照して、次に、レジストマスク681を介する異方性エッチング法(たとえば異方性ドライエッチング法や異方性ウエットエッチング法)によって、層間絶縁層491の不要な部分が除去される。
その後、その後、図65U~図65Zの工程(図66U~図66Zの工程)が順に実行されて、半導体装置671が製造される。
また、半導体装置671によれば、ソースコンタクト孔493が幅広部674および幅狭部675を含む。幅広部674および幅狭部675は、ソースコンタクト孔493内の段差を緩和している。これにより、ソースコンタクト孔493に入り込む主面ソース電極409の成膜性を高めることができる。
また、半導体装置671によれば、アンカー孔495が幅広部678および幅狭部679を含む。幅広部678および幅狭部679は、アンカー孔495内の段差を緩和している。これにより、アンカー孔495に入り込むパッシベーション層503の成膜性を高めることができる。
つまり、半導体装置671によれば、ゲートコンタクト孔492、ソースコンタクト孔493、ダイオードコンタクト孔494およびアンカー孔495の形状を整えるために、熱処理を実施していない。
半導体装置671の形態は、前述の種々の形態例は勿論のこと、第26~第29実施形態にも適用できる。半導体装置671の形態は、この実施形態に制限されるものではない。半導体装置671の形態は、この明細書に開示された全ての実施形態に適用できる。
図83を参照して、半導体装置691は、半導体装置401に対して第22実施形態に係る半導体装置311(図34~図43Iも併せて参照)の技術的思想が組み込まれた形態を有している。
複数の隆起部692は、任意の第1方向Xおよび第1方向Xに交差する第2方向Yに沿って互いに間隔を空けて形成されている。第1方向Xは、SiC半導体層402の第1主面403の面方向の一つである。
隆起部群693は、複数の隆起部692のうちの幾つかの隆起部692が第1方向Xから見た第1方向視において第1方向Xに重なる第1部分694を有している。
複数の隆起部692は、第1方向Xに沿って連続的に形成されている。複数の隆起部692は、より具体的には、第1方向Xおよび第2方向Yに沿って間隔を空けて点在する点在パターンを有している。
隆起部群693において第1方向Xに間隔を空けて形成された複数の隆起部692の間の距離は、互いに異なっていてもよい。隆起部群693において第2方向Yに間隔を空けて形成された複数の隆起部692の間の距離は、互いに異なっていてもよい。
複数の隆起部692は、それぞれ、0μmを超えて10μm以下の大きさを有していてもよい。各隆起部692は、500nm以下(たとえば1nm以上250nm)の厚さを有していてもよい。
隆起部群693は、たとえば、SiC半導体層402の側面405A~405D(この形態では側面405A,405C)の幅に対して1000分の1以上5分の1以下の範囲に形成されている。
隆起部群693は、第2方向Yに関して、10μm以上200μm以下の範囲に形成されていてもよい。隆起部群693は、第2方向Yに関して、50μm以上150μm以下の範囲に形成されていてもよい。隆起部群693は、第2方向Yに関して、80μm以上120μm以下の範囲に形成されていてもよい。
換言すると、隆起部群領域696は、SiC半導体層402の第2主面404において第1方向Xに沿って延びる帯状の領域に形成された複数の隆起部692(隆起部群693)を含む。
つまり、複数の隆起部692の点在パターンは、第2方向Yから見た第2方向視において断続的に形成されている。複数の隆起部群693の間の距離は、隆起部群693が形成された範囲の1%以上25%以下の値を有していてもよい。
第1方向Xが[11-20]方向に設定され、第2方向Yが[1-100]方向に設定されていてもよい。つまり、隆起部群693は、[11-20]方向に対して略平行にまたは平行に延びる帯状の隆起部群領域696を形成し、[1-100]方向に沿って間隔を空けて複数形成されていてもよい。
SiC半導体層402の第2主面404において第2方向Yに互いに隣り合う隆起部群693の間の領域には、複数の隆起部692からなる点在パターンを有さないスペース697が区画されている。
SiC半導体層402の第2主面404には、複数の溝698が形成されている。図83および図83の拡大図では、溝698がラインによって示されている。溝698は、隆起部群693およびスペース697に形成されている。
溝698は、各隆起部群693に対して略平行にまたは平行に延びていてもよい。溝698は、隆起部群693に交差する部分を含んでいてもよい。溝698は、各隆起部群693に交差または直交する方向に沿って延びていてもよい。溝698は、直線状に延びていてもよいし、円弧状に延びていてもよい。
各隆起部群693は、たとえば、アニール処理法によって形成されている。複数の隆起部692は、レーザアニール処理法によって形成されたレーザ加工痕であってもよい。
各隆起部群693は、図84A~図84Dに示されるように、アニール処理条件(ここでは、レーザアニール処理条件)を調整することによって種々の形態を採り得る。
図84Aに示されるように、隆起部群693は、平面視において第1方向Xに沿って延び、第2方向Y(図84Aでは側面405B側)に沿って突出した凸湾曲状の隆起部692を含んでいてもよい。隆起部692は、互いに重なり合う複数の隆起部692によって形成されていてもよい。
図84Bに示されるように、隆起部群693は、平面視において第2方向Yに沿って延び、第1方向Xに沿って窪んだ凹湾曲状の隆起部692を含んでいてもよい。隆起部692は、互いに重なり合う複数の隆起部692によって形成されていてもよい。
各隆起部692において最も離れた2点間距離は、1μm以上200μm以下(この形態例では50μm程度)であってもよい。複数の隆起部692は、互いに隣り合うレーザ照射位置を50%以上70%以下の範囲でオーバラップさせることによって形成されている。
図84Cに示されるように、隆起部群693は、平面視において第2方向Yに沿って延び、第1方向Xに沿って窪んだライン状の隆起部692を含んでいてもよい。隆起部692は、第1方向Xに沿って突出した突出部を有していてもよい。隆起部692は、互いに重なり合う複数の隆起部692によって形成されていてもよい。
図84Dは、隆起部群693の第5形態例を示す図である。
隆起部692において最も離れた2点間距離は、1μm以上200μm以下(この形態例では5μm程度)であってもよい。複数の隆起部692は、互いに隣り合うレーザ照射位置を90%以上100%未満の範囲でオーバラップさせることによって形成されている。
図87は、図86に示す領域LXXXVIIの拡大図である。図88は、図55に対応する領域の断面図であって、図83に示す半導体装置691を示す断面図である。図85~図88では、低抵抗電極層632が形成された形態例が示されている。
また、改質層700は、カーボン密度よりも高いシリコン密度を有している。つまり、改質層700は、SiC半導体層402(SiC半導体基板421)のSiCがSiに改質したSi改質層を含む。Si改質層は、Siアモルファス層であってもよい。
改質層700は、この形態では、SiC半導体層402の第2主面404の表層部において隆起部群693に沿う領域に形成されている。これにより、各隆起部群693において複数の隆起部692は、改質層700によって形成されている。
改質層700において隆起部群693に沿う部分の厚さは、隆起部692の存在によって、改質層700においてスペース697に沿う部分の厚さ以上になっている。改質層700において隆起部群693に沿う部分の厚さは、より具体的には、改質層700においてスペース697に沿う部分の厚さよりも大きい。
厚さTaは、50nm以上100nm以下であってもよい。厚さTaは、100nm以上150nm以下であってもよい。厚さTaは、150nm以上200nm以下であってもよい。厚さTaは、200nm以上250nm以下であってもよい。
厚さTaは、500nm以上600nm以下であってもよい。厚さTaは、600nm以上700nm以下であってもよい。厚さTaは、700nm以上800nm以下であってもよい。厚さTaは、800nm以上900nm以下であってもよい。厚さTaは、900nm以上1000nm以下であってもよい。
厚さTbは、100nm以上150nm以下であってもよい。厚さTbは、150nm以上200nm以下であってもよい。厚さTbは、200nm以上250nm以下であってもよい。厚さTbは、250nm以上300nm以下であってもよい。
SiC半導体層402の第2主面404に隆起部群693が存在しない場合の第2主面404の抵抗値は、SiC半導体層402の第2主面404に隆起部群693が存在する場合の第2主面404の抵抗値よりも大きい。
また、複数の隆起部群693は、スペース697の抵抗値以下の抵抗値を有している。複数の隆起部群693は、より具体的には、スペース697の抵抗値未満の抵抗値を有している。
ドレインパッド423は、この形態では、SiC半導体層402の第2主面404に対して直接接続されている。ドレインパッド423は、SiC半導体層402の第2主面404において、隆起部群693を被覆している。ドレインパッド423は、複数の隆起部群693を一括して被覆している。
ドレインパッド423は、さらに具体的には、複数の隆起部群693との間でオーミック接触を形成している。また、ドレインパッド423は、この形態では、スペース697との間においてもオーミック接触を形成している。
Ti層701、Ni層702、Au層703およびAg層704は、隆起部群693の外面(複数の隆起部692の外面)および溝698の内面に倣って膜状にそれぞれ形成されている。ドレインパッド423の隆起部423aおよびリセス423bは、Ag層704の外面に形成されている。
Ni層702は、Ti層701のほぼ全域または全域を被覆している。Au層703は、Ni層702のほぼ全域または全域を被覆している。Ag層704は、Au層703のほぼ全域または全域を被覆している。
Au層703の厚さは、0.1μm以上40μm以下(たとえば0.07μm程度)であってもよい。Ag層704の厚さは、0.1μm以上40μm以下(たとえば0.3μm程度)であってもよい。むろん、ドレインパッド423は、Ti層701、Ni層702、Au層703またはAg層704からなる単層構造を有していてもよい。
ドレインパッド423は、カーボンを主たる構成に含むカーボン層を介さずにSiC半導体層402の第2主面404との間でオーミック接触を形成している。ドレインパッド423は、カーボンを主たる構成に含むカーボン層を介さずに各隆起部群693との間でオーミック接触を形成している。
半導体装置691は、図65A~図65Z(図66A~図66Z)の工程に、前述の図42の工程(図43A~図43I)を加えることよって製造される。
ドレインパッド423は、より具体的には、隆起部群693との間でオーミック接触を形成する。これにより、SiC半導体層402およびドレインパッド423の間において良好なオーミック特性を得ることができるから、電気的特性を向上できる。
半導体装置691の形態は、前述の種々の形態例は勿論のこと、第26~第30実施形態にも適用できる。半導体装置691の形態は、この実施形態に制限されるものではない。半導体装置691の形態は、この明細書に開示された全ての実施形態に適用できる。
図89を参照して、半導体装置705は、第1隆起部群693Aおよび第2隆起部群693Bを含む複数の隆起部群693を有している。
複数の第1隆起部692Aは、第1方向Xおよび第1方向Xに交差する第2方向Yに沿って互いに間隔を空けて形成されている。第1隆起部692Aは、複数の第1隆起部692Aのうちの幾つかの第1隆起部692Aが第1方向Xから見た第1方向視において第1方向Xに重なる第1部分694Aを有している。
複数の第1隆起部692Aは、第1方向Xに沿って連続的に形成されている。複数の第1隆起部692Aは、より具体的には、第1方向Xおよび第2方向Yに沿って間隔を空けて点在する点在パターンを有している。
第1隆起部群693Aは、第1方向Xから見て複数の隆起部692が第1方向Xに重なるレイアウトを有している。これにより、第1隆起部群693Aは、第1方向Xに沿って連続的に点在する複数の隆起部692の集合パターンによって、第1方向Xに沿って帯状に延びる第1隆起部群領域696Aを形成している。
第2隆起部群693Bは、SiC半導体層402の第2主面404に形成された複数の第2隆起部692Bを含む。複数の第2隆起部692Bは、SiC半導体層402の第2主面404においてSiC半導体層402の第2主面404の法線方向に沿って隆起した部分である。
また、第2隆起部群693Bは、複数の第2隆起部692Bのうちの幾つかの第2隆起部692Bが第1部分694Bから離間して形成され、かつ、第2方向視において第2方向Yに重なる第2部分695Bを有している。
複数の第2隆起部692Bは、この点在パターンを維持しながら、第2方向Yに沿って連続的に形成されている。複数の第2隆起部692Bの点在パターンは、この形態では、平面視においてSiC半導体層402の一方の側面405B側の周縁から他方の側面405D側の周縁に亘って形成されている。
換言すると、第2隆起部群領域696Bは、SiC半導体層402の第2主面404において第1方向Xに沿って延びる帯状の領域に形成された複数の第2隆起部692B(第2隆起部群693B)を含む。
また、この形態では、第2隆起部群693Bが、SiC半導体層402の第2主面404において第1方向Xに沿って間隔を空けて複数形成されている。つまり、複数の第2隆起部692Bの点在パターンは、第1方向Xに対しては断続的に形成されている。
交差領域706では、複数の第1隆起部692Aおよび複数の第2隆起部692Bが互いに重なり合っていてもよい。交差領域706に形成された複数の第1隆起部692Aおよび複数の第2隆起部692Bの厚さは、交差領域706外の領域に形成された第1隆起部692Aおよび第2隆起部692Bの厚さよりも大きくてもよい。
第1方向Xが[11-20]方向に設定され、第2方向Yが[1-100]方向に設定されていてもよい。つまり、第1隆起部群693A(第1隆起部群領域696A)が[11-20]方向に対して略平行にまたは平行に形成され、第2隆起部群693B(第2隆起部群領域696B)が[1-100]方向に対して略平行にまたは平行に形成されていてもよい。
ドレインパッド423は、第1隆起部群693Aの外面(第1隆起部692Aの外面)、第2隆起部群693Bの外面(第2隆起部692Bの外面)、および、溝698の内面に倣って膜状に形成されている。
ドレインパッド423は、SiC半導体層402の第2主面404との間で、オーミック接触を形成している。ドレインパッド423は、より具体的には、第1隆起部群693Aおよび第2隆起部群693Bとの間でオーミック接触を形成している。
ドレインパッド423において第1隆起部群693Aおよび第2隆起部群693Bを被覆する部分は、複数の第1隆起部群693A、複数の第2隆起部群693Bおよび複数の溝698によって区画された凹凸部に噛合う。
このような構造の半導体装置705は、前述のレーザアニール工程(図42のステップS3)において、以下の工程を実施することによって製造される。
この工程では、オリエンテーションフラット335に交差(直交)する方向に複数の第1隆起部群693Aが形成され、オリエンテーションフラット335に対して略平行にまたは平行に沿って複数の第2隆起部群693Bが形成されてもよい。その後、図42のステップS4~ステップS9の工程を経て、半導体装置705が製造される。
以上、半導体装置705によっても、半導体装置691に対して述べた効果と同様の効果を奏することができる。
半導体装置711では、ドレインパッド423が、SiC半導体層402の第2主面404からこの順に積層されたNi層702、Au層703およびAg層704を含む3層構造を有している。つまり、ドレインパッド423は、図42のステップS9においてTi層701の形成工程を省くことによって形成されている。
Ni層702は、隆起部群693との間およびスペース697との間においてオーミック接触を形成している。Au層703は、Ni層702のほぼ全域または全域を被覆している。Ag層704は、Au層703のほぼ全域または全域を被覆している。
半導体装置711の形態は、前述の種々の形態例は勿論のこと、第26~第31実施形態にも適用できる。半導体装置711の形態は、この実施形態に制限されるものではない。半導体装置711の形態は、この明細書に開示された全ての実施形態に適用できる。
半導体装置721では、ドレインパッド423が、金属層341、Au層703およびAg層704を含む。金属層341は、この形態では、SiC半導体層402の第2主面404側からこの順に積層されたカーボン層342、NiSi層343およびNi層344を含む積層構造を有している。
金属層341は、隆起部群693との間およびスペース697との間においてオーミック接触を形成している。Au層703は、金属層341のほぼ全域または全域を被覆している。Ag層704は、Au層703のほぼ全域または全域を被覆している。
以上、半導体装置721によれば、ドレインパッド423がカーボン層342やNiSi層343を含む。半導体装置721によれば、半導体装置691ほどドレインパッド423の接続強度を高めることはできないが、半導体装置691に対して述べた効果とほぼ同様の効果を奏することができる。半導体装置721において、ドレインパッド423は、金属層341だけからなってもよい。
図94は、図55に対応する領域の断面図であって、本発明の第35実施形態に係る半導体装置731を示す断面図である。以下では、半導体装置401に対して述べた構造については同一の参照符号を付して説明を省略する。
溝732は、平面視においてアクティブ領域406に沿って延びる帯状に形成されている。溝732は、この形態では、平面視においてアクティブ領域406を取り囲む無端状(四角環状)に形成されている。
溝732の底壁735は、外側主面462に対応している。溝732の底壁735は、ゲートトレンチ431の底壁に対してSiC半導体層402の第2主面404側に位置していてもよい。溝732は、ソーストレンチ441とほぼ等しい深さ位置に形成されていてもよい。つまり、溝732の底壁735は、ソーストレンチ441の底壁とほぼ同一平面上に位置していてもよい。
溝732の底壁735は、ソーストレンチ441の底壁に対してSiC半導体層402の第2主面404側に位置していてもよい。溝732の底壁735は、ソーストレンチ441の底壁に対して、0μm以上1μm以下の範囲で、SiC半導体層402の第2主面404側に位置していてもよい。
外側台地736は、溝732およびSiC半導体層402の側面405A~405Dによって区画されている。溝732が無端状(四角環状)に形成された形態では、外側台地736は、平面視において溝732を取り囲む無端状(四角環状)に形成されている。
外側台地736の台地主面737の表層部には、この形態では、p型不純物領域738が形成されている。p型不純物領域738は、電気的に浮遊状態になっている。p型不純物領域738は、ボディ領域426のp型不純物濃度とほぼ等しいp型不純物濃度を有していてもよい。
前述のダイオード領域471、外側ディープウェル領域472およびフィールドリミット構造473は、それぞれ、溝732の底壁735に沿って形成されている点を除いて、半導体装置401の構造とほぼ同様である。
外壁サイドウォール740は、溝732の外壁734を被覆している点を除いて、サイドウォール482とほぼ同様の構造を有している。アクティブ側壁464の説明や形態例、ならびに、サイドウォール482の説明や形態例は、溝732の外壁734および外壁サイドウォール740に準用される。
樹脂層416は、このアンカー孔495に噛合っている。樹脂層416は、この形態では、パッシベーション層503を介して、アンカー孔495に噛合っている。これにより、SiC半導体層402の第1主面403に対する樹脂層416の接続強度を高めることができるから、樹脂層416の剥離を適切に抑制できる。
以上、半導体装置731によっても半導体装置401に対して述べた効果と同様の効果を奏することができる。
図95は、図55に対応する領域の断面図であって、本発明の第36実施形態に係る半導体装置751を示す断面図である。以下では、半導体装置401に対して述べた構造については同一の参照符号を付して説明を省略する。
つまり、ボディ領域426は、アクティブ領域406にだけp型不純物を導入することによって形成されている。ボディ領域426のp型不純物は、アクティブ領域406を選択的に露出させる開口を有するイオン注入マスクを介してSiC半導体層402の第1主面403に導入されてもよい。
外側主面462および外側ディープウェル領域472の底部の間の距離は、この形態では、ソーストレンチ441の底壁およびディープウェル領域455の底部の間の距離とほぼ等しい。
以上、半導体装置751によっても半導体装置401に対して述べた効果と同様の効果を奏することができる。
図96は、図55に対応する領域の断面図であって、本発明の第37実施形態に係る半導体装置752を示す断面図である。以下では、半導体装置401に対して述べた構造については同一の参照符号を付して説明を省略する。
つまり、ボディ領域426は、アクティブ領域406にだけp型不純物を導入することによって形成されている。ボディ領域426のp型不純物は、アクティブ領域406を選択的に露出させる開口を有するイオン注入マスクを介してSiC半導体層402の第1主面403に導入されてもよい。
外側主面462および外側ディープウェル領域472の底部の間の距離は、この形態では、ソーストレンチ441の底壁およびディープウェル領域455の底部の間の距離とほぼ等しい。
外側ディープウェル領域472の底部は、ボディ領域426の底部と同一深さに位置していてもよい。この場合、外側ディープウェル領域472は、ボディ領域426に対して一体的に形成されていてもよい。ボディ領域426の一部を利用して、外側ディープウェル領域472が形成されていてもよい。
また、アクティブ領域406および外側領域407の間の境界は、最外周にソーストレンチ441が位置する場合は、最外周のソーストレンチ441およびダイオード領域471の間の領域となる。
以上、半導体装置752によっても半導体装置401に対して述べた効果と同様の効果を奏することができる。
図97は、図55に対応する領域の断面図であって、本発明の第38実施形態に係る半導体装置761を示す断面図である。以下では、半導体装置401に対して述べた構造については同一の参照符号を付して説明を省略する。
つまり、ボディ領域426は、アクティブ領域406にだけp型不純物を導入することによって形成されている。ボディ領域426のp型不純物は、アクティブ領域406を選択的に露出させる開口を有するイオン注入マスクを介してSiC半導体層402の第1主面403に導入されてもよい。
外側ディープウェル領域472の底部は、ディープウェル領域455の底部とほぼ等しい深さ位置に形成されていてもよい。つまり、外側ディープウェル領域472の底部は、ディープウェル領域455の底部と同一平面上に位置していてもよい。
以上、半導体装置761によっても半導体装置401に対して述べた効果と同様の効果を奏することができる。
図98は、図55に対応する領域の断面図であって、本発明の第39実施形態に係る半導体装置762を示す断面図である。以下では、半導体装置401に対して述べた構造については同一の参照符号を付して説明を省略する。
つまり、ボディ領域426は、アクティブ領域406にだけp型不純物を導入することによって形成されている。ボディ領域426のp型不純物は、アクティブ領域406を選択的に露出させる開口を有するイオン注入マスクを介してSiC半導体層402の第1主面403に導入されてもよい。
外側ディープウェル領域472は、この形態では、ボディ領域426に接続されている。外側ディープウェル領域472は、より具体的には、ボディ領域426を貫通するように形成されている。
外側ディープウェル領域472の底部は、ディープウェル領域455の底部とほぼ等しい深さ位置に形成されていてもよい。つまり、外側ディープウェル領域472の底部は、ディープウェル領域455の底部と同一平面上に位置していてもよい。
以上、半導体装置762によっても半導体装置401に対して述べた効果と同様の効果を奏することができる。
図99は、図55に対応する領域の断面図であって、本発明の第40実施形態に係る半導体装置771を示す断面図である。以下では、半導体装置401に対して述べた構造については同一の参照符号を付して説明を省略する。
つまり、ボディ領域426は、アクティブ領域406にだけp型不純物を導入することによって形成されている。ボディ領域426のp型不純物は、アクティブ領域406を選択的に露出させる開口を有するイオン注入マスクを介してSiC半導体層402の第1主面403に導入されてもよい。
ダイオードトレンチ773は、外側領域407においてアクティブ側壁464およびSiC半導体層402の側面405A~405Dの間の領域に形成されている。ダイオードトレンチ773は、アクティブ側壁464および側面405A~405Dから間隔を空けて形成されている。
ダイオードトレンチ773の底壁は、SiCエピタキシャル層422内に位置している。ダイオードトレンチ773の底壁は、より具体的には、高濃度領域422aに位置している。
ダイオード絶縁層774およびダイオード電極層775は、それぞれ、ゲート絶縁層434およびゲート電極層435と同様の材料種および同様の態様で、ダイオードトレンチ773内に形成されている。ダイオード絶縁層774は、ダイオードトレンチ773外(外側主面462)において外側絶縁層481に連なっている。
ダイオード領域471は、平面視においてダイオードトレンチ773に沿って帯状に延びている。ダイオードトレンチ773は、この形態では、平面視においてアクティブ領域406を取り囲む無端状(四角環状)に形成されている。ダイオード領域471は、この形態では、コンタクト領域454と同様の態様で、ダイオードトレンチ773に沿って形成されている。
外側領域407には、フィールドリミット構造473に代えて、トレンチフィールドリミット構造776が形成されている。トレンチフィールドリミット構造776は、トレンチダイオード構造772に対してアクティブ領域406とは反対側の領域に形成されている。つまり、トレンチフィールドリミット構造776は、トレンチダイオード構造772に対してSiC半導体層402の側面405A~405D側の領域に形成されている。
複数のフィールドリミットトレンチ777は、それぞれ、平面視においてアクティブ領域406の周縁に沿って帯状に延びている。複数のフィールドリミットトレンチ777は、より具体的には、平面視においてアクティブ領域406を取り囲む無端状(四角環状)にそれぞれ形成されている。
各フィールドリミットトレンチ777内には、フィールドリミット絶縁層778およびフィールドリミット導体層779が埋め込まれている。フィールドリミット絶縁層778およびフィールドリミット導体層779は、それぞれ、ゲート絶縁層434およびゲート電極層435と同様の材料種および同様の態様で、フィールドリミットトレンチ777内に形成されている。フィールドリミット絶縁層778は、フィールドリミットトレンチ777外(外側主面462)において外側絶縁層481に連なっている。
フィールドリミット領域780A~780Dは、対応するフィールドリミットトレンチ777の側壁および底壁に沿って形成されている。フィールドリミット領域780A~780Dは、外側ディープウェル領域472とほぼ等しい深さ位置に形成されていてもよい。つまり、フィールドリミット領域780A~780Dの底部は、外側ディープウェル領域472の底部と同一平面上に位置していてもよい。
不純物領域782の底部は、フィールドリミット領域780A~780Dの底部に対してSiC半導体層402の第2主面404側の領域に形成されている。不純物領域782の底部は、ボディ領域426の底部と同一深さに位置していてもよい。不純物領域782は、ボディ領域426のp型不純物濃度と等しいp型不純物濃度を有していてもよい。
ダイオードサブトレンチ781は、この形態では、平面視においてダイオード電極層775の上端部を取り囲む無端状に形成されている。つまり、ダイオードサブトレンチ781は、ダイオード電極層775の上端部を縁取っている。
ダイオード電極層775の上端部は、ダイオード電極層775の下端部に対して括れた形状を有している。ダイオード電極層775の下端部は、ダイオード電極層775においてダイオードトレンチ773の底壁側に位置する部分である。ダイオード電極層775の上端部の第1方向幅は、ダイオード電極層775の下端部の第1方向幅未満であってもよい。
ダイオードサブトレンチ781の内壁からは、ダイオード領域471、ダイオード電極層775およびダイオード領域471が露出している。ダイオードサブトレンチ781の底壁からは、少なくともダイオード絶縁層774が、露出している。ダイオード絶縁層774の上端部は、SiC半導体層402の第1主面403よりも下方に位置している。
ダイオードコンタクト孔494は、トレンチダイオード構造772に沿って延びる帯状(より具体的には無端状)に形成されていてもよい。ダイオードコンタクト孔494は、ダイオード電極層775、ダイオード領域471およびダイオードサブトレンチ781を露出させている。ダイオードコンタクト孔494の開口エッジ部は、ダイオードコンタクト孔494内に向かう凸湾曲状に形成されている。
以上、半導体装置771によっても半導体装置401に対して述べた効果と同様の効果を奏することができる。
図100は、図55に対応する領域の断面図であって、本発明の第41実施形態に係る半導体装置783を示す断面図である。以下では、半導体装置401に対して述べた構造に対応する構造については、同一の参照符号を付して説明を省略する。
つまり、ボディ領域426は、アクティブ領域406にだけp型不純物を導入することによって形成されている。ボディ領域426のp型不純物は、アクティブ領域406を選択的に露出させる開口を有するイオン注入マスクを介してSiC半導体層402の第1主面403に導入されてもよい。
ダイオードトレンチ773は、外側領域407においてアクティブ側壁464およびSiC半導体層402の側面405A~405Dの間の領域に形成されている。ダイオードトレンチ773は、アクティブ側壁464および側面405A~405Dから間隔を空けて形成されている。
ダイオードトレンチ773の底壁は、SiCエピタキシャル層422内に位置している。ダイオードトレンチ773の底壁は、より具体的には、高濃度領域422aに位置している。
ダイオード絶縁層774およびダイオード電極層775は、それぞれ、ゲート絶縁層434およびゲート電極層435と同様の材料種および同様の態様で、ダイオードトレンチ773内に形成されている。ダイオード絶縁層774は、ダイオードトレンチ773外(外側主面462)において外側絶縁層481に連なっている。
ダイオード領域471は、平面視においてダイオードトレンチ773に沿って帯状に延びている。ダイオードトレンチ773は、この形態では、平面視においてアクティブ領域406を取り囲む無端状(四角環状)に形成されている。ダイオード領域471は、この形態では、コンタクト領域454と同様の態様で、ダイオードトレンチ773に沿って形成されている。
外側領域407には、フィールドリミット構造473に代えて、トレンチフィールドリミット構造784が形成されている。トレンチフィールドリミット構造784は、この形態では、トレンチダイオード構造772に対してアクティブ領域406側の領域に形成されている。トレンチフィールドリミット構造784は、より具体的には、ボディ領域426およびトレンチダイオード構造772の間の領域に形成されている。
複数のフィールドリミットトレンチ785は、アクティブ領域406から離れる方向に沿って間隔を空けて形成されている。複数のフィールドリミットトレンチ785は、それぞれ、平面視においてアクティブ領域406の周縁に沿って帯状に延びている。複数のフィールドリミットトレンチ785は、より具体的には、平面視においてアクティブ領域406を取り囲む無端状(四角環状)にそれぞれ形成されている。
各フィールドリミットトレンチ785内には、フィールドリミット絶縁層786およびフィールドリミット導体層787が埋め込まれている。フィールドリミット絶縁層786およびフィールドリミット導体層787は、それぞれ、ゲート絶縁層434およびゲート電極層435と同様の材料種および同様の態様で、フィールドリミットトレンチ785内に形成されている。フィールドリミット絶縁層786は、フィールドリミットトレンチ785外(外側主面462)において外側絶縁層481に連なっている。
フィールドリミット領域788A~788Dは、対応するフィールドリミットトレンチ785の側壁および底壁に沿って形成されている。フィールドリミット領域788A~788Dは、外側ディープウェル領域472とほぼ等しい深さ位置に形成されていてもよい。つまり、フィールドリミット領域788A~788Dの底部は、外側ディープウェル領域472の底部と同一平面上に位置していてもよい。
不純物領域789の底部は、フィールドリミット領域788A~788Dの底部に対してSiC半導体層402の第2主面404側の領域に形成されている。不純物領域789の底部は、ボディ領域426の底部と同一深さに位置していてもよい。不純物領域789は、ボディ領域426のp型不純物濃度と等しいp型不純物濃度を有していてもよい。
ダイオードサブトレンチ781は、この形態では、平面視においてダイオード電極層775の上端部を取り囲む無端状に形成されている。つまり、ダイオードサブトレンチ781は、ダイオード電極層775の上端部を縁取っている。
ダイオード電極層775の上端部は、ダイオード電極層775の下端部に対して括れた形状を有している。ダイオード電極層775の下端部は、ダイオード電極層775においてダイオードトレンチ773の底壁側に位置する部分である。ダイオード電極層775の上端部の第1方向幅は、ダイオード電極層775の下端部の第1方向幅未満であってもよい。
ダイオードサブトレンチ781の内壁からは、ダイオード領域471、ダイオード電極層775およびダイオード領域471が露出している。ダイオードサブトレンチ781の底壁からは、少なくともダイオード絶縁層774が、露出している。ダイオード絶縁層774の上端部は、SiC半導体層402の第1主面403よりも下方に位置している。
ダイオードコンタクト孔494は、トレンチダイオード構造772に沿って延びる帯状(より具体的には無端状)に形成されていてもよい。ダイオードコンタクト孔494は、ダイオード電極層775、ダイオード領域471およびダイオードサブトレンチ781を露出させている。ダイオードコンタクト孔494の開口エッジ部は、ダイオードコンタクト孔494内に向かう凸湾曲状に形成されている。
以上、半導体装置783によっても半導体装置401に対して述べた効果と同様の効果を奏することができる。
図101は、図55に対応する領域の断面図であって、本発明の第42実施形態に係る半導体装置790を示す断面図である。以下では、半導体装置401に対して述べた構造に対応する構造については、同一の参照符号を付して説明を省略する。
つまり、ボディ領域426は、アクティブ領域406にだけp型不純物を導入することによって形成されている。ボディ領域426のp型不純物は、アクティブ領域406を選択的に露出させる開口を有するイオン注入マスクを介してSiC半導体層402の第1主面403に導入されてもよい。
ダイオードトレンチ773は、外側領域407においてアクティブ側壁464およびSiC半導体層402の側面405A~405Dの間の領域に形成されている。ダイオードトレンチ773は、アクティブ側壁464および側面405A~405Dから間隔を空けて形成されている。
ダイオードトレンチ773の底壁は、SiCエピタキシャル層422内に位置している。ダイオードトレンチ773の底壁は、より具体的には、高濃度領域422aに位置している。
ダイオード絶縁層774およびダイオード電極層775は、それぞれ、ゲート絶縁層434およびゲート電極層435と同様の材料種および同様の態様で、ダイオードトレンチ773内に形成されている。ダイオード絶縁層774は、ダイオードトレンチ773外(外側主面462)において外側絶縁層481に連なっている。
ダイオード領域471は、平面視においてダイオードトレンチ773に沿って帯状に延びている。ダイオードトレンチ773は、この形態では、平面視においてアクティブ領域406を取り囲む無端状(四角環状)に形成されている。ダイオード領域471は、この形態では、コンタクト領域454と同様の態様で、ダイオードトレンチ773に沿って形成されている。
外側領域407には、フィールドリミット構造473に代えて、トレンチフィールドリミット構造776およびトレンチフィールドリミット構造784が形成されている。
トレンチフィールドリミット構造776は、外側主面462に形成された1つまたは複数(この形態では4個)のフィールドリミットトレンチ777を含む。複数のフィールドリミットトレンチ777は、アクティブ領域406から離れる方向に沿って間隔を空けて形成されている。
各フィールドリミットトレンチ777は、ソーストレンチ441とほぼ等しい深さ位置に形成されていてもよい。つまり、各フィールドリミットトレンチ777の底壁は、ソーストレンチ441の底壁とほぼ同一平面上に位置していてもよい。
フィールドリミット領域780A~780Dは、対応するフィールドリミットトレンチ777の側壁および底壁に沿って形成されている。フィールドリミット領域780A~780Dは、外側ディープウェル領域472とほぼ等しい深さ位置に形成されていてもよい。つまり、フィールドリミット領域780A~780Dの底部は、外側ディープウェル領域472の底部と同一平面上に位置していてもよい。
不純物領域782の底部は、フィールドリミット領域780A~780Dの底部に対してSiC半導体層402の第2主面404側の領域に形成されている。不純物領域782の底部は、ボディ領域426の底部と同一深さに位置していてもよい。不純物領域782は、ボディ領域426のp型不純物濃度と等しいp型不純物濃度を有していてもよい。
トレンチフィールドリミット構造784は、外側主面462に形成された1つまたは複数(この形態では4個)のフィールドリミットトレンチ785を含む。
各フィールドリミットトレンチ785内には、フィールドリミット絶縁層786およびフィールドリミット導体層787が埋め込まれている。フィールドリミット絶縁層786およびフィールドリミット導体層787は、それぞれ、ゲート絶縁層434およびゲート電極層435と同様の材料種および同様の態様で、フィールドリミットトレンチ785内に形成されている。フィールドリミット絶縁層786は、フィールドリミットトレンチ785外(外側主面462)において外側絶縁層481に連なっている。
フィールドリミット領域788A~788Dは、対応するフィールドリミットトレンチ785の側壁および底壁に沿って形成されている。フィールドリミット領域788A~788Dは、外側ディープウェル領域472とほぼ等しい深さ位置に形成されていてもよい。つまり、フィールドリミット領域788A~788Dの底部は、外側ディープウェル領域472の底部と同一平面上に位置していてもよい。
不純物領域789の底部は、フィールドリミット領域788A~788Dの底部に対してSiC半導体層402の第2主面404側の領域に形成されている。不純物領域789の底部は、ボディ領域426の底部と同一深さに位置していてもよい。不純物領域789は、ボディ領域426のp型不純物濃度と等しいp型不純物濃度を有していてもよい。
ダイオードサブトレンチ781は、この形態では、平面視においてダイオード電極層775の上端部を取り囲む無端状に形成されている。つまり、ダイオードサブトレンチ781は、ダイオード電極層775の上端部を縁取っている。
ダイオード電極層775の上端部は、ダイオード電極層775の下端部に対して括れた形状を有している。ダイオード電極層775の下端部は、ダイオード電極層775においてダイオードトレンチ773の底壁側に位置する部分である。ダイオード電極層775の上端部の第1方向幅は、ダイオード電極層775の下端部の第1方向幅未満であってもよい。
ダイオードサブトレンチ781の内壁からは、ダイオード領域471、ダイオード電極層775およびダイオード領域471が露出している。ダイオードサブトレンチ781の底壁からは、少なくともダイオード絶縁層774が、露出している。ダイオード絶縁層774の上端部は、SiC半導体層402の第1主面403よりも下方に位置している。
ダイオードコンタクト孔494は、トレンチダイオード構造772に沿って延びる帯状(より具体的には無端状)に形成されていてもよい。ダイオードコンタクト孔494は、ダイオード電極層775、ダイオード領域471およびダイオードサブトレンチ781を露出させている。ダイオードコンタクト孔494の開口エッジ部は、ダイオードコンタクト孔494内に向かう凸湾曲状に形成されている。
以上、半導体装置790によっても半導体装置401に対して述べた効果と同様の効果を奏することができる。
図102は、図51に対応する領域の拡大図であって、本発明の第43実施形態に係る半導体装置791を示す拡大図である。図103は、図102に示すCIII-CIII線に沿う断面図である。以下では、半導体装置401に対して述べた構造に対応する構造については、同一の参照符号を付して説明を省略する。
外側ゲートトレンチ792は、SiC半導体層402の第1主面403においてゲートフィンガー411(外側ゲートフィンガー411A)の直下の領域に形成されている。外側ゲートトレンチ792は、ゲートフィンガー411(外側ゲートフィンガー411A)に沿って延びている。
外側ゲートトレンチ792は、各ゲートトレンチ431のコンタクトトレンチ部431bに連通している。これにより、外側ゲートトレンチ792およびゲートトレンチ431は、一つのトレンチによって形成されている。
外側ゲートトレンチ792には、ゲート配線層436の上端部を被覆する低抵抗電極層632(図68等も併せて参照)が形成されていてもよい。この場合、ゲート電極層435を被覆する低抵抗電極層632およびゲート配線層436を被覆する低抵抗電極層632は、一つのトレンチ内に位置する。
これにより、ゲートトレンチ431や外側ゲートトレンチ792の開口エッジ部において、ゲート配線層436がゲート絶縁層434を挟んでSiC半導体層402に対向することを抑制できる。その結果、ゲートトレンチ431の開口エッジ部における電界の集中を抑制できる。
図104は、図53に対応する領域の拡大図であって、本発明の第44実施形態に係る半導体装置801を示す拡大図である。以下では、半導体装置401に対して述べた構造に対応する構造については、同一の参照符号を付して説明を省略する。
SiC半導体層402の第1主面403には、ゲートトレンチ431によって複数のセル領域802が行列状に区画されている。各セル領域802は、平面視において四角形状に形成されている。ソーストレンチ441は、複数のセル領域802にそれぞれ形成されている。ソーストレンチ441は、平面視において四角形状に形成されていてもよい。
以上、半導体装置801によっても、半導体装置401に対して述べた効果と同様の効果を奏することができる。
半導体装置801の形態は、前述の種々の形態例は勿論のこと、第26~第43実施形態にも適用できる。また、半導体装置801の形態は、この実施形態に制限されるものではない。半導体装置801の形態は、この明細書に開示された全ての実施形態に適用できる。
図105を参照して、SiCエピタキシャル層422は、この形態では、高濃度領域422a、低濃度領域422b、ならびに、高濃度領域422aおよび低濃度領域422bの間に介在する濃度勾配領域422cを含む。
濃度勾配領域422cは、高濃度領域422aから低濃度領域422bに向けてn型不純物濃度が漸減する濃度勾配を有している。換言すると、濃度勾配領域422cは、低濃度領域422bから高濃度領域422aに向けてn型不純物濃度が漸増する濃度勾配を有している。濃度勾配領域422cは、高濃度領域422aおよび低濃度領域422bの間の領域においてn型不純物濃度の急激な変動を抑制する。
濃度勾配領域422cの厚さは、0.5μm以上2.0μmであってもよい。濃度勾配領域422cの厚さは、0.5μm以上1.0μmであってもよい。濃度勾配領域422cの厚さは、1.0μm以上1.5μmであってもよい。濃度勾配領域422cの厚さは、1.5μm以上2.0μmであってもよい。
つまり、前述のゲートトレンチ431、ソーストレンチ441、ディープウェル領域455および外側ディープウェル領域472等は、SiC半導体層402において高濃度領域422aおよび濃度勾配領域422cの境界領域に対して第1主面403側の領域に形成されている。
半導体装置811の形態は、前述の種々の形態例は勿論のこと、第26~第44実施形態にも適用できる。また、半導体装置811の形態は、この実施形態に制限されるものではない。半導体装置811の形態は、この明細書に開示された全ての実施形態に適用できる。
図106は、前述の第1~第45実施形態に係る半導体装置のいずれか1つを組み込むことができる半導体パッケージ1001を、封止体1007を透過して示す斜視図である。
パッド部1003は、金属板を含む。パッド部1003は、アルミニウムや銅等を含んでいてもよい。パッド部1003は、平面視において四角形状に形成されている。パッド部1003は、半導体チップ1002の平面面積以上の平面面積を有している。半導体チップ1002のドレインパッド113は、ダイボンディングによってパッド部1003に電気的に接続されている。
複数の端子1005は、パッド部1003に対してヒートスプレッダ1004とは反対側の辺に沿って配列されている。複数の端子1005は、それぞれ帯状に延びる金属板を含む。端子1005は、アルミニウムや銅等を含んでいてもよい。複数の端子1005は、第1端子1005A、第2端子1005Bおよび第3端子1005Cを含む。
第1端子1005A、第2端子1005Bおよび第3端子1005Cは、それらの配列方向に直交する方向に沿って帯状に延びている。第2端子1005Bおよび第3端子1005Cは、第1端子1005Aを両側から挟み込んでいる。
導線1006Aは、半導体チップ1002のゲートパッド108および第1端子1005Aに電気的に接続されている。導線1006Bは、半導体チップ1002のソースパッド110および第2端子1005Bに電気的に接続されている。導線1006Cは、パッド部1003および第3端子1005Cに電気的に接続されている。
半導体パッケージ1001の形態は、図104に示される形態に制限されない。半導体パッケージ1001としては、SOP(Small Outline Package)、QFN(Quad For Non Lead Package)、DFP(Dual Flat Package)、DIP(Dual Inline Package)、QFP(Quad Flat Package)、SIP(Single Inline Package)、または、SOJ(Small Outline J-leaded Package)、もしくは、これらに類する種々の半導体パッケージが適用されてもよい。
前述の第27~第30実施形態では、p型不純物が添加されたp型ポリシリコンを含むゲート電極層435およびゲート配線層436が形成された例について説明した。
しかし、ゲート閾値電圧Vthの増加を重視しない場合には、ゲート電極層435およびゲート配線層436は、p型ポリシリコンに代えて、n型不純物が添加されたn型ポリシリコンを含んでいてもよい。
前述の第26~第45実施形態では、ソース絶縁層442(ポリシリコン)がソース絶縁層442を挟んでソーストレンチ441に埋め込まれた例について説明した。しかし、ソース絶縁層442(ポリシリコン)は、ソース絶縁層442を介さずに、ソーストレンチ441に直接埋め込まれてもよい。
前述の第26~第45実施形態において、4H-SiC単結晶製のSiC半導体層402に代えて、Si(シリコン)製のSi半導体層(402)が採用されてもよい。Si半導体層(402)は、Si製のSi半導体基板(421)およびSi製のSiエピタキシャル層(422)を含む積層構造を有していてもよい。
まず、エピタキシャル成長法によって比較的低いn型不純物濃度を有するSiCエピタキシャル層422を形成する。次に、イオン注入法によって、SiCエピタキシャル層422の表層部にn型不純物を導入する。これにより、高濃度領域422aおよび低濃度領域422bを有するSiCエピタキシャル層112が形成される。
前述の第26~第45実施形態において、n+型のSiC半導体基板421に代えて、p+型のSiC半導体基板(421)が採用されてもよい。この構造によれば、MISFETに代えて、IGBT(Insulated Gate Bipolar Transistor)を提供できる。
前述の第26~第45実施形態では、ドレインパッド423が、Ti層(696)、Ni層(697)、Au層(698)および/またはAg層(699)を含む例について説明した。しかし、ドレインパッド423は、Ti層(696)、Ni層(697)、Au層(698)および/またはAg層(699)に代えてまたはこれに加えて、Al層を含んでいてもよい。
前述の第1~第45実施形態では、SiCを主たる材料とした半導体装置について説明した。しかし、前述の第1~第45実施形態は、SiCとは異なる半導体材料を用いた半導体装置にも適用できる。
化合物半導体装置では、SiC半導体層2,102,402に代えてGaN半導体層が適用されてもよい。また、この場合、酸化シリコンを含むゲート絶縁層13,131,434が採用されてもよい。
また、化合物半導体MISFETでは、p型不純物(アクセプタ)として、マグネシウムが採用されてもよい。また、n型不純物(ドナー)として、ゲルマニウム(Ge)、酸素(O)またはケイ素(Si)が採用されてもよい。その他の構成は、第1~第45実施形態において説明した構成と同様である。
つまり、第1~第45実施形態に示された特徴が任意の態様および任意の形態で組み合わされた形態が採用されてもよい。また、図1~図106に示された特徴が任意の態様および任意の形態で組み合わされた形態が採用されてもよい。
カーボン面は、C原子によって終端された終端面である。カーボン面では、正六角形の6つの頂点に1つのC原子がそれぞれ位置し、正六角形の中心に1つのC原子が位置している。
a1軸、a2軸およびa3軸は、シリコン面をc軸から見た平面視において、中心に位置するSi原子を基準に、最近接するSi原子の配列方向(以下、単に「最近接原子方向」という。)に沿ってそれぞれ設定されている。a1軸、a2軸およびa3軸は、それぞれ、Si原子の配列に倣って120°ずつ角度をずらして設定されている。
六角柱の側面は、シリコン面をc軸から見た平面視において、最近接原子方向に沿う6つの結晶面を含む。六角柱の側面は、より具体的には、最近接するSi原子によって形成された6つの結晶面を含む。
六角柱の対角は、シリコン面をc軸から見た平面視において最近接原子方向に交差する交差方向(以下、単に「最近接原子方向の交差方向」という。)に沿う6つの結晶面を含む。六角柱の対角は、より具体的には、最近接しないSi原子によって形成された6つの結晶面を含む。中心に位置するSi原子を基準に見たとき、最近接原子方向の交差方向は、最近接原子方向に直交する直交方向となる。
単位セルの結晶方向は、結晶面の法線方向によって定義される。(10-10)面の法線方向は[10-10]方向である。(01-10)面の法線方向は[01-10]方向である。(-1100)面の法線方向は[-1100]方向である。(-1010)面の法線方向は[-1010]方向である。(0-110)面の法線方向は[0-110]方向である。(1-100)面の法線方向は[1-100]方向である。
また、[01-10]方向、[-1100]方向、[-1010]方向、[0-110]方向、[1-100]方向および[10-10]方向は、等価な結晶方向を形成している。また、[11-20]方向、[-12-10]方向、[-2110]方向、[-1-120]方向、[1-210]方向および[2-1-10]方向は、等価な結晶方向を形成している。
[0001]方向および[000-1]方向は、単にc軸と称されることがある。(0001)面および(000-1)面は、単にc面と称されることがある。[11-20]方向および[-1-120]方向は、単にa軸と称されることがある。[1-100]方向および[-1100]方向は、単にm軸と称されることがある。(1-100)面および(-1100)面は、単にm面と称されることがある。
[A1]第1主面および前記第1主面とは反対側の第2主面を有するSiC半導体層と、前記SiC半導体層の前記第1主面に形成された半導体素子と、前記SiC半導体層の前記第2主面において互いに間隔を空けて形成された複数の隆起部を含み、複数の前記隆起部のうちの幾つかの前記隆起部が前記SiC半導体層の前記第2主面の面方向の一つである第1方向から見た第1方向視において互いに重なる第1部分を有する隆起部群と、前記SiC半導体層の前記第2主面の上に形成され、前記隆起部群に接続された電極と、を含む、半導体装置。
[A2]前記隆起部群は、複数の前記隆起部のうちの幾つかの前記隆起部が前記第1方向視において前記第1部分から離間して形成され、かつ、前記第1方向視において互いに重なる第2部分を有している、A1に記載の半導体装置。
[A4]互いに隣り合う複数の前記隆起部群の間の距離は、100μm以下である、A3に記載の半導体装置。
[A6]前記距離は、20μm以下である、A4またはA5に記載の半導体装置。
[A7]前記隆起部群は、前記SiC半導体層の前記第2主面において、前記第1方向に直交する方向に関して、10μm以上200μm以下の範囲に形成されている、A1~A6のいずれか一つに記載の半導体装置。
[A9]前記範囲は、80μm以上120μm以下である、A7またはA8に記載の半導体装置。
[A10]前記SiC半導体層は、4H-SiCを含み、前記第1方向は、前記4H-SiCの[11-20]方向である、A1~A9のいずれか一つに記載の半導体装置。
[A12]前記SiC半導体層は、前記4H-SiCの(0001)面から[11-20]方向に対して10°以内の角度で傾斜したオフ角を有している、A10またはA11に記載の半導体装置。
[A14]前記オフ角は、0°を超えて4°未満である、A12またはA13に記載の半導体装置。
[A15]前記電極は、Ti,Ni,AuまたはAgのうちの少なくとも1種を含む、A1~A14のいずれか一つに記載の半導体装置。
[A17]前記電極は、前記隆起部群に接するNi層を含む、A1~A15のいずれか一つに記載の半導体装置。
[A18]前記SiC半導体層の前記第2主面に形成された溝をさらに含む、A1~A17のいずれか一つに記載の半導体装置。
[A20]前記隆起部群は、前記SiC半導体層の前記第2主面の法線方向から見た平面視において、複数の前記隆起部のうちの幾つかの前記隆起部が前記溝に沿って間隔を空けて形成された部分を含む、A18またはA19に記載の半導体装置。
[B1]第1主面および前記第1主面とは反対側の第2主面を有するSiC半導体層と、前記SiC半導体層の前記第1主面に形成された半導体素子と、前記SiC半導体層の前記第2主面において互いに間隔を空けて形成された複数の隆起部を含む隆起部群と、前記SiC半導体層の前記第2主面において前記隆起部群に直接接続された電極と、を含む、半導体装置。
[B2]前記電極は、シリサイド層を介さずに前記隆起部群に接続されている、B1に記載の半導体装置。
[B4]前記電極は、Ti,Ni,AuまたはAgのうちの少なくとも1種を含む、B1~B3のいずれか一つに記載の半導体装置。
[B5]前記電極は、前記隆起部群に接するTi層を含む、B1~B4のいずれか一つに記載の半導体装置。
[B7]前記隆起部群は、複数の前記隆起部のうちの幾つかの前記隆起部が前記SiC半導体層の前記第2主面の面方向の一つである第1方向から見た第1方向視において互いに重なる第1部分を有している、B1~B6のいずれか一つに記載の半導体装置。
[B9]前記隆起部群は、前記SiC半導体層の前記第1主面の面方向の一つであり、前記第1方向に交差する第2方向に沿って間隔を空けて複数形成されている、B7またはB8に記載の半導体装置。
[B11]前記距離は、50μm以下である、B10に記載の半導体装置。
[B12]前記距離は、20μm以下である、B10またはB11に記載の半導体装置。
[B14]前記SiC半導体層は、4H-SiCを含み、前記第1方向は、4H-SiCの[1-100]方向である、B7~B12のいずれか一つに記載の半導体装置。
[B15]前記SiC半導体層は、4H-SiCの(0001)面から[11-20]方向に対して10°以内の角度で傾斜したオフ角を有している、B13またはB14に記載の半導体装置。
[B17]前記オフ角は、0°を超えて4°未満である、B15またはB16に記載の半導体装置。
[B18]前記隆起部群は、前記SiC半導体層の前記第2主面において、前記第1方向に直交する方向に関して、10μm以上200μm以下の範囲に形成されている、B7~B17のいずれか一つに記載の半導体装置。
[B20]前記範囲は、80μm以上120μm以下である、B18またはB14に記載の半導体装置。
[B21]前記SiC半導体層の前記第2主面に形成された溝をさらに含む、B1~B20のいずれか一つに記載の半導体装置。
[B23]前記隆起部群は、前記SiC半導体層の前記第2主面の法線方向から見た平面視において、複数の前記隆起部のうちの幾つかの前記隆起部が前記溝に沿って間隔を空けて形成された部分を含む、B21またはB22に記載の半導体装置。
[C1]ゲートトレンチが形成された主面を有するSiC半導体層と、前記ゲートトレンチの内壁に沿って形成されたゲート絶縁層と、p型不純物が添加されたp型ポリシリコンを含み、前記ゲート絶縁層を挟んで前記ゲートトレンチに埋め込まれたゲート電極層と、前記ゲート電極層のシート抵抗未満のシート抵抗を有する導電材料を含み、前記ゲート電極層を被覆する低抵抗電極層と、を含む、SiC半導体装置。
その一方、SiC半導体装置では、p型ボディ領域のp型不純物濃度を低くするとゲート閾値電圧が低下するという背反を生じる。したがって、Si半導体装置で採用される手法は、SiC半導体装置に適用することはできない。
とりわけ、トレンチゲート電極構造では、ゲート電極層をゲートトレンチに埋め込まなければならないため、プレーナゲート構造とは異なる製造難易度が求められる上に、ゲート電極層の電極材料の選択肢も制限される。そのため、トレンチゲート電極構造という限られた設計範囲では、ゲート電極層の電極材料としてp型ポリシリコンを採用する余地はなく、n型ポリシリコンを選択せざるを得ない。
このSiC半導体装置によれば、ゲートトレンチにゲート絶縁層を挟んでゲート電極層が埋め込まれたトレンチゲート電極構造が形成されている。このトレンチゲート電極構造では、ゲート電極層が低抵抗電極層によって被覆されている。
[C2]前記低抵抗電極層は、前記p型ポリシリコンが金属材料によってシリサイド化されたポリサイド層を含む、C1に記載のSiC半導体装置。
[C4]前記低抵抗電極層は、膜状に形成されている、C1~C3のいずれか一つに記載のSiC半導体装置。
[C6]前記ゲート絶縁層は、前記ゲートトレンチの側壁に沿って形成された第1領域、および、前記ゲートトレンチの底壁に沿って形成された第2領域を含み、前記ゲート絶縁層の前記第2領域の厚さは、前記ゲート絶縁層の前記第1領域の厚さ以上である、C1~C5のいずれか一つに記載のSiC半導体装置。
[C8]前記ゲートトレンチは、前記SiC半導体層の主面および前記ゲートトレンチの側壁を接続する開口エッジ部において、前記ゲートトレンチの内方に向けて湾曲した湾曲部を有している、C1~C7のいずれか一つに記載のSiC半導体装置。
[C10]前記ゲート絶縁層は、前記ゲートトレンチの開口エッジ部において前記ゲートトレンチ内に向けて膨出した膨出部を含み、
前記低抵抗電極層は、前記ゲート絶縁層の前記膨出部に接している、C1~C9のいずれか一つに記載のSiC半導体装置。
[C12]前記ゲートトレンチの側壁に沿うように前記SiC半導体層の主面から厚さ方向に向けてこの順に形成されたソース領域、ボディ領域およびドレイン領域をさらに含み、前記低抵抗電極層は、前記ゲート絶縁層を挟んで前記ソース領域に対向している、C1~C11のいずれか一つに記載のSiC半導体装置。
[C14]SiC半導体層の主面にゲートトレンチを形成する工程と、前記ゲートトレンチの内壁に沿ってゲート絶縁層を形成する工程と、p型不純物が添加されたp型ポリシリコンを、前記ゲート絶縁層を挟んで前記ゲートトレンチに埋め込むことにより、ゲート電極層を形成する工程と、前記ゲート電極層のシート抵抗よりも低いシート抵抗を有する導電材料によって前記ゲート電極層を被覆することにより、低抵抗電極層を形成する工程と、を含む、SiC半導体装置の製造方法。
[C16]前記金属材料は、Ti、Ni、Co、MoまたはWのうちの少なくとも1種を含む、C15に記載のSiC半導体装置の製造方法。
[D1]ゲートトレンチが形成された主面を有する半導体層と、前記ゲートトレンチの内壁に沿って形成されたゲート絶縁層と、ポリシリコンからなり、前記ゲート絶縁層を挟んで前記ゲートトレンチに埋め込まれたゲート電極層と、前記ゲート電極層のシート抵抗未満のシート抵抗を有する導電材料を含み、前記ゲート電極層を被覆する低抵抗電極層と、を含む、半導体装置。
[D2]前記低抵抗電極層は、前記ゲートトレンチ内において前記ゲート電極層を被覆している、D1に記載の半導体装置。
ミリメートルオーダの長さを有するゲートトレンチの場合には、電流の伝達に時間を要する。しかし、この半導体装置によれば、低抵抗電極層が形成されている。低抵抗電極層によればゲート電極層の全体を速やかにオフ状態からオン状態に移行させることができるから、スイッチング応答の遅延を抑制できる。
[D5]一方方向に間隔を空けて形成された複数の前記ゲートトレンチを含み、平面視において単位面積当たりの一つまたは複数の前記ゲートトレンチの総延長が、0.5μm/μm2以上0.75μm/μm2以下である、D1~D4のいずれか一つに記載の半導体装置。
[D7]前記低抵抗電極層の厚さは、前記ゲート電極層の厚さ以下である、D1~D6のいずれか一つに記載の半導体装置。
[D9]前記ゲート電極層の厚さに対する前記低抵抗電極層の厚さの比は、0.01以上1以下である、D1~D8のいずれか一つに記載の半導体装置。
[D10]前記ゲート電極層の厚さは、0.5μm以上3μm以下である、D1~D9のいずれか一つに記載の半導体装置。
[D12]前記ゲート電極層は、n型不純物が添加されたn型ポリシリコン、または、p型不純物が添加されたp型ポリシリコンからなる、D1~D11のいずれか一つに記載の半導体装置。
[D14]前記半導体層は、SiCを含む、D1~D13のいずれか一つに記載の半導体装置。
[E1]一方側の第1主面および他方側の第2主面を含み、前記第1主面にゲートトレンチおよびソーストレンチが間隔を空けて形成された半導体層と、前記半導体層の前記第1主面の表層部において前記ゲートトレンチの側方に形成された第1導電型のボディ領域と、前記ボディ領域の表層部において前記ゲートトレンチの側方に形成された第2導電型のソース領域と、前記半導体層において前記ボディ領域に対して前記第2主面側の領域に形成され、前記ソーストレンチの内壁から露出する第2導電型のドリフト領域と、前記ゲートトレンチ内においてゲート絶縁層を挟んで前記ボディ領域、前記ソース領域および前記ドリフト領域に対向するゲート電極と、前記ソーストレンチに埋め込まれ、前記ドリフト領域との間でショットキー接合を形成するソース電極と、を含む、半導体装置。
[E2]前記ドリフト領域は、前記ソーストレンチの側壁から露出しており、前記ソース電極は、前記ソーストレンチの側壁から露出する前記ドリフト領域との間でショットキー接合を形成している、E1に記載の半導体装置。
[E5]前記ウェル領域は、前記ソーストレンチの底壁から前記半導体層の前記第1主面に平行な横方向に引き出されている、E3またはE4に記載の半導体装置。
[E6]前記ウェル領域は、前記半導体層の前記第1主面の法線方向に関して、前記ドリフト領域の一部の領域を挟んで前記ボディ領域に対向している、E3~E5のいずれか一つに記載の半導体装置。
[E8]前記ソーストレンチの側壁から前記ドリフト領域を露出させるように前記ソーストレンチの側壁を部分的に被覆するソース絶縁層をさらに含み、前記ソース電極は、前記ソース絶縁層から露出する前記ドリフト領域との間でショットキー接合を形成している、E1~E7のいずれか一つに記載の半導体装置。
[E10]前記ソーストレンチの側壁からは、前記ソース領域が露出しており、前記ソース絶縁層は、前記ソーストレンチの側壁から露出する前記ソース領域を被覆している、E8またはE9に記載の半導体装置。
[E12]前記ソース絶縁層は、前記ソーストレンチの側壁および底壁を接続する角部を被覆している、E8~E11のいずれか一つに記載の半導体装置。
[E13]前記半導体層は、互いに間隔を空けて形成された複数の前記ゲートトレンチを含み、前記ソーストレンチは、互いに隣り合う複数の前記ゲートトレンチの間の領域に形成されている、E1~E12のいずれか一つに記載の半導体装置。
[E15]前記ゲート電極は、導電性ポリシリコンを含み、前記ソース電極は、導電性ポリシリコン、チタン、ニッケル、銅、アルミニウム、銀、金、窒化チタンまたはタングステンのうちの少なくとも一種を含む、E1~E14のいずれか一つに記載の半導体装置。
[E17]前記主面ソース電極は、前記ソース電極と同一の導電材料を含み、前記ソース電極と一体的に形成されている、E16に記載の半導体装置。
[E20]前記ゲートトレンチは、前記ドリフト領域の前記高濃度領域に形成されている、E19に記載の半導体装置。
[E22]前記ソーストレンチは、前記ドリフト領域の前記高濃度領域に形成されている、E21に記載の半導体装置。
[E24]前記半導体層は、SiCを含む、E1~E23のいずれか一つに記載の半導体装置。
[F1]一方側の第1主面および他方側の第2主面を含む半導体層と、前記半導体層の前記第1主面に形成された第1導電型のボディ領域、前記ボディ領域の表層部に形成された第2導電型のソース領域、前記半導体層において前記ボディ領域に対して前記第2主面側の領域に形成された第2導電型のドリフト領域、および、ゲート絶縁層を介して前記ボディ領域、前記ソース領域および前記ドリフト領域に対向するゲート電極を含むFET(Field Effect Transistor)構造と、前記FET構造の側方において前記FET構造から間隔を空けて前記半導体層の前記第1主面に形成されたソーストレンチ、および、前記ソーストレンチに埋め込まれ、前記ドリフト領域との間でショットキー接合を形成するソース電極を含むトレンチソース構造と、を含む、半導体装置。
[F2]前記半導体層において前記ソーストレンチの底壁に沿う領域に形成された第1導電型のウェル領域をさらに含み、前記ソース電極は、前記半導体層の前記第1主面の法線方向に関して、前記ボディ領域および前記ウェル領域の間の深さ位置において、前記ドリフト領域との間でショットキー接合を形成している、F1に記載の半導体装置。
[F4]前記ウェル領域は、前記ソーストレンチの底壁から前記半導体層の前記第1主面に平行な横方向に引き出されている、F2またはF3に記載の半導体装置。
[F5]前記ウェル領域は、前記半導体層の前記第1主面の法線方向に関して、前記ドリフト領域の一部の領域を挟んで前記ボディ領域に対向している、F2~F4のいずれか一つに記載の半導体装置。
[F7]前記トレンチソース構造は、前記ソーストレンチの側壁から前記半導体層を露出させるように前記ソーストレンチの側壁を部分的に被覆するソース絶縁層を含み、前記ソース電極は、前記ソース絶縁層から露出する前記ドリフト領域との間でショットキー接合を形成している、F1~F6のいずれか一つに記載の半導体装置。
[F9]前記ソーストレンチの側壁からは、前記ソース領域が露出しており、前記ソース絶縁層は、前記ソーストレンチの側壁から露出する前記ソース領域を被覆している、F7またはF8に記載の半導体装置。
[F11]前記ソース絶縁層は、前記ソーストレンチの側壁および底壁を接続する角部を被覆している、F7~F10のいずれか一つに記載の半導体装置。
[F12]前記FET構造は、前記半導体層の前記第1主面に形成されたゲートトレンチを含み、前記ボディ領域、前記ソース領域および前記ドリフト領域は、前記ゲートトレンチの内壁から露出しており、前記ゲート電極は、前記ゲートトレンチ内において前記ゲート絶縁層を挟んで前記ボディ領域、前記ソース領域および前記ドリフト領域に対向している、F1~F11のいずれか一つに記載の半導体装置。
[F14]前記ゲートトレンチは、前記半導体層の前記第2主面側に向かって開口幅が狭まるテーパ形状に形成されており、前記ソーストレンチは、前記半導体層の前記第2主面側に向かって開口幅が狭まるテーパ形状に形成されている、F12またはF13に記載の半導体装置。
[F16]前記半導体層の前記第1主面の上に形成され、前記ソース領域および前記ソース電極に電気的に接続された主面ソース電極をさらに含む、F1~F15のいずれか一つに記載の半導体装置。
[F18]前記ドリフト領域は、前記半導体層において前記第1主面側の領域に形成された高濃度領域、および、前記半導体層において前記高濃度領域に対して前記第2主面側の領域に形成された低濃度領域を含み、前記ソーストレンチは、前記ドリフト領域の前記高濃度領域に形成されており、前記ソース電極は、前記ドリフト領域の前記高濃度領域との間でショットキー接合を形成している、F1~F17のいずれか一つに記載の半導体装置。
[G1]一方側の第1主面および他方側の第2主面を含み、前記第1主面にソーストレンチが形成された半導体層と、前記半導体層の前記第1主面の表層部において前記ソーストレンチの側方に形成された第1導電型のボディ領域と、前記ボディ領域の表層部において前記ソーストレンチの側方に形成された第2導電型のソース領域と、前記半導体層において前記ボディ領域に対して前記第2主面側の領域に形成され、前記ソーストレンチの内壁から露出する第2導電型のドリフト領域と、前記ソーストレンチに埋め込まれ、前記ドリフト領域との間でショットキー接合を形成するソース電極と、を含む、半導体装置。
[G2]前記ドリフト領域は、前記ソーストレンチの側壁から露出しており、前記ソース電極は、前記ソーストレンチの側壁から露出する前記ドリフト領域との間でショットキー接合を形成している、G1に記載の半導体装置。
[G5]前記ウェル領域は、前記ソーストレンチの底壁から前記半導体層の前記第1主面に平行な横方向に引き出されている、G3またはG4に記載の半導体装置。
[G6]前記ウェル領域は、前記半導体層の前記第1主面の法線方向に関して、前記ドリフト領域の一部の領域を挟んで前記ボディ領域に対向している、G3~G5のいずれか一つに記載の半導体装置。
[G8]前記ソーストレンチの側壁から前記ドリフト領域を露出させるように前記ソーストレンチの側壁を部分的に被覆するソース絶縁層をさらに含み、前記ソース電極は、前記ソース絶縁層から露出する前記ドリフト領域との間でショットキー接合を形成している、G1~G7のいずれか一つに記載の半導体装置。
[G10]前記ソーストレンチの側壁からは、前記ソース領域が露出しており、前記ソース絶縁層は、前記ソーストレンチの側壁から露出する前記ソース領域を被覆している、G8またはG9に記載の半導体装置。
[G12]前記ソース絶縁層は、前記ソーストレンチの側壁および底壁を接続する角部を被覆している、G8~G11のいずれか一つに記載の半導体装置。
[G13]前記半導体層は、前記第1主面において前記ソーストレンチから間隔を空けて形成されたゲートトレンチを含み、前記ゲートトレンチ内には、ゲート絶縁層を挟んで前記ボディ領域および前記ソース領域に対向するゲート電極が埋め込まれている、G1~G12のいずれか一つに記載の半導体装置。
[G15]前記ゲート電極は、導電性ポリシリコンを含み、前記ソース電極は、導電性ポリシリコン、チタン、ニッケル、銅、アルミニウム、銀、金、窒化チタンまたはタングステンのうちの少なくとも一種を含む、G13またはG14に記載の半導体装置。
[G17]前記主面ソース電極は、前記ソース電極と同一の導電材料を含み、前記ソース電極と一体的に形成されている、G16に記載の半導体装置。
[H1]一方側の第1主面および他方側の第2主面を含み、前記第1主面にソーストレンチが形成された半導体層と、前記半導体層の前記第1主面の表層部において前記ソーストレンチの側方に形成された第1導電型のボディ領域と、前記ボディ領域の表層部において前記ソーストレンチの側方に形成された第2導電型のソース領域と、前記半導体層において前記ボディ領域に対して前記第2主面側の領域に形成され、前記ソーストレンチの側壁から露出する第2導電型のドリフト領域と、前記ソーストレンチの側壁を部分的に露出させるように前記ソーストレンチの側壁および底壁を被覆するソース絶縁層と、前記ソーストレンチに埋め込まれ、前記ソース絶縁層から露出する前記ドリフト領域との間でショットキー接合を形成するソース電極と、を含む、半導体装置。
[H2]前記ソース絶縁層は、前記半導体層の前記第1主面の法線方向に関して、前記半導体層において前記ボディ領域に対して前記半導体層の前記第2主面側に位置する領域を露出させている、H1に記載の半導体装置。
[H4]前記ソーストレンチの側壁からは、前記ボディ領域が露出しており、前記ソース絶縁層は、前記ソーストレンチの側壁から露出する前記ボディ領域を被覆している、H1~H3のいずれか一つに記載の半導体装置。
[H6]前記半導体層において前記ソーストレンチの底壁に沿う領域に形成された第1導電型のウェル領域をさらに含み、前記ソース電極は、前記半導体層の前記第1主面の法線方向に関して、前記ボディ領域および前記ウェル領域の間の深さ位置において、前記ドリフト領域との間でショットキー接合を形成している、H1~H5のいずれか一つに記載の半導体装置。
[H8]前記ウェル領域は、前記ソーストレンチの底壁から前記半導体層の前記第1主面に平行な横方向に引き出されている、H6またはH7に記載の半導体装置。
[H9]前記ウェル領域は、前記半導体層の前記第1主面の法線方向に関して、前記ドリフト領域の一部の領域を挟んで前記ボディ領域に対向している、H6~H8のいずれか一つに記載の半導体装置。
[H11]前記半導体層は、前記第1主面において前記ソーストレンチから間隔を空けて形成されたゲートトレンチを含み、前記ゲートトレンチ内には、ゲート絶縁層を挟んで前記ボディ領域および前記ソース領域に対向するゲート電極が埋め込まれている、H1~H10のいずれか一つに記載の半導体装置。
[H13]前記ゲート電極は、導電性ポリシリコンを含み、前記ソース電極は、導電性ポリシリコン、チタン、ニッケル、銅、アルミニウム、銀、金、窒化チタンまたはタングステンのうちの少なくとも一種を含む、H11またはH12に記載の半導体装置。
[H15]前記主面ソース電極は、前記ソース電極と同一の導電材料を含み、前記ソース電極と一体的に形成されている、H14に記載の半導体装置。
[I1]一方側の第1主面および他方側の第2主面を有し、前記第1主面においてアクティブ主面およびアクティブ側壁を有する台地状のアクティブ台地が区画された半導体層と、前記アクティブ台地によって前記半導体層の前記第1主面に形成された段差を緩和する段差緩和構造と、前記段差緩和構造を被覆し、前記アクティブ主面の上から前記アクティブ台地外の領域に向けて延びる被覆層と、を含む、半導体装置。
[I4]前記段差緩和構造は、前記アクティブ側壁を被覆するサイドウォールからなる、I1~I3のいずれか一つに記載の半導体装置。
[I5]前記アクティブ台地の前記アクティブ主面に、半導体素子が形成されている、I1~I4のいずれか一つに記載の半導体装置。
[I7]一方側の第1主面および他方側の第2主面を有し、前記第1主面においてアクティブ主面およびアクティブ側壁を有する台地状のアクティブ台地が区画されたSiC半導体層と、前記アクティブ台地によって前記半導体層の前記第1主面に形成された段差を緩和する段差緩和構造と、前記段差緩和構造を被覆し、前記アクティブ主面の上から前記アクティブ台地外の領域に向けて延びる被覆層と、を含む、SiC半導体装置。
[I10]前記段差緩和構造は、前記アクティブ側壁を被覆するサイドウォールからなる、I7~I9のいずれか一つに記載のSiC半導体装置。
[I11]前記アクティブ台地の前記アクティブ主面に、半導体素子が形成されている、I7~I10のいずれか一つに記載のSiC半導体装置。
前述の[A1]~[A21]、前述の[B1]~[B24]、前述の[C1]~[C17]、前述の[D1]~[D14]、前述の[E1]~[E24]、前述の[F1]~[F20]、前述の[G1]~[G20]、前述の[H1]~[H18]、ならびに、前述の[I1]~[I12]は、それらの間で任意の態様で組み合わせられることができる。
2 SiC半導体層
3 SiC半導体層の第1主面
4 SiC半導体層の第2主面
7 ドレイン電極
10 トレンチゲート構造
11 トレンチソース構造
12 ゲートトレンチ
13 ゲート絶縁層
14 ゲート電極層
15 ゲートトレンチの第1側壁
16 ゲートトレンチの第1底壁
18 ソーストレンチ
19 障壁形成層
20 ソース電極層
21 ディープウェル領域
22 ソーストレンチの第2側壁
23 ソーストレンチの第2底壁
24 第2側壁の第1壁部
25 第2側壁の第2壁部
26 ソーストレンチの角部
27 ディープウェル領域の第1領域
28 ディープウェル領域の第2領域
30 ボディ領域
31 ソース領域
32 コンタクト領域
46 空乏層
51 半導体装置
61 半導体装置
71 半導体装置
81 半導体装置
91 半導体装置
101 半導体装置
171 半導体装置
181 半導体装置
191 半導体装置
201 半導体装置
211 半導体装置
221 半導体装置
231 半導体装置
241 半導体装置
251 半導体装置
261 半導体装置
271 半導体装置
281 半導体装置
291 半導体装置
301 半導体装置
311 半導体装置
351 半導体装置
361 半導体装置
371 半導体装置
401 半導体装置
631 半導体装置
651 半導体装置
661 半導体装置
671 半導体装置
691 半導体装置
705 半導体装置
711 半導体装置
721 半導体装置
731 半導体装置
751 半導体装置
752 半導体装置
761 半導体装置
762 半導体装置
771 半導体装置
783 半導体装置
790 半導体装置
791 半導体装置
801 半導体装置
811 半導体装置
Claims (17)
- 一方側の第1主面および他方側の第2主面を有する第1導電型の半導体層と、
前記半導体層の前記第1主面に形成されたゲートトレンチ、および、ゲート絶縁層を介して前記ゲートトレンチに埋め込まれたゲート電極を含むトレンチゲート構造と、
前記半導体層の前記第1主面において前記ゲートトレンチから間隔を空けて前記ゲートトレンチよりも深く形成されたソーストレンチ、前記ソーストレンチに埋め込まれたソース電極、および、前記半導体層において前記ソーストレンチに沿う領域に形成された第2導電型のウェル領域を含むトレンチソース構造であって、前記トレンチゲート構造の深さに対する前記トレンチソース構造の深さの比が、1.5以上4.0以下である前記トレンチソース構造と、
前記半導体層の前記第1主面の表層部において、前記ゲートトレンチおよび前記ソーストレンチの間の領域に形成された第2導電型のボディ領域と、
前記ボディ領域の表層部に形成された第1導電型のソース領域と、
前記半導体層において前記ソーストレンチの側壁に沿う領域に形成され、前記ボディ領域の第2導電型不純物濃度よりも高い第2導電型不純物濃度を有する第2導電型のコンタクト領域と、
前記半導体層の前記第2主面に接続されたドレイン電極と、を含む、半導体装置。 - 前記トレンチソース構造は、前記ソーストレンチおよび前記ソース電極の間の領域に介在し、前記ウェル領域および前記ソース電極の間の電位障壁よりも高い電位障壁を有する障壁形成層を含む、請求項1に記載の半導体装置。
- 前記障壁形成層は、絶縁材料によって形成された絶縁性障壁形成層を含む、請求項2に記載の半導体装置。
- 前記障壁形成層は、前記ソース電極の導電材料とは異なる導電材料によって形成された導電性障壁形成層を含む、請求項2に記載の半導体装置。
- 前記障壁形成層は、絶縁材料によって形成された絶縁性障壁形成層、および、前記ソース電極の導電材料とは異なる導電材料によって形成された導電性障壁形成層を含む、請求項2に記載の半導体装置。
- 前記障壁形成層は、前記ソーストレンチの側壁、底壁、ならびに、前記側壁および前記底壁を接続する角部に沿って形成されている、請求項2~5のいずれか一項に記載の半導体装置。
- 一方側の第1主面および他方側の第2主面を有する第1導電型の半導体層と、
前記半導体層の前記第1主面に形成されたゲートトレンチ、および、ゲート絶縁層を介して前記ゲートトレンチに埋め込まれたゲート電極を含むトレンチゲート構造と、
前記半導体層の前記第1主面において前記ゲートトレンチから間隔を空けて前記ゲートトレンチよりも深く形成されたソーストレンチ、前記ソーストレンチに埋め込まれたソース電極、および、前記半導体層において前記ソーストレンチに沿う領域に形成された第2導電型のウェル領域を含むトレンチソース構造であって、前記トレンチゲート構造の深さに対する前記トレンチソース構造の深さの比が、1.5以上4.0以下である前記トレンチソース構造と、
前記半導体層の前記第1主面の表層部において、前記ゲートトレンチおよび前記ソーストレンチの間の領域に形成された第2導電型のボディ領域と、
前記ボディ領域の表層部に形成された第1導電型のソース領域と、
前記半導体層の前記第2主面に接続されたドレイン電極と、を含み、
前記トレンチソース構造は、前記ソーストレンチおよび前記ソース電極の間の領域に介在し、前記ウェル領域および前記ソース電極の間の電位障壁よりも高い電位障壁を有する障壁形成層を含み、
前記障壁形成層は、前記ソース電極の導電材料とは異なる導電材料によって形成された導電性障壁形成層を含む、半導体装置。 - 一方側の第1主面および他方側の第2主面を有する第1導電型の半導体層と、
前記半導体層の前記第1主面に形成されたゲートトレンチ、および、ゲート絶縁層を介して前記ゲートトレンチに埋め込まれたゲート電極を含むトレンチゲート構造と、
前記半導体層の前記第1主面において前記ゲートトレンチから間隔を空けて前記ゲートトレンチよりも深く形成されたソーストレンチ、前記ソーストレンチに埋め込まれたソース電極、および、前記半導体層において前記ソーストレンチに沿う領域に形成された第2導電型のウェル領域を含むトレンチソース構造であって、前記トレンチゲート構造の深さに対する前記トレンチソース構造の深さの比が、1.5以上4.0以下である前記トレンチソース構造と、
前記半導体層の前記第1主面の表層部において、前記ゲートトレンチおよび前記ソーストレンチの間の領域に形成された第2導電型のボディ領域と、
前記ボディ領域の表層部に形成された第1導電型のソース領域と、
前記半導体層の前記第2主面に接続されたドレイン電極と、を含み、
前記トレンチソース構造は、前記ソーストレンチおよび前記ソース電極の間の領域に介在し、前記ウェル領域および前記ソース電極の間の電位障壁よりも高い電位障壁を有する障壁形成層を含み、
前記障壁形成層は、絶縁材料によって形成された絶縁性障壁形成層、および、前記ソース電極の導電材料とは異なる導電材料によって形成された導電性障壁形成層を含む、半導体装置。 - 前記半導体層において前記ソーストレンチの底壁に沿う領域に形成され、前記ボディ領域の第2導電型不純物濃度よりも高い第2導電型不純物濃度を有する第2導電型のコンタクト領域をさらに含む、請求項7または8に記載の半導体装置。
- 前記トレンチソース構造のアスペクト比が、前記トレンチゲート構造のアスペクト比よりも大きい、請求項1~9のいずれか一項に記載の半導体装置。
- 前記トレンチソース構造のアスペクト比が、0.5以上18.0以下である、請求項1~10のいずれか一項に記載の半導体装置。
- 前記半導体層において、前記半導体層および前記ウェル領域の境界領域から前記ゲートトレンチの底壁よりも前記第2主面側の領域に空乏層が拡がる、請求項1~11のいずれか一項に記載の半導体装置。
- 前記空乏層は、前記ゲートトレンチの底壁にオーバラップする、請求項12に記載の半導体装置。
- 前記ウェル領域は、前記半導体層において前記ソーストレンチの側壁に沿う領域に形成されている、請求項1~13のいずれか一項に記載の半導体装置。
- 前記ウェル領域は、前記半導体層において前記ソーストレンチの底壁に沿う領域に形成されている、請求項1~13のいずれか一項に記載の半導体装置。
- 前記ウェル領域は、前記半導体層において前記ソーストレンチの側壁、底壁、ならびに、前記側壁および前記底壁を接続する角部に沿う領域に連続的に形成されている、請求項1~13のいずれか一項に記載の半導体装置。
- 前記ウェル領域は、前記ボディ領域に接続されている、請求項1~16のいずれか一項に記載の半導体装置。
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