DE112019006587T5 - Halbleitereinheit und leistungswandlereinheit - Google Patents

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Yutaka Fukui
Rina Tanaka
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    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs

Abstract

Die Aufgabe besteht darin, eine Technik anzugeben, mittels der eine parasitäre Kapazität in einer Halbleitereinheit mit einer hohen Genauigkeit reduziert werden kann. Eine Halbleitereinheit weist Folgendes auf: einen Basis-Bereich; einen Source-Bereich; einen zweiten Graben, der durch den Basis-Bereich hindurch verläuft und bis zu der Drift-Schicht reicht; eine zweite Schutzschicht, die in einem Bodenbereich des zweiten Grabens angeordnet ist; eine Source-Elektrode, von der zumindest ein Teil in dem zweiten Graben so angeordnet ist, dass sie mit einer ersten Schutzschicht, dem Basis-Bereich und dem Source-Bereich elektrisch zu verbinden ist; sowie eine sourceseitige Verbindungsschicht mit einem zweiten Leitfähigkeitstyp, die zumindest einen Teil eines lateralen Bereichs des zweiten Grabens bildet und mit dem Basis-Bereich und der zweiten Schutzschicht verbunden ist.

Description

  • TECHNISCHES GEBIET
  • Die vorliegende Erfindung bezieht sich auf eine Halbleitereinheit sowie eine Leistungswandlereinheit, welche eine solche Halbleitereinheit aufweist.
  • STAND DER TECHNIK
  • Halbleitereinheiten vom Typ mit isoliertem Gate, wie beispielsweise ein Bipolartransistor mit isoliertem Gate (IGBT) und ein Metall-Oxid-Halbleiter-Feldeffekttransistor (MOSFET), werden weit verbreitet als Schaltelemente eingesetzt, die eine Leistungszuführung zu einer Last steuern, wie beispielsweise einem Motor in einer Leistungselektronikvorrichtung. Ein MOSFET vom vertikalen Typ für eine Leistungssteuerung weist einen MOSFET vom Typ mit Graben-Gate auf, in dem eine Gate-Elektrode in einer Halbleiterschicht eingebettet ist.
  • In der Zwischenzeit ziehen zum Beispiel ein MOSFET und ein IGBT, bei denen ein Halbleiter mit großer Bandlücke verwendet wird, wie z.B. Siliciumcarbid (SiC), als Schaltelemente der nächsten Generation Aufmerksamkeit auf sich, und sie werden mit hoher Wahrscheinlichkeit auf einem technischen Gebiet eingesetzt, in dem hohe Spannungen von etwa 1 kV oder höhere Spannungen gehandhabt werden. Beispiele für Halbleiter mit großer Bandlücke umfassen nicht nur SiC, sondern auch Materialien der Galliumnitrid(GaN)-Reihe sowie Diamant.
  • Die Betriebsfrequenz eines Schaltelements muss erhöht werden, das heißt, für eine Verkleinerung einer Wechselrichterschaltung, in der das Schaltelement verwendet wird, muss ein Schaltelement bei einer hohen Geschwindigkeit betrieben werden. Unter dem Gesichtspunkt, dass ein SiC-MOSFET bei einer hohen Geschwindigkeit betrieben werden kann, die gleich einem Vielfachen von jener eines herkömmlichen Si-IGBT ist, wird dieser als vielversprechend betrachtet.
  • Beispiele für Leistungsverluste in dem Schaltelement umfassen einen Leitungsverlust, der auftritt, wenn sich der MOSFET in einem leitfähigen (EIN-)Zustand zwischen Drain und Source befindet, sowie einen Schaltverlust, der auftritt, wenn EIN und AUS des MOSFET umgeschaltet werden. Wenn die Betriebsfrequenz des MOSFET erhöht wird, nimmt die Anzahl von Malen eines Schaltvorgangs zu, so dass der Anteil des Schaltverlusts am Gesamtverlust zunimmt.
  • Eine parasitäre Kapazität des MOSFET ist signifikant mit Schaltverlusten verknüpft. Die parasitäre Kapazität des MOSFET weist drei Kapazitäts-Arten auf, das heißt, eine Drain-Source-Kapazität (Cds), eine Gate-Drain-Kapazität (Cgd) sowie eine Gate-Source-Kapazität (Cgs). Insbesondere Cgd ist signifikant mit Schaltverlusten verknüpft, so dass Schaltverluste reduziert werden können, wenn Cgd reduziert wird. Wenn EIN und AUS des MOSFET umgeschaltet werden, dehnt sich eine Verarmungsschicht aus und schrumpft, und gemäß dieser Ladungsbewegung fließt ein Verschiebungsstrom. Der Verschiebungsstrom fließt über Cgd vom Drain zum Gate und lässt eine Gate-Spannung schwanken.
  • Die Schwankung übersteigt eine Schwellenspannung, bei der EIN und AUS des MOSFET umgeschaltet werden, das Gate wird in einem Zustand eingeschaltet, in dem eine hohe Spannung zwischen Drain und Source anliegt, so dass eine hohe elektrische Leistung an dem MOSFET anliegt und der MOSFET im schlimmsten Fall beschädigt wird. Um diese Situation zu verhindern, muss die Cgd reduziert werden. Das Patentdokument 1 gibt eine Technik an, bei der eine in einem Graben eingebettete Gate-Elektrode in einer vertikalen Richtung aufgeteilt wird, indem eine isolierende Schicht sandwichartig in einem Zwischenbereich der Gate-Elektrode angeordnet wird, und die bewirkt, dass eine untere Elektrode ein Source-Potential aufweist, so dass dadurch Cgd reduziert wird.
  • Leitungsverluste sind durch einen Drain-Source-Strom und einen EIN-Widerstand des MOSFET bestimmt. Ein MOSFET vom Graben-Typ kann eine höhere Kanalbreitendichte aufweisen als ein normaler planarer MOSFET, so dass der EIN-Widerstand pro Einheitsfläche reduziert werden kann. Wenn ferner ein Material mit einer hexagonalen Systematik verwendet wird, wie beispielsweise SiC, fällt ein Strompfad des MOSFET vom Typ mit einem Graben-Gate mit der Richtung einer a-Achse zusammen, in der eine Ladungsträgerbeweglichkeit hoch ist, so dass eine signifikante Reduktion des EIN-Widerstands zu erwarten ist.
  • Ein MOSFET vom Graben-Typ zur Steuerung der elektrischen Leistung weist jedoch ein Problem dahingehend auf, dass sich ein elektrisches Feld in einem Bodenbereich des Grabens konzentriert, so dass dies leicht zu einem Durchschlag einer Gate-Oxid-Schicht führt. Wenn der Durchschlag der Gate-Oxid-Schicht auftritt, funktioniert das Element nicht als MOSFET, so dass die Konzentration des elektrischen Felds in dem Bodenbereich des Grabens bei dem MOSFET vom Graben-Typ verhindert werden muss.
  • Weithin bekannt ist eine Technik, bei der eine Schutzschicht mit einem Leitfähigkeitstyp, der entgegengesetzt zu jenem eines Substrats ist, im Bodenbereich des Grabens angeordnet wird, so dass die Konzentration des elektrischen Felds im Bodenbereich des Grabens verhindert wird. Die Schutzschicht wird im Bodenbereich des Grabens angeordnet, so dass sich eine Verarmungsschicht von der Schutzschicht zu dem Substrat hin ausdehnen kann und im Ergebnis das elektrische Feld im Bodenbereich des Grabens reduziert werden kann.
  • Das Patentdokument 2 gibt eine Technik an, bei der eine Schutzschicht mit einem Basis-Bereich entlang eines Grabens verbunden wird, um einen Verschiebungsstrom zu ziehen, der mit einer Ausdehnung und Schrumpfung einer Verarmungsschicht verknüpft ist, so dass dadurch die Schaltgeschwindigkeit erhöht wird. Ferner gibt das Patentdokument 3 eine Technik an, bei der ein Teil der Zellen ausgedünnt wird, die einen MOSFET bilden, und eine Schutzschicht über den ausgedünnten Teil mit einer Source-Elektrode verbunden wird, so dass dadurch die Schaltgeschwindigkeit effektiver erhöht wird.
  • DOKUMENTE ZUM STAND DER TECHNIK
  • Patentdokumente
    • Patentdokument 1: Japanische Patentanmeldungsoffenlegungsschrift JP 2008-227 514 A
    • Patentdokument 2: Japanische Patentanmeldungsoffenlegungsschrift JP 2005-322 949 A
    • Patentdokument 3: Japanische Patentanmeldungsoffenlegungsschrift JP 2011-100 877 A
  • KURZBESCHREIBUNG
  • Mit der Erfindung zu lösende Probleme
  • Es besteht die Tendenz, dass sich ein elektrisches Feld zu einem Zeitpunkt, wenn eine hohe Spannung gesperrt ist, in einem Bodenbereich eines Gate-Grabens eines MOSFET vom Graben-Typ konzentriert, so dass eine Bodenbereichs-Schutzschicht mit einem Leitfähigkeitstyp angeordnet wird, der sich von jenem eines Substrats unterscheidet, um den Bodenbereich in einigen Fällen, wie vorstehend beschrieben, zu schützen. In diesem Fall dehnt sich eine Verarmungsschicht zwischen der Bodenbereichs-Schutzschicht und einer Drift-Schicht aus. Wenn ein Betrieb des MOSFET von EIN in AUS umgeschaltet wird, dehnt sich diese Verarmungsschicht aus und blockiert einen Strompfad. Wenn sein Betrieb dagegen von AUS nach EIN umgeschaltet wird, schrumpft die Verarmungsschicht und der Strompfad wird geöffnet.
  • Die Antwortgeschwindigkeit dieser Verarmungsschicht wird durch eine Geschwindigkeit gesteuert, bis der Verschiebungsstrom verschwindet. Diese Zeitspanne ist länger als die Schaltzeit, so dass durch die vorstehende Konfiguration eine ausreichend hohe Schaltgeschwindigkeit nicht erzielt werden kann. Bei der Technik gemäß dem Patentdokument 2 dehnt sich die Bodenbereichs-Schutzschicht entlang des Grabens bis zu dem Basis-Bereich aus, der mit einer Source-Elektrode elektrisch zu verbinden ist.
  • In diesem Fall wird der Verschiebungsstrom zu der Source-Elektrode gezogen, so dass der Effekt einer Erhöhung der Schaltgeschwindigkeit erzielt wird. Das Patentdokument 3 gibt eine Technik an, bei der die als MOSFET arbeitenden Zellen in einer geeigneten Weise weggelassen werden, so dass dadurch der Bereich zum Erden der Bodenbereichs-Schutzschicht mit der Source-Elektrode angeordnet wird. Bei dieser Technik wird der Widerstand von der Bodenbereichs-Schutzschicht zu der Source-Elektrode reduziert, so dass ein stärkerer Effekt als jener bei der Technik des Patentdokuments 2 erzielt wird.
  • Keine der Techniken gemäß Patentdokument 2 und gemäß Patentdokument 3 reduziert jedoch die parasitäre Kapazität des MOSFET. Ferner besteht die Möglichkeit, dass eine Gate-Spannung in Abhängigkeit von einer Komponente, wie beispielsweise einer Induktivität (L) und einer Kapazität (C), die in einer Gate-Treiberschaltung enthalten sind, die den MOSFET treibt, und einem Wert der parasitären Kapazität des MOSFET oszillieren kann. Somit ist eine Technik von Nutzen, bei der die parasitäre Kapazität nicht einfach durch Reduzieren der parasitären Kapazität, sondern durch Reduzieren der parasitären Kapazität mit einer hohen Genauigkeit gesteuert wird.
  • In dem Patentdokument 1 ist die in dem Graben eingebettete Gate-Elektrode in der vertikalen Richtung aufgeteilt, und die untere Elektrode ist nicht mit dem Gate, sondern mit der Source verbunden, so dass Cgd teilweise in Cgs geändert wird. Diese Technik muss zur Vereinfachung der Prozesse jedoch auf sämtliche der Gate-Elektroden angewendet werden, so dass sie für eine grobe Steuerung der Cgd geeignet ist, die Kapazität jedoch kaum mit einer hohen Genauigkeit steuert.
  • Die vorliegende Erfindung wurde daher konzipiert, um Probleme zu lösen, wie sie vorstehend beschrieben sind, und die Aufgabe der vorliegenden Erfindung besteht darin, eine Technik anzugeben, mittels der eine parasitäre Kapazität in einer Halbleitereinheit mit hoher Genauigkeit reduziert werden kann.
  • Mittel zum Lösen der Probleme
  • Eine Halbleitereinheit gemäß der vorliegenden Erfindung weist Folgendes auf: einen Halbleiterbereich mit einem ersten Leitfähigkeitstyp; eine Drift-Schicht mit einem ersten Leitfähigkeitstyp, die auf einer ersten Hauptoberfläche des Halbleiterbereichs angeordnet ist; einen Basis-Bereich mit einem zweiten Leitfähigkeitstyp, der auf der Drift-Schicht angeordnet ist; einen Source-Bereich mit einem ersten Leitfähigkeitstyp, der selektiv auf einem oberen Bereich des Basis-Bereichs angeordnet ist; zumindest einen ersten Graben, der durch den Source-Bereich und den Basis-Bereich hindurch verläuft und bis zu der Drift-Schicht reicht; eine erste Schutzschicht mit einem zweiten Leitfähigkeitstyp, die unter zumindest einem Teil eines Bodenbereichs des ersten Grabens oder unterhalb desselben angeordnet ist; eine Gate-Elektrode im Graben, die über eine isolierende Schicht benachbart zu dem Source-Bereich und dem Basis-Bereich in dem ersten Graben angeordnet ist; zumindest einen zweiten Graben, der durch den Basis-Bereich hindurch verläuft und bis zu der Drift-Schicht reicht; eine zweite Schutzschicht mit einem zweiten Leitfähigkeitstyp, die unter zumindest einem Teil eines Bodenbereichs des zweiten Grabens oder unterhalb desselben angeordnet ist; eine Source-Elektrode, von der zumindest ein Bereich in dem zweiten Graben angeordnet ist, die mit der ersten Schutzschicht, dem Basis-Bereich und dem Source-Bereich elektrisch zu verbinden ist; eine sourceseitige Verbindungsschicht mit einem zweiten Leitfähigkeitstyp, die zumindest einen Teil eines lateralen Bereichs des zweiten Grabens bildet und mit dem Basis-Bereich und der zweiten Schutzschicht verbunden ist; sowie eine Drain-Elektrode, die auf einer zweiten Hauptoberfläche des Halbleiterbereichs auf einer der ersten Hauptoberfläche gegenüberliegenden Seite angeordnet ist.
  • Effekte der Erfindung
  • Gemäß der vorliegenden Erfindung ist eine sourceseitige Verbindungsschicht enthalten, die zumindest einen Teil eines lateralen Bereichs des zweiten Grabens bildet und mit dem Basis-Bereich und der zweiten Schutzschicht verbunden ist. Dementsprechend kann eine parasitäre Kapazität in der Halbleitereinheit mit einer hohen Genauigkeit reduziert werden.
  • Diese und weitere Ziele, Merkmale, Aspekte und Vorteile der in der vorliegenden Erfindung offenbarten Technik werden aus der folgenden detaillierten Darstellung der Beschreibung der vorliegenden Anmeldung in Verbindung mit den beigefügten Zeichnungen noch deutlicher ersichtlich.
  • Figurenliste
  • In den Figuren zeigen:
    • 1 eine schematische Ansicht, die eine Halbleitereinheit gemäß einer Ausführungsform 1 darstellt;
    • 2 eine Querschnittsansicht, welche die Halbleitereinheit gemäß Ausführungsform 1 darstellt;
    • 3 eine Querschnittsansicht, welche die Halbleitereinheit gemäß Ausführungsform 1 darstellt;
    • 4 eine schematische Ansicht, die ein Modifikationsbeispiel der Halbleitereinheit gemäß Ausführungsform 1 darstellt;
    • 5 eine schematische Ansicht, die ein Modifikationsbeispiel der Halbleitereinheit gemäß Ausführungsform 1 darstellt;
    • 6 eine schematische Ansicht, die ein Modifikationsbeispiel der Halbleitereinheit gemäß Ausführungsform 1 darstellt;
    • 7 eine schematische Ansicht, die ein Modifikationsbeispiel der Halbleitereinheit gemäß Ausführungsform 1 darstellt;
    • 8 eine schematische Ansicht, die eine Position darstellt, an der eine parasitäre Kapazität in der Halbleitereinheit gemäß Ausführungsform 1 auftritt;
    • 9 eine schematische Ansicht, die ein Modifikationsbeispiel der Halbleitereinheit gemäß Ausführungsform 1 darstellt;
    • 10 eine schematische Ansicht, die ein Modifikationsbeispiel der Halbleitereinheit gemäß Ausführungsform 1 darstellt;
    • 11 ein Prozessdiagramm, das ein Verfahren zur Herstellung der Halbleitereinheit gemäß Ausführungsform 1 darstellt;
    • 12 ein Prozessdiagramm, das ein Verfahren zur Herstellung der Halbleitereinheit gemäß Ausführungsform 1 darstellt;
    • 13 ein Prozessdiagramm, das ein Verfahren zur Herstellung der Halbleitereinheit gemäß Ausführungsform 1 darstellt;
    • 14 ein Prozessdiagramm, das ein Verfahren zur Herstellung der Halbleitereinheit gemäß Ausführungsform 1 darstellt;
    • 15 ein Prozessdiagramm, das ein Verfahren zur Herstellung der Halbleitereinheit gemäß Ausführungsform 1 darstellt;
    • 16 ein Prozessdiagramm, das ein Verfahren zur Herstellung der Halbleitereinheit gemäß Ausführungsform 1 darstellt;
    • 17 ein Prozessdiagramm, das ein Verfahren zur Herstellung der Halbleitereinheit gemäß Ausführungsform 1 darstellt;
    • 18 eine schematische Ansicht, die eine Halbleitereinheit gemäß einer Ausführungsform 2 darstellt;
    • 19 eine Querschnittsansicht, welche die Halbleitereinheit gemäß Ausführungsform 2 darstellt;
    • 20 ein Schaubild, das eine Spannungsabhängigkeit von Cgd in den Halbleitereinheiten gemäß den Ausführungsformen 1 und 2 darstellt;
    • 21 eine schematische Ansicht, die eine Halbleitereinheit gemäß einer Ausführungsform 3 darstellt;
    • 22 eine Querschnittsansicht, welche die Halbleitereinheit gemäß Ausführungsform 3 darstellt;
    • 23 ein Blockschaubild, das eine Leistungswandlereinheit gemäß einer Ausführungsform 4 darstellt.
  • BESCHREIBUNG EINER AUSFÜHRUNGSFORM (VON
  • AUSFÜHRUNGSFORMEN)
  • Im Folgenden wird eine Ausführungsform einer Halbleitereinheit gemäß der vorlie-genden Erfindung basierend auf den Zeichnungen im Detail beschrieben. Die vorliegende Erfindung ist nicht auf die folgende Beschreibung beschränkt, sondern kann beliebig modifiziert werden, ohne von dem Umfang der vorliegenden Erfindung abzuweichen. Für ein leichteres Verständnis unterscheidet sich der Maßstab des jeweiligen Elements in den im folgenden dargestellten Zeichnungen von einem tatsächlichen Zustand, und in einigen Fällen kann eine Struktur teilweise weggelassen sein. Das Gleiche gilt für eine Relation zwischen den Zeichnungen.
  • Ausführungsform 1
  • 1 und 2 sind Schaubilder, die eine Konfiguration einer Halbleitereinheit gemäß der vorliegenden Ausführungsform 1 darstellen. Hier wird ein MOSFET vom Graben-Typ, bei dem es sich um eine Siliciumcarbid(SiC)-Halbleitereinheit handelt, als ein Beispiel für die Halbleitereinheit beschrieben. 1 ist ein schematisches Schaubild des MOSFET bei einer schrägen Betrachtung. 2 ist eine vergrößerte Querschnittsansicht einer Anordnung von Seitenwand-Verbindungsschichten 9a und 9b in 1. In der Beschreibung der vorliegenden Ausführungsform 1 handelt es sich bei einem ersten Leitfähigkeitstyp und einem zweiten Leitfähigkeitstyp um einen n-Typ beziehungsweise einen p-Typ, es kann sich jedoch auch um einen p-Typ beziehungsweise einen n-Typ handeln.
  • Zunächst wird eine Konfiguration eines MOSFET gemäß der vorliegenden Ausführungsform 1 beschrieben. Der MOSFET gemäß der vorliegenden Ausführungsform 1 weist Folgendes auf: ein SiC-Substrat 1, bei dem es sich um einen Halbleiterbereich vom n-Typ handelt, eine Drift-Schicht 2 vom n-Typ, einen Basis-Bereich 3 vom p-Typ sowie einen Source-Bereich 4 vom n-Typ. Die Drift-Schicht 2 ist auf einer ersten Hauptoberfläche des SiC-Substrats 1 angeordnet, der Basis-Bereich 3 ist auf der Drift-Schicht 2 angeordnet, und der Source-Bereich 4 ist selektiv an einer oberen Seite des Basis-Bereichs 3 angeordnet.
  • Diese Konfiguration wird erhalten, indem ein epitaxiales Substrat hergestellt wird, das aus dem SiC-Substrat 1 und einer epitaxialen SiC-Schicht vom n-Typ (einer Halbleiterschicht) besteht, die auf dem SiC-Substrat 1 aufgewachsen wird, der Basis-Bereich 3 vom p-Typ auf einer oberen Seite der epitaxialen Schicht gebildet wird, der Source-Bereich 4 ferner selektiv auf diesem gebildet wird und bewirkt wird, dass ein restlicher Bereich der epitaxialen Schicht als Drift-Schicht 2 fungiert. Bei dem Halbleiterbereich vom n-Typ kann es sich um eine epitaxiale Schicht anstelle des SiC-Substrats 1 handeln, welches das Halbleitersubstrat ist, und in einem derartigen Fall kann das SiC-Substrat 1 zum Beispiel durch ein Schleifen der rückwärtigen Oberfläche entfernt werden.
  • Wie in 2 dargestellt, weist der MOSFET gemäß der vorliegenden Ausführungsform 1 Folgendes auf: eine Bodenbereichs-Schutzschicht 5a, bei der es sich um eine erste Schutzschicht vom p-Typ handelt, eine Oxidschicht 6a, bei der es sich um eine isolierende Schicht handelt, einen Gate-Graben 7a, bei dem es sich um einen ersten Graben handelt, eine Gate-Elektrode 8a im Graben sowie die Seitenwand-Verbindungsschicht 9a, bei der es sich um eine gateseitige Verbindungsschicht handelt.
  • Der Gate-Graben 7a verläuft durch den Source-Bereich 4 und den Basis-Bereich 3 hindurch und reicht bis zu der Drift-Schicht 2. Die Mehrzahl von Gate-Gräben 7a in 1 ist in einer planaren Ansicht in Form von Streifen angeordnet, kann in einer planaren Ansicht jedoch auch in Form eines Gitters angeordnet sein.
  • Die Oxidschicht 6a, bei der es sich um eine Gate-Oxidschicht handelt, die eine Seitenwand und einen Bodenbereich des Gate-Grabens 7a bedeckt, ist in dem Gate-Graben 7a angeordnet, und die Gate-Elektrode 8a im Graben ist ferner im Inneren der Oxidschicht 6a eingebettet. Das heißt, die Gate-Elektrode 8a im Graben ist über die Oxidschicht 6a benachbart zu dem Source-Bereich 4 und dem Basis-Bereich 3 in dem Gate-Graben 7a angeordnet. Bei der Gate-Elektrode 8a im Graben kann es sich um eine Polysilicium-Elektrode handeln, die zum Beispiel mit einer Gate-Kontaktstelle des MOSFET verbunden ist, oder es kann sich auch um eine Metall-Elektrode handeln.
  • Bei dem Beispiel gemäß 1 und 2 ist die Bodenbereichs-Schutzschicht 5a unter dem gesamten Bodenbereich des Gate-Grabens 7a angeordnet. Die Konfiguration der Bodenbereichs-Schutzschicht 5a ist jedoch nicht darauf beschränkt, eine Anordnung der Bodenbereichs-Schutzschicht 5a unter zumindest einem Teil des Bodenbereichs des Gate-Grabens 7a oder unterhalb desselben ist ausreichend. Die Bodenbereichs-Schutzschicht 5a kann in einer planaren Ansicht zum Beispiel in Abständen entlang einer Längsrichtung des Gate-Grabens 7a angeordnet sein oder kann in einem Querschnitt senkrecht zu der Längsrichtung auch so angeordnet sein, dass sie eine Hälfte des Bodenbereichs des Gate-Grabens 7a bedeckt.
  • Die Bodenbereichs-Schutzschicht 5a kann auch unterhalb des gesamten Bodenbereichs des Gate-Grabens 7a angeordnet sein. Die Bodenbereichs-Schutzschicht 5a kann auch eine Konfiguration derart aufweisen, dass sie den Bodenbereich des Gate-Grabens 7a so bedeckt, dass sie in einer Breitenrichtung des Gate-Grabens 7a aus diesem herausragt, so dass eine Breite der Bodenbereichs-Schutzschicht 5a größer als jene des Gate-Grabens 7a ist.
  • Die Seitenwand-Verbindungsschicht 9a bildet zumindest einen Teil eines lateralen Bereichs des Gate-Grabens 7a und ist mit dem Basis-Bereich 3 und der Bodenbereichs-Schutzschicht 5a verbunden. Wenn die Seitenwand-Verbindungsschichten 9a in einer planaren Ansicht intermittierend entlang der Längsrichtung jedes Gate-Grabens 7a angeordnet sind, wie in 1 dargestellt, können die Seitenwand-Verbindungsschichten 9a in einem ersten Abstand angeordnet sein oder können auch nicht-periodisch angeordnet sein.
  • Es kann eine Seitenwand-Verbindungsschicht 9a an einer Seitenwand auf der einen Seite des Gate-Grabens 7a angeordnet sein, wie in 2 dargestellt, oder es kann ein Paar von Seitenwand-Verbindungsschichten 9a an Seitenwänden auf beiden Seiten des Gate-Grabens 7a angeordnet sein. Wenngleich in 2 nicht gezeigt, kann ein Bereich der Drift-Schicht 2 zwischen dem Gate-Graben 7a und der Seitenwand-Verbindungsschicht 9a angeordnet sein.
  • Der MOSFET gemäß der vorliegenden Ausführungsform 1 weist Folgendes auf: eine Bodenbereichs-Schutzschicht 5b, bei der es sich um eine zweite Schutzschicht vom p-Typ handelt, eine Oxidschicht 6b, bei der es sich um eine isolierende Schicht handelt, einen Source-Graben 7b, bei dem es sich um einen zweiten Graben handelt, eine Source-Elektrode sowie die Seitenwand-Verbindungsschicht 9b, bei der es sich um eine sourceseitige Verbindungsschicht handelt.
  • Die Source-Elektrode gemäß der vorliegenden Ausführungsform 1 weist eine Source-Elektrode 8b im Graben und eine Source-Elektrode 13 auf dem Graben auf (3). Wie in der folgenden Beschreibung erläutert wird, ist zumindest ein Bereich dieser Source-Elektrode in dem Source-Graben 7b angeordnet, und die Source-Elektrode ist mit der Bodenbereichs-Schutzschicht 5a, dem Basis-Bereich 3 und dem Source-Bereich 4 elektrisch verbunden.
  • Hierbei sind die Bodenbereichs-Schutzschicht 5b, die Oxidschicht 6b, der Source-Graben 7b, die Source-Elektrode 8b im Graben sowie die Seitenwand-Verbindungsschicht 9b im Grunde die gleichen wie die Bodenbereichs-Schutzschicht 5a, die Oxidschicht 6a, der Gate-Graben 7a, die Gate-Elektrode 8a im Graben beziehungsweise die Seitenwand-Verbindungsschicht 9a. Somit wird im Folgenden lediglich eine Hauptkonfiguration der Bodenbereichs-Schutzschicht 5b, der Oxidschicht 6b, des Source-Grabens 7b, der Source-Elektrode 8b im Graben sowie der Seitenwand-Verbindungsschicht 9b beschrieben.
  • Der Source-Graben 7b in 1 und 2 verläuft durch den Source-Bereich 4 und den Basis-Bereich 3 hindurch und reicht bis zu der Drift-Schicht 2. Bei dem Beispiel in 1 sind die Mehrzahl der Gate-Gräben 7a und die Mehrzahl der Source-Gräben 7b in einer planaren Ansicht in Form von Streifen parallel angeordnet, die Konfiguration ist jedoch nicht darauf beschränkt.
  • Die Source-Elektrode 8b im Graben ist über die Oxidschicht 6b benachbart zu dem Source-Bereich 4 und dem Basis-Bereich 3 in dem Source-Graben 7b angeordnet. Bei der Source-Elektrode 8b im Graben kann es sich um eine Polysilicium-Elektrode handeln, die mit der Source-Elektrode 13 auf dem Graben (3) verbunden ist, oder es kann sich auch um eine Metall-Elektrode handeln. Diese Source-Elektrode 8b im Graben fungiert nicht als Gate-Elektrode des MOSFET, somit müssen die Gate-Elektrode 8a im Graben und die Source-Elektrode 8b im Graben elektrisch voneinander isoliert sein, so dass zwischen Gate und Source kein Kurzschluss auftritt.
  • Der Basis-Bereich 8 benachbart zu dem Source-Graben 7b fungiert nicht als ein Kanal des MOSFET, somit muss der Source-Bereich 4 benachbart zu dem Source-Graben 7b nicht angeordnet sein. Das heißt, der Source-Graben 7b muss nicht durch den Source-Bereich 4 hindurch verlaufen, und die Source-Elektrode 8b im Graben muss nicht über die Oxidschicht 6b benachbart zu dem Source-Bereich 4 in dem Source-Graben 7b angeordnet sein. Der Source-Bereich 4 muss in diesem Fall jedoch strukturiert sein.
  • Wie bei der Bodenbereichs-Schutzschicht 5a ist die Bodenbereichs-Schutzschicht 5b unter zumindest einem Teil des Bodenbereichs des Source-Grabens 7b oder unterhalb desselben angeordnet. Die Bodenbereichs-Schutzschicht 5b kann unter dem gesamten Bodenbereich des Source-Grabens 7b oder unterhalb desselben angeordnet sein. Die Bodenbereichs-Schutzschicht 5b kann so konfiguriert sein, dass sie eine Breite aufweist, die größer als jene des Source-Grabens 7b ist.
  • Die Seitenwand-Verbindungsschicht 9b bildet zumindest einen Teil eines lateralen Bereichs des Source-Grabens 7b und ist mit dem Basis-Bereich 3 und der Bodenbereichs-Schutzschicht 5b verbunden. Wenn die Seitenwand-Verbindungsschicht 9b in einer planaren Ansicht intermittierend entlang der Längsrichtung jedes Source-Grabens 7b angeordnet ist, wie in 1 dargestellt, kann die Seitenwand-Verbindungsschicht 9b in einem zweiten Abstand angeordnet sein oder kann auch nicht-periodisch angeordnet sein.
  • Es kann auch Anwendung erfolgen, dass eine von der Seitenwand-Verbindungsschicht 9a des Gate-Grabens 7a und der Seitenwand-Verbindungschicht 9b des Source-Grabens 7b nicht angeordnet ist; in diesem Fall müssen jedoch die entsprechenden Bodenbereichs-Schutzschichten 5a und 5b mit der Source-Elektrode 13 auf dem Graben elektrisch verbunden sein. Wenn zum Beispiel ein Bereich der Bodenbereichs-Schutzschicht 5a, der nicht mit der Seitenwand-Verbindungsschicht 9a verbunden ist, so angeordnet ist, dass er sich in einer Richtung in der Ebene erstreckt, und mit der Bodenbereichs-Schutzschicht 5b verbunden ist, die mit der Seitenwand-Verbindungsschicht 9b verbunden ist, kann die Bodenbereichs-Schutzschicht 5a mit der Source-Elektrode 13 auf dem Graben elektrisch verbunden sein.
  • Eine Stehspannung des MOSFET ist von einem Abstand zwischen den Bodenbereichs-Schutzschichten 5a und 5b, die in einem Bodenbereich eines bestimmten Grabens angeordnet sind, und den Bodenbereichs-Schutzschichten 5a und 5b abhängig, die in einem Graben benachbart zu dem bestimmten Graben angeordnet sind, so dass es bevorzugt ist, dass der Gate-Graben 7a und der Source-Graben 7b ohne Unterschied in einem bestimmten Abstand angeordnet sind. Die Tiefe des Gate-Grabens 7a und die Tiefe des Source-Grabens 7b haben in einer ähnlichen Weise ebenfalls einen Einfluss auf die Stehspannung des MOSFET, somit ist es bevorzugt, dass die Tiefe des Gate-Grabens 7a und die Tiefe des Source-Grabens 7b ohne Unterschied gleich zueinander sind.
  • Wenngleich sich die Tiefen voneinander unterscheiden können, unterscheiden sich in einem derartigen Fall die Herstellungsbedingungen, wie z.B. Störstellenkonzentration und Tiefe der Bodenbereichs-Schutzschichten 5a und 5b, für den Gate-Graben 7a und den Source-Graben 7b bevorzugt voneinander. Außerdem kann Anwendung finden, dass bei der Konfiguration, bei der die Source-Gräben 7b benachbart zueinander angeordnet sind, ein Bereich der einen von den Bodenbereichs-Schutzschichten 5b, der in den Bodenbereichen dieser Gräben angeordnet sind, derart angeordnet ist, dass er sich in einer Richtung in der Ebene so erstreckt, dass er mit der anderen der Bodenbereichs-Schutzschichten 5b verbunden ist. Insbesondere dann, wenn die Abstände zwischen dem Gate-Graben 7a und dem Source-Graben 7b gleich zueinander und groß sind, wird dementsprechend ein Effekt einer Erhöhung der Stehspannung des MOSFET erzielt.
  • 3 ist eine Querschnittsansicht, die den MOSFET gemäß der vorliegenden Ausführungsform 1 darstellt. Wie in 3 dargestellt, weist der MOSFET gemäß der vorliegenden Ausführungsform 1 zusätzlich zu den vorstehend beschriebenen Komponenten oder Bestandteilen Folgendes auf: eine Zwischenoxidschicht 10, eine ohmsche Elektrode 12, eine Source-Elektrode 13 auf dem Graben sowie eine Drain-Elektrode 14.
  • Die Zwischenoxidschicht 10 ist auf einer oberen Oberfläche der epitaxialen Schicht angeordnet und bedeckt die Gate-Elektrode 8a im Graben. In der Zwischenoxidschicht 10 ist ein Kontaktloch 11 angeordnet, das bis zu dem Source-Bereich 4 und dem Basis-Bereich 3 reicht. Eine niederohmige ohmsche Elektrode 12 ist in dem Kontaktloch 11 auf dem Source-Bereich 4 und dem Basis-Bereich 3 angeordnet. Die auf der Zwischenoxidschicht 10 angeordnete Source-Elektrode 13 auf dem Graben ist durch die ohmsche Elektrode 12 mit dem Source-Bereich 4 und dem Basis-Bereich 3 elektrisch verbunden.
  • Wie vorstehend beschrieben, sind der Source-Bereich 4 und der Basis-Bereich 3 mit den Bodenbereichs-Schutzschichten 5a und 5b elektrisch verbunden, somit ist die Source-Elektrode 13 auf dem Graben ebenfalls mit den Bodenbereichs-Schutzschichten 5a und 5b elektrisch verbunden. Die Drain-Elektrode 14 ist an einer zweiten Hauptoberfläche des SiC-Substrats 1 auf einer der ersten Hauptoberfläche gegenüberliegenden Seite angeordnet.
  • Bei der Konfiguration in 3, bei der die Zwischenoxidschicht 10 auf der Source-Elektrode 8b im Graben angeordnet ist, bedeckt die Zwischenoxidschicht 10 auch die Source-Elektrode 8b im Graben. Es findet jedoch ebenfalls Anwendung, dass ein Kontaktloch 21, das die Source-Elektrode 8b im Graben freilegt, in der Zwischenoxidschicht 10 angeordnet ist, wie in 4 dargestellt, um die Source-Elektrode 8b im Graben und die Source-Elektrode 13 auf dem Graben auf der Zwischenoxidschicht 10 zu verbinden.
  • Die Source-Elektrode 13 auf dem Graben ist über das Kontaktloch 21 mit der Source-Elektrode 8b im Graben verbunden. Dementsprechend wird der Effekt einer Stabilisierung des Potentials der Source-Elektrode 8b im Graben erzielt. Es ist möglich, dass sich eine Position einer Öffnung dieses Kontaktlochs 21 nur in einer äußersten Peripherie eines MOSFET-Bereichs befindet oder dass sie sich mit einem konstanten Abstand auch in dem MOSFET-Bereich befindet.
  • Wenn das Kontaktloch 21 ausgebildet ist, kann es so ausgebildet sein, dass es durch die Zwischenoxidschicht 10 hindurch verläuft, wie in 4 dargestellt, oder es kann so ausgebildet sein, dass es durch eine Zwischenisolierschicht 22 hindurch verläuft, die separat so ausgebildet ist, dass sie eine andere Schichtdicke aufweist, wie in 5 dargestellt. Beispiele für ein Verfahren zur Bildung dieser Zwischenisolierschicht 22 umfassen eine Abscheidung mittels eines chemischen Gasphasenabscheidungs(CVD)-Verfahrens oder eine thermische Oxidation der Source-Elektrode 8b im Graben.
  • Wie in 6 dargestellt, kann eine Source-Elektrode 8b im Graben angeordnet sein, die nicht mit der Zwischenoxidschicht 10 bedeckt ist. Das heißt, es ist nicht notwendig, dass zwischen zumindest einer der Source-Elektroden 8b im Graben und der Source-Elektrode 13 auf dem Graben die Zwischenoxidschicht 10 angeordnet ist. Gemäß einer derartigen Konfiguration wird ein Bereich größer, in dem sich die Source-Elektrode 13 auf dem Graben und die Source-Elektrode 8b im Graben in Kontakt miteinander befinden, so dass der Effekt einer Stabilisierung des Potentials der Source-Elektrode 8b im Graben verstärkt werden kann.
  • Wie in 7 dargestellt, kann die ohmsche Elektrode 12, welche die Source-Elektrode 13 auf dem Graben und den Sourcebereich 4 elektrisch verbindet, so konfiguriert sein, dass sie sich in Kontakt mit dem Source-Graben 7b befindet. Gemäß einer derartigen Konfiguration wird ein Abstand von der ohmschen Elektrode 12 zu dem Source-Graben 7b reduziert, so dass der MOSFET weiter miniaturisiert werden kann und ein Effekt der Reduzierung des EIN-Widerstands erzielt werden kann. Ein Bereich, in dem sich die ohmsche Elektrode 12 in Kontakt mit dem Source-Bereich 4 befindet, wird größer, somit wird der Kontaktwiderstand reduziert, und es wird außerdem ein Effekt der Erhöhung einer Schaltantwortgeschwindigkeit erzielt.
  • Die Mehrzahl von Gate-Elektroden 8a im Graben und die Mehrzahl von Source-Elektroden 8b im Graben in 1 und somit die Mehrzahl von Gate-Gräben 7a und die Mehrzahl von Source-Gräben 7b sind in einer planaren Ansicht in Form von Streifen parallel angeordnet. In dem MOSFET-Bereich fungiert ein Bereich benachbart zu der Gate-Elektrode 8a im Graben als der MOSFET.
  • Im Allgemeinen wird eine Ebene, die einen Versatzwinkel (zum Beispiel einen Winkel von vier Grad) in Bezug auf eine (0001)-Ebene aufweist, bei der es sich um eine c-Ebene des SiC-Kristalls handelt, als eine Hauptoberfläche des SiC-Substrats 1 verwendet. Die Ebene weist diesen Versatzwinkel auf, so dass ein Kristall mit einer gewünschten Kristallstruktur in einem SiC-Kristall aufgewachsen werden kann, der einen Kristall-Polymorph aufweist.
  • Eine Stufe einer atomaren Schicht tritt in einer Richtung auf, in der eine Richtung, die einen Versatzwinkel in Bezug auf die Hauptoberfläche des SiC-Substrats 1 aufweist, auf die Hauptoberfläche projiziert wird. In der folgenden Beschreibung wird auf die Richtung, in der die Stufe einer atomaren Schicht in der Hauptoberfläche des SiC-Substrats 1 auftritt, als die „Stufen-Verlaufsrichtung“ Bezug genommen.
  • Wenn die Längsrichtung jedes Gate-Grabens 7a und jedes Source-Grabens 7b in einer planaren Ansicht parallel zu einer Stufen-Verlaufsrichtung des SiC-Substrats 1 verläuftm, tritt die Stufe einer atomaren Schicht im Wesentlichen nicht an einer Grenzfläche zwischen den Oxidschichten 6a und 6b und dem SiC-Substrat 1 auf. Wenn die Längsrichtung jedes Gate-Grabens 7a und jedes Source-Grabens 7b in einer planaren Ansicht indessen senkrecht zu der Stufen-Verlaufsrichtung des SiC-Substrats 1 ist, tritt die Stufe einer atomaren Schicht an der Grenzfläche auf.
  • Diese Stufe einer atomaren Schicht weist einen Einfluss auf den Wert des Grenzflächenniveaus auf, und die Gate-Stehspannung bei der Konfiguration, bei der die Längsrichtung des Grabens parallel zu der Stufen-Verlaufsrichtung ist, ist größer als die Gate-Stehspannung bei der anderen Konfiguration. Somit ist die Längsrichtung jedes Gate-Grabens 7a und jedes Source-Grabens 7b in dem MOSFET-Bereich in einer planaren Ansicht bevorzugt parallel zu der Stufen-Verlaufsrichtung des SiC-Substrats 1.
  • Gemäß der vorliegenden Ausführungsform 1 ist die Mehrzahl von Seitenwand-Verbindungsschichten 9a und 9b jedoch in einer Ebene angeordnet, die viele Grenzflächenniveaus konzentriert oder über die gesamte Ebene hinweg aufweist, so dass eine Reduktion der Gate-Stehspannung unterbunden werden kann. Somit kann die Längsrichtung jedes Gate-Grabens 7a und jedes Source-Grabens 7b in dem MOSFET-Bereich in einer planaren Ansicht senkrecht zu der Stufen-Verlaufsrichtung des SiC-Substrats 1 sein.
  • Die Schichtdicke des unteren Bereichs der Oxidschicht 6a, die als Gate-Oxidschicht fungiert, kann größer als eine Schichtdicke eines lateralen Bereichs der Oxidschicht 6a sein. Die Dicke des lateralen Bereichs der Oxidschicht 6a und die Dicke des unteren Bereichs derselben, die in 2 dargestellt sind, sind gleich zueinander, jedoch fungiert lediglich der laterale Bereich der Oxidschicht 6a tatsächlich als Gate-Oxidschicht, und der untere Bereich der Oxidschicht 6a trägt nicht zu dem Betrieb des MOSFET bei.
  • Darüber hinaus besteht die Tendenz, dass sich das elektrische Feld in dem Bodenbereich des Grabens konzentriert, wie vorstehend beschrieben, so dass leicht ein Durchschlag der Oxidschicht auftritt. Somit wird zusätzlich zu der Konfiguration, bei der die Bodenbereichs-Schutzschicht 5a angeordnet ist, lediglich die Dicke des unteren Bereichs der Oxidschicht 6a selektiv vergrößert, so dass das elektrische Feld reduziert werden kann, das auf der Gate-Seite an der Oxidschicht 6a anliegt.
  • Als Nächstes wird eine charakteristische Struktur des MOSFET gemäß der vorliegenden Ausführungsform 1 und ein Effekt derselben beschrieben. 8 ist eine Querschnittsansicht, die eine Position darstellt, an der die parasitäre Kapazität des MOSFET gemäß der vorliegenden Ausführungsform 1 auftritt. Ein Bereich A in 8 entspricht einem normalen MOSFET. Bei einer Konfiguration des Bereichs A liegt die Gate-Source-Kapazität (Cgs) jeweils zwischen der Gate-Elektrode 8a im Graben und dem Source-Bereich 4, dem Basis-Bereich 3 bzw. der Bodenbereichs-Schutzschicht 5a vor. Die Gate-Drain-Kapazität (Cgd) liegt zwischen der Gate-Elektrode 8a im Graben und der Drift-Schicht 2 vor.
  • Darüber hinaus liegt die Drain-Source-Kapazität (Cds) jeweils zwischen der Drift-Schicht 2 und dem Basis-Bereich 3 bzw. der Bodenbereichs-Schutzschicht 5a vor. Cgs ist annähernd durch die Oxidschicht 6a bestimmt. Bei Cgd handelt es sich unter der Bedingung einer niedrigen Source-Drain-Spannung um eine Kapazität über die Oxidschicht 6a, und sie wird unter der Bedingung einer hohen Spannung in eine Kapazität über die Verarmungsschicht geändert, die sich bis zu einer Seite der Drift-Schicht 2 ausdehnt. Bei Cds handelt es sich um eine Kapazität über die Verarmungsschicht, die sich bis zu der Seite der Drift-Schicht 2 ausdehnt.
  • Ein Bereich B entspricht einer Konfiguration, bei der die Seitenwand-Verbindungsschicht 9a vom p-Typ zu dem normalen MOSFET (Bereich A) hinzugefügt ist. Bei der Konfiguration des Bereichs B handelt es sich bei der Seitenwand-Verbindungsschicht 9a um ein Source-Potential, somit handelt es sich bei der Kapazität des Bereichs, bei dem es sich im Bereich A um Cgd handelt, um Cgs. Wenn der Bereich B anstelle des Bereichs A angeordnet ist, kann dementsprechend Cgd des Bereichs A teilweise in Cgs geändert werden.
  • Ein Bereich C entspricht einer Konfiguration, bei der die Gate-Elektrode 8a im Graben des normalen MOSFET (Bereich A) durch die Source-Elektrode 8b im Graben ausgetauscht wird. Bei der Konfiguration des Bereichs C weist die Source-Elektrode 8b im Graben das gleiche Source-Potential wie der Source-Bereich 4, der Basis-Bereich 3 und die Bodenbereichs-Schutzschicht 5b auf, somit wird Cgs des Bereichs A vollständig reduziert und verschwindet im Wesentlichen.
  • Bei der Kapazität des Bereichs, bei der es sich im Bereich A um Cgd handelt, handelt es sich um Cds. Diese Cds fungiert auf einer Niederspannungsseite als die Kapazität über die Oxidschicht 6b und fungiert auf einer Hochspannungsseite als die Kapazität über die Verarmungsschicht. Wenn der Bereich C anstelle des Bereichs A angeordnet wird, kann Cgs des Bereichs A reduziert werden, wie vorstehend beschrieben, und Cgd des Bereichs A kann teilweise in Cds geändert werden.
  • Ein Bereich D entspricht einer Konfiguration, bei der die Gate-Elektrode 8a im Graben des normalen MOSFET (Bereich A) durch die Source-Elektrode 8b im Graben ausgetauscht wird und die Seitenwand-Verbindungsschicht 9b hinzugefügt wird. Bei der Konfiguration des Bereichs D wird Cgs des Bereichs A reduziert, und bei Cgd des Bereichs A handelt es sich in einer Weise ähnlich wie bei den Konfigurationen des Bereichs B und des Bereichs C um Cds. Hierbei handelt es sich auf der Niederspannungsseite von Cds um die Kapazität nicht über die Oxidschicht 6b, sondern über die Verarmungsschicht. Wenn der Bereich D gemäß der vorstehenden Konfiguration anstelle des Bereichs A angeordnet wird, kann Cds im Vergleich zum Bereich C reduziert werden.
  • Als Nächstes wird ein Modifikationsbeispiel des vorstehend beschriebenen MOSFET erläutert. Bei den vorstehend beschriebenen Konfigurationen sind der Gate-Graben 7a und der Source-Graben 7b abwechselnd angeordnet, und das Anordnungsverhältnis derselben ist gleich 1:1. Das Anordnungsverhältnis kann jedoch gemäß einer Auslegungsanforderung für eine Schaltung geändert werden. Das heißt, die Anzahl der Gate-Gräben 7a und die Anzahl der Source-Gräben 7b können sich voneinander unterscheiden, und insbesondere kann die Anzahl von den einen von den Gate-Gräben 7a und den Source-Gräben 7b größer als die Anzahl von den anderen sein.
  • Der Gate-Graben 7a und der Source-Graben 7b müssen nicht einer nach dem anderen abwechselnd angeordnet sein, sondern können paarweise angeordnet sein, wie beispielsweise in einer Konfiguration, bei welcher der Gate-Graben 7a, der Gate-Graben 7a, der Source-Graben 7b, der Source-Graben 7b, ... in dieser Reihenfolge angeordnet sind.
  • Wie vorstehend beschrieben, können die Seitenwand-Verbindungsschichten 9a und 9b in irgendeinem Abstand entlang der Richtung angeordnet sein, in der sich der Graben erstreckt, und können außerdem auf der einen Seite oder auf beiden Seiten der Seitenwand angeordnet sein. Wie in 10 dargestellt, kann sich ferner das Anordnungsverhältnis der Seitenwand-Verbindungsschichten 9a und 9b in der Richtung, in der sich der Graben erstreckt, bei dem Gate-Graben 7a und dem Source-Graben 7b unterscheiden. Das heißt, der vorstehend beschriebene erste Abstand der Seitenwand-Verbindungsschicht 9a und der vorstehend beschriebene zweite Abstand der Seitenwand-Verbindungsschicht 9b können sich voneinander unterscheiden.
  • Im Allgemeinen wird die Kapazität bevorzugt reduziert, und der EIN-Widerstand nimmt nicht zu, auch wenn die Seitenwand-Verbindungsschicht 9b in dem Source-Graben 7b angeordnet wird. Somit kann das Anordnungsverhältnis der Seitenwand-Verbindungsschicht 9b des Source-Grabens 7b größer als jenes der Seitenwand-Verbindungsschicht 9a des Gate-Grabens 7a sein. Das heißt, der vorstehend beschriebene zweite Abstand der Seitenwand-Verbindungsschicht 9b kann geringer als der vorstehend beschriebene erste Abstand der Seitenwand-Verbindungsschicht 9a sein.
  • Diese Konfigurationen können geändert werden, indem lediglich eine bei der Herstellung des MOSFET verwendete Maske geändert wird, so dass eine Erhöhung von Herstellungskosten in Abhängigkeit von der Änderung niedrig gehalten werden kann. Somit kann die parasitäre Kapazität mit einer hohen Genauigkeit reduziert werden, und somit kann die Steuerbarkeit der parasitären Kapazität durch Kombinieren dieser Konfigurationen in Abhängigkeit von der Auslegungsanforderung für die Schaltung ohne Erhöhung der Herstellungskosten verbessert werden.
  • Wenn einige der Gate-Gräben 7a teilweise durch den Source-Graben 7b ausgetauscht werden oder wenn die Seitenwand-Verbindungsschicht 9a in dem Gate-Graben 7a angeordnet wird, nimmt die Kanaldichte des MOSFET etwas ab, so dass eine durch einen Kanal verursachte Widerstandskomponente etwas zunimmt und der EIN-Widerstand im Ergebnis etwas zunimmt. Ein Beitrag der Widerstandskomponente, der durch den Kanal des MOSFET vom Graben-Typ verursacht wird, ist jedoch geringer als ein Beitrag derselben, der durch den Kanal eines MOSFET vom planaren Typ verursacht wird, so dass der Einfluss einer Abnahme der Kanaldichte in dem MOSFET vom Graben-Typ geringer als jener in dem MOSFET vom planaren Typ ist.
  • Wenn die Betriebsfrequenz hoch ist, nimmt der Anteil des Schaltverlusts am Gesamtverlust des gesamten MOSFET zu, und der Beitrag eines Leitungsverlusts in Abhängigkeit vom EIN-Widerstand nimmt ab, so dass es effektiv ist, den Schaltverlust durch Reduzieren der Kapazität zu reduzieren, auch wenn der EIN-Widerstand in gewissem Maße geopfert wird.
  • Wie vorstehend beschrieben, kann die parasitäre Kapazität gemäß der vorliegenden Ausführungsform 1 durch die Seitenwand-Verbindungsschicht 9b mit einer hohen Genauigkeit reduziert werden, so dass ein MOSFET vom Graben-Typ erzielt werden kann, bei dem die Steuerbarkeit der parasitären Kapazität verbessert ist.
  • Herstellungsverfahren
  • Im Folgenden wird ein Verfahren zur Herstellung des in 1 bis 10 dargestellten MOSFET beschrieben. 11 bis 17 sind Querschnittsansichten, die jeweils einen Prozess für den in 1 bis 10 dargestellten MOSFET veranschaulichen. Materialien, die im Folgenden als Beispiele beschrieben werden, können in einer geeigneten Weise durch Materialien mit äquivalenten Funktionen ausgetauscht werden.
  • Zunächst wird die epitaxiale Schicht (die Halbleiterschicht) auf dem SiC-Substrat 1 gebildet. Zum Beispiel wird das niederohmige SiC-Substrat 1 vom n-Typ hergestellt, das den Polytyp 4H aufweist, und die Halbleiterschicht, bei der es sich um die Drift-Schicht 2 vom n-Typ handeln soll, wird zum Beispiel mittels eines CVD-Verfahrens epitaxial auf diesem aufgewachsen. Die Drift-Schicht 2 weist eine Störstellenkonzentration von 1 × 1014 cm-3 bis 1 × 1017 cm-3 und eine Dicke von 5 µm bis 200 µm auf.
  • Als Nächstes werden vorgegebene Dotierstoffe durch Ionenimplantation in eine Oberfläche der epitaxialen Schicht eingebracht, um den Basis-Bereich 3 und den Source-Bereich 4 zu bilden (11).
  • Der Basis-Bereich 3 wird gebildet, indem Aluminium (A1), bei dem es sich um Störstellen vom p-Typ handelt, durch Ionenimplantation eingebracht wird. Die Tiefe der Ionenimplantation von Al liegt in einem Bereich, der nicht über die Dicke der epitaxialen Schicht hinausgeht, die gleich etwa 0,5µm bis 3 µm ist. Die Störstellenkonzentration des implantierten Al ist höher als eine Konzentration von Störstellen des n-Typs der epitaxialen Schicht und liegt in einem Bereich von 1 × 1017 cm-3 bis 1 × 1020 cm-3.
  • Dabei verbleibt ein Bereich der epitaxialen Schicht, der sich tiefer als die Implantationstiefe von A1 befindet, als die Drift-Schicht 2 vom n-Typ. Der Basis-Bereich 3 kann auch durch ein epitaxiales Aufwachsen vom p-Typ gebildet werden. Störstellenkonzentration und Dicke des epitaxial aufgewachsenen Basis-Bereichs 3 sind ähnlich wie jene des durch Ionenimplantation gebildeten Basis-Bereichs 3.
  • Der Source-Bereich 4 wird gebildet, indem Stickstoff (N) durch Ionenimplantation in eine Oberfläche des Basis-Bereichs 3 eingebracht wird. Die Tiefe der Ionenimplantation von N ist geringer als die Dicke des Basis-Bereichs 3. Die Störstellenkonzentration des implantierten N ist gleich oder höher als die Konzentration von Störstellen des p-Typs des Basis-Bereichs 3, und sie ist gleich oder geringer als 1 × 1021 cm-3 ist. Die Ionenimplantationen zur Bildung der vorstehenden Störstellenbereiche müssen nicht zwangsläufig in der vorstehend beschriebenen Reihenfolge durchgeführt werden, solange schlussendlich die in 2 dargestellte Struktur erzielt werden kann.
  • Anschließend wird die Siliciumoxidschicht 15 auf der Oberfläche der epitaxialen Schicht so abgeschieden, dass sie eine Dicke von etwa 1 µm bis etwa 2 µm aufweist, und auf dieser wird eine aus einem Resist-Material bestehende Ätzmaske 16 gebildet (12). Die Ätzmaske 16 wird so gebildet, dass sie eine Struktur mit einer Öffnung für einen Bereich zur Bildung des Grabens mittels einer Photolithographie-Technik aufweist.
  • Danach wird die Siliciumoxidschicht 15 mittels einer Bearbeitung durch reaktives Ionenätzen (RIE) unter Verwendung der Ätzmaske 16 als Maske strukturiert. Das heißt, die Struktur der Ätzmaske 16 wird auf die Siliciumoxidschicht 15 transferiert. Die strukturierte Siliciumoxidschicht 15 wird zu einer Ätzmaske für einen darauffolgenden Prozess.
  • Der Graben 7, der durch den Source-Bereich 4 und den Basis-Bereich 3 hindurch verläuft, wird unter Verwendung der strukturierten Siliciumoxidschicht 15 als Maske mittels RIE in der epitaxialen Schicht gebildet (13). Die Tiefe des Grabens 7 ist gleich oder größer als jene des Basis-Bereichs 3 und ist zweckmäßigerweise[H1] etwa gleich 1,0 µm bis 6,0 µm.
  • Anschließend wird eine (nicht gezeigte) Implantationsmaske gebildet, die eine Struktur mit einer Öffnung in einem Bereich des Grabens 7 aufweist, und die Bodenbereichs-Schutzschicht 5 vom p-Typ wird mittels Ionenimplantation unter Verwendung der Implantationsmaske in dem Bodenbereich des Grabens 7 gebildet (14). Hierbei wird Al für die Störstellen vom p-Typ verwendet.
  • Die Störstellenkonzentration des implantierten Al liegt bevorzugt in einem Bereich von 1 × 1017 cm-3 bis 1 × 1019 cm-3, und die Dicke liegt bevorzugt in einem Bereich von 0,1 µm bis 2,0 µm. Diese Konzentration von Al-Störstellen ist durch ein elektrisches Feld bestimmt, das an der Oxidschicht 6a, bei der es sich um die Gate-Oxidschicht handelt, anliegt, wenn die zu verwendende Stehspannung zwischen Drain und Source des MOSFET angelegt wird.
  • Zum Zeitpunkt der Bildung des Grabens 7 kann eine Ätzmaske, das heißt, die strukturierte Siliciumoxidschicht 15, anstelle der in den Zeichnungen nicht gezeigten Implantationsmaske verwendet werden. Dementsprechend kann der Herstellungsprozess vereinfacht werden, und es kann eine Kostenreduktion erzielt werden. Wenn die Siliciumoxidschicht 15 verwendet wird, müssen die Dicke der Siliciumoxidschicht 15 und die Ätzbedingung derart eingestellt werden, dass die Siliciumoxidschicht 15 so verbleibt, dass sie nach der Bildung des Grabens ein bestimmtes Dickenmaß aufweist. Die Bodenbereichs-Schutzschicht 5 bildet einen pn-Übergang mit der Drift-Schicht 2, so dass dieser wie bei einem pn-Übergang zwischen dem Basis-Bereich 3 und der Drift-Schicht 2 als eine Diode verwendet werden kann.
  • Nach einem Entfernen der in den Zeichnungen nicht gezeigten Implantationsmaske und der Siliciumoxidschicht 15 werden Störstellen vom p-Typ durch Ionenimplantation aus einer schrägen Richtung in die Seitenwand des Grabens 7 eingebracht, um die Seitenwand-Verbindungsschicht 9 zu bilden (15). Hierbei wird Al für Störstellen des p-Typs verwendet. Die Störstellenkonzentration des implantierten Al liegt bevorzugt in einem Bereich von 1 × 1017 cm-3 bis 1 × 1019 cm-3, und die Dicke liegt bevorzugt in einem Bereich von 0,1 µm bis 2,0 µm.
  • Die Seitenwand-Verbindungsschicht 9 kann mittels Ionenimplantation von einer SiC-Oberfläche aus gebildet werden. In diesem Fall wird die Ionenimplantation bevorzugt vor einem Öffnen des Grabens 7 durchgeführt. Konzentration und Dicke der Seitenwand-Verbindungsschicht 9 sind in einem Fall, in dem die Ionenimplantation von der SiC-Oberfläche aus verwendet wird, ähnlich wie jene der Seitenwand-Verbindungsschicht 9 in einem Fall, in dem die Störstellen von der Seitenwand aus implantiert werden.
  • Zur Aktivierung der Störstellen, die in dem vorstehenden Prozess durch Ionenmplantation eingebracht wurden, wird als Nächstes ein Temperprozess unter Verwendung einer Vorrichtung für eine thermische Bearbeitung durchgeführt.
  • Dieser Temperprozess wird unter den Bedingungen einer Prozesstemperatur von 1300 °C bis 1900 °C und einer Prozesszeitdauer von 30 Sekunden bis 1 Stunde in einer inaktiven Gasatmosphäre durchgeführt, wie beispielswiese in Argon (Ar) oder in Vakuum.
  • Nach einer Bildung der Siliciumoxidschicht 6 auf der gesamten Oberfläche der epitaxialen Schicht einschließlich einer Innenseite des Grabens 7 wird eine Polysilicium-Elektrode 8 mittels eines CVD-Verfahrens bei reduziertemDruck abgeschieden, und an dieser wird das Strukturieren oder Zurückätzen durchgeführt. In der vorstehenden Weise werden die Siliciumoxidschicht 6 und die Polysilicium-Elektrode 8 in dem Graben 7 gebildet (16). Die Siliciumoxidschicht 6 kann durch thermisches Oxidieren der Oberfläche des Grabens 7 der epitaxialen Schicht gebildet oder auf der Oberfläche abgeschieden werden.
  • Die Polysilicium-Elektrode, die zum Beispiel mit einer Gate-Kontaktstelle des MOSFET verbunden ist, wird zu der Gate-Elektrode 8a im Graben. Die Bodenbereichs-Schutzschicht 5, die Siliciumoxidschicht 6, der Graben 7 und die Seitenwand-Verbindungsschicht 9 werden entsprechend der Gate-Elektrode 8a im Graben zu der Bodenbereichs-Schutzschicht 5a, der Oxidschicht 6a, dem Gate-Graben 7a beziehungsweise der Seitenwand-Verbindungsschicht 9a. Die Polysilicium-Elektrode 8, die mit der Source-Elektrode 13 auf dem Graben verbunden ist, wird zu der Source-Elektrode 8b im Graben.
  • Die Bodenbereichs-Schutzschicht 5, die Siliciumoxidschicht 6, der Graben 7 und die Seitenwand-Verbindungsschicht 9 werden entsprechend der Source-Elektrode 8b im Graben zu der Bodenbereichs-Schutzschicht 5b, der Oxidschicht 6b, dem Source-Graben 7b beziehungsweise der Seitenwand-Verbindungsschicht 9b. Die Gate-Elektrode 8a im Graben und die Source-Elektrode 8b im Graben sind elektrisch isoliert voneinander.
  • Anschließend wird die Zwischenoxidschicht 10 zum Beispiel mittels eines CVD-Verfahrens bei reduziertem Druck auf der epitaxialen Schicht so gebildet, dass sie die Gate-Elektrode 8a im Graben und die Source-Elektrode 8b im Graben bedeckt. Danach wird die Zwischenoxidschicht 10 strukturiert, um das Kontaktloch 11 zu bilden, das bis zu dem Source-Bereich 4 und dem Basis-Bereich 3 reicht (17). Dabei verbleibt die Zwischenoxidschicht 10 auf der Source-Elektrode 8b im Graben bevorzugt so, wie sie ist.
  • Dementsprechend kann eine Silicidierung der Source-Elektrode 8b im Graben unterbunden werden, auch wenn der Prozess einer SiC-Silicidierung unter Verwendung einer thermischen Bearbeitung durchgeführt wird, um als Nächstes die ohmsche Elektrode 12 zu bilden. Im Ergebnis kann unterbunden werden, dass sich das silicidierte Polysilicium signifikant so ausdehnt, dass es einen physikalischen Einfluss auf die sonstige Struktur hat.
  • Anschließend wird die ohmsche Elektrode 12 auf der am Boden des Kontaktlochs 11 freiliegenden Oberfläche gebildet. Als Verfahren zur Bildung der ohmschen Elektrode 12 wird eine Metallschicht, die Ni als eine Hauptkomponente aufweist, auf der gesamten Oberfläche der epitaxialen Schicht in dem Kontaktloch 11 gebildet, und die epitaxiale Schicht und das Siliciumcarbid werden zum Beispiel durch eine thermische Bearbeitung bei 600°C bis 1100 °C zur Reaktion gebracht, um eine Silicidschicht zu bilden, die zu der ohmschen Elektrode 12 wird.
  • Anschließend wird die auf der Zwischenoxidschicht 10 verbliebene nicht reagierte Metallschicht mittels eines Nassätzprozesses zum Beispiel unter Verwendung von Salpetersäure, Schwefelsäure oder Chlorwasserstoffsäure oder einer flüssigen Verbindung aus irgendeiner derselben und Wasserstoffperoxid-Wasser entfernt.
  • Die thermische Bearbeitung kann nach der Entfernung einer auf der Zwischenoxidschicht 10 verbliebenen Metallschicht erneut durchgeführt werden. Wenn diese thermische Bearbeitung bei einer höheren Temperatur als jener bei der vorhergehenden thermischen Bearbeitung durchgeführt wird, wird ein ohmscher Kontakt mit einem noch niedrigeren Kontaktwiderstand gebildet. Dabei muss die Zwischenoxidschicht 10 eine ausreichende Dicke aufweisen, um die Reaktion zwischen der Polysilicium-Elektrode, wie beispielsweise der Gate-Elektrode 8a im Graben, und der Metallschicht zu verhindern.
  • Nach der Bildung der ohmschen Elektrode 12 wird ein Elektroden-Material, wie beispielsweise eine Al-Legierung, auf der Zwischenoxidschicht 10 und in dem Kontaktloch 11 abgeschieden, um die Source-Elektrode 13 auf dem Graben zu bilden. Schließlich wird ein Elektroden-Material, wie beispielsweise eine Al-Legierung, an einer unteren Oberfläche des SiC-Substrats 1 abgeschieden, um die Drain-Elektrode 14 zu bilden. Dadurch wird der in 3 dargestellte MOSFET erhalten.
  • Vorstehend ist ein MOSFET mit einer Struktur beschrieben, bei der die Drift-Schicht 2 und das SiC-Substrat 1 (Pufferschicht) den gleichen Leitfähigkeitstyp aufweisen. Die vorliegende Ausführungsform 1 kann indessen auch bei einem IGBT mit einer Struktur eingesetzt werden, bei der die Drift-Schicht 2 und das SiC-Substrat 1 Leitfähigkeitstypen aufweisen, die sich voneinander unterscheiden. Wenn das SiC-Substrat 1 zum Beispiel vom p-Typ ist, wird die Konfiguration eines IGBT erhalten. In diesem Fall entsprechen der Source-Bereich 4 und die Source-Elektrode 13 auf dem Graben des MOSFET einem Emitter-Bereich beziehungsweise einer Emitter-Elektrode des IGBT, und die Drain-Elektrode 14 des MOSFET entspricht einer Kollektor-Elektrode des IGBT.
  • Bei der vorliegenden Ausführungsform 1 ist die Halbleitereinheit beschrieben, die unter Verwendung von SiC gebildet wird, bei dem es sich um einen der Halbleiter mit großer Bandlücke handelt, die vorliegende Ausführungsform 1 kann jedoch auch bei einer Halbleitereinheit eingesetzt werden, bei der zum Beispiel ein anderer Halbleiter mit großer Bandlücke verwendet wird, wie beispielsweise ein Material der Galliumnitrid(GaN)-Reihe sowie Diamant.
  • Ausführungsform 2
  • 18 und 19 sind Schaubilder, die eine Konfiguration einer Halbleitereinheit gemäß der vorliegenden Ausführungsform 2 darstellen. 18 ist ein schematisches Schaubild des MOSFET bei einer schrägen Betrachtung. 19 ist eine vergrößerte Querschnittsansicht einer Anordnung der Seitenwand-Verbindungsschichten 9a und 9b in 18. Die Halbleitereinheit gemäß der vorliegenden Ausführungsform 2 unterscheidet sich von der Halbleitereinheit gemäß der Ausführungsform 1 lediglich dahingehend, dass eine Verarmungsunterdrückungsschicht 18 unter dem Basis-Bereich 3 angeordnet ist. Den gleichen Elementen wie jenen bei Ausführungsform 1 sind die gleichen Bezugszeichen zugewiesen, und im Folgenden werden hauptsächlich Elemente beschrieben, die sich von jenen bei der Ausführungsform 1 unterscheiden.
  • Es wird eine Konfiguration eines MOSFET gemäß der vorliegenden Ausführungsform 2 beschrieben. Die Steuerbarkeit der parasitären Kapazität kann auch bei der vorliegenden Ausführungsform 2 wie bei der Ausführungsform 1 durch Kombinieren des Source-Grabens 7b und der Seitenwand-Verbindungsschichten 9a und 9b verbessert werden. Bei der Ausführungsform 1 wird jedoch nur durch Kombinieren des Source-Grabens 7b und der Seitenwand-Verbindungsschichten 9a und 9b Cds hauptsächlich reduziert, und Cds wird kaum erhöht.
  • Somit wird bei der vorliegenden Ausführungsform 2 die Verarmungsunterdrückungsschicht 18 vom n-Typ unter dem Basis-Bereich 3 angeordnet. Dementsprechend kann die Dicke der Verarmungsschicht reduziert werden, die sich von dem Basis-Bereich 3 zu der Drift-Schicht 2 erstreckt, so dass Cds erhöht werden kann. Wie vorstehend beschrieben, handelt es sich bei Cgd um die Kapazität über die Oxidschicht 6a im Niederspannungsbereich, bei der es sich um die Gate-Oxidschicht handelt, und über die Verarmungsschicht zwischen Drain und Source im Hochspannungsbereich, Cgd kann durch Anordnen der Verarmungsunterdrückungsschicht 18 jedoch deutlich geändert werden.
  • 20 ist ein Schaubild, das eine Spannungsabhängigkeit von Cgd in dem MOSFET gemäß den Ausführungsformen 1 und 2 darstellt. 20 stellt einen Zusammenhang zwischen Cgd und der Drain-Spannung dar. Cgd in dem MOSFET gemäß Ausführungsform 1 nimmt graduell ab, wenn die Drain-Spannung von einer Niederspannungsseite zu einer bestimmten Spannung übergeht, und wenn die Drain-Spannung die bestimmte Spannung erreicht, weist die sich von den Bodenbereichs-Schutzschichten 5a und 5b aus erstreckende Verarmungsschicht einen Kontakt auf, so dass ein Grad der Abnahme von Cgd etwas erhöht wird.
  • Bei dem MOSFET gemäß der vorliegenden Ausführungsform 2 verbleibt die sich von dem Basis-Bereich 3 aus erstreckende Verarmungsschicht indessen in der Verarmungsunterdrückungsschicht 18, so dass der Grad der Abnahme von Cgd gering ist, wenn sich die Drain-Spannung innerhalb eines Bereichs von der Niederspannungsseite bis zu der bestimmten Spannung befindet, und Cgd stark abnimmt, wenn die Drain-Spannung die bestimmte Spannung erreicht.
  • Die Verarmungsunterdrückungsschicht 18 ist in 19 im gesamten unteren Bereich des Basis-Bereichs 3 angeordnet, ein Kontakt der Verarmungsunterdrückungsschicht 18 mit zumindest einem Teil des unteren Bereichs des Basis-Bereichs 3 ist jedoch ausreichend. Gemäß einer derartigen Konfiguration kann Cgd auf der Niederspannungsseite reduziert werden. Die Verarmungsunterdrückungsschicht 18 kann bis zu lateralen Oberflächen der Bodenbereichs-Schutzschichten 5a und 5b reichen, so dass sie sich in Kontakt mit den lateralen Oberflächen befindet.
  • Gemäß einer derartigen Konfiguration wird die Ausdehnung der Verarmungsschicht in der Richtung einer planaren Oberfläche von den Bodenbereichs-Schutzschichten 5a und 5b aus unterdrückt, so dass die Spannung, bei der sich Cgd stark ändert, bei einer hohen Spannung vorgegeben werden kann. Außerdem kann das Anordnungsverhältnis und die Anordnung des Gate-Grabens 7a und des Source-Grabens 7b sowie das Anordnungsverhältnis (der Abstand) der Seitenwand-Verbindungsschichten 9a und 9b bei der vorliegenden Ausführungsform 2 optional wie bei Ausführungsform 1 vorgegeben werden.
  • Die Verarmungsunterdrückungsschicht 18 wird gebildet, indem Stickstoff (N) oder Phosphor (P), bei denen es sich jeweils um Störstellen vom n-Typ handelt, durch Ionenimplantation eingebracht wird. Eine Durchführung der Implantation der Störstellen vom n-Typ zum Beispiel vor einer Bildung des Basis-Bereichs 3 ist ausreichend. Eine Anordnung der Verarmungsunterdrückungsschicht 18 an einer Position, die tiefer als der Basis-Bereich 3 liegt, und eine Dicke der Verarmungsunterdrückungsschicht 18 von etwa 0,5 µm bis etwa 3 µm innerhalb eines Bereichs, der nicht über die Dicke der Drift-Schicht 2 hinausgeht, sind bevorzugt. Es ist bevorzugt, dass die Störstellenkonzentration des implantierten N höher als die Konzentration von Störstellen des n-Typs der Drift-Schicht 2 ist und gleich oder größer als 1 × 1017 cm-3 ist.
  • Die Verarmungsunterdrückungsschicht 18 kann auch durch ein epitaxiales Aufwachsen vom n-Typ gebildet werden. Störstellenkonzentration und Dicke der Verarmungsunterdrückungsschicht 18, die epitaxial aufgewachsen wurde, sind ähnlich jenen der Verarmungsunterdrückungsschicht 18, bei der eine Ionenimplantation durchgeführt wurde. Außerdem findet Anwendung, dass die Ionenimplantation an dem SiC-Substrat 1 nach einer Öffnung des Grabens 7 aus einer schrägen Richtung durchgeführt wird und eine Schicht vom n-Typ als Verarmungsunterdrückungsschicht 18 in einer konstanten Tiefe von der Seitenwand des Grabens 7 ausgebildet wird.
  • Insbesondere dann, wenn die Verarmungsunterdrückungsschicht 18 bis zu einer Tiefe von 1 µm oder einer größeren Tiefe von der Oberfläche des SiC-Substrats 1 aus gebildet wird, ist eine hohe Implantationsenergie notwendig, so dass in Betracht gezogen wird, dass Implantationsschädigungen erhöht werden. Im Gegensatz dazu kann die Implantationsenergie niedrig gehalten werden, wenn die Ionenimplantation nach einer Öffnung des Grabens aus einer schrägen Richtung durchgeführt wird. Konzentration und Dicke der Verarmungsunterdrückungsschicht 18 im Fall dieser Ionenimplantation sind ähnlich jenen der Verarmungsunterdrückungsschicht 18 in dem Fall, in dem die Störstellen von der Oberfläche aus implantiert werden.
  • Gemäß der vorstehend beschriebenen vorliegenden Ausführungsform 2 wird die Verarmungsunterdrückungsschicht 18 angeordnet, die sich in Kontakt mit zumindest dem unteren Bereich des Basis-Bereichs 3 befindet, so dass die Steuerbarkeit der parasitären Kapazität weiter verbessert werden kann.
  • Ausführungsform 3
  • 21 und 22 sind Schaubilder, die eine Konfiguration einer Halbleitereinheit gemäß der vorliegenden Ausführungsform 3 darstellen. 21 ist ein schematisches Schaubild des MOSFET bei einer schrägen Betrachtung. 22 ist eine vergrößerte Querschnittsansicht einer Anordnung der Seitenwand-Verbindungsschichten 9a und 9b in 21. Die Source-Elektrode (3) gemäß Ausführungsform 1 weist die Source-Elektrode 8b im Graben sowie die Source-Elektrode 13 auf dem Graben auf.
  • In der gleichen Weise weist die Source-Elektrode gemäß der vorliegenden Ausführungsform 3 eine eingebaute Elektrode 19, bei der es sich um eine in dem Source-Graben 7b angeordnete Source-Elektrode im Graben handelt, sowie die Elektrode 13 auf dem Graben auf. Den gleichen Elementen wie jenen bei der Ausführungsform 1 sind die gleichen Bezugszeichen zugewiesen, und im Folgenden werden hauptsächlich Elemente beschrieben, die sich von jenen bei Ausführungsform 1 unterscheiden.
  • Es wird eine Konfiguration eines MOSFET gemäß der vorliegenden Ausführungsform 3 beschrieben. Bei der Konfiguration der in 1 dargestellten Ausführungsform 1 bestehen Bedenken dahingehend, dass der Verschiebungsstrom, der in der Bodenbereichs-Schutzschicht 5b fließt, langsam gezogen wird, wenn eine geringe Anzahl von Seitenwand-Verbindungsschichten 9b angeordnet ist.
  • Somit weist der MOSFET gemäß der vorliegenden Ausführungsform 3 Folgendes auf: die eingebaute Elektrode 19, die mit der Bodenbereichs-Schutzschicht 5a elektrisch verbunden ist und mit dem Basis-Bereich 3 verbunden ist, den Source-Bereich 4 sowie die Bodenbereichs-Schutzschicht 5b ohne Einfügung der Oxidschicht 6b. Für die eingebaute Elektrode 19 wird zum Beispiel eine Metallelektrode verwendet. Die Source-Elektrode 13 auf dem Graben ist mit der Bodenbereichs-Schutzschicht 5a, dem Basis-Bereich 3, dem Source-Bereich 4 sowie der eingebauten Elektrode 19 elektrisch verbunden, bei der es sich wie bei Ausführungsform 1 um die Source-Elektrode im Graben handelt.
  • Gemäß einer derartigen Konfiguration kann der Verschiebungsstrom direkt von der Bodenbereichs-Schutzschicht 5b zu der eingebauten Elektrode 19 fließen, so dass der Verschiebungsstrom über die eingebaute Elektrode 19 unmittelbar zu der Source-Elektrode 13 auf dem Graben fließen kann, auch wenn eine geringe Anzahl von Seitenwand-Verbindungsschichten 9b angeordnet ist. Die eingebaute Elektrode 19 weist bevorzugt einen ohmschen Kontakt zu der Bodenbereichs-Schutzschicht 5b auf.
  • Es wird ein Beispiel für eine Struktur einer Konfiguration gemäß der vorliegenden Ausführungsform 3 beschrieben. Nach dem Prozess in 16 werden die Oxidschicht 6b und die Polysilicium-Elektrode 8 entfernt, die in dem Source-Graben 7b ausgebildet sind. Zum Beispiel wird zum Zeitpunkt der bei der Ausführungsform 1 beschriebenen Bildung des Kontaktlochs 11 in der Zwischenoxidschicht 10 (17) auch eine Öffnung in der Zwischenoxidschicht 10 auf dem Source-Graben 7b gebildet, und an der Polysilicium-Elektrode 8 wird ein Nassätzprozess durchgeführt.
  • Für den Nassätzprozess wird eine erwärmte Alkali-Lösung oder eine flüssige Verbindung aus Fluorwasserstoffsäure und Salpetersäure verwendet. Die Alkali-Lösung ätzt die Zwischenoxidschicht 10 nicht, so dass sie leichter verwendet werden kann als eine flüssige Zusammensetzung aus Fluorwasserstoffsäure und Salpetersäure. Zum Entfernen der Polysilicium-Elektrode 8 kann auch ein Trockenätzprozess verwendet werden, es ist jedoch erforderlich, die Gegebenheit zu beachten, dass die epitaxiale Schicht (SiC) zum Zeitpunkt der Entfernung sämtlichen Polysiliciums, das in dem Graben eingebettet ist, ebenfalls geätzt wird.
  • Anschließend wird die Oxidschicht 6b entfernt, und in dem Source-Graben 7b wird die eingebaute Elektrode 19 gebildet. Für die eingebaute Elektrode 19 wird zum Beispiel Wolfram (W) verwendet, und zur Bildung einer derartigen eingebauten Elektrode 19 wird zum Beispiel CVD eingesetzt. Für die Zuverlässigkeit des MOSFET wird die eingebaute Elektrode 19 bevorzugt ohne Abstand in dem Source-Graben 7b gebildet.
  • Außerdem kann das Anordnungsverhältnis und die Anordnung des Gate-Grabens 7a und des Source-Grabens 7b sowie das Anordnungsverhältnis (der Abstand) der Seitenwand-Verbindungsschichten 9a und 9b bei der vorliegenden Ausführungsform 3 optional wie bei den Ausführungsformen 1 und 2 vorgegeben werden. Die bei der Ausführungsform 2 beschriebene Verarmungsunterdrückungsschicht 18 kann auch bei der vorliegenden Ausführungsform 3 angeordnet werden.
  • Gemäß der vorstehend beschriebenen Ausführungsform 3 ist die eingebaute Elektrode 19 in dem Source-Graben 7 angeordnet, so dass die Schaltgeschwindigkeit erhöht werden kann, auch wenn eine geringe Anzahl von Seitenwand-Verbindungsschichten 9b angeordnet ist.
  • Ausführungsform 4
  • Eine Leistungswandlereinheit gemäß der vorliegenden Ausführungsform 4 weist eine Hauptwandlerschaltung mit der Halbleitereinheit gemäß irgendeiner der Ausführungsformen 1 bis 3 auf. Die vorstehend beschriebene Halbleitereinheit ist nicht auf eine spezielle Leistungswandlereinheit beschränkt, im Folgenden ist jedoch ein Fall beschrieben, in dem die Halbleitereinheit gemäß irgendeiner der Ausführungsformen 1 bis 3 bei einem Dreiphasen-Wechselrichter als der vorliegenden Ausführungsform 4 eingesetzt wird.
  • 23 ist ein Blockschaubild, das eine Konfiguration eines Leistungswandlersystems darstellt, bei der eine Leistungswandlereinheit gemäß der vorliegenden Ausführungsform 4 eingesetzt wird.
  • Das in 23 dargestellte Leistungswandlungssystem weist eine Stromquelle 100, eine Leistungswandlereinheit 200 sowie eine Last 300 auf. Bei der Stromquelle 100 handelt es sich um eine Gleichstromquelle, und sie führt der Leistungswandlereinheit 200 einen Gleichstrom zu. Die Stromquelle 100 kann aus verschiedenen Stromquellen bestehen, somit kann sie aus einem Gleichstromsystem, einer Solarzelle oder einer Speicherbatterie oder einer Gleichrichterschaltung bestehen, die zum Beispiel mit einem Wechselstromsystem oder einem AC/DC-Wandler verbunden ist. Die Stromquelle 100 kann auch aus einem DC/DC-Wandler bestehen, der einen von dem Gleichstromsystem abgegebenen Gleichstrom in einen vorgegebenen elektrischen Strom umwandelt.
  • Bei der Leistungswandlereinheit 200 handelt es sich um einen Dreiphasen-Wechselrichter, der zwischen die Stromquelle 100 und die Last 300 geschaltet ist, den von der Stromquelle 100 zugeführten Gleichstrom in den Wechselstrom umwandelt und der Last 300 den Wechselstrom zuführt. Wie in 23 dargestellt, weist die Leistungswandlereinheit 200 Folgendes auf: eine Hauptwandlerschaltung 201, die den Gleichstrom in den Wechselstrom umwandelt und den Wechselstrom abgibt, eine Treiberschaltung 202, die ein Treibersignal zum Treiben jedes Schaltelements der Hauptwandlerschaltung 201 ausgibt, sowie eine Steuerschaltung 203, die ein Steuersignal zum Steuern der Treiberschaltung 202 an die Treiberschaltung 202 ausgibt.
  • Bei der Last 300 handelt es sich um einen Dreiphasen-Elektromotor, der durch den von der Leistungswandlereinheit 200 zugeführten Wechselstrom angetrieben wird. Die Last 300 dient nicht einem speziellen Verwendungszweck, sondern es handelt sich um einen Elektromotor, der an verschiedenen Arten von elektrischen Vorrichtungen montiert sein kann, so dass er zum Beispiel als Elektromotor für ein Hybrid-Kraftfahrzeug, ein Elektro-Kraftfahrzeug, ein Schienenfahrzeug, einen Fahrstuhl oder eine Klimaanlage verwendet wird.
  • Im Folgenden werden Details der Leistungswandlereinheit 200 beschrieben. Die Hauptwandlerschaltung 201 weist ein Schaltelement sowie eine Reflux-Diode auf (nicht gezeigt), und wenn das Schaltelement geschaltet wird, wandelt die Hauptwandlerschaltung 201 den von der Stromquelle 100 zugeführten Gleichstrom in einen Wechselstrom um und führt der Last 300 den Wechselstrom zu.
  • Beispiele für eine spezielle Konfiguration der Hauptwandlerschaltung 201 umfassen verschiedene Konfigurationen, bei der Hauptwandlerschaltung 201 gemäß der vorliegenden Ausführungsform 4 handelt es sich jedoch um eine Dreiphasen-Vollbrückenschaltung mit zwei Stufen, und sie kann aus sechs Schaltelementen und sechs Reflux-Dioden bestehen, die jeweils antiparallel zu einem Schaltelement geschaltet sind.
  • Jedes Schaltelement der Hauptwandlerschaltung 201 besteht aus einer Halbleitereinheit gemäß irgendeiner der vorstehend beschriebenen Ausführungsformen 1 bis 3. Die sechs Schaltelemente sind paarweise in Reihe geschaltet und bilden obere und untere Zweige, und jedes Paar aus einem oberen und einem unteren Zweig bildet jeweils eine Phase (U-Phase, V-Phase und W-Phase) einer Vollbrückenschaltung. Ausgangsanschlüsse des Paars aus dem oberen und dem unteren Zweig, das heißt, drei Ausgangsanschlüsse der Hauptwandlerschaltung 201, sind mit der Last 300 verbunden.
  • Die Treiberschaltung 202 erzeugt ein Treibersignal zum Treiben eines Schaltelements der Hauptwandlerschaltung 201 und führt das Treibersignal einer Steuerelektrode des Schaltelements der Hauptwandlerschaltung 201 zu.
  • Insbesondere gibt die Treiberschaltung 202 ein Treibersignal, um zu bewirken, dass das Schaltelement in einen EIN-Zustand gelangt, und ein Treibersignal, um zu bewirken, dass das Schaltelement in einen AUS-Zustand gelangt, gemäß einem Steuersignal von der nachstehend beschriebenen Steuerschaltung 203 an eine Steuerelektrode jedes Schaltelements aus.
  • Wenn das Schaltelement im EIN-Zustand gehalten wird, handelt es sich bei dem Treibersignal um ein Spannungssignal (ein EIN-Signal), das gleich einer Schwellenspannung des Schaltelements oder höher als diese ist, und wenn das Schaltelement im AUS-Zustand gehalten wird, handelt es sich bei dem Treibersignal um ein Spannungssignal (ein AUS-Signal), das gleich der Schwellenspannung des Schaltelements oder niedriger als diese ist.
  • Die Steuerschaltung 203 steuert das Schaltelement der Hauptwandlerschaltung 201 so, dass der Last 300 ein gewünschter elektrischer Strom zugeführt wird. Insbesondere berechnet die Steuerschaltung 203 basierend auf dem der Last 300 zuzuführenden elektrischen Strom einen Zeitpunkt (EIN-Zeitpunkt), bei dem jedes Schaltelement der Hauptwandlerschaltung 201 in den EIN-Zustand gelangen soll. Die Steuerschaltung 203 kann die Hauptwandlerschaltung zum Beispiel mittels einer Pulsbreitenmodulations(PWM)-Steuerung steuern, die den EIN-Zeitpunkt des Schaltelements gemäß der abzugebenden Spannung moduliert.
  • Dann gibt die Steuerschaltung 203 jeweils zu diesem Zeitpunkt einen Steuerbefehl (ein Steuersignal) an die Treiberschaltung 202 aus, so dass das EIN-Signal an das Schaltelement ausgegeben wird, das in den EIN-Zustand gelangen soll, und das AUS-Signal an das Schaltelement ausgegeben wird, das in den AUS-Zustand gelangen soll. Die Treiberschaltung 202 gibt das EIN-Signal oder das AUS-Signal als das Treibersignal gemäß dem Steuersignal an die Steuerelektrode jedes Schaltelements aus.
  • Bei der Leistungswandlereinheit gemäß der vorstehend beschriebenen vorliegenden Ausführungsform 4 wird die Halbleitereinheit gemäß den Ausführungsformen 1 bis 3 als zumindest eines/eine von dem Schaltelement und der Reflux-Diode der Hauptwandlerschaltung 201 eingesetzt, so dass eine Leistungswandlereinheit mit geringen Verlusten und einer verbesserten Zuverlässigkeit beim Schalten mit hoher Geschwindigkeit erzielt werden kann.
  • Bei der vorstehenden vorliegenden Ausführungsform 4 ist ein Beispiel beschrieben, bei dem eine Halbleitereinheit gemäß irgendeiner der Ausführungsformen 1 bis 3 bei dem Dreiphasen-Wechselrichter mit zwei Stufen eingesetzt wird. Die vorliegende Ausführungsform 4 ist jedoch nicht auf diesen beschränkt, sondern kann bei verschiedenen Leistungswandlereinheiten eingesetzt werden. Bei der vorliegenden Ausführungsform 4 handelt es sich bei der Halbleitereinheit gemäß irgendeiner der Ausführungsformen 1 bis 3 um eine Leistungswandlereinheit mit zwei Stufen, es kann sich jedoch auch um eine Leistungswandlereinheit mit drei Stufen handeln, oder es kann auch eine mehrstufige Leistungswandlereinheit eingesetzt werden.
  • Wenn einer Einzelphasen-Last ein elektrischer Strom zugeführt wird, kann die vorstehend beschriebene Halbleitereinheit bei einem Einzelphasen-Wechselrichter eingesetzt werden. Wenn der elektrische Strom zum Beispiel einer Gleichstromlast zugeführt wird, kann die vorstehend beschriebene Halbleitereinheit bei einem DC/DC-Wandler oder einem AC/DC-Wandler eingesetzt werden.
  • Die Leistungswandlereinheit gemäß der vorliegenden Ausführungsform 4 kann nicht nur in einem Fall verwendet werden, in dem es sich bei der vorstehend beschriebenen Last um einen Elektromotor handelt, sondern sie kann auch als Stromversorgungseinheit einer elektrischen Entladungsvorrichtung, einer Laserstrahlvorrichtung, eines Induktionskochfelds oder eines drahtlosen Ladungssystems verwendet werden und kann ferner zum Beispiel auch als ein Leistungskonditionierer eines Solarstromsystems oder eines Stromspeichersystems verwendet werden.
  • Ohne vom Umfang der Erfindung abzuweichen, können die jeweiligen Ausführungsformen beliebig kombiniert werden oder kann jede Ausführungsform in einer geeigneten Weise variiert oder dabei Merkmale weggelassen werden.
  • Die vorstehende Beschreibung ist in sämtlichen Aspekten illustrativ, so dass die vorliegende Erfindung nicht auf diese beschränkt ist. Daher versteht es sich, dass zahlreiche Modifikationen und Variationen konzipiert werden können, ohne von dem Umfang der vorliegenden Erfindung abzuweichen.
  • Bezugszeichenliste
    • 1
    SiC-Substrat
    2
    Drift-Schicht
    3
    Basis-Bereich
    4
    Source-Bereich
    5a, 5b
    Bodenbereichs-Schutzschicht
    6a, 6b
    Oxidschicht
    7a
    Gate-Graben
    7b
    Source-Graben
    8a
    Gate-Elektrode im Graben
    8b
    Source-Elektrode im Graben
    9a, 9b
    Seitenwand-Verbindungsschicht
    13
    Source-Elektrode auf dem Graben
    18
    Verarmungsunterdrückungsschicht
    19
    eingebaute Elektrode
    21
    Kontaktloch
    22
    Zwischenisolierschicht
    200
    Leistungswandlereinheit
    201
    Hauptwandlerschaltung
    202
    Treiberschaltung
    203
    Steuerschaltung
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
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  • Zitierte Patentliteratur
    • JP 2008227514 A [0011]
    • JP 2005322949 A [0011]
    • JP 2011100877 A [0011]

Claims (22)

  1. Halbleitereinheit, die Folgendes aufweist: - einen Halbleiterbereich mit einem ersten Leitfähigkeitstyp; - eine Drift-Schicht mit einem ersten Leitfähigkeitstyp, die auf einer ersten Hauptoberfläche des Halbleiterbereichs angeordnet ist; - einen Basis-Bereich mit einem zweiten Leitfähigkeitstyp, der auf der Drift-Schicht angeordnet ist; - einen Source-Bereich mit einem ersten Leitfähigkeitstyp, der selektiv in einem oberen Bereich des Basis-Bereichs angeordnet ist; - zumindest einen ersten Graben, der durch den Source-Bereich und den Basis-Bereich hindurch verläuft und bis zu der Drift-Schicht reicht; - eine erste Schutzschicht mit einem zweiten Leitfähigkeitstyp, die unter zumindest einem Teil eines Bodenbereichs des ersten Grabens oder unterhalb desselben angeordnet ist; - eine Gate-Elektrode im Graben, die über eine isolierende Schicht benachbart zu dem Source-Bereich und dem Basis-Bereich in dem ersten Graben angeordnet ist; - zumindest einen zweiten Graben, der durch den Basis-Bereich hindurch verläuft und bis zu der Drift-Schicht reicht; - eine zweite Schutzschicht mit dem zweiten Leitfähigkeitstyp, die unter zumindest einem Teil eines Bodenbereichs des zweiten Grabens oder unterhalb desselben angeordnet ist; - eine Source-Elektrode, von der zumindest ein Teil in dem zweiten Graben so angeordnet ist, dass sie mit der ersten Schutzschicht, dem Basis-Bereich und dem Source-Bereich elektrisch zu verbinden ist; - eine sourceseitige Verbindungsschicht mit einem zweiten Leitfähigkeitstyp, die zumindest einen Teil eines lateralen Bereichs des zweiten Grabens bildet und mit dem Basis-Bereich und der zweiten Schutzschicht verbunden ist; und - eine Drain-Elektrode, die an einer zweiten Hauptoberfläche des Halbleiterbereichs auf einer der ersten Hauptoberfläche gegenüberliegenden Seite angeordnet ist.
  2. Halbleitereinheit nach Anspruch 1, wobei die Source-Elektrode Folgendes aufweist: - eine Source-Elektrode im Graben, die über eine isolierende Schicht benachbart zu dem Basis-Bereich in dem zweiten Graben angeordnet ist; und - eine Source-Elektrode auf dem Graben, die mit der ersten Schutzschicht, dem Basis-Bereich, dem Source-Bereich und der Source-Elektrode im Graben elektrisch verbunden ist.
  3. Halbleitereinheit nach Anspruch 1, wobei die Source-Elektrode Folgendes aufweist: - eine Source-Elektrode im Graben, die in dem zweiten Graben angeordnet ist, mit der ersten Schutzschicht elektrisch verbunden ist und mit dem Basis-Bereich, dem Source-Bereich und der zweiten Schutzschicht verbunden ist; und - eine Source-Elektrode auf dem Graben, die mit der ersten Schutzschicht, dem Basis-Bereich, dem Source-Bereich und der Source-Elektrode im Graben elektrisch verbunden ist.
  4. Halbleitereinheit nach Anspruch 2 oder 3, die ferner Folgendes aufweist: - eine Zwischenisolierschicht, die auf dem zweiten Graben angeordnet ist und ein Kontaktloch aufweist, das die Source-Elektrode im Graben freilegt, wobei die Source-Elektrode auf dem Graben und die Source-Elektrode im Graben über das Kontaktloch verbunden sind.
  5. Halbleitereinheit nach einem der Ansprüche 2 bis 4, die ferner Folgendes aufweist: eine ohmsche Elektrode, welche die Source-Elektrode auf dem Graben und den Source-Bereich elektrisch verbindet und sich in Kontakt mit dem zweiten Graben befindet.
  6. Halbleitereinheit nach einem der Ansprüche 1 bis 5, die ferner Folgendes aufweist: eine gateseitige Verbindungsschicht mit einem zweiten Leitfähigkeitstyp, die zumindest einen Teil eines lateralen Bereichs des ersten Grabens bildet und mit dem Basis-Bereich und der ersten Schutzschicht verbunden ist.
  7. Halbleitereinheit nach einem der Ansprüche 1 bis 6, wobei die Gate-Elektrode im Graben Polysilicium aufweist.
  8. Halbleitereinheit nach einem der Ansprüche 1 bis 7, - wobei die Mehrzahl von zweiten Gräben in einer planaren Ansicht in Form von Streifen angeordnet ist und - wobei die sourceseitige Verbindungsschicht in einer planaren Ansicht in Abständen entlang einer Längsrichtung von jedem der Mehrzahl von zweiten Gräben angeordnet ist.
  9. Halbleitereinheit nach Anspruch 6, - wobei die Mehrzahl von ersten Gräben in einer planaren Ansicht in Form von Streifen angeordnet ist und - wobei die gateseitige Verbindungsschicht in einer planaren Ansicht in einem ersten Abstand entlang einer Längsrichtung von jedem der Mehrzahl von ersten Gräben angeordnet ist.
  10. Halbleitereinheit nach Anspruch 9, - wobei die Mehrzahl von zweiten Gräben in einer planaren Ansicht in Form von Streifen angeordnet ist und - wobei die sourceseitige Verbindungsschicht in einer planaren Ansicht in einem zweiten Abstand, der sich von dem ersten Abstand unterscheidet, entlang der Längsrichtung von jedem der Mehrzahl von zweiten Gräben angeordnet ist.
  11. Halbleitereinheit nach Anspruch 10, wobei der zweite Abstand geringer als der erste Abstand ist.
  12. Halbleitereinheit nach einem der Ansprüche 1 bis 11, wobei die erste Schutzschicht unter einem gesamten Bodenbereich des ersten Grabens oder unterhalb desselben angeordnet ist.
  13. Halbleitereinheit nach einem der Ansprüche 1 bis 12, wobei die zweite Schutzschicht unter einem gesamten Bodenbereich des zweiten Grabens oder unterhalb desselben angeordnet ist.
  14. Halbleitereinheit nach einem der Ansprüche 1 bis 11, wobei die Breite der ersten Schutzschicht größer als die Breite des ersten Grabens ist.
  15. Halbleitereinheit nach einem der Ansprüche 1 bis 11, wobei die Breite der zweiten Schutzschicht größer als die Breite des zweiten Grabens ist.
  16. Halbleitereinheit nach einem der Ansprüche 1 bis 15, wobei die Tiefe des ersten Grabens und die Tiefe des zweiten Grabens identisch zueinander sind.
  17. Halbleitereinheit nach einem der Ansprüche 1 bis 16, wobei sich die Gesamtanzahl der ersten Gräben und die Gesamtanzahl der zweiten Gräben voneinander unterscheiden.
  18. Halbleitereinheit nach einem der Ansprüche 1 bis 17, - wobei der Halbleiterbereich ein Halbleitersubstrat ist, - wobei die Mehrzahl von ersten Gräben und die Mehrzahl von zweiten Gräben in einer planaren Ansicht in Form von Streifen parallel angeordnet sind und - wobei die Längsrichtung von jedem der Mehrzahl von ersten Gräben und jedem der Mehrzahl von zweiten Gräben in einer planaren Ansicht parallel zu einer Stufen-Verlaufsrichtung des Halbleitersubstrats ist.
  19. Halbleitereinheit nach einem der Ansprüche 1 bis 17, - wobei der Halbleiterbereich ein Halbleitersubstrat ist, - wobei die Mehrzahl von ersten Gräben und die Mehrzahl von zweiten Gräben in einer planaren Ansicht in Form von Streifen parallel angeordnet sind und - wobei die Längsrichtung von jedem der Mehrzahl von ersten Gräben und jedem der Mehrzahl von zweiten Gräben in einer planaren Ansicht senkrecht zu einer Stufen-Verlaufsrichtung des Halbleitersubstrats ist.
  20. Halbleitereinheit nach einem der Ansprüche 1 bis 19, die ferner Folgendes aufweist: eine Verarmungsunterdrückungsschicht mit einem ersten Leitfähigkeitstyp, die sich in Kontakt mit zumindest einem unteren Bereich des Basis-Bereichs befindet.
  21. Halbleitereinheit nach Anspruch 20, wobei sich die Verarmungsunterdrückungsschicht in Kontakt mit einem lateralen Bereich der ersten Schutzschicht oder einem lateralen Bereich der zweiten Schutzschicht befindet.
  22. Leistungswandlereinheit, die Folgendes aufweist: - eine Hauptwandlerschaltung, welche eine Halbleitereinheit nach einem der Ansprüche 1 bis 21 aufweist, eine elektrische Leistung umwandelt, die eingegeben worden ist, und die elektrische Leistung abgibt; - eine Treiberschaltung, die ein Treibersignal zum Treiben der Halbleitereinheit an die Halbleitereinheit ausgibt; und - eine Steuerschaltung, die ein Steuersignal zum Steuern der Treiberschaltung an die Treiberschaltung ausgibt.
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