JP2015195307A - 半導体装置 - Google Patents

Abstract

【課題】 電界集中の緩和と正孔電流の低下を同時に達成する技術を提供する。【解決手段】 半導体装置１０は、半導体基板１１とトレンチ型絶縁ゲート２７とエミッタトレンチ５７を備える。半導体基板１１は、ｎ型のエミッタ領域４０と、ｐ型のボディ領域３６と、ｎ型のドリフト領域３２と、ｐ型の第１フローティング領域３４と、を有する。トレンチ型絶縁ゲート２７の底面の少なくとも一部は、第１フローティング領域３４に接する。トレンチ型絶縁ゲート２７の側面とエミッタトレンチ５７の側面は、ボディ領域３６を介して対向する。【選択図】図２

Description

本明細書に開示する技術は、半導体装置に関する。

半導体装置としてＩＧＢＴが知られている。ＩＧＢＴでは、ターンオフ損失の低減が望まれている。ターンオフ損失を低減するためには、一般に、ゲート抵抗を小さくし、スイッチング速度を高速化させることが行われる。

特開平１０−９８１８８号公報

ターンオフ損失は、ゲート抵抗が比較的に大きい範囲では、ゲート抵抗を小さくするにつれて低減するものの、ゲート抵抗が比較的に小さい範囲では飽和することが知られている。本願発明者の検討によると、ゲート抵抗が比較的に小さい範囲では、半導体装置がオンからオフに切換る遷移期間において、トレンチ型絶縁ゲートの底部でアバランシェが発生し、これによりターンオフ損失が飽和することが分かってきた。

この知見に基づくと、ターンオフ損失を低減させるためには、トレンチ型絶縁ゲートの底部におけるアバランシェの発生を抑制することが肝要である。このアバランシェ現象は、電界が集中する箇所に正の空間電荷が存在すると加速される。このため、アバランシェの発生を抑制するためには、トレンチ型絶縁ゲートの底部における電界集中の緩和と正孔電流の低下を同時に達成する必要がある。

例えば、特許文献１は、トレンチ型絶縁ゲートの底部にｐ型のフローティング領域を形成する技術を開示する。この構成によると、トレンチ型絶縁ゲートの底部の電界集中を緩和させることができる。しかしながら、特許文献１の構成では、トレンチ型絶縁ゲートの底部を流れる正孔電流を低下させることができない。

本明細書では、トレンチ型絶縁ゲートの底部における電界集中の緩和と正孔電流の低下を同時に達成する技術を提供する。

本明細書が開示する半導体装置は、半導体基板とトレンチ型絶縁ゲートとエミッタトレンチを備える。半導体基板は、第１導電型のエミッタ領域と、第２導電型のボディ領域と、第１導電型のドリフト領域と、第２導電型の第１フローティング領域と、を有する。ボディ領域は、エミッタ領域を取り囲んでいる。ドリフト領域は、ボディ領域によってエミッタ領域から分離されている。第１フローティング領域は、ドリフト領域によってボディ領域から分離されている。トレンチ型絶縁ゲートは、半導体基板の上面からエミッタ領域及びボディ領域を貫通している。トレンチ型絶縁ゲートの底面の少なくとも一部は、第１フローティング領域に接している。トレンチ型絶縁ゲートの側面とエミッタトレンチの側面は、ボディ領域を介して対向している。

上記の半導体装置では、トレンチ型絶縁ゲートの底部に第２導電型の第１フローティング領域が形成されている。このため、半導体装置がオンからオフに切換る遷移期間において、第１フローティング領域とドリフト領域とのｐｎ接合から空乏層が広がり、トレンチ型絶縁ゲートの底部における電界集中が緩和される。また、上記の半導体装置では、トレンチ型絶縁ゲートの側面とエミッタトレンチの側面がボディ領域を介して対向している。即ち、エミッタトレンチは、トレンチ型絶縁ゲートに隣り合うように配置されている。エミッタトレンチの周囲の電位は、エミッタトレンチが配置されない構成と比較して低下する。これにより、正孔電流の一部が、エミッタトレンチ側に分流される。このため、半導体装置がオンからオフに切換る遷移期間において、トレンチ型絶縁ゲートの底部を流れる正孔電流を低下させることができる。この構成によると、トレンチ型絶縁ゲートの底部における電界集中の緩和と正孔電流の低下を同時に達成することができる。このため、半導体装置がオンからオフに切換る遷移期間において、トレンチ型絶縁ゲートの底部においてアバランシェが発生することを抑制でき、ゲート抵抗が比較的に小さい範囲においてもターンオフ損失を低減することができる。

本明細書が開示する技術の詳細、及び、さらなる改良は、発明を実施するための形態及び実施例にて詳しく説明する。

実施例１の半導体装置の平面図を示す。 図１のＩＩ−ＩＩ線における縦断面図を示す。 ターンオフ時のサージ電圧のゲート抵抗依存性を示すグラフ。 ターンオフ損失のゲート抵抗依存性を示すグラフ。 比較例の半導体装置の縦断面図を示す。 別の比較例の半導体装置の縦断面図を示す。

以下に説明する実施例の主要な特徴を列記しておく。なお、以下に記載する技術要素は、それぞれ独立した技術要素であって、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。

（特徴１） 本明細書が開示する半導体装置では、エミッタトレンチが、半導体基板の上面からボディ領域を貫通していてもよい。半導体基板はさらに、第２導電型であり、エミッタトレンチの底面に接する第２フローティング領域を有していてもよい。この構成によると、半導体装置がオンからオフに切換る遷移期間において、エミッタトレンチ底部において電界が集中することを緩和できる。

（特徴２） 本明細書が開示する半導体装置では、半導体基板の厚み方向において、トレンチ型絶縁ゲートの長さとエミッタトレンチの長さが等しくてもよい。この構成によると、エミッタトレンチ用のトレンチをトレンチ型絶縁ゲート用のトレンチと同時に形成できるため、エミッタトレンチを容易に形成することができる。また、トレンチ底部の電界を均一化でき、特定のトレンチ底部への電界集中を防止することができる。

（特徴３） 本明細書が開示する半導体装置では、半導体基板の上面に対して直交する方向から観測したときに、少なくとも一方向に沿ってトレンチ型絶縁ゲートとエミッタトレンチが交互に配置されていてもよい。この構成によると、正孔電流を各エミッタトレンチに分流させることができ、各トレンチ型絶縁ゲートの底部における正孔電流を効果的に低下させることができる。

実施例１の半導体装置１０について図１〜６を参照して説明する。半導体装置１０は、ＩＧＢＴであり、電力用半導体装置として用いられる。図１では図を見易くするために半導体基板１１上の絶縁膜及び電極の図示を省略している。図１に示すように、半導体基板１１には、素子領域１２と、終端領域１４が形成されている。終端領域１４は素子領域１２を取り囲んでいる。半導体基板１１には例えばＳｉ基板が用いられる。なお、以下の説明において、ｚ方向は半導体基板１１の厚み方向を意味し、ｘ方向はｚ方向に垂直な一方向を意味し、ｙ方向はｘ方向及びｙ方向に垂直な方向を意味する。

素子領域１２にはｙ方向に延びる３つのトレンチ型絶縁ゲート２７と、ｙ方向に延びる４つのエミッタトレンチ５７が形成されている。トレンチ型絶縁ゲート２７とエミッタトレンチ５７は、ｘ方向に所定の間隔をおいて交互に配置されている。半導体装置１０をｘ方向に沿って観測すると、いずれのトレンチ型絶縁ゲート２７もエミッタトレンチ５７の間に配置されている。

図２に示すように、素子領域１２には、半導体基板１１の上面に臨む領域に、ｎ＋型のエミッタ領域４０とｐ−型のボディ領域３６が形成されている。エミッタ領域４０とボディ領域３６は、半導体基板１１の上面に露出している。ボディ領域３６は、エミッタ領域４０に接すると共に、エミッタ領域４０を取り囲んでいる。

ボディ領域３６の下側には、ｎ−型のドリフト領域３２が形成されている。ドリフト領域３２は、半導体基板１１の全面に形成されている。ドリフト領域３２の不純物濃度は、エミッタ領域４０の不純物濃度より低い。ドリフト領域３２は、ボディ領域３６の下面に接している。ドリフト領域３２は、ボディ領域３６によってエミッタ領域４０から分離されている。

半導体基板１１の下面に臨む範囲には、ｐ＋型のコレクタ領域３０が形成されている。コレクタ領域３０は半導体基板１１の全面に形成されている。コレクタ領域３０の不純物濃度は、ボディ領域３６の不純物濃度より高い。コレクタ領域３０は、ドリフト領域３２の下面に接している。コレクタ領域３０は、ドリフト領域３２によってボディ領域３６から分離されている。

半導体基板１１には、トレンチ型絶縁ゲート２７が形成されている。トレンチ型絶縁ゲート２７は、ゲートトレンチ２４、ゲート電極１６、及び絶縁体２６を有する。ゲートトレンチ２４は、半導体基板１１の上面から、エミッタ領域４０及びボディ領域３６を貫通しており、その下方の側面はドリフト領域３２に接している。ゲートトレンチ２４内には、ゲート電極１６が形成されている。ゲート電極１６は、その下端がボディ領域３６の下面より深くなるように形成されている。ゲートトレンチ２４の壁面とゲート電極１６の間（即ち、ゲート電極１６の側方及び下方）には絶縁体２６が充填されている。このため、ゲート電極１６は、絶縁体２６を介してボディ領域３６及びエミッタ領域４０に対向している。また、ゲート電極１６の上面には、キャップ絶縁膜４５が形成されている。

ゲートトレンチ２４の底部には、ｐ−型の第１フローティング領域３４が形成されている。第１フローティング領域３４は、ゲートトレンチ２４の底部に接すると共に、ゲートトレンチ２４の底部を囲んでいる。第１フローティング領域３４は、ドリフト領域３２に囲まれている。これによって、第１フローティング領域３４は、ボディ領域３６から分離されており、フローティングである。

半導体基板１１には、エミッタトレンチ５７が形成されている。エミッタトレンチ５７は、エミッタ用トレンチ５４、エミッタ電極４６ａ、及び絶縁体５６を有する。エミッタ用トレンチ５４は、トレンチ型絶縁ゲート２７と略同一の深さまで延びている。即ち、エミッタ用トレンチ５４は、半導体基板１１の上面から、ボディ領域３６を貫通し、その下方の側面はドリフト領域３２に接している。エミッタトレンチ５７の側面は、トレンチ型絶縁ゲート２７の側面と、ボディ領域３６を介して対向している。エミッタ用トレンチ５４内には、エミッタ電極４６ａが形成されている。エミッタ電極４６ａは、その下端がボディ領域３６の下面より深くなるように形成されている。エミッタ用トレンチ５４の壁面とエミッタ電極４６ａの間（即ち、エミッタ電極４６ａの側方及び下方）には絶縁体５６が充填されている。このため、エミッタ電極４６ａは、絶縁体５６を介してボディ領域３６に対向している。

エミッタ用トレンチ５４の底部には、ｐ−型の第２フローティング領域６４が形成されている。第２フローティング領域６４は、エミッタ用トレンチ５４の底部に接すると共に、エミッタ用トレンチ５４の底部を囲んでいる。第２フローティング領域６４は、ドリフト領域３２に囲まれている。これによって、第２フローティング領域６４は、ボディ領域３６から分離されており、フローティングである。

半導体基板１１の下面にはコレクタ電極２８が形成されている。コレクタ電極２８は、半導体基板１１の全面に形成されている。コレクタ電極２８は、コレクタ領域３０とオーミック接触している。半導体基板１１の上面には、エミッタ電極４６ｂが形成されている。素子領域１２では、エミッタ電極４６ｂはエミッタ領域４０及びボディ領域３６とオーミック接触している。エミッタ用トレンチ５４内のエミッタ電極４６ａは、エミッタ電極４６ｂに電気的に接続されている。エミッタ電極４６ｂは、キャップ絶縁膜４５によってゲート電極１６から絶縁されている。半導体基板１１の上面にエミッタ電極４６ｂを、半導体基板１１の下面にコレクタ電極２８をそれぞれ形成することにより、半導体装置１０が完成する。

上述した半導体装置１０を使用するときは、コレクタ電極２８が正電位に接続され、エミッタ電極４６ａ、４６ｂがグランド電位に接続される。ゲート電極１６に印加される電位が閾値電位以上のときは、半導体装置１０がオンである。半導体装置１０がオンのとき、トレンチ型絶縁ゲート２７の絶縁体２６に接している範囲のボディ領域３６にチャネルが形成される。これによって、電子が、エミッタ電極４６ｂからエミッタ領域４０、ボディ領域３６のチャネル、ドリフト領域３２、及びコレクタ領域３０を通ってコレクタ電極２８に流れ、これに呼応してコレクタ電極２８からエミッタ電極４６ｂに正孔電流が流れる。

次に、半導体装置１０がオンからオフに切換る遷移期間について説明する。ゲート電極１６に印加される電位が下がり始め、ゲート電極１６に印加される電位が閾値電位未満となると、エミッタ電極４６ｂからの電子の供給が停止され、ボディ領域３６とドリフト領域３２とのｐｎ接合から空乏層が広がる。上記のｐｎ接合から広がる空乏層が第１フローティング領域３４及び第２フローティング領域６４に到達すると、第１フローティング領域３４とドリフト領域３２とのｐｎ接合、及び第２フローティング領域６４とドリフト領域３２とのｐｎ接合から空乏層が広がる。このとき、ドリフト領域３２に残存している正孔が、空乏層及びボディ領域３６を通ってエミッタ電極４６ｂに引き抜かれる。半導体装置１０では、トレンチ型絶縁ゲート２７の側方にエミッタトレンチ５７が配置されており、その電位はグランド電位である。このため、ドリフト領域３２に残存している正孔は、図２の矢印で示すように、トレンチ型絶縁ゲート２７の近傍及びエミッタトレンチ５７の近傍を優先的に通って、エミッタ電極４６ｂに流れ込む。即ち、半導体装置１０がオンからオフに切換る遷移期間の正孔電流は、トレンチ型絶縁ゲート２７の近傍を流れる経路とエミッタトレンチ５７の近傍を流れる経路に分流される。エミッタトレンチ５７側に分流される正孔電流は、その大部分がエミッタトレンチ５７の側面近傍に流れ込み、エミッタトレンチ５７の角部近傍にはほとんど流れない。

実施例１の半導体装置１０の作用効果について説明する。半導体装置１０では、トレンチ型絶縁ゲート２７の底部に第１フローティング領域３４が形成されている。このため、半導体装置１０がオンからオフに切換る遷移期間において、第１フローティング領域３４とドリフト領域３２とのｐｎ接合から空乏層が広がる（厳密には、ボディ領域３６とドリフト領域３２とのｐｎ接合から空乏層が広がり、その空乏層が第１フローティング領域３４に到達すると、上記現象が起こる）。この空乏層により、トレンチ型絶縁ゲート２７の底部に電界が集中することが緩和される。また、半導体装置１０では、トレンチ型絶縁ゲート２７から所定の間隔をおいた位置にエミッタトレンチ５７が形成されている。これにより、半導体装置１０がオンからオフに切換る遷移期間において、正孔電流の一部がエミッタトレンチ５７側に分流されるため、トレンチ型絶縁ゲート２７の底部を流れる正孔電流を低下させることができる。この構成によると、トレンチ型絶縁ゲート２７の底部において電界集中が緩和されると共に、トレンチ型絶縁ゲート２７の底部を流れる正孔電流を低下させることができる。このため、ゲート抵抗が比較的に小さい場合であっても、トレンチ型絶縁ゲート２７の底部においてアバランシェが発生することを抑制することができる。従って、ゲート抵抗が比較的小さい範囲において、ターンオフ損失を十分に低減することができる。

本願発明者は、上記の効果を確認するために、半導体装置１０の性質を調べるシミュレーションを行った。その結果を図３、４に示す。図３は、半導体装置１０と、比較例の半導体装置１１０（後述）及び半導体装置２１０（後述）のターンオフ時のサージ電圧のゲート抵抗依存性を示すグラフであり、図４は、半導体装置１０〜２１０のターンオフ損失のゲート抵抗依存性を示すグラフである（以下、「ターンオフ時のサージ電圧」を単に「サージ電圧」とも称する）。図５は、比較例の半導体装置１１０を示す。半導体装置１１０は、エミッタトレンチ５７、第１フローティング領域３４、及び第２フローティング領域６４を有していない点で、半導体装置１０と異なっている。なお、比較例の半導体装置１１０については、いかなる状態でもアバランシェが発生しないという設定でもシミュレーションしており、その結果が図３及び図４に２点鎖線で示されている。図６は、別の比較例の半導体装置２１０を示す。半導体装置２１０は、エミッタトレンチ５７及び第２フローティング領域６４を有していない点で、半導体装置１０と異なっている。別言すれば、半導体装置２１０は、半導体装置１１０が第１フローティング領域３４を備えた構成であり、特許文献１の半導体装置と略同一の構成を有する。

図３に示すように、半導体装置１０〜２１０のサージ電圧は、ゲート抵抗の減少に伴い増加し、各半導体装置１０〜２１０毎に一定のゲート抵抗値を下回ると減少に転じている。一方、アバランシェの発生をシミュレーションの上で排除した半導体装置１１０のサージ電圧は、ゲート抵抗の減少に伴い増加し続けている。このことから、ゲート抵抗の減少に伴いサージ電圧が増加から減少に転じる原因は、トレンチ型絶縁ゲート２７の底部におけるアバランシェの発生にあることがわかる。半導体装置１０〜２１０を比較すると、サージ電圧の最大値（即ち、アバランシェが発生する直前のサージ電圧）は、半導体装置１１０、半導体装置２１０、半導体装置１０の順に増加している。また、サージ電圧の最大値を与えるゲート抵抗値は、半導体装置１１０、半導体装置２１０、半導体装置１０の順に減少している。即ち、ゲート抵抗の減少に伴うサージ電圧の推移は、半導体装置１１０、半導体装置２１０、半導体装置１０の順に、アバランシェの発生をシミュレーションの上で排除した半導体装置１１０のサージ電圧の推移に近づいている。より具体的には、ゲート抵抗の減少に伴う半導体装置１０のサージ電圧の推移は、サージ電圧が減少に転じるまでは、アバランシェの発生をシミュレーションの上で排除した半導体装置１１０のサージ電圧の推移と略同一となっている。このことから、半導体装置２１０は、半導体装置１１０よりも低いゲート抵抗値までアバランシェの発生を抑制できるものの、半導体装置１０は、半導体装置２１０よりもさらに低いゲート抵抗値までアバランシェの発生を抑制できることが分かる。加えて、半導体装置１０の構成によると、半導体装置１１０、２１０の構成と比較して、アバランシェが発生するまでの任意のゲート抵抗値におけるサージ電圧を増加できることが分かる。

また、図４に示すように、半導体装置１１０よりもアバランシェ抑制効果が高い半導体装置２１０では、半導体装置１１０と比較して、ゲート抵抗が比較的に小さい範囲におけるターンオフ損失が低下している。また、半導体装置２１０よりもさらに高いアバランシェ抑制効果を有する半導体装置１０では、半導体装置２１０と比較して、ゲート抵抗が比較的に小さい範囲におけるターンオフ損失がさらに低下している。即ち、ゲート抵抗が比較的に小さい範囲におけるターンオフ損失の推移は、半導体装置１１０、半導体装置２１０、半導体装置１０の順に、アバランシェの発生をシミュレーションの上で排除した半導体装置１１０のターンオフ損失の推移に近づいていることが分かる。以上のことから、より低いゲート抵抗値までアバランシェの発生を抑制することにより、サージ電圧を増加させることができ、その結果、ターンオフ損失を低減できることが分かる。以上のシミュレーションより、実施例１の半導体装置１０の構成によると、ゲート抵抗が比較的に小さい範囲においてターンオフ損失を十分に低減できることが確認された。

実施例１の半導体装置１０の別の作用効果について説明する。半導体装置１０では、エミッタトレンチ５７の底部にも第２フローティング領域６４が形成されている。このため、半導体装置１０がオンからオフに切換る遷移期間において、第２フローティング領域６４とドリフト領域３２とのｐｎ接合から空乏層が広がり、エミッタトレンチ５７の底部に電界が集中することを緩和できる。この結果、エミッタトレンチ５７の底部におけるアバランシェの発生を抑制することができ、ゲート抵抗が比較的小さい範囲において、ターンオフ損失をより低減することができる。

また、実施例１の半導体装置１０では、素子領域１２に３つのトレンチ型絶縁ゲート２７及び３つのエミッタトレンチ５７が形成されている。エミッタトレンチ５７を構成するエミッタ電極４６ａは、半導体基板１１の上面に形成されたエミッタ電極４６ｂに接続されている。ここで、エミッタトレンチ５７の代わりにトレンチ型絶縁ゲート２７を形成する場合（即ち、素子領域１２に６つのトレンチ型絶縁ゲート２７を形成する場合）を考える。この場合、半導体装置１０と同数のトレンチ及びフローティング領域が形成されることにより、半導体装置１０と同等の電界緩和効果を奏することができる。しかしながら、トレンチ型絶縁ゲート２７の数が増加するため、ゲート容量が増加する。この結果、ターンオフ損失が増加することとなり好ましくない。実施例１の構成によると、電界緩和効果の低下を抑制しながらゲート容量の増加を防止できる。なお、エミッタトレンチを配置しても、オン電圧にはほとんど影響しない。結果として、オン電圧を維持した状態でターンオフ損失を低減することができる。

また、実施例１の半導体装置１０では、エミッタトレンチ５７は、トレンチ型絶縁ゲート２７と略同一の深さまで延びている。この構成によると、ゲートトレンチ２４とエミッタ用トレンチ５４を同一のマスクを用いて形成できる。このため、エミッタトレンチ５７を形成するにあたり、製造コストが上昇したり、製造効率が低下したりすることを抑制することができる。また、トレンチ底部の電界を均一化でき、特定のトレンチ底部への電界集中を防止することができる。

また、実施例１の半導体装置１０では、半導体装置１０を平面視したときに、同一方向（即ち、ｙ方向）に延びるトレンチ型絶縁ゲート２７とエミッタトレンチ５７が、ｘ方向に交互に配置されている。このため、半導体装置１０がオンからオフに切換る遷移期間における正孔電流を、各トレンチ型絶縁ゲート２７に隣接する各エミッタトレンチ５７の近傍に分流させることができ、その結果、各トレンチ型絶縁ゲート２７の底部における正孔電流を効果的に低下させることができる。特に、半導体装置１０では、複数のトレンチ型絶縁ゲート２７と複数のエミッタトレンチ５７が、所定の間隔をおいて配置されている。このため、半導体装置１０がオンからオフに切換る遷移期間における正孔電流を、各エミッタトレンチ５７に略均等に分流させることができる。これにより、各トレンチ型絶縁ゲート２７の近傍を流れる電流の大きさにばらつきがなくなるため、トレンチ型絶縁ゲート２７毎にアバランシェの発生がばらつくことを抑制できる。

以上、本明細書が開示する技術の実施例について詳細に説明したが、これらは例示にすぎず、本明細書が開示する半導体装置は、上記の実施例を様々に変形、変更したものが含まれる。

例えば、エミッタトレンチ５７の底部には第２フローティング領域６４が形成されなくてもよい。上述したように、半導体装置１０がオンからオフに切換る遷移期間においてエミッタトレンチ５７側に分流される電流は、その大部分がエミッタトレンチ５７の側面近傍に流れ込み、エミッタトレンチ５７の角部近傍にはほとんど流れない。即ち、当該遷移期間におけるエミッタトレンチ５７底部の正孔の数は比較的に少ないため、エミッタトレンチ５７の底部では比較的にアバランシェが発生し難い。このため、エミッタトレンチ５７の底部に第２フローティング領域６４が形成されていなくても、ゲート抵抗が比較的に小さい範囲においてターンオフ損失を低減することができる。

また、トレンチ型絶縁ゲート２７とエミッタトレンチ５７の深さは同一でなくてもよい。例えば、エミッタトレンチ５７の深さは、トレンチ型絶縁ゲート２７の深さよりも浅くてもよいし、深くてもよい。

また、トレンチ型絶縁ゲート２７及びエミッタトレンチ５７の形状は、直線状に限られない。例えば、複数の環状のトレンチ型絶縁ゲート２７と複数の環状のエミッタトレンチ５７が、同心円状に交互に配置されていてもよい。即ち、トレンチ型絶縁ゲート２７とエミッタトレンチ５７とが交互に配置される方向は、一方向に限られない。

また、半導体基板１１の材料はＳｉに限られず、例えばＳｉＣ又はＧａＮを材料としてもよい。

以上、本発明の具体例を詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。

１０：半導体装置
１１：半導体基板
１２：素子領域
１４：終端領域
１６：ゲート電極
２４：ゲートトレンチ
２６、５６：絶縁体
２７：トレンチ型絶縁ゲート
２８：コレクタ電極
３０：コレクタ領域
３２：ドリフト領域
３４、６４：拡散領域
３６：ボディ領域
４０：エミッタ領域
４６ａ、４６ｂ：エミッタ電極

Claims (4)

1. 半導体装置であって、
   半導体基板とトレンチ型絶縁ゲートとエミッタトレンチを備えており、
   前記半導体基板は、
   第１導電型のエミッタ領域と、
   第２導電型であり、前記エミッタ領域を取り囲んでいるボディ領域と、
   第１導電型であり、前記ボディ領域によって前記エミッタ領域から分離されているドリフト領域と、
   第２導電型であり、前記ドリフト領域によって前記ボディ領域から分離されている第１フローティング領域と、を有しており、
   前記トレンチ型絶縁ゲートは、前記半導体基板の上面から前記エミッタ領域及び前記ボディ領域を貫通しており、
   前記トレンチ型絶縁ゲートの底面の少なくとも一部は、前記第１フローティング領域に接しており、
   前記トレンチ型絶縁ゲートの側面と前記エミッタトレンチの側面は、前記ボディ領域を介して対向する半導体装置。
2. 前記エミッタトレンチは、前記半導体基板の前記上面から前記ボディ領域を貫通しており、
   前記半導体基板はさらに、第２導電型であり、前記エミッタトレンチの底面の少なくとも一部に接する第２フローティング領域を有する請求項１に記載の半導体装置。
3. 前記半導体基板の厚み方向において、前記トレンチ型絶縁ゲートの長さと前記エミッタトレンチの長さが等しい請求項１または２に記載の半導体装置。
4. 前記半導体基板の前記上面に対して直交する方向から観測したときに、少なくとも一方向に沿って前記トレンチ型絶縁ゲートと前記エミッタトレンチが交互に配置されている請求項１から３の何れか一項に記載の半導体装置。

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