JP6022774B2 - 半導体装置 - Google Patents

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Description

本明細書が開示する技術は、ダイオードとＩＧＢＴを備える半導体装置に関する。
ダイオードとＩＧＢＴを備える半導体装置が知られている。このような半導体素子は、一般に、ＲＣ−ＩＧＢＴと呼ばれる。図１４は、一般的なＲＣ−ＩＧＢＴの断面図を示している。ＲＣ−ＩＧＢＴのＩＧＢＴをオンさせる際には、スナップバック現象と呼ばれる現象が生じる。図１５は、図１４のＲＣ−ＩＧＢＴのゲート電極４００に閾値以上の電圧を印加した状態（すなわち、ゲートをオンさせた状態）で、コレクタ−エミッタ間電圧Ｖｃｅを徐々に上昇させたときのコレクタ電流Ｉｃの変化を示している。電圧Ｖｃｅを徐々に上昇させると、図１５の矢印５００に示すように、電流Ｉｃがわずかに流れる。これは、図１４の矢印５５０に示すように、ＩＧＢＴのエミッタ領域４１０からボディ領域４２０（チャネル）を通ってドリフト領域４３０に供給される電子が、ダイオードのカソード４５０に向かって流れるためである。このため、ドリフト領域４３０とコレクタ領域４４０の間のｐｎ接合４４２に印加される電圧が、コレクタ−エミッタ間電圧Ｖｃｅよりも小さくなる。したがって、図１５に示すように、電圧Ｖｃｅがｐｎ接合のオン電圧Ｖｔｈに達しても、ｐｎ接合はオンしない。図１５の矢印５００に示すように、電圧Ｖｃｅは電圧Ｖｔｈよりも高い電圧まで上昇する。電圧Ｖｃｅが所定電圧Ｖｐまで上昇すると、この時点でｐｎ接合４４２への印加電圧がオン電圧Ｖｔｈに達し、ｐｎ接合４４２がオンする。すなわち、コレクタ領域４４０からドリフト領域４３０にホールが流入し、電子が図１４の矢印５６０に示すようにコレクタ領域４４０を介して流れるようになる。ｐｎ接合４４２がオンすると、図１５の矢印５１０に示すように電圧Ｖｃｅが急激に低下するとともに、電流Ｉｃが急激に増加する。このようなスナップバック現象は、損失の増大を招くため好ましくない。
特開２００７−２８８１５８号公報
特許文献１には、ＲＣ−ＩＧＢＴにおいて、各半導体層の厚さ、幅、抵抗率等を所定の関係に調節することで、上述したスナップバック現象を防止する技術が開示されている。しかしながら、これらのパラメータは、ＲＣ−ＩＧＢＴの他の特性や、製造条件等にも大きく影響する。このため、スナップバック現象の防止だけのためにこれらのパラメータを決めることはできない。したがって、本明細書では、スナップバック現象を抑制する他の技術を提供する。
本明細書が開示する第１の半導体装置は、半導体基板を備えている。半導体基板を平面視したときに、半導体基板に、分離領域と、分離領域に接するＩＧＢＴ領域と、分離領域及びＩＧＢＴ領域に接するダイオード領域が形成されている。半導体基板の上面に露出する領域のうちのＩＧＢＴ領域内には、ｎ型のエミッタ領域と、エミッタ領域の下側まで伸びるｐ型のボディ領域が形成されている。半導体基板の上面に露出する領域のうちのダイオード領域内には、ｐ型のアノード領域が形成されている。半導体基板の上面に露出する領域のうちの分離領域内には、ボディ領域及びアノード領域に接しており、ボディ領域及びアノード領域の何れよりも深くまで伸びるｐ型のディープ領域が形成されている。半導体基板内には、分離領域、ＩＧＢＴ領域、及び、ダイオード領域に跨って伸びており、ＩＧＢＴ領域内ではボディ領域よりも下側に位置しているとともにボディ領域によってエミッタ領域から分離されており、ダイオード領域内ではアノード領域よりも下側に位置しており、分離領域内ではディープ領域よりも下側に位置しているｎ型のドリフト領域が形成されている。ＩＧＢＴ領域内には、エミッタ領域とドリフト領域を分離している範囲のボディ領域に対して絶縁膜を介して対向しているゲート電極が形成されている。半導体基板の下面に露出する領域には、分離領域とＩＧＢＴ領域とダイオード領域に跨って伸びるｐ型のコレクタ領域と、ダイオード領域内に位置するｎ型のカソード領域が形成されている。分離領域とダイオード領域との境界を横切って分離領域とダイオード領域を分断する断面において、コレクタ領域とカソード領域の境界がダイオード領域内に存在する。
図１は、上述した第１の半導体装置の一例に係る半導体装置を示している。図１においては、ＩＧＢＴ領域内に、エミッタ領域１０、ボディ領域１２、ドリフト領域１４、コレクタ領域１６、ゲート電極１８が形成されている。また、ダイオード領域内に、アノード領域２０、ドリフト領域１４、カソード領域２２が形成されている。分離領域内には、ディープ領域３０、ドリフト領域１４、コレクタ領域１６が形成されている。また、図２は、図１のＸＺ平面に沿った断面（ダイオード領域の断面）に、Ｙ方向に沿ってエミッタ領域１０を投影した図を示している。また、図１６は、本明細書に開示の技術の想到前に発明者らが想到していた半導体装置の図２に対応する断面図を示している。なお、図１６では、説明のため、図２と同じ参照番号を用いて各部を示している。図２の半導体装置では、分離領域からダイオード領域内にコレクタ領域１６がはみ出している（コレクタ領域１６とカソード領域２２の境界６２がダイオード領域内に存在する）のに対し、図１６の半導体装置では、ダイオード領域全体にカソード領域２２が形成されている（コレクタ領域１６とカソード領域２２の境界６２が分離領域とダイオード領域の境界６０と一致している）。その他の構成は、図２の半導体装置と図１６の半導体装置は等しい。
図２、１５の何れの半導体装置においても、ゲートをオンさせた状態でコレクタ−エミッタ間電圧Ｖｃｅを増加させていくと、図２、１５の矢印５０に示すように、エミッタ領域１０からその近くのカソード領域２２に向かって電子が流れる。このとき、コレクタ領域１６とドリフト領域１４の境界のｐｎ接合１９に印加される電圧は、カソード領域２２から遠い位置ほど高くなる。したがって、図２、１５に示すように、分離領域内の範囲５４近傍において、ｐｎ接合１９に印加される電圧が高くなる。その後、電圧Ｖｃｅを上昇させていくと、範囲５４近傍のｐｎ接合１９に印加される電圧が最初にオン電圧に達し、範囲５４近傍のコレクタ領域１６からドリフト領域１４内にホールが流入する。一旦、ホールがドリフト領域１４に流入すると、ＩＧＢＴ領域内を含むｐｎ接合１９全体がオンし、ＩＧＢＴ領域に大電流が流れる。上述したように、図２の半導体装置では、コレクタ領域１６とカソード領域２２の境界６２が、ダイオード領域内に含まれている。すなわち、境界６２が境界６０に対して距離Ｌだけダイオード領域側にシフトしている。このため、図２の半導体装置では、図１６の半導体装置よりも、距離Ｌ分だけ範囲５４がカソード領域２２から離れている。これによって、図２の半導体装置は、範囲５４のｐｎ接合１９への印加電圧が上昇し易く、ｐｎ接合１９がオンし易くなっている。したがって、図１、２の半導体装置では、スナップバック現象が抑制される。なお、図１、２の半導体装置のｐｎ接合１９がオンし易い現象は、以下のように説明することもできる。図２、１５の矢印５０を比較することで明らかなように、電圧Ｖｃｅが低い段階でエミッタ領域１０からカソード領域２２に流れる電流は、図２の半導体装置の方が少ない。このため、この動作状態において、図２、１５の矢印５２に示すように範囲５４に向かって流れる電子は、図２の半導体装置の方が多くなる。このため、図２の半導体装置では、範囲５４のｐｎ接合１９への印加電圧が上昇し易い。ｐｎ接合１９がオンし易いので、スナップバック現象が抑制される。
以上に説明したように、第１の半導体装置では、分離領域内のコレクタ領域とドリフト領域の間のｐｎ接合に印加される電圧が上昇し易いため、そのｐｎ接合がオンしやすくなっている。これによって、スナップバック現象の発生を抑制することができる。なお、図１、２は、一例を示しているに過ぎず、本明細書に開示の技術を限定するものではない。例えば、ＩＧＢＴ領域内の構成要素の一部が他の領域まで伸びていてもよいし、ダイオード領域内の構成要素の一部が他の領域まで伸びていてもよいし、分離領域内の構成要素の一部が他の領域まで伸びていてもよい。また、各領域内に、上述した構成要素以外の構成要素が形成されていてもよい。また、各領域やゲート電極の配置が、図１、２とは異なっていてもよい。
本明細書が開示する第２の半導体装置は、半導体基板を備えている。半導体基板を平面視したときに、半導体基板に、分離領域と、分離領域に接するＩＧＢＴ領域と、分離領域及びＩＧＢＴ領域に接するダイオード領域が形成されている。半導体基板の上面に露出する領域のうちのＩＧＢＴ領域内には、ｎ型のエミッタ領域と、エミッタ領域の下側まで伸びるｐ型のボディ領域が形成されている。半導体基板の上面に露出する領域のうちのダイオード領域内には、ｐ型のアノード領域が形成されている。半導体基板の上面に露出する領域のうちの分離領域内には、ボディ領域及びアノード領域と繋がっており、ボディ領域及びアノード領域の何れよりも深くまで伸びるｐ型のディープ領域が形成されている。半導体基板内には、分離領域、ＩＧＢＴ領域、及び、ダイオード領域に跨って伸びており、ＩＧＢＴ領域内ではボディ領域よりも下側に位置しているとともにボディ領域によってエミッタ領域から分離されており、ダイオード領域内ではアノード領域よりも下側に位置しており、分離領域内ではディープ領域よりも下側に位置しているｎ型のドリフト領域が形成されている。ＩＧＢＴ領域内には、エミッタ領域とドリフト領域を分離している範囲のボディ領域に対して絶縁膜を介して対向しているゲート電極が形成されている。半導体基板の下面に露出する領域には、分離領域とＩＧＢＴ領域に跨って伸びるｐ型のコレクタ領域と、ダイオード領域内に位置するｎ型のカソード領域が形成されている。ＩＧＢＴ領域内の半導体基板の上面において、一方向に沿ってエミッタ領域とボディ領域が交互に繰り返すように形成されている。ＩＧＢＴ領域内の半導体基板の上面に露出する領域のうちの、前記一方向と交差するＩＧＢＴ領域と分離領域の境界に接する範囲内に、その境界に沿ってエミッタ領域が形成されている。
図３、４は、第２の半導体装置の一例に係る半導体装置の、図１、２に対応する図面を示している。なお、図３、４中においては、図１、２中の各部に対応する部分を、図１、２と同じ参照番号により示している。図３、４の半導体装置では、ＩＧＢＴ領域内の半導体基板の上面において、Ｘ方向に沿ってエミッタ領域１０とボディ領域１２が交互に繰り返すように形成されている。また、そのＸ方向と交差するＩＧＢＴ領域と分離領域の境界６６に接する範囲内に、その境界６６に沿ってエミッタ領域１０が形成されている。また、図３、４の半導体装置では、図１、２の距離Ｌが設けられていない（但し、第２の半導体装置の他の例においては、距離Ｌが設けられていてもよい）。
図３、４の半導体装置において、ゲートをオンさせた状態でコレクタ−エミッタ間電圧Ｖｃｅを増加させていくと、図４の矢印５０に示すように、エミッタ領域１０からその近くのカソード領域２２に向かって電子が流れる。同時に、図４の矢印５２に示すように、分離領域内のｐｎ接合１９に向かって電子が流れる。図４、１５を比較することで明らかなように、図４の半導体装置では図１６の半導体装置よりもエミッタ領域１０が分離領域に近いので、図４の半導体装置では矢印５２に示すようにエミッタ領域１０から分離領域に電子が流れ易い。このため、分離領域内において、ｐｎ接合１９への印加電圧が上昇し易く、ｐｎ接合１９がオンし易い。したがって、図３、４の半導体装置では、スナップバック現象が抑制される。
以上に説明したように、第２の半導体装置でも、分離領域内のコレクタ領域とドリフト領域の間のｐｎ接合に印加される電圧が上昇し易いため、そのｐｎ接合がオンしやすくなっている。これによって、スナップバック現象の発生を抑制することができる。なお、図３、４は、一例を示しているに過ぎず、図１、２と同様に本明細書に開示の技術を限定するものではない。
本明細書が開示する第３の半導体装置は、半導体基板を備える。半導体基板を平面視したときに、半導体基板に、分離領域と、分離領域に接するＩＧＢＴ領域と、分離領域及びＩＧＢＴ領域に接するダイオード領域が形成されている。半導体基板の上面に露出する領域のうちのＩＧＢＴ領域内には、ｎ型のエミッタ領域と、エミッタ領域の下側まで伸びるｐ型のボディ領域が形成されている。半導体基板の上面に露出する領域のうちのダイオード領域内には、ｐ型のアノード領域が形成されている。半導体基板の上面に露出する領域のうちの分離領域内には、ボディ領域及びアノード領域と繋がっており、ボディ領域及びアノード領域の何れよりも深くまで伸びるｐ型のディープ領域が形成されている。半導体基板内には、分離領域、ＩＧＢＴ領域、及び、ダイオード領域に跨って伸びており、ＩＧＢＴ領域内ではボディ領域よりも下側に位置しているとともにボディ領域によってエミッタ領域から分離されており、ダイオード領域内ではアノード領域よりも下側に位置しており、分離領域内ではディープ領域よりも下側に位置しているｎ型のドリフト領域が形成されている。ＩＧＢＴ領域内には、エミッタ領域とドリフト領域を分離している範囲のボディ領域に対して絶縁膜を介して対向しているゲート電極が形成されている。半導体基板の下面に露出する領域のうちのダイオード領域内には、ｎ型のカソード領域が形成されている。半導体基板の下面に露出する領域のうちのＩＧＢＴ領域内には、ｐ型の第１コレクタ領域が形成されている。半導体基板の下面に露出する領域のうちの分離領域内には、第１コレクタ領域よりもｐ型不純物濃度が高い第２コレクタ領域が形成されている。
図５、６は、第３の半導体装置の一例に係る半導体装置の、図１、２に対応する図面を示している。なお、図５、６中においては、図１、２中の各部に対応する部分を、図１、２と同じ参照番号により示している。図５、６の半導体装置では、図１、２の半導体装置と異なり、分離領域内のコレクタ領域１６ｂ（第２コレクタ領域）が、ＩＧＢＴ領域内のコレクタ領域１６ａ（第１コレクタ領域）よりも高いｐ型不純物濃度を有している。また、図５、６の半導体装置では、図１、２の距離Ｌが設けられていない（但し、第３の半導体装置の他の例においては、距離Ｌが設けられていてもよい）。
図５、６の半導体装置において、ゲートをオンさせた状態でコレクタ−エミッタ間電圧Ｖｃｅを増加させていくと、分離領域内のｐｎ接合１９が最初にオンする。このとき、分離領域内のコレクタ領域１６のｐ型不純物濃度が高いので、分離領域内のｐｎ接合１９のオン電圧（オンさせるために必要な最小の電圧）は、図１６の半導体装置よりも低い。したがって、図５、６の半導体装置では、分離領域内のｐｎ接合１９がオンし易い。したがって、図５、６の半導体装置では、スナップバック現象が抑制される。なお、ＩＧＢＴ領域内の第１コレクタ領域１６ａのｐ型不純物濃度を高くしすぎると、ＩＧＢＴ領域内でホールが多くなり過ぎて、ＩＧＢＴの短絡耐量が低下する。ＩＧＢＴ領域内の第１コレクタ領域１６ａを第２コレクタ領域１６ｂよりもｐ型不純物濃度を低くしておくことで、この問題の発生を防止することができる。但し、ＩＧＢＴ領域内の全体に第１コレクタ領域１６ａが形成されている必要は必ずしもなく、ＩＧＢＴ領域内に部分的に第２コレクタ領域１６ｂが形成されていてもよい。
以上に説明したように、第３の半導体装置でも、分離領域内のコレクタ領域とドリフト領域の間のｐｎ接合がオンしやすくなっている。これによって、スナップバック現象の発生を抑制することができる。なお、図５、６は、一例を示しているに過ぎず、図１、２と同様に本明細書に開示の技術を限定するものではない。
以上に説明したように、本明細書が開示する第１〜第３の半導体装置は、何れも、分離領域内のドリフト領域とコレクタ領域の間のｐｎ接合をオンしやすくすることを技術的特徴とするものであり、共通の技術的特徴を有する。なお、上述した第１〜第３の半導体装置の構成は、それぞれ独立して有利な効果を得るものであるが、これらの構成を組み合わせて用いてもよい。
第１の半導体装置の一例に係る半導体装置の上面と断面を示す図。 図１の半導体装置のダイオード領域のＸＺ断面にエミッタ領域１０をＹ方向に沿って投影した図。 第２の半導体装置の一例に係る半導体装置の上面と断面を示す図。 図３の半導体装置のダイオード領域のＸＺ断面にエミッタ領域１０をＹ方向に沿って投影した図。 第３の半導体装置の一例に係る半導体装置の上面と断面を示す図。 図５の半導体装置のダイオード領域のＸＺ断面にエミッタ領域１０をＹ方向に沿って投影した図。 ＲＣ−ＩＧＢＴ１００の上面図。 図７の範囲１５８内のＲＣ−ＩＧＢＴ１００の上面と断面を示す図。 図８のＲＣ−ＩＧＢＴ１００のＩＧＢＴ領域１５０（ゲート電極１１８を含まない位置）と分離領域１５４をＸＺ断面に沿って切断した断面図（図１０のＩＸ−ＩＸ線における断面図）。 図８のＲＣ−ＩＧＢＴ１００のＩＧＢＴ領域１５０とダイオード領域１５２をＹＺ断面に沿って切断した断面図（図９、図１１のＸ−Ｘ線における断面図）。 図８のＲＣ−ＩＧＢＴ１００のダイオード領域１５２（トレンチ電極１２４を含まない位置）と分離領域１５４をＸＺ断面に沿って切断した断面図（図１０のＸＩ−ＸＩ線における断面図）。 ＲＣ−ＩＧＢＴをＺ方向から見たときにおける各領域の配置を示す図。 変形例のＲＣ−ＩＧＢＴの縦断面図。 従来のＲＣ−ＩＧＢＴの縦断面図。 スナップバック現象を示すグラフ。 発明者らが以前に想到していた半導体装置の図２に対応する断面図。
図７に示す実施例のＲＣ−ＩＧＢＴ１００は、半導体基板１０２と、半導体基板１０２の上面及び下面に形成された電極、絶縁膜等を有する。なお、以下では、半導体基板１０２の厚み方向をＺ方向といい、半導体基板１０２の上面に沿った一方向をＸ方向といい、Ｘ方向及びＺ方向に直交する方向をＹ方向という。図７に示すように、半導体基板１０２の上面には、３つの上部電極１４０と、１つのボンディングパッド１９０が形成されている。上部電極１４０の下の半導体基板１０２には、ＩＧＢＴとダイオードが形成されている。上部電極１４０の下の半導体基板１０２のうち、図７においてハッチングされている領域はＩＧＢＴが形成されているＩＧＢＴ領域１５０である。また、上部電極１４０の下の半導体基板１０２のうち、図７においてハッチングされていない領域（破線で囲まれた領域）はダイオードが形成されているダイオード領域１５２である。図示するように、各上部電極１４０の下には、複数のＩＧＢＴ領域１５０と複数のダイオード領域１５２が、Ｙ方向に沿って交互に配列されている。また、ＩＧＢＴ領域１５０とダイオード領域１５２の一群が形成されている領域の周囲全体には、分離領域１５４が形成されている。すなわち、ＩＧＢＴ領域１５０、ダイオード領域１５２、及び、分離領域１５４は互いに隣接している。なお、ＩＧＢＴ領域１５０、ダイオード領域１５２、及び、分離領域１５４の構造は、何れの位置でも略等しいので、以下では図７の範囲１５８内の構造について説明する。
（ＩＧＢＴ領域１５０内の構造）
図８は、範囲１５８内のＲＣ−ＩＧＢＴ１００の斜視図である。なお、図８では、ゲート電極１１８、ゲート絶縁膜１１９、トレンチ電極１２４、及び、絶縁膜１２６を除いて、ＲＣ−ＩＧＢＴ１００が有する電極、絶縁膜の図示を省略している。図８に示すように、ＩＧＢＴ領域１５０には、ゲート電極１１８と、ゲート絶縁膜１１９と、エミッタ領域１１０と、ボディ領域１１２と、ドリフト領域１１４と、コレクタ領域１１６ａが形成されている。
図８に示すように、エミッタ領域１１０とボディ領域１１２は、半導体基板１０２の上面に露出する範囲に形成されている。エミッタ領域１１０とボディ領域１１２は、半導体基板１０２の上面に露出する範囲においてＹ方向に長く伸びるように形成されている。エミッタ領域１１０とボディ領域１１２は、半導体基板１０２の上面に露出する範囲において、Ｘ方向に交互に繰り返すように形成されている。ＩＧＢＴ領域１５０内の最も分離領域１５４側には、エミッタ領域１１０が形成されている。エミッタ領域１１０は、高濃度にｎ型不純物を含有するｎ型領域であり、上部電極１４０に対してオーミック接続されている。図８〜１０に示すように、エミッタ領域１１０は、半導体基板１０２の上面側の極めて浅い範囲内に形成されている。ボディ領域１１２は、ｐ型領域であり、上部電極１４０に対してオーミック接続されている。ボディ領域１１２は、エミッタ領域１１０よりも深い位置まで形成されており、エミッタ領域１１０の下面を覆っている。
ドリフト領域１１４は、低濃度ドリフト領域１１４ａと、高濃度ドリフト領域１１４ｂを備えている。低濃度ドリフト領域１１４ａは、低濃度にｎ型不純物を含有するｎ型領域である。低濃度ドリフト領域１１４ａは、ボディ領域１１２の下側に形成されている。低濃度ドリフト領域１１４ａは、ボディ領域１１２によってエミッタ領域１１０から分離されている。高濃度ドリフト領域１１４ｂは、高濃度にｎ型不純物を含有するｎ型領域である。高濃度ドリフト領域１１４ｂは、低濃度ドリフト領域１１４ａの下側に形成されている。
コレクタ領域１１６ａは、高濃度にｐ型不純物を含有するｐ型領域である。コレクタ領域１１６ａは、高濃度ドリフト領域１１４ｂの下側に形成されている。半導体基板１０２の下面の略全域には、下部電極１４２が形成されている。コレクタ領域１１６ａは、下部電極１４２に対してオーミック接続されている。
ゲート電極１１８及びゲート絶縁膜１１９は、ＩＧＢＴ領域１５０内の半導体基板１０２の上面に形成された複数のトレンチ内に配置されている。トレンチは、Ｘ方向に長く伸びており、Ｙ方向に等間隔で形成されている。トレンチは、エミッタ領域１１０及びボディ領域１１２を貫通して、低濃度ドリフト領域１１４ａまで達している。ゲート絶縁膜１１９は、トレンチの内面を覆っている。ゲート電極１１８は、トレンチ内に配置されている。したがって、ゲート電極１１８は、ゲート絶縁膜１１９を介して、エミッタ領域１１０及びボディ領域１１２に対向している。ゲート電極１１８の上面は、層間絶縁膜１１９ａによって覆われている。層間絶縁膜１１９ａによって、ゲート電極１１８は上部電極１４０から絶縁されている。ゲート電極１１８は図示しない配線にされており、これによって、ゲート電極１１８の電位が制御可能とされている。
（ダイオード領域１５２の構造）
図８、１０、１１に示すように、ダイオード領域１５２には、アノード領域１２０、ドリフト領域１１４、カソード領域１２２、トレンチ電極１２４、及び、絶縁膜１２６が形成されている。
アノード領域１２０は、高濃度にｐ型不純物を含有するｐ型領域である。アノード領域１２０は、半導体基板１０２の上面に露出する範囲に形成されている。アノード領域１２０は、ボディ領域１１２の下端と略同じ深さまで形成されている。アノード領域１２０は、上部電極１４０に対してオーミック接続されている。
アノード領域１２０の下側には、上述した低濃度ドリフト領域１１４ａが形成されている。低濃度ドリフト領域１１４ａの下側には、上述した高濃度ドリフト領域１１４ｂが形成されている。
高濃度ドリフト領域１１４ｂの下側の半導体基板１０２の下面に露出する範囲には、カソード領域１２２と、高濃度コレクタ領域１１６ｂが形成されている。高濃度コレクタ領域１１６ｂは、ダイオード領域１５２内のうち、分離領域１５４とダイオード領域１５２の境界１６０から距離Ｌの幅範囲内に形成されている。カソード領域１２２は、ダイオード領域１５２内の高濃度コレクタ領域１１６ｂが形成されていない範囲に形成されている。カソード領域１２２は、高濃度にｎ型不純物を含有するｎ型領域であり、下部電極１４２に対してオーミック接続されている。高濃度コレクタ領域１１６ｂは、コレクタ領域１１６ａよりも高濃度にｐ型不純物を含有するｐ型領域であり、下部電極１４２に対してオーミック接続されている。
トレンチ電極１２４及び絶縁膜１２６は、ダイオード領域１５２内の半導体基板１０２の上面に形成された複数のトレンチ内に配置されている。トレンチは、Ｘ方向に長く伸びており、Ｙ方向に等間隔で形成されている。トレンチは、アノード領域１２０を貫通して、低濃度ドリフト領域１１４ａまで達している。絶縁膜１２６は、トレンチの内面を覆っている。トレンチ電極１２４は、トレンチ内に配置されている。トレンチ電極１２４の上面は、層間絶縁膜１２６ａによって覆われている。層間絶縁膜１２６ａによって、トレンチ電極１２４は上部電極１４０から絶縁されている。トレンチ電極１２４は、ダイオード領域１５２内の電位分布を最適化するためのものである。トレンチ電極１２４は、その電位を制御可能に構成されていてもよいし、フローティングしていてもよい。
（分離領域１５４の構造）
図８、９、１１に示すように、分離領域１５４には、耐圧保持領域１３０、ドリフト領域１１４、高濃度コレクタ領域１１６ｂが形成されている。
耐圧保持領域１３０は、ボディ領域１１２及びアノード領域１２０と連続するｐ型領域である。耐圧保持領域１３０は、半導体基板１０２の上面から、ボディ領域１１２及びアノード領域１２０よりも深い位置まで広がっている。すなわち、図９に示す断面において、ボディ領域１１２の下端の位置よりも急激に深くまでｐ型領域が伸びている箇所が、耐圧保持領域１３０とボディ領域１１２との境界１６２であり、分離領域１５４とＩＧＢＴ領域１５０との境界でもある。また、図１１に示す断面において、アノード領域１２０の下端の位置よりも急激に深くまでｐ型領域が伸びている箇所は、耐圧保持領域１３０とアノード領域１２０との境界１６０であり、分離領域１５４とダイオード領域１５２との境界でもある。なお、耐圧保持領域１３０は、より詳細には、ゲート電極１１８よりも深い位置まで伸びている。したがって、半導体基板１０２の上面からゲート電極１１８よりも深い位置まで伸びているｐ型領域を、耐圧保持領域１３０と定義することもできる。
図８、９、１１に示すように、耐圧保持領域１３０の下側には、上述した低濃度ドリフト領域１１４ａが形成されている。低濃度ドリフト領域１１４ａは、耐圧保持領域１３０よりも外側（チップ端１４９側）まで伸びており、チップ端１４９近傍で、半導体基板１０２の上面に露出している。分離領域１５４の上面は、絶縁膜１４８に覆われている。低濃度ドリフト領域１１４ａの下側には、上述した高濃度ドリフト領域１１４ｂが形成されている。すなわち、ドリフト領域１１４は、ＩＧＢＴ領域１５０とダイオード領域１５２と分離領域１５４に跨って広がっている。
高濃度ドリフト領域１１４ｂの下側には、上述した高濃度コレクタ領域１１６ｂが形成されている。高濃度コレクタ領域１１６ｂは、分離領域１５４内の半導体基板１０２の下面に露出する範囲全体に形成されている。また、高濃度コレクタ領域１１６ｂは、その一部が、分離領域１５４とダイオード領域１５２の境界１６０を超えて、ダイオード領域１５２内にまで形成されている。したがって、上述したように、ダイオード領域１５２内に部分的に高濃度コレクタ領域１１６ｂが形成されている。すなわち、高濃度コレクタ領域１１６ｂとカソード領域１２２の境界１６４が、分離領域１５４とダイオード領域１５２の境界１６０よりも、距離Ｌだけダイオード領域１５２側にシフトしている。
図１２は、ＩＧＢＴ領域１５０、ダイオード領域１５２、及び、分離領域１５４と、コレクタ領域１１６ａ、カソード領域１２２、及び、高濃度コレクタ領域１１６ｂの位置関係を示している。図１２において、実線は、ＩＧＢＴ領域１５０、ダイオード領域１５２、及び、分離領域１５４の境界を示している。また、ハッチングは、コレクタ領域１１６ａ、カソード領域１２２、及び、高濃度コレクタ領域１１６ｂを示している。高濃度コレクタ領域１１６ｂとカソード領域１２２の境界１６４は、分離領域１５４とダイオード領域１５２の境界１６０から距離Ｌの位置で、境界１６０に沿ってダイオード領域１５２内を伸びている。また、コレクタ領域１１６ａと高濃度コレクタ領域１１６ｂを１つのコレクタ領域とみなすと、このコレクタ領域は、ＩＧＢＴ領域１５０、ダイオード領域１５２、及び、分離領域１５４に跨って広がっている。
（ＲＣ−ＩＧＢＴ１００の動作）
ゲート電極１１８に閾値以上の電圧を印加すると、ゲート絶縁膜１１９に接する範囲のボディ領域１１２に、チャネルが形成される。すなわち、ゲートがオンする。この状態で、下部電極１４２の電位を上部電極１４０に対して徐々に増加させることを考える。すなわち、コレクタ−エミッタ間電圧Ｖｃｅを徐々に上昇させることを考える。電圧Ｖｃｅが印加されると、図１０の矢印１７０に示すように、電子がチャネルを通ってエミッタ領域１１０からドリフト領域１１４に流入する。電圧Ｖｃｅが低い状態では、コレクタ領域１１６ａとドリフト領域１１４の間のｐｎ接合がオンしない。この状態では、矢印１７０に示すように、電子はドリフト領域１１４からカソード領域１２２に流れる。図１１に示す断面においては、アノード領域１２０に対してＹ方向において隣接するエミッタ領域１１０から、矢印１７２に示すようにして、カソード領域１２２に向かって電子が流れる。ここで、ＲＣ−ＩＧＢＴ１００では、分離領域１５４とダイオード領域１５２の境界１６０と、高濃度コレクタ領域１１６ｂとカソード領域１２２の境界１６４の間に距離Ｌが設けられている。すなわち、分離領域１５４がカソード領域１２２に対して離れており、分離領域１５４内のドリフト領域１１４の電位が上がり易い。このため、分離領域１５４内の高濃度コレクタ領域１１６ｂとドリフト領域１１４の間のｐｎ接合１４６への印加電圧が高くなり易い。また、ＲＣ−ＩＧＢＴ１００では、エミッタ領域１１０が耐圧保持領域１３０に接するように形成されているため、エミッタ領域１１０が分離領域１５４に近い。このため、図１１の矢印１７４に示すように、エミッタ領域１１０からの電子が、分離領域１５４内に流入し易い。これによっても、分離領域１５４内のｐｎ接合１４６への印加電圧が高くなり易くなっている。さらに、分離領域１５４内の高濃度コレクタ領域１１６ｂのｐ型不純物濃度は高い。このため、分離領域１５４内のｐｎ接合１４６のオン電圧は低い。したがって、電圧Ｖｃｅを僅かに上昇させただけで、分離領域１５４内のｐｎ接合１４６（例えば、図１１のチップ端１４９に近い範囲１７８内のｐｎ接合１４６）がオンする。一旦、ｐｎ接合１４６がオンすると、高濃度コレクタ領域１１６ｂとコレクタ領域１１６ａを含む領域全体と、ドリフト領域１１４との間のｐｎ接合全体がオンする。これによって、図１０の矢印１８０に示すように、電子がコレクタ領域１１６ａを介して流れるようになり、電流が急増する。すなわち、ＩＧＢＴがオン状態となる。このように、このＲＣ−ＩＧＢＴ１００は、電圧Ｖｃｅを僅かに上昇させただけでＩＧＢＴがオン状態となり、スナップバック現象の発生が抑制される。したがって、ＩＧＢＴにおける損失の発生が抑制される。
また、この実施例では、高濃度コレクタ領域１１６ｂが主に分離領域１５４内に形成されており、ＩＧＢＴ領域１５０内の大部分には比較的ｐ型不純物濃度が低いコレクタ領域１１６ａが形成されている。したがって、ＩＧＢＴがオンした時にＩＧＢＴ領域１５０内のドリフト領域１１４内でホールの濃度が極端に高くなることがない。これによって、ＩＧＢＴの短絡耐量が確保されている。
また、上記の構造によれば、分離領域１５４内または分離領域１５４近傍のみの構造によってスナップバック現象を抑制できる。すなわち、ダイオード及びＩＧＢＴの特性にほとんど影響を与えることなく、スナップバック現象を抑制できる。また、このようにダイオード及びＩＧＢＴの特性に対する影響が少ないため、上記構造の設計が容易である。したがって、設計変更等を容易に行うことができる。
なお、他の実施例においては、高濃度コレクタ領域１１６ｂが分離領域１５４内のみに形成されており、ＩＧＢＴ領域１５０内の全域にコレクタ領域１１６ａが形成されていてもよい。また、高濃度コレクタ領域１１６ｂは、分離領域１５４の少なくとも一部に形成されていればよく、分離領域１５４の全域に形成されている必要は必ずしもない。また、分離領域１５４内で、コレクタ領域１１６ｂ内のｐ型不純物濃度が変化していてもよい。例えば、ダイオード領域１５２から遠い位置ほど、分離領域１５４内のコレクタ領域１１６ｂのｐ型不純物濃度が高くなるように構成されていてもよい。
また、上述した実施例では、チップ端１４９に面する部分の構造について説明した。しかしながら、図７の２つのアクティブ領域の間の分離領域１５４ａにおいても同様の構成を採用してもよい。また、上記の実施例では、分離領域１５４内に部分的に耐圧保持領域１３０が形成されていたが、耐圧保持領域１３０が分離領域１５４の横方向（Ｘ方向及びＹ方向）の全体に形成されていてもよい。
また、エミッタ領域１１０が耐圧保持領域１３０に接している構造は、全てのＩＧＢＴ領域１５０において採用してもよいし。一部のＩＧＢＴ領域１５０のみで採用してもよい。例えば、図７のＩＧＢＴ領域１５０ａにおいて当該構造を採用し、ＩＧＢＴ領域１５０ｂにおいて当該構造を採用しなくてもよい。また、当該構造を、チップ端１４９に面する分離領域１５４側のみにおいて採用し、アクティブ領域の間の分離領域１５４ａ側においては採用しなくてもよい。また、その逆であってもよい。
また、境界１６４がダイオード領域１５２内に存在する構造は、一部のダイオード領域１５２でのみ採用してもよい。また、当該構造が、１つのダイオード領域１５２内の一部でのみ採用されてもよい。例えば、当該構造を、チップ端１４９に面する分離領域１５４側のみで採用し、アクティブ領域の間の分離領域１５４ａ側においては採用しなくてもよい。また、その逆であってもよい。
また、上述した実施例では、上部電極１４０が３つである場合について説明したが、これらの数を変更してもよい。また、個々の上部電極１４０のサイズを変更しても良い。
また、上記の実施例では、単層のボディ領域１１２が形成されていた。しかしながら、他の実施例においては、図１３に示すように、フローティング領域１１２ｂによって、ボディ領域が上部ボディ領域１１２ａと下部ボディ領域１１２ｃに分離されていてもよい。図１３の構成でも、実質的には上部ボディ領域１１２ａと下部ボディ領域１１２ｃは１つのボディ領域として機能する。
また、上述した実施例では、ＩＧＢＴがトレンチ型のゲート電極を有していたが、代わりに、プレーナ型のゲート電極を有していてもよい。
以上、本発明の具体例を詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。
本明細書または図面に説明した技術要素は、単独であるいは各種の組み合わせによって技術的有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
１００：ＲＣ−ＩＧＢＴ
１０２：半導体基板
１１０：エミッタ領域
１１２ａ：上部ボディ領域
１１２ｂ：フローティング領域
１１２ｃ：下部ボディ領域
１１４：ドリフト領域
１１６ａ：コレクタ領域
１１６ｂ：高濃度コレクタ領域
１１８：ゲート電極
１１９：ゲート絶縁膜
１２０：アノード領域
１２２：カソード領域
１３０：耐圧保持領域
１４０：上部電極
１４２：下部電極
１４６：ｐｎ接合
１５０：ＩＧＢＴ領域
１５２：ダイオード領域
１５４：分離領域

Claims (3)

  1. 半導体基板を備える半導体装置であって、
    半導体基板を平面視したときに、半導体基板に、分離領域と、分離領域に接するＩＧＢＴ領域と、分離領域及びＩＧＢＴ領域に接するダイオード領域が形成されており、
    半導体基板の上面に露出する領域のうちのＩＧＢＴ領域内には、ｎ型のエミッタ領域と、エミッタ領域の下側まで伸びるｐ型のボディ領域が形成されており、
    半導体基板の上面に露出する領域のうちのダイオード領域内には、ｐ型のアノード領域が形成されており、
    半導体基板の上面に露出する領域のうちの分離領域内には、ボディ領域及びアノード領域と繋がっており、ボディ領域及びアノード領域の何れよりも深くまで伸びるｐ型のディープ領域が形成されており、
    半導体基板内には、分離領域、ＩＧＢＴ領域、及び、ダイオード領域に跨って伸びており、ＩＧＢＴ領域内ではボディ領域よりも下側に位置しているとともにボディ領域によってエミッタ領域から分離されており、ダイオード領域内ではアノード領域よりも下側に位置しており、分離領域内ではディープ領域よりも下側に位置しているｎ型のドリフト領域が形成されており、
    ＩＧＢＴ領域内の半導体基板の上面には、各々が、エミッタ領域とボディ領域を貫通してドリフト領域に達しており、半導体基板の上面においてＩＧＢＴ領域から分離領域に向かう方向に沿ってＩＧＢＴ領域と分離領域の境界まで伸びている複数の第１トレンチが形成されており、
    第１トレンチ内には、エミッタ領域とドリフト領域を分離している範囲のボディ領域に対してゲート絶縁膜を介して対向しているゲート電極が形成されており、
    ダイオード領域内の半導体基板の上面には、各々が、アノード領域を貫通してドリフト領域に達しており、半導体基板の上面においてダイオード領域から分離領域に向かう方向に沿ってダイオード領域と分離領域の境界まで伸びている複数の第２トレンチが形成されており、
    第２トレンチ内には、第２トレンチの内面を覆っている絶縁膜と、絶縁膜に内面を覆われた第２トレンチ内に配置されているトレンチ電極が形成されており、
    半導体基板の下面に露出する領域には、分離領域とＩＧＢＴ領域とダイオード領域に跨って伸びるｐ型のコレクタ領域と、ダイオード領域内に位置するｎ型のカソード領域が形成されており、
    分離領域とダイオード領域との境界を横切って分離領域とダイオード領域を分断する断面において、コレクタ領域とカソード領域の境界がダイオード領域内に存在する、
    半導体装置。
  2. 半導体基板を備える半導体装置であって、
    半導体基板を平面視したときに、半導体基板に、分離領域と、分離領域に接するＩＧＢＴ領域と、分離領域及びＩＧＢＴ領域に接するダイオード領域が形成されており、
    半導体基板の上面に露出する領域のうちのＩＧＢＴ領域内には、ｎ型のエミッタ領域と、エミッタ領域の下側まで伸びるｐ型のボディ領域が形成されており、
    半導体基板の上面に露出する領域のうちのダイオード領域内には、ｐ型のアノード領域が形成されており、
    半導体基板の上面に露出する領域のうちの分離領域内には、ボディ領域及びアノード領域と繋がっており、ボディ領域及びアノード領域の何れよりも深くまで伸びるｐ型のディープ領域が形成されており、
    半導体基板内には、分離領域、ＩＧＢＴ領域、及び、ダイオード領域に跨って伸びており、ＩＧＢＴ領域内ではボディ領域よりも下側に位置しているとともにボディ領域によってエミッタ領域から分離されており、ダイオード領域内ではアノード領域よりも下側に位置しており、分離領域内ではディープ領域よりも下側に位置しているｎ型のドリフト領域が形成されており、
    ＩＧＢＴ領域内の半導体基板の上面には、各々が、エミッタ領域とボディ領域を貫通してドリフト領域に達しており、半導体基板の上面においてＩＧＢＴ領域から分離領域に向かう方向に沿ってＩＧＢＴ領域と分離領域の境界まで伸びている複数の第１トレンチが形成されており、
    第１トレンチ内には、エミッタ領域とドリフト領域を分離している範囲のボディ領域に対してゲート絶縁膜を介して対向しているゲート電極が形成されており、
    半導体基板の下面に露出する領域には、分離領域とＩＧＢＴ領域に跨って伸びるｐ型のコレクタ領域と、ダイオード領域内に位置するｎ型のカソード領域が形成されており、
    ＩＧＢＴ領域内の半導体基板の上面において、一方向に沿ってエミッタ領域とボディ領域が交互に繰り返すように形成されており、
    ＩＧＢＴ領域内の半導体基板の上面に露出する領域のうちの、前記一方向と交差するＩＧＢＴ領域と分離領域の境界に接する範囲内に、その境界に沿ってエミッタ領域が形成されている、
    半導体装置。
  3. 半導体基板を備える半導体装置であって、
    半導体基板を平面視したときに、半導体基板に、分離領域と、分離領域に接するＩＧＢＴ領域と、分離領域及びＩＧＢＴ領域に接するダイオード領域が形成されており、
    半導体基板の上面に露出する領域のうちのＩＧＢＴ領域内には、ｎ型のエミッタ領域と、エミッタ領域の下側まで伸びるｐ型のボディ領域が形成されており、
    半導体基板の上面に露出する領域のうちのダイオード領域内には、ｐ型のアノード領域が形成されており、
    半導体基板の上面に露出する領域のうちの分離領域内には、ボディ領域及びアノード領域と繋がっており、ボディ領域及びアノード領域の何れよりも深くまで伸びるｐ型のディープ領域が形成されており、
    半導体基板内には、分離領域、ＩＧＢＴ領域、及び、ダイオード領域に跨って伸びており、ＩＧＢＴ領域内ではボディ領域よりも下側に位置しているとともにボディ領域によってエミッタ領域から分離されており、ダイオード領域内ではアノード領域よりも下側に位置しており、分離領域内ではディープ領域よりも下側に位置しているｎ型のドリフト領域が形成されており、
    ＩＧＢＴ領域内には、エミッタ領域とドリフト領域を分離している範囲のボディ領域に対してゲート絶縁膜を介して対向しているゲート電極が形成されており、
    半導体基板の下面に露出する領域のうちのダイオード領域内には、ｎ型のカソード領域が形成されており、
    半導体基板の下面に露出する領域のうちのＩＧＢＴ領域内には、ｐ型の第１コレクタ領域が形成されており、
    半導体基板の下面に露出する領域のうちの分離領域内には、第１コレクタ領域よりもｐ型不純物濃度が高い第２コレクタ領域が形成されている、
    半導体装置。
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Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6222702B2 (ja) * 2014-09-11 2017-11-01 株式会社東芝 半導体装置
JP6260515B2 (ja) * 2014-11-13 2018-01-17 三菱電機株式会社 半導体装置
JP6641983B2 (ja) 2015-01-16 2020-02-05 株式会社デンソー 半導体装置
JP6334465B2 (ja) * 2015-06-17 2018-05-30 富士電機株式会社 半導体装置
US9997510B2 (en) * 2015-09-09 2018-06-12 Vanguard International Semiconductor Corporation Semiconductor device layout structure
JP6260605B2 (ja) * 2015-11-19 2018-01-17 トヨタ自動車株式会社 半導体装置
CN107958906B (zh) 2016-10-14 2023-06-23 富士电机株式会社 半导体装置
JP2018152426A (ja) * 2017-03-10 2018-09-27 富士電機株式会社 半導体装置
JP6804379B2 (ja) * 2017-04-24 2020-12-23 三菱電機株式会社 半導体装置
JP6736531B2 (ja) 2017-09-14 2020-08-05 株式会社東芝 半導体装置
JP7069646B2 (ja) * 2017-11-06 2022-05-18 富士電機株式会社 半導体装置
JP6519641B2 (ja) * 2017-12-13 2019-05-29 三菱電機株式会社 半導体装置
JP7151084B2 (ja) * 2018-01-11 2022-10-12 株式会社デンソー 半導体装置
JP7187787B2 (ja) 2018-03-15 2022-12-13 富士電機株式会社 半導体装置
WO2019176810A1 (ja) * 2018-03-15 2019-09-19 富士電機株式会社 半導体装置
JP7102808B2 (ja) 2018-03-15 2022-07-20 富士電機株式会社 半導体装置
JP6987015B2 (ja) * 2018-04-26 2021-12-22 三菱電機株式会社 半導体装置
CN112470288A (zh) 2019-02-27 2021-03-09 富士电机株式会社 半导体装置
CN111697067B (zh) * 2019-03-15 2023-11-24 上海睿驱微电子科技有限公司 能够快速骤回的逆导型绝缘栅双极型晶体管及其实现方法
DE102019125007B4 (de) * 2019-09-17 2022-06-30 Infineon Technologies Ag RC-IGBT mit einem IGBT-Bereich und einem Diodenbereich und Verfahren zur Herstellung eines RC-IGBT

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11345969A (ja) 1998-06-01 1999-12-14 Toshiba Corp 電力用半導体装置
JP4892832B2 (ja) * 2004-12-15 2012-03-07 富士電機株式会社 半導体装置の製造方法
JP5011748B2 (ja) * 2006-02-24 2012-08-29 株式会社デンソー 半導体装置
JP5157201B2 (ja) 2006-03-22 2013-03-06 株式会社デンソー 半導体装置
JP5103830B2 (ja) * 2006-08-28 2012-12-19 三菱電機株式会社 絶縁ゲート型半導体装置
JP2009176772A (ja) 2008-01-21 2009-08-06 Denso Corp 半導体装置
JP5366297B2 (ja) * 2009-02-10 2013-12-11 富士電機株式会社 半導体装置
CN101887913B (zh) * 2010-06-04 2013-01-02 无锡新洁能功率半导体有限公司 一种具有改善型集电极结构的igbt
JP5582102B2 (ja) * 2010-07-01 2014-09-03 株式会社デンソー 半導体装置

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