JP5103830B2 - 絶縁ゲート型半導体装置 - Google Patents

絶縁ゲート型半導体装置 Download PDF

Info

Publication number
JP5103830B2
JP5103830B2 JP2006231124A JP2006231124A JP5103830B2 JP 5103830 B2 JP5103830 B2 JP 5103830B2 JP 2006231124 A JP2006231124 A JP 2006231124A JP 2006231124 A JP2006231124 A JP 2006231124A JP 5103830 B2 JP5103830 B2 JP 5103830B2
Authority
JP
Japan
Prior art keywords
region
layer
main surface
substrate
diode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2006231124A
Other languages
English (en)
Other versions
JP2008053648A (ja
Inventor
英樹 高橋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP2006231124A priority Critical patent/JP5103830B2/ja
Priority to US11/670,136 priority patent/US7847345B2/en
Priority to DE102007024113A priority patent/DE102007024113B4/de
Priority to CNA2007101045635A priority patent/CN101136405A/zh
Priority to KR1020070051285A priority patent/KR100878287B1/ko
Publication of JP2008053648A publication Critical patent/JP2008053648A/ja
Application granted granted Critical
Publication of JP5103830B2 publication Critical patent/JP5103830B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/083—Anode or cathode regions of thyristors or gated bipolar-mode devices
    • H01L29/0839—Cathode regions of thyristors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333—Vertical insulated gate bipolar transistors
    • H01L29/66348—Vertical insulated gate bipolar transistors with a recessed gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7391—Gated diode structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes

Description

本発明は、絶縁ゲート型半導体装置及びその製造方法に関し、特に、ダイオードを内蔵した絶縁ゲート型バイポーラトランジスタ及びその製造方法に関するものである。
モータ等を駆動するパワーエレクトロニクスにおいて、定格電圧が３００Ｖ以上の領域では、スイッチング素子として絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ；Insulated Gate Bipolar Transistor）が用いられている。通常、このＩＧＢＴには、還流用のダイオードが並列に接続されている。
従来のＩＧＢＴの断面構造を図３５に示す。コレクタＰ層５の上にＮ＋バッファ層１１２が形成され、その上にＮ−層１が形成されている。Ｎ−層１の表面上には、Ｐ型の不純物が拡散されたＰベース層２が選択的に形成されている。Ｐベース層２の表面上には、高濃度のＮ型の不純物が選択的に拡散されたエミッタ層３が形成されている。エミッタ層３からＮ−層１に達する溝が形成され、溝の内壁に酸化膜７が形成され、その中にポリシリコンからなるゲート電極８が形成されている。エミッタ層３とＮ−層１との間のＰベース層２には、上記溝に沿った位置にチャネルが形成される。エミッタ層３の表面の一部の領域上と、Ｐベース層２の表面の領域上にエミッタ電極１１が形成され、コレクタＰ層５の裏面側には、コレクタ電極１２が形成されている。
次に、図３５に示したＩＧＢＴの動作について説明する。まず、図３５の構造において、エミッタ電極１１とコレクタ電極１２との間に所定のコレクタ電圧ＶＣＥを印加し、エミッタ電極１１とゲート電極８との間に所定のゲート電圧ＶＧＥを印加し、ゲートをオンさせる。ゲートがオンすると、チャネル領域がＮ型に反転しチャネルが形成される。このチャネルを通じて，エミッタ電極１１より電子がＮ−層１に注入される。この注入された電子によりコレクタＰ層５とＮ−層１（Ｎ＋バッファ層１１２）との間が順バイアスされ、コレクタＰ層５からＮ−層１にホールが注入される。すると、Ｎ−層１の抵抗が大幅に下がり，ＩＧＢＴの電流容量が上がる。以上のようにして、コレクタＰ層５からのホールの注入により、Ｎ−層１の抵抗が下がる。
次に、ＩＧＢＴのオン状態からオフ状態の動作について説明する。図３５の構造において、エミッタ電極１１とゲート電極８との間にオン状態で印加されたゲート電圧ＶＧＥを０または逆バイアスにして、ゲートをオフさせる。ゲートがオフすると、Ｎ型に反転したチャネル領域がＰ領域にもどり、エミッタ電極１１からの電子の注入が止まる。これにより、コレクタＰ層５からのホールの注入も止まる。その後、Ｎ−層１（Ｎ＋バッファ層１１２）にたまっていた電子とホールはそれぞれコレクタ電極１２、エミッタ電極１１へ抜けていくか、または互いに再結合して消滅する（例えば、特許文献１参照）。
特開２００５−１０１５１４号公報
上記ＩＧＢＴの特性改善のため、本発明者が発明したＩＧＢＴのユニットセル近傍の断面図を図３６に示す。図３６に示すように、Ｐベース層２とＮ−層１との間に、Ｎ層４が形成されている。その他については図３５と同様である。
図３６に示したＩＧＢＴの動作は、図３５のＩＧＢＴの動作と基本的に同一である。ただし、Ｐベース層２とＮ−層１との間に、Ｎ層４が形成されているので、ＩＧＢＴのオン動作時に、コレクタＰ層５から注入されたホールは、Ｎ層４がバリヤとなるため、Ｐベース層２に抜けにくくなる。このため、Ｎ層４近辺にキャリアが蓄積することでＩＧＢＴのオン電圧が下がる。ＩＧＢＴのオフ時には、Ｎ層４はコレクタ電圧により空乏化するため、Ｎ層４の影響はなくなる。
図３７は、ＩＧＢＴと並列に設けられるダイオードの基本構造を示す断面図である。この断面図において、Ｎ−層１からなる基板の表面上に、アノードのＰ領域２が形成され、さらにその上面にアノード電極１１１が形成されている。基板の裏面には、Ｎ＋カソード層４とカソード電極１１２が形成されている。
この構造のダイオードの動作について説明する。アノード電極１１１とＮ−層１との間に所定のアノード電圧ＶＡＫ（順バイアス）を印加する。そして、アノード電圧がＰＮ接合のビルトインポテンシャルを超えると、アノードのＰ領域２とＮ−層１との間が順バイアスされ、ダイオードが導通する。逆バイアスを印加した場合には、アノードのＰ領域２より空乏層が伸びることで、逆方向耐圧を保持できる。
図３８は、図３７に示したダイオードをオン状態からオフ状態に変えた場合の逆回復時の電流波形である。ダイオードがオン状態からオフ状態になる際には、Ｎ側からＰ側に向かって、瞬間的に逆方向電流が流れる。この逆方向電流のピーク値はリカバリー電流（Ｉｒｒ）と呼ばれる。また、電流値がＩｒｒから０に戻るときの、電流の傾斜が緩いダイオードは、ソフトリカバリーと呼ばれる。
また、図示しないが、上記逆回復時に、ダイオードには電源電圧が印加されているため、この電圧と電流との積がリカバリーロスとなる。一般に、整流用ダイオードとしては、オン状態の定常ロス（Ｖｆ）が低く、逆回復時のロス（リカバリーロス）が低く、逆回復時の電流の回復が緩やかなソフトリカバリーダイオードが必要とされる。
上記ＩＧＢＴを用いた一般的なインバータ回路の構成を図３９に示す。インバータ回路は直流と交流の変換機であり、スイッチング素子であるＩＧＢＴとフリーホイールダイオードにより構成されている。そしてＩＧＢＴとダイオードは４素子または６素子でモータの制御に使用される。本インバータ回路では、直流端子が直流電源に接続されており、ＩＧＢＴをスイッチングさせることで、直流電流を交流電流に変換し、負荷であるモータに給電する。
このように、上記ＩＧＢＴを使用する一般的なインバータ回路では、ＩＧＢＴと対になるように、逆並列にフリーホイールダイオードが接続されている必要があった。このため、インバータ回路に使用するＩＧＢＴに、ダイオードを取り込んだ構造が、これまでに提案されてきた。
発明者は、ＩＳＰＳＤ’０４（International Symposium on Power Semiconductor Devices & ICs 04）において、ＩＧＢＴにフリーホイールダイオードを取り込んだ構造を提案した。
図４０は上記構造の３次元斜視図であり、表面近傍は図３６に示した構造と同一である。裏面側には、ストライプ状のコレクタＰ層５とカソードＮ層４とを別々に形成し、表面側のセルのストライプの向きと垂直にすることで、ダイオードを内蔵した構造となっている。
上記構造のデバイスを試作し、ＩＧＢＴとダイオードを別々に作製した場合と比較したところ、ＩＧＢＴのオン特性が悪化した。また、ゲートをオンさせると、ダイオードの順方向電圧Ｖｆが大きくなった。さらに、ダイオードのリカバリー特性において非常に大きなリカバリー電流が観測された。
これらの原因について、発明者は以下のように考察した。まず、上記構造においてオン特性が悪化したのは、ＩＧＢＴにダイオードを内蔵させたことにより、単に導通領域が減少したためであると考えた。
また、本構造のダイオードはＰベース層とＮ層がＰＮ接合のビルトインポテンシャルを超えたときにオンし、Ｎ−層（Ｎ層）とエミッタのＮ＋層が導通する。Ｎ＋層はＰベース層と共通のコンタクトをとっているため、ゲートをオンすることでＰベース層とＮ層との間のＰＮ接合へ電圧がかかりにくくなる。このため、Ｐベース層からのホールの注入が起こりにくくなり、Ｖｆが上昇したと考えた。
また、近年用いられるダイオードはリカバリー特性の改善のためダイオードのアノードＰ層は濃度が低く、拡散深さが浅い構造が採用されている。今回の構造ではＩＧＢＴのＰベース層とダイオードのアノードＰ層は同じ構造を用いている。ＩＧＢＴのＰベース層は閾値電圧を決定するため、ダイオードだけの構造に比べて、濃度は高くなる。このため、ダイオードがオンした時に表面近傍のキャリア密度が上がり、リカバリー電流が大きくなったと考えた。
上述したダイオードの順方向電圧Ｖｆの上昇を抑えるため、発明者は、図４１に示す構造を考案した。この構造では、ＩＧＢＴ領域Ａの溝６ａと溝６ｂとの間、及び溝６ｃと溝６ｄとの間に、絶縁型トランジスタのエミッタ層３が形成されている。一方、ダイオード領域Ｂの溝６ｂと溝６ｃとの間には、エミッタ層３は形成されていない。この構造において、ＩＧＢＴ領域ＡをＩＧＢＴとして動作させ、ダイオード領域Ｂをダイオードとして動作させようとした。
しかし上記構造では、ＩＧＢＴの形成される領域が、上述した一組の溝間のみであるため、ダイオード領域を十分大きくできない。そのため、ゲートをオンさせても、ダイオードの順方向電圧Ｖｆの上昇を抑えることができなかった。また、本構造でも、ＩＧＢＴとダイオードを別々に作製した場合と比較して、オン特性が悪化した。
本発明は上記課題を解決するためになされたもので、その目的は、絶縁ゲート型半導体装置のゲートをオンさせる際に、ダイオードの順方向電圧Ｖｆおよびリカバリー電流の上昇を抑えつつ、オン特性を向上させることである。
本発明に係る絶縁ゲート型半導体装置は、第１主面及び第２主面を有する第１導電型の半導体基板と、前記半導体基板の少なくとも１つの第１領域及びこの領域に隣接する少なくとも１つの第２領域の前記第１主面の近傍に設けられた第２導電型の第１半導体層と、前記第１領域の各領域ごとに複数設けられ、前記半導体基板の前記第１主面から前記第１半導体層を貫通する第１の溝と、前記半導体基板の前記第１主面側で、前記第１領域の前記第１半導体層内の前記第１の溝の近傍に選択的に設けられた第１導電型の第２半導体層と、前記第１の溝の内面を覆う第１の絶縁膜と、前記第１の絶縁膜を介して前記第１の溝の内部に埋め込まれた第１の導電膜と、前記第２領域の各領域ごとに複数設けられ、前記半導体基板の前記第１主面から前記第１半導体層を貫通する第２の溝と、前記第２の溝の内面を覆う第２の絶縁膜と、前記第２の絶縁膜を介して前記第２の溝に埋め込まれた第２の導電膜と、前記第１半導体層及び前記第２半導体層の上に設けられ、これらの層と電気的に接続された第１主電極と、前記第１領域の前記第２半導体層と対向する位置で前記半導体基板の前記第２主面に設けられた第２導電型の第３半導体層と、前記第２領域の前記第１半導体層と対向する位置で前記半導体基板の前記第２主面に設けられた第１導電型の第４半導体層と、前記第３半導体層及び前記第４半導体層を覆い、前記半導体基板の前記第２主面に設けられた第２主電極と、を備え、前記第１領域の幅及び前記第２領域の幅は５０μｍ以上であることを特徴とする。
本発明によれば、絶縁ゲート型半導体装置のゲートをオンさせる際に、ダイオードの順方向電圧Ｖｆおよびリカバリー電流の上昇を抑えつつ、オン特性を向上させることができる。
以下、図面を参照しながら本発明の実施の形態について説明する。なお、各図において同一または相当する部分には同一符号を付して、その説明を簡略化ないし省略する。
実施の形態１．
本実施の形態１に係る絶縁ゲート型の半導体装置の断面図を図１に示す。この半導体装置はＮ型不純物を含むＮ−基板１を用いて形成され、Ｎ−基板１は第１主面（上主面）及び第２主面（下主面）を有している。Ｎ−基板１は少なくとも１つの領域Ａ（第１領域）を有し、これに隣接するように、領域Ｂ（第２領域）が設けられている。領域Ａにはエミッタ層３が設けられ、一方、領域Ｂにはエミッタ層３が設けられていない。
領域Ａおよび領域Ｂにおいて、Ｎ−基板１の第１主面側の近傍には、Ｐ型の不純物を拡散したＰベース層２が、選択的に設けられている。領域Ａにおいて、Ｎ−基板１の第１主面からＰベース層２を貫通するように、第１の溝６が、２〜１０μｍ程度の間隔で複数設けられている（なお、図２に示すように、Ｎ−基板１に領域Ａが複数設けられている場合には、領域Ａの各領域ごとに、第１の溝６が複数設けられている）。領域Ａにおいて、Ｎ−基板１の第１主面側で、Ｐベース層２内の第１の溝６の近傍に、Ｎ型の第２半導体層として、エミッタ層３が選択的に設けられている。エミッタ層３には、高濃度のＮ型不純物が拡散されている。エミッタ層３の上には、層間膜９が設けられている。
エミッタ層３の両端部の表面上と、Ｐベース層２の表面上には、第１の主電極としてエミッタ電極１１が設けられ、これらの層と電気的に接続されている。第１の溝６の内面を覆うように、ゲ−ト絶縁膜７が形成されている。第１の溝６の内部には、ゲート絶縁膜７を介して、ポリシリコンからなる導電膜８が埋め込まれている。
領域Ａの導電膜８は、絶縁ゲートバイポーラトランジスタ（Insulated Gate Bipolar Transistor；以下、「ＩＧＢＴ」という）のゲート電極として作用する。このＩＧＢＴのゲートがオンすると、Ｐベース層２内のゲート絶縁膜７に沿って、チャネル領域（図示しない）が形成される。
領域Ｂにおいて、Ｎ−基板１の第１主面からＰベース層２を貫通するように、第２の溝１０が、２〜１０μｍ程度の間隔で複数設けられている（なお、図３に示すように、Ｎ−基板１に領域Ｂが複数設けられている場合には、領域Ｂの各領域ごとに、第２の溝１０が複数設けられている）。第２の溝１０の内面を覆うように、ゲ−ト絶縁膜７が形成されている。第２の溝１０の内部には、ゲート絶縁膜７を介して、ポリシリコンからなる導電膜８が埋め込まれている。導電膜８は、エミッタ電極１１と電気的に接続されている。
上記構造において、第２の溝１０の内面に設けられた絶縁膜７は、第１の溝６に設けられた絶縁膜７と同一の材料とする。また、第２の溝１０の内部に埋め込まれた導電膜８は、第１の溝６の内部に埋め込まれた導電膜８と同一の材料とする。これにより、絶縁ゲート型半導体装置の形成を容易とすることができる。また、第１の溝６の間隔と、第２の溝１０の間隔を１０μｍより大きくすると溝の先端部分に電界が集中し、ゲート絶縁膜の耐圧が劣化する。しかし本実施の形態では、上述したように、第１の溝６の間隔と、第２の溝１０の間隔は、２〜１０μｍの間隔で形成されるようにした。これにより、上記耐圧の劣化を抑制することができる。
領域ＡのＮ−基板１の裏面（第２主面）の近傍には、第３半導体層として、Ｐ型の不純物を含むコレクタＰ層５が設けられている。領域ＢのＮ−基板１の裏面の近傍には、第４半導体層として、Ｎ型の不純物を含むカソードＮ層４が設けられている。また、Ｎ−基板１の裏面には、コレクタＰ層５およびカソードＮ層４を覆うようにコレクタ電極１２が設けられ、これらの層と電気的に接続されている。
次に、図１に示したＩＧＢＴの動作について説明する。まず、エミッタ電極１１とコレクタ電極１２との間に所定のコレクタ電圧ＶＣＥを印加し、エミッタ電極１１と導電膜（ゲート電極）８との間に所定のゲート電圧ＶＧＥを印加して、ゲートをオンする。
すると、上述したチャネル領域がＮ型に反転し、チャネルが形成される。このチャネルを通じて、エミッタ電極１１からＮ−基板１に、電子が注入される。これにより、コレクタＰ層５とＮ−基板１との間が順バイアスされる。すると、コレクタＰ層５からホールが注入され，Ｎ−基板１の抵抗が大幅に下がり，ＩＧＢＴの電流容量が上がる。
図１に示した断面では、Ｎ−基板１の表面のＩＧＢＴと、裏面のコレクタＰ層５は、いずれも領域Ａに形成されている。このため、上述した電流はＮ−基板１の裏面から表面に向かって、Ｎ−基板１の第１主面に対して垂直な方向に、直線的に流れる。従って、図４０に示した従来構造と比較して、ＩＧＢＴの定常ロスが低減できると考えられる。
次に、ダイオードのオン状態について説明する。図１の構造において、エミッタが形成されていない領域Ｂは、主にダイオードとして動作する。エミッタ電極１１側に正電圧を印加すると、領域ＢのカソードＮ層４とＰベース層２により形成されるダイードがオンし、電流が流れる。
このダイオードの場合も、Ｎ−基板１の第１主面側から見ると、Ｐベース層２とカソードＮ層４は、同じ位置に形成されている。このため、上記電流はＮ−基板１の表面から裏面に向かって、Ｎ−基板１の主面と垂直な方向に、直線的に流れる。これにより、図４０の構造と比較して、ダイオードの定常ロスＶｆが低減できると考えられる。
さらに、シミュレーションの検証において後述するが、図１に示した構造は、Ｎ−基板１の表面に、ＩＧＢＴのセルが形成されている領域Ａと、エミッタが形成されていない領域Ｂとが、巨視的に分割配置されている。このような巨視的な分割配置によってもＶＣＥ（ｓａｔ）とＶｆの低減が可能となる。すなわち、ゲートのオン特性を向上させ、ダイオードのＶｆを低減させることができる。
ここで、領域ＡにおいてＩＧＢＴのゲートをオンさせると、Ｎ−基板１とエミッタ層３とがチャネルを介して接続される。またエミッタ電極１１により、エミッタ層３とＰベース層２は同電位に固定される。つまり、Ｐベース層２とＮ−基板１が同電位となるので、これらの間のダイオード動作が起こりにくくなる。
これに対して、エミッタ層が形成されていない領域Ｂでは、ゲートをオンさせてもチャネルが形成されないので、Ｐベース層２とＮ−基板１との間は、同電位にならない。このため、領域Ｂの幅を広くすることにより、ゲートをオンさせた時のダイオードのＶｆの上昇を抑制できる。
本実施の形態１では、図１に示した領域Ｂに第２の溝１０を複数形成し、領域Ｂの幅を所定値以上確保するようにした。これにより、図４０の構造と比較して、ゲートをオンさせたときのダイオードのＶｆの上昇を抑制することができる。
次に、図１に示した構造について、シミュレーションを行った結果を説明する。
まず、図４に示すように、シリコンウェハの厚さを９０μｍ、幅を１００μｍと仮定し、ウェハの表面側に１μｍ厚の高濃度のＰ層を形成し、裏面側に０．３μｍの高濃度のＮ層を形成し、ダイオードのＶｆを求めた。
次に、図５に示すように、ウェハの表面に幅が１００μｍのＰ層とＮ層を形成し、Ｐ層の直下にＮ層、Ｎ層の直下にＰ層を形成した場合と、図６に示すように、Ｐ層の直下にＰ層、Ｎ層の直下にＮ層を形成した場合とについて、シミュレーションを行った。
上記シミュレーションの結果を図７に示す。図７から、Ｐ層の直下にＰ層、Ｎ層の直下にＮ層を形成した場合は、ダイオードのＶｆが極端に大きくなる。これに対して、Ｐ層の直下にＮ層、Ｎ層の直下にＰ層を形成した場合はダイオードのみを形成した図４の構造と比較して、大差ない結果となった。
このシミュレーションにおいて、シリコンウェハの表面のＮ層がＩＧＢＴ領域に相当し、Ｐ層がダイオードのアノードＰ層に相当すると仮定する。上記シミュレーション結果は、ＩＧＢＴ領域の直下にＰ層、ダイオードのアノードＰ層の直下にＮ層を形成することが、特性の改善に有効であることを示している。
次に、図５に示したＰ層の直下にＮ層、Ｎ層の直下にＰ層を形成した構造においてＰ層及びＮ層の幅を変化させ、シミュレーションした結果を図８に示す。なお、このシミュレーションにおいて、端面の境界条件は折り返しであるため、図８に示したＰ層及びＮ層の幅（Ｐ及びＮの右側に記した数値）の２倍の値が、実際の幅に相当する。
図８の結果より、Ｐ層及びＮ層の実際の幅が２０μｍの場合（図８のＰ１０ Ｎ１０，Ｎ１０ Ｐ１０の場合）、図４に示した構造（図８のＰ２００，Ｎ２００）と比較してＶｆの値が大きい。Ｐ層及びＮ層の実際の幅が５０μｍ（図８のＰ２５ Ｎ２５，Ｎ２５ Ｐ２５）のときＶｆの値は大幅に小さくなり、１００〜５００μｍであるとき、Ｖｆの値は、図４に示した構造のＶｆの値とほぼ同じとなる。
これらの結果より、ＩＧＢＴの幅及びダイオードの幅は少なくとも５０μｍ以上必要であり、望ましくは１００μｍ以上必要であることが分かる。またこれらの領域に対向して、シリコン基板の裏面側に設けられるＰ層及びＮ層についても同様であることが分かる。
すなわち、図１に示した領域Ａの幅および領域Ｂの幅は、５０μｍ以上必要であり、望ましくは１００μｍ以上必要であることが分かる。上記構造とすることにより、ＩＧＢＴ及びダイオードのオン特性を向上させることが可能なことが、シミュレーションにより検証された。
なお、図１に示した構造では、領域Ａの第１の溝６の深さと、領域Ｂの第２の溝１０の深さは、同じ深さで形成されている。これにより、これらの溝を同時に形成することが可能となり、製造工程を簡略化できる。
以上説明したように、本実施の形態１に係る絶縁ゲート型半導体装置では、第１の溝６の表面近傍に、トランジスタのエミッタとして機能する第１導電型の第２半導体層を有する領域Ａと、第２の溝１０の表面近傍に、上記第２半導体層が形成されていない領域Ｂとを有するようにした。上記構造において、第１の溝６を複数設けることにより、ＩＧＢＴ動作する領域を大きくすることができる。また、第２の溝１０を複数設けることにより、ダイオード動作する領域を大きくすることができる。従って、ＩＧＢＴおよびダイオードのオン特性を向上させることができる。
実施の形態２．
本実施の形態２に絶縁ゲート型半導体装置について、図９を参照して説明する。ここでは、実施の形態１と異なる点を中心に説明する。
図９に示すように、Ｎ−基板１のＰベース層２の第２主面側でＰベース層２と接するように、Ｎ型不純物を含む第５半導体層として、キャリア蓄積層１３が設けられている。キャリア蓄積層１３のＮ型不純物濃度は、Ｎ−基板１の不純物濃度よりも高くなっている。その他の構成については、実施の形態１と同様である。
次に、図９に示した絶縁ゲート型半導体装置の動作について説明する。図９のＩＧＢＴの動作は、図１に示したＩＧＢＴの動作と基本的に同一である。図９のＩＧＢＴ動作の場合、キャリア蓄積層１３は、コレクタ電極１２より注入されたホールのバリヤとなり、Ｐベース層２直下にキャリアを蓄積することができる。これにより、Ｎ−基板１の抵抗が下がり、ＩＧＢＴのオン電圧を下げることができる。
ダイオード動作の場合、キャリア蓄積層１３は、Ｐベース層２から注入されるホールのバリヤとなり、第１主面近傍のキャリア密度が減少する。ダイオード動作において、表面近傍のキャリア密度はリカバリー動作時のピーク電流に依存する。従って、キャリア蓄積層１３を設けたことにより、ダイオードを内蔵させたＩＧＢＴにおいて問題となるリカバリー動作時のピーク電流を抑制することが可能となる。その他の動作については、図１の構造と同様である。
以上説明したように、本実施の形態２に係る絶縁ゲート型半導体装置によれば、実施の形態１の効果に加えて、ＩＧＢＴのオン特性とダイオードのリカバリー特性をさらに向上させることができる。
なお、図示しないが、上述した実施の形態１、２において、領域Ａでは第２半導体層（エミッタ層３）と、第３半導体層（コレクタＰ層５）の平面パターン（Ｎ−基板１の第１主面側から見た平面パターン）を同一とし、領域Ｂでは、第１半導体層（Ｐベース層２）と第４半導体層（カソードＮ層４）の平面パターンを同一とすることが好適である。
つまり、領域Ａの第２半導体層と対向する位置で、Ｎ−基板１の第２主面側にエミッタ層３が設けられ、領域Ｂの第１半導体層と対向する位置で、Ｎ−基板１の第２主面側にカソードＮ層４が設けられた構造とすることが好適である。上記構造とすることにより、ＩＧＢＴ及びダイオードのオン特性をさらに向上させることができる。
実施の形態３．
本実施の形態３に係る絶縁ゲート型半導体装置について、図１０を参照して説明する。ここでは、実施の形態１、２と異なる点を中心に説明する。
図１０に示す絶縁ゲート型半導体装置では、領域Ａに設けられたＰベース層２の不純物濃度と、領域Ｂに設けられたＰベース層２ｂの不純物濃度が異なっている。具体的には、領域ＢのＰベース層２ｂの不純物濃度は、領域Ａに設けられたＰベース層２の不純物濃度よりも低くなっている。その他の構成については、実施の形態１と同様である。
図１０のＩＧＢＴの動作は図１のＩＧＢＴの動作と基本的には同一である。本実施の形態３では、ＩＧＢＴのＰベース層として機能する第１の半導体層と、ダイオードのアノードＰ層として機能する第１の半導体層の不純物濃度が異なる。これにより、ＩＧＢＴとダイオードの特性を別々に制御できる。
さらに、本実施の形態３では、ダイオードのアノードとして領域ＢのＰベース層２ｂの不純物濃度を低くしたので、ダイオード動作においてＰベース層からのホール注入量が下がる。このため、ダイオードがオンした時にホールの注入が抑制され、第１主面近傍のキャリア密度が減少し、リカバリー動作時のピーク電流を下げることが可能となる。
従って、本実施の形態３では、実施の形態１で示した効果に加えて、ダイオードのリカバリー特性を改善することができる。
次に、本実施の形態３の変形例について説明する。本変形例は、図１１に示すように、領域ＡのＰベース層２の第２主面側で、Ｐベース層２と接するキャリア蓄積層１３を設け、領域ＢのＰベース層２ｂの第２主面側で、Ｐベース層２ｂと接するキャリア蓄積層１３を設けた構造とする。その他については、図１０と同様である。
上記構造では、キャリア蓄積層１３を設けたことにより、ダイオードを内蔵させたＩＧＢＴにおいて、リカバリー動作時のピーク電流を抑制することが可能となる。従って、図１０の構造よりもさらに、ＩＧＢＴのリカバリー特性を改善することができる。
実施の形態４．
本実施の形態４に係る絶縁ゲート型半導体装置について、図１２を参照して説明する。ここでは、実施の形態１と異なる点を中心に説明する。
図１２に示す絶縁ゲート型半導体装置では、領域Ａに第１の溝６が複数設けられ、これらの溝は、第１の間隔で等間隔に設けられている。また領域Ｂでは、第２の溝１０が複数設けられ、これらの溝は、第２の間隔で等間隔に設けられている。本実施の形態４では、上記第２の間隔を、第１の間隔よりも小さくするようにした。その他の構成については、実施の形態１と同様である。
図１２のＩＧＢＴの動作は図１のＩＧＢＴの動作と基本的に同一である。ただし、図１と比較して領域Ｂに多くの溝が設けられているため、ダイオードがオンした時にダイオードのアノードとして寄与するＰベース層２の面積が、実施の形態１と比較して相対的に減少する。これにより、Ｐベース層２へのホールの注入が抑制され、第１主面近傍のキャリア密度が減少する。従って、リカバリー動作時のピーク電流を下げることが可能となり、ダイオードのリカバリー特性を改善することができる。
従って、本実施の形態４に係る絶縁ゲート型半導体装置によれば、実施の形態１〜３で示した効果に加えて、ダイオードのリカバリー特性を、さらに改善することができる。
次に、本実施の形態４の第１の変形例について説明する。第１の変形例は、図１３に示すように、領域ＢのＰベース層２ｂの不純物濃度を領域ＡのＰベース層２の不純物濃度よりも相対的に低くしたものである。その他については、図１２の構造と同様である。
上記第１の変形例では、領域ＢのＰベース層２ｂの不純物濃度を領域ＡのＰベース層２の不純物濃度よりも相対的に低くしたので、図１２の構造と比較すると、ダイオード動作におけるＰベース層からのホール注入量が下がる。これにより、図１２の構造よりもさらに、ダイオードがオンした時にホールの注入が抑制され、第１主面近傍のキャリア密度が減少し、リカバリー動作時のピーク電流を下げることが可能となる。
次に、本実施の形態４の第２の変形例について説明する。第２の変形例は、図１４に示すように、領域Ａ及び領域ＢのＰベース層２の第２主面側で、Ｐベース層２と接するキャリア蓄積層１３を設けた構造とする。その他については、図１２の構造と同様である。
上記第２の変形例では、キャリア蓄積層１３を設けたことにより、ダイオードを内蔵させたＩＧＢＴにおいて問題となるリカバリー動作時のピーク電流を抑制することが可能となる。従って、図１２に示した構造よりもさらに、ＩＧＢＴのリカバリー動作時のピーク電流を抑制することができる。
次に、本実施の形態４の第３の変形例について説明する。第３の変形例は、図１５に示すように、領域ＢのＰベース層２ｂの不純物濃度を領域ＡのＰベース層２の不純物濃度よりも相対的に低くしたものである。その他については、図１４の構造と同様である。
上記第３の変形例では、領域ＢのＰベース層２ｂの不純物濃度を領域ＡのＰベース層２の不純物濃度よりも相対的に低くしたので、図１４の構造と比較すると、ダイオード動作におけるＰベース層からのホール注入量が下がる。これにより、図１４の構造よりもさらに、ダイオードがオンした時にホールの注入が抑制され、第１主面近傍のキャリア密度が減少し、リカバリー動作時のピーク電流を下げることが可能となる。
実施の形態５．
本実施の形態５に係る絶縁ゲート型半導体装置について、図１６及び図１７を参照して説明する。ここでは、実施の形態１と異なる点を中心に説明する。
図１に示した絶縁ゲート型半導体装置を第１主面側から見た場合の、領域Ａ及び領域Ｂの平面構造を図１６に示す。本実施の形態５では、Ｎ−基板１の第１主面側から見た場合、平面的には、領域Ａ及び領域Ｂがストライプ状に交互に設けられている構造とする。
図１６に示した領域Ａ及び領域Ｂの幅を変えた場合の平面構造を図１７に示す。領域Ａ及び領域Ｂの幅を変えることにより、ＩＧＢＴ領域とダイオード領域の比率を任意に変えることが可能である。
上記構造とすることにより、ＩＧＢＴ及びダイオードが動作するとき、それぞれを均一に動作させることができる。また、ＩＧＢＴとダイオードの素子の比率を自由に設定することができる。
実施の形態６．
本実施の形態６に係る絶縁ゲート型半導体装置について、図１８を参照して説明する。ここでは、実施の形態１、５と異なる点を中心に説明する。
図１に示した絶縁ゲート型半導体装置を第１主面側から見た場合の、領域Ａ及び領域Ｂの平面構造を図１８に示す。本実施の形態６では、Ｎ−基板１の第１主面側から見た場合、平面的には、領域Ａが、領域Ｂに取り囲まれた構造とする。断面構造については、実施の形態１と同様である。
上記構造とすることにより、実施の形態５と同様に、ＩＧＢＴ領域とダイオード領域の比率を任意に変えることが可能である。
また、図１６に示した領域Ａの幅と、図１８に示した領域Ａの幅が同一である場合、図１６の構造と比較して、図１８に示した構造では、領域Ｂの面積比率を大きくすることができる。つまり、ダイオードとして動作する領域の面積を大きく出来るので、ゲートをオンさせたときのＶｆの上昇を効果的に抑制することができる。
なお、上述した実施の形態５、６では、領域Ａ及び領域Ｂの面積比率を可変とした例を示した。しかし、領域Ａ（ＩＧＢＴ領域）ではシミュレーションと異なり、チャネルを通して電子が供給される。これに対して領域Ｂ（ダイオード領域）では、Ｐベース層２、カソードＮ層４から、それぞれホール及び電子が直接供給される。このため、ＩＧＢＴの領域の面積をダイオードの面積よりも相対的に大きくすることにより、ＩＧＢＴ領域のＶＣＥ（ｓａｔ）と、ダイオード領域のＶｆの値を同程度とすることができる。
従って、領域Ａの幅を、領域Ｂの幅よりも相対的に広くすることにより、ＩＧＢＴとダイオードが同時に動作するとき、それぞれのオン特性を同程度に合わせることが容易となる。
実施の形態７．
本実施の形態７では、実施の形態１に示した絶縁ゲート型半導体装置の製造方法を中心に説明する。
まず、図１９に示すように、第１主面（上主面）及び第２主面（下主面）を有し、Ｎ型不純物を含むＮ−基板１を準備する。次に、図２０に示すように、Ｎ−基板１の領域Ａ及びこの領域に隣接する領域Ｂで、第１主面の近傍に、Ｐ型の第１半導体層として、Ｐ型ベース層２を形成する。
次に、図２１に示すように、Ｎ−基板１の領域Ａで、Ｐベース層２の内部の第１主面の近傍に、Ｎ型の第２半導体層として、エミッタ層３を選択的に形成する。このときエミッタ層は、領域Ｂに形成するようにしても良い。
次に、図２２に示すように、Ｎ−基板１の領域Ａで、Ｎ−基板１の第１主面からエミッタ層３およびＰベース層２を貫通し、先端がＮ−基板１に達する複数の第１の溝６を形成する（なお、図２３に示すように、Ｎ−基板１に領域Ａを複数設ける場合には、領域Ａの各領域ごとに、第１の溝６を複数形成する）。また、Ｎ−基板１の領域Ａと隣接する領域Ｂにおいて、Ｎ−基板１の第１主面からＰベース層２を貫通し、先端がＮ−基板１に達する複数の第２の溝１０を形成する（なお、図２４に示すように、Ｎ−基板１に領域Ｂを複数設ける場合には、領域Ｂの各領域ごとに、第２の溝１０を複数形成する）。
次に、第１の溝６の内面にゲート絶縁膜７を形成し、この絶縁膜を介して第１の溝６の内部にポリシリコンを形成し、その後エッチバックして導電膜８を埋め込む。また、第２の溝１０の内面にゲート絶縁膜７を形成し、この絶縁膜を介して第２の溝１０の内部にポリシリコンを形成し、その後エッチバックして導電膜８を埋め込む。
次に、図２５に示すように、第１の溝６およびエミッタ層３の上に、層間膜９を形成する。次に、図２６に示すように、Ｎ−基板１の第１主面上に、第１主電極としてエミッタ電極１１を形成する。このとき、エミッタ電極１１は、Ｐベース層２及びエミッタ層３と電気的に接続される。また、エミッタ電極１１は、第２の溝１０の内部の導電膜８にも、電気的に接続される。
次に、図２７に示すように（この図では、Ｎ−基板１の第２主面を上側に図示する）、Ｎ−基板１の領域Ａに、第２主面側から硼素をイオン注入する。また、Ｎ−基板１の領域Ｂに、第２主面側から燐をイオン注入する。そして、Ｎ−基板１を熱処理して、イオン注入された硼素および燐を活性化させる。
この結果、図２８に示すように（この図では、Ｎ−基板１の第２主面を上側に図示する）、Ｎ−基板１の領域Ａの第２主面の近傍に、Ｐ型の第３半導体層として、コレクタＰ層５が形成される。また、Ｎ−基板１の領域Ｂの第２主面の近傍に、Ｎ型の第４半導体層として、カソードＮ層４が形成される。
さらに、Ｎ−基板１の第２主面に、コレクタＰ層５及びカソードＮ層４を覆うように、第２主電極として、コレクタ電極を形成する。この結果、図１に示した構造を得ることができる。
なお、上述した第２の溝１０を形成する工程において、隣接する第２の溝１０の間隔（第２の間隔）を、隣接する第１の溝６の間隔（第１の間隔）より狭くすることにより、図１２に示した構造を得ることができる。
実施の形態８．
本実施の形態８では、実施の形態２に示した絶縁ゲート型半導体装置の製造方法を中心に説明する。ここでは、実施の形態７と異なる点を中心に説明する。
まず、図２９に示すように、第１主面（上主面）及び第２主面（下主面）を有し、Ｎ型不純物を含むＮ−基板１を準備する。
次に、図３０に示すように、Ｎ−基板１の第１主面の近傍に、Ｎ−基板１よりもＮ型の不純物濃度が高いＮ型の第５半導体層として、キャリア蓄積層１３を形成する。次に、図３１に示すように、Ｎ−基板１の第１主面とキャリア蓄積層１３との間に、Ｐベース層２を形成する。これ以降の工程については、実施の形態７と同様にして行う。
すなわち、本実施の形態８に係る絶縁ゲート型半導体装置の製造方法は、Ｐベース層２を形成する工程の前に、Ｎ−基板１の第１主面の近傍に、Ｎ−基板１よりも不純物濃度が高いＮ型のキャリア蓄積層１３を形成する工程を有するようにしたものである。そして、Ｐベース層２を形成する工程で、Ｐベース層２をＮ−基板１の第１主面とキャリア蓄積層１３との間に形成するようにしたものである。この結果、図９に示した構造を得ることができる。
実施の形態９．
本実施の形態９では、実施の形態３に示した絶縁ゲート型半導体装置の製造方法を中心に説明する。ここでは、実施の形態７と異なる点を中心に説明する。
まず、図３２に示すように、第１主面（上主面）及び第２主面（下主面）を有し、Ｎ型不純物を含むＮ−基板１を準備する。
次に、図３３に示すように、Ｎ−基板１の領域Ａに、Ｐベース層２を形成する。次に、図３４に示すように、Ｎ−基板１の領域Ｂに、領域ＡのＰベース層よりも不純物濃度が低くなるように、Ｐベース層２ｂを形成する。このようにして、実施の形態７で示したＰベース層を形成する工程を２ステップで行い、領域ＡのＰベース層２の不純物濃度と、領域ＢのＰベース層２ｂの不純物濃度とを異ならせて形成するようにする。これ以降の工程については、実施の形態７と同様にして行う。この結果、図１０に示した構造を得ることができる。
なお、上述した領域ＡのＰベース層２と、領域ＢのＰベース層２は、いずれを先に形成するようにしても良い。また、領域Ａおよび領域ＢにＰベース層を同時に形成し、その後、領域Ａのみに、Ｐベース層の不純物濃度を増加させるステップを追加するようにしても良い。
また、実施の形態７で示した第２の溝の内面に絶縁膜を形成する工程と、その溝の内部に導電膜を埋め込む工程は、第２の溝を形成する工程の後、かつエミッタ電極１１を形成する工程の前であれば、工程順の変更は可能である。
また、実施の形態７〜９で示した第２の溝１０を形成する工程は、第１の溝６を形成する工程と同時に行うようにしても良い。これにより、全体の製造工程を簡略化することができる。
また、実施の形態７〜９で示した第２の溝１０の内面にゲート絶縁膜７を形成する工程は、第１の溝６の内面にゲート絶縁膜７を形成する工程と同時に行うようにしても良い。これにより、全体の製造工程を簡略化することができる。
また、実施の形態７〜９で示した第２の溝１０の内部に導電膜を埋め込む工程は、第１の溝６の内部に導電膜を埋め込む工程と同時に行うようにしても良い。これにより、全体の製造工程を簡略化することができる。
また、実施の形態７〜９で示したコレクタＰ層５を形成する工程と、カソードＮ層４を形成する工程は、いずれを先に行うようにしても良い。
また、実施の形態７〜９で示したコレクタＰ層５を形成する工程と、カソードＮ層４を形成する工程は、エミッタ電極１１を形成する工程の前に行うようにしても良い。
また、図１の構造において、領域ＢのＰベース層２の内部にＮ型不純物層を形成しても、エミッタとして動作させなければ、図１の構造と同様の効果を得ることができる。
また、以上述べた実施の形態１〜９では、Ｎ型チャネルのトランジスタについて述べたが、Ｐ型チャネルトランジスタについても適用することが可能である。
実施の形態１に係る絶縁ゲート型半導体装置の断面図である。 実施の形態１に係る絶縁ゲート型半導体装置の断面図である。 実施の形態１に係る絶縁ゲート型半導体装置の断面図である。 シミュレーションを説明するための断面図である。 シミュレーションを説明するための断面図である。 シミュレーションを説明するための断面図である。 シミュレーションの結果を示す図である。 シミュレーションの結果を示す図である。 実施の形態２に係る絶縁ゲート型半導体装置の断面図である。 実施の形態３に係る絶縁ゲート型半導体装置の断面図である。 実施の形態３の変形例に係る絶縁ゲート型半導体装置の断面図である。 実施の形態４に係る絶縁ゲート型半導体装置の断面図である。 実施の形態４の第１の変形例に係る絶縁ゲート型半導体装置の断面図である。 実施の形態４の第２の変形例に係る絶縁ゲート型半導体装置の断面図である。 実施の形態４の第３の変形例に係る絶縁ゲート型半導体装置の断面図である。 実施の形態５に係る絶縁ゲート型半導体装置の平面図である。 実施の形態５に係る絶縁ゲート型半導体装置の平面図である。 実施の形態６に係る絶縁ゲート型半導体装置の平面図である。 実施の形態７に係る絶縁ゲート型半導体装置の製造方法を説明するための断面図である。 実施の形態７に係る絶縁ゲート型半導体装置の製造方法を説明するための断面図である。 実施の形態７に係る絶縁ゲート型半導体装置の製造方法を説明するための断面図である。 実施の形態７に係る絶縁ゲート型半導体装置の製造方法を説明するための断面図である。 実施の形態７に係る絶縁ゲート型半導体装置の製造方法を説明するための断面図である。 実施の形態７に係る絶縁ゲート型半導体装置の製造方法を説明するための断面図である。 実施の形態７に係る絶縁ゲート型半導体装置の製造方法を説明するための断面図である。 実施の形態７に係る絶縁ゲート型半導体装置の製造方法を説明するための断面図である。 実施の形態７に係る絶縁ゲート型半導体装置の製造方法を説明するための断面図である。 実施の形態７に係る絶縁ゲート型半導体装置の製造方法を説明するための断面図である。 実施の形態８に係る絶縁ゲート型半導体装置の製造方法を説明するための断面図である。 実施の形態８に係る絶縁ゲート型半導体装置の製造方法を説明するための断面図である。 実施の形態８に係る絶縁ゲート型半導体装置の製造方法を説明するための断面図である。 実施の形態９に係る絶縁ゲート型半導体装置の製造方法を説明するための断面図である。 実施の形態９に係る絶縁ゲート型半導体装置の製造方法を説明するための断面図である。 実施の形態９に係る絶縁ゲート型半導体装置の製造方法を説明するための断面図である。 従来の絶縁ゲート型半導体装置の断面図である。 本発明者が考案したＩＧＢＴユニットセルの断面図である。 ＩＧＢＴと並列に設けられるダイオードの基本構造を示す断面図である。 ダイオードをオン状態からオフ状態に変えた場合の逆回復時の電流波形を示す図である。 ＩＧＢＴを用いた一般的なインバータ回路の構成を示す図である。 本発明者が提案した絶縁ゲート型半導体装置の３次元斜視図である。 本発明者が考案した絶縁ゲート型半導体装置の断面図である。
符号の説明
１ Ｎ−基板、２ ２ｂ Ｐベース層、３ エミッタ層、４ カソードＮ層、５ コレクタＰ層、６ 第１の溝、７ ゲート絶縁膜、８ 導電膜、９ 層間膜、１０ 第２の溝、１１ エミッタ電極、１２ コレクタ電極、１３ キャリア蓄積層。

Claims (6)

  1. 第１主面及び第２主面を有する第１導電型の半導体基板と、
    前記半導体基板の少なくとも１つの第１領域及びこの領域に隣接する少なくとも１つの第２領域の前記第１主面の近傍に設けられた第２導電型の第１半導体層と、
    前記第１領域の各領域ごとに複数設けられ、前記半導体基板の前記第１主面から前記第１半導体層を貫通する第１の溝と、
    前記半導体基板の前記第１主面側で、前記第１領域の前記第１半導体層内の前記第１の溝の近傍に選択的に設けられた第１導電型の第２半導体層と、
    前記第１の溝の内面を覆う第１の絶縁膜と、
    前記第１の絶縁膜を介して前記第１の溝の内部に埋め込まれた第１の導電膜と、
    前記第２領域の各領域ごとに複数設けられ、前記半導体基板の前記第１主面から前記第１半導体層を貫通する第２の溝と、
    前記第２の溝の内面を覆う第２の絶縁膜と、
    前記第２の絶縁膜を介して前記第２の溝に埋め込まれた第２の導電膜と、
    前記第１半導体層及び前記第２半導体層の上に設けられ、これらの層と電気的に接続された第１主電極と、
    前記第１領域の前記第２半導体層と対向する位置で前記半導体基板の前記第２主面に設けられた第２導電型の第３半導体層と、
    前記第２領域の前記第１半導体層と対向する位置で前記半導体基板の前記第２主面に設けられた第１導電型の第４半導体層と、
    前記第３半導体層及び前記第４半導体層を覆い、前記半導体基板の前記第２主面に設けられた第２主電極と、
    を備え、
    前記第１領域の幅及び前記第２領域の幅は５０μｍ以上であることを特徴とする絶縁ゲート型半導体装置。
  2. 前記第１領域の幅は、前記第２領域の幅よりも広いことを特徴とする請求項１に記載の絶縁ゲート型半導体装置。
  3. 前記第１の溝の間隔、及び前記第２の溝の間隔は、１０μｍ以下であることを特徴とする請求項１又は２に記載の絶縁ゲート型半導体装置。
  4. 前記第１及び第２領域において前記半導体基板の前記第１半導体層の前記第２主面側で前記第１半導体層と接し、前記半導体基板よりも不純物濃度が高い第１導電型の第５半導体層が設けられていることを特徴とする請求項１〜３の何れかに記載の絶縁ゲート型半導体装置。
  5. 前記第２領域に設けられた前記第１半導体層の不純物濃度は、前記第１領域に設けられた前記第１半導体層の不純物濃度よりも低いことを特徴とする請求項１〜４の何れかに記載の絶縁ゲート型半導体装置。
  6. 前記第１領域の前記複数の前記第１の溝は、第１の間隔で等間隔に設けられ、
    前記第２領域の前記複数の前記第２の溝は、第２の間隔で等間隔に設けられ、
    前記第２の間隔は、前記第１の間隔よりも小さいことを特徴とする請求項１〜５の何れかに記載の絶縁ゲート型半導体装置。
JP2006231124A 2006-08-28 2006-08-28 絶縁ゲート型半導体装置 Active JP5103830B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2006231124A JP5103830B2 (ja) 2006-08-28 2006-08-28 絶縁ゲート型半導体装置
US11/670,136 US7847345B2 (en) 2006-08-28 2007-02-01 Insulated gate semiconductor device and method for manufacturing the same
DE102007024113A DE102007024113B4 (de) 2006-08-28 2007-05-24 Halbleitervorrichtung mit isoliertem Gate und Verfahren zur Herstellung derselben
CNA2007101045635A CN101136405A (zh) 2006-08-28 2007-05-25 绝缘栅型半导体装置及其制造方法
KR1020070051285A KR100878287B1 (ko) 2006-08-28 2007-05-28 절연 게이트형 반도체장치 및 그 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2006231124A JP5103830B2 (ja) 2006-08-28 2006-08-28 絶縁ゲート型半導体装置

Publications (2)

Publication Number Publication Date
JP2008053648A JP2008053648A (ja) 2008-03-06
JP5103830B2 true JP5103830B2 (ja) 2012-12-19

Family

ID=39078959

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006231124A Active JP5103830B2 (ja) 2006-08-28 2006-08-28 絶縁ゲート型半導体装置

Country Status (5)

Country Link
US (1) US7847345B2 (ja)
JP (1) JP5103830B2 (ja)
KR (1) KR100878287B1 (ja)
CN (1) CN101136405A (ja)
DE (1) DE102007024113B4 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102022119699A1 (de) 2021-10-21 2023-04-27 Mitsubishi Electric Corporation Halbleitervorrichtung und Verfahren zum Herstellen einer Halbleitervorrichtung

Families Citing this family (53)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005057235A (ja) * 2003-07-24 2005-03-03 Mitsubishi Electric Corp 絶縁ゲート型バイポーラトランジスタ及びその製造方法、並びに、インバータ回路
DE102008045410B4 (de) 2007-09-05 2019-07-11 Denso Corporation Halbleitervorrichtung mit IGBT mit eingebauter Diode und Halbleitervorrichtung mit DMOS mit eingebauter Diode
TWI347682B (en) * 2007-09-28 2011-08-21 Prime View Int Co Ltd A photo sensor and a method for manufacturing thereof
JP5206541B2 (ja) * 2008-04-01 2013-06-12 株式会社デンソー 半導体装置およびその製造方法
JP4840482B2 (ja) * 2008-10-14 2011-12-21 株式会社デンソー 半導体装置
JP5637175B2 (ja) * 2008-12-24 2014-12-10 株式会社デンソー 半導体装置
JP5045733B2 (ja) 2008-12-24 2012-10-10 株式会社デンソー 半導体装置
JP4905559B2 (ja) 2009-01-27 2012-03-28 株式会社デンソー 半導体装置
JP2011023527A (ja) * 2009-07-15 2011-02-03 Toshiba Corp 半導体装置
JP2011049393A (ja) * 2009-08-27 2011-03-10 Mitsubishi Electric Corp 半導体装置及びその製造方法
JP5582102B2 (ja) 2010-07-01 2014-09-03 株式会社デンソー 半導体装置
JP5636808B2 (ja) * 2010-08-17 2014-12-10 株式会社デンソー 半導体装置
JP5664029B2 (ja) * 2010-09-01 2015-02-04 株式会社デンソー 半導体装置
US8716746B2 (en) * 2010-08-17 2014-05-06 Denso Corporation Semiconductor device
US8502346B2 (en) * 2010-12-23 2013-08-06 Alpha And Omega Semiconductor Incorporated Monolithic IGBT and diode structure for quasi-resonant converters
JP5886548B2 (ja) * 2011-07-11 2016-03-16 株式会社豊田中央研究所 半導体装置
BR112014002246B1 (pt) 2011-08-30 2020-11-10 Toyota Jidosha Kabushiki Kaisha dispositivo semicondutor
JP6022774B2 (ja) * 2012-01-24 2016-11-09 トヨタ自動車株式会社 半導体装置
JP2013197122A (ja) * 2012-03-15 2013-09-30 Toshiba Corp 半導体装置
DE112012006441B4 (de) * 2012-05-29 2018-07-12 Mitsubishi Electric Corporation Bipolartransistor vom Isolierschichttyp
JP2014075582A (ja) * 2012-09-12 2014-04-24 Fuji Electric Co Ltd 半導体装置および半導体装置の製造方法
JP2014103376A (ja) * 2012-09-24 2014-06-05 Toshiba Corp 半導体装置
WO2015050262A1 (ja) 2013-10-04 2015-04-09 富士電機株式会社 半導体装置
DE112013007576B4 (de) 2013-11-05 2022-02-03 Denso Corporation Halbleitereinrichtung
JP6119577B2 (ja) 2013-11-26 2017-04-26 三菱電機株式会社 半導体装置
JP6421570B2 (ja) 2013-12-20 2018-11-14 株式会社デンソー 半導体装置
CN106165101B (zh) * 2014-03-31 2019-06-18 新电元工业株式会社 半导体装置
JP6221974B2 (ja) * 2014-07-14 2017-11-01 トヨタ自動車株式会社 半導体装置
JP6274318B2 (ja) * 2014-08-26 2018-02-07 三菱電機株式会社 半導体素子
JP6135636B2 (ja) * 2014-10-17 2017-05-31 トヨタ自動車株式会社 半導体装置
JP6260515B2 (ja) 2014-11-13 2018-01-17 三菱電機株式会社 半導体装置
JP2016096307A (ja) * 2014-11-17 2016-05-26 トヨタ自動車株式会社 半導体装置
JP6261494B2 (ja) 2014-12-03 2018-01-17 三菱電機株式会社 電力用半導体装置
JP6335829B2 (ja) 2015-04-06 2018-05-30 三菱電機株式会社 半導体装置
DE112017000063T5 (de) 2016-02-15 2018-03-22 Fuji Electric Co., Ltd. Halbleitervorrichtung
JP6565815B2 (ja) 2016-07-21 2019-08-28 株式会社デンソー 半導体装置
JP6598756B2 (ja) 2016-11-11 2019-10-30 三菱電機株式会社 電力用半導体装置およびその製造方法
JP2018152426A (ja) * 2017-03-10 2018-09-27 富士電機株式会社 半導体装置
JP6804379B2 (ja) 2017-04-24 2020-12-23 三菱電機株式会社 半導体装置
DE112018002905T5 (de) 2017-06-09 2020-02-20 Fuji Electric Co., Ltd. Halbleitervorrichtung und verfahren zur herstellung einerhalbleitervorrichtung
JP6736531B2 (ja) * 2017-09-14 2020-08-05 株式会社東芝 半導体装置
JP7151084B2 (ja) 2018-01-11 2022-10-12 株式会社デンソー 半導体装置
JP6996621B2 (ja) * 2018-05-17 2022-01-17 富士電機株式会社 半導体装置
DE112018008221T5 (de) 2018-12-19 2021-09-02 Mitsubishi Electric Corporation Halbleitervorrichtung
JP7061983B2 (ja) * 2019-04-26 2022-05-02 三菱電機株式会社 半導体装置
EP3748851B1 (en) * 2019-06-07 2023-03-15 Infineon Technologies AG Semiconductor device and semiconductor arrangement comprising semiconductor devices
JP7241656B2 (ja) * 2019-09-25 2023-03-17 三菱電機株式会社 半導体装置及びその製造方法
JP2021082725A (ja) * 2019-11-20 2021-05-27 三菱電機株式会社 半導体装置
JP7459666B2 (ja) 2020-06-04 2024-04-02 三菱電機株式会社 半導体装置
JP7403401B2 (ja) 2020-07-10 2023-12-22 三菱電機株式会社 半導体装置
JP2022114292A (ja) * 2021-01-26 2022-08-05 三菱電機株式会社 半導体装置および半導体装置の製造方法
CN116325103A (zh) 2021-04-14 2023-06-23 富士电机株式会社 半导体装置以及半导体模块
CN116936573A (zh) * 2022-03-30 2023-10-24 华为数字能源技术有限公司 半导体器件及相关电路、芯片、电子设备、制备方法

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07114279B2 (ja) * 1988-01-06 1995-12-06 株式会社東芝 半導体装置
JPH07326742A (ja) * 1994-05-30 1995-12-12 Toshiba Corp 半導体装置およびその製造方法
JP3288218B2 (ja) * 1995-03-14 2002-06-04 三菱電機株式会社 絶縁ゲート型半導体装置およびその製造方法
KR970054363A (ko) * 1995-12-30 1997-07-31 김광호 다이오드를 내장한 절연게이트 바이폴라 트랜지스터 및 그 제조방법
DE19638437C2 (de) 1996-09-19 2002-02-21 Infineon Technologies Ag Durch Feldeffekt steuerbares Halbleiterbauelement und Verfahren zu dessen Herstellung
JP3356644B2 (ja) 1997-03-17 2002-12-16 株式会社東芝 半導体整流装置の駆動方法
JP4351745B2 (ja) * 1997-09-19 2009-10-28 株式会社東芝 半導体装置
JPH11274516A (ja) 1998-03-18 1999-10-08 Toshiba Corp 電力用半導体装置
JP2001015742A (ja) * 1999-06-30 2001-01-19 Toshiba Corp 半導体装置
JP2001102574A (ja) * 1999-09-29 2001-04-13 Toshiba Corp トレンチゲート付き半導体装置
JP4607291B2 (ja) * 2000-06-29 2011-01-05 三菱電機株式会社 半導体装置
JP2002170888A (ja) * 2000-11-30 2002-06-14 Hitachi Ltd 半導体集積回路装置およびその製造方法
JP2002268218A (ja) * 2001-03-12 2002-09-18 Fuji Photo Film Co Ltd 感光性組成物
JP4761644B2 (ja) * 2001-04-18 2011-08-31 三菱電機株式会社 半導体装置
JP2003174158A (ja) * 2001-12-07 2003-06-20 Sony Corp 半導体装置の製造方法
JP4047153B2 (ja) 2002-12-03 2008-02-13 株式会社東芝 半導体装置
JP4403366B2 (ja) * 2003-06-04 2010-01-27 富士電機デバイステクノロジー株式会社 半導体装置およびその製造方法
JP2005038877A (ja) * 2003-07-15 2005-02-10 Toshiba Corp 半導体製造方法
JP2005057235A (ja) 2003-07-24 2005-03-03 Mitsubishi Electric Corp 絶縁ゲート型バイポーラトランジスタ及びその製造方法、並びに、インバータ回路
JP4799829B2 (ja) 2003-08-27 2011-10-26 三菱電機株式会社 絶縁ゲート型トランジスタ及びインバータ回路
JP2007134625A (ja) 2005-11-14 2007-05-31 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP5157201B2 (ja) * 2006-03-22 2013-03-06 株式会社デンソー 半導体装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102022119699A1 (de) 2021-10-21 2023-04-27 Mitsubishi Electric Corporation Halbleitervorrichtung und Verfahren zum Herstellen einer Halbleitervorrichtung

Also Published As

Publication number Publication date
JP2008053648A (ja) 2008-03-06
KR20080019529A (ko) 2008-03-04
KR100878287B1 (ko) 2009-01-13
US7847345B2 (en) 2010-12-07
US20080048295A1 (en) 2008-02-28
DE102007024113A1 (de) 2008-03-20
DE102007024113B4 (de) 2012-08-23
CN101136405A (zh) 2008-03-05

Similar Documents

Publication Publication Date Title
JP5103830B2 (ja) 絶縁ゲート型半導体装置
JP5605073B2 (ja) 半導体装置
JP6589817B2 (ja) 半導体装置
JP5636808B2 (ja) 半導体装置
JP6311723B2 (ja) 半導体装置および半導体装置の製造方法
JP4857566B2 (ja) 絶縁ゲート型半導体装置とその製造方法
JP5787853B2 (ja) 電力用半導体装置
JP5013436B2 (ja) 電力用半導体装置
JP6443267B2 (ja) 半導体装置
JP6531589B2 (ja) 半導体装置
JP5348276B2 (ja) 半導体装置
JP5865618B2 (ja) 半導体装置
JP2007134625A (ja) 半導体装置およびその製造方法
CN110462838B (zh) 半导体装置
JP2009218543A (ja) 半導体装置
KR20110094066A (ko) 바이폴러 펀치-스루 반도체 디바이스 및 이러한 반도체 디바이스를 제조하는 방법
JP2005057028A (ja) 絶縁ゲート型バイポーラトランジスタ
JP2011204711A (ja) 半導体装置およびその製造方法
JP5838176B2 (ja) 半導体装置
JP2009043782A (ja) 半導体装置及びその製造方法
JP6869791B2 (ja) 半導体スイッチング素子及びその製造方法
JP5151175B2 (ja) 半導体装置
WO2018198575A1 (ja) 半導体装置
JP6954333B2 (ja) 半導体装置
JP7016437B2 (ja) 半導体スイッチング素子及びその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20090129

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20110822

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120424

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120620

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20120904

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120917

R150 Certificate of patent or registration of utility model

Ref document number: 5103830

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20151012

Year of fee payment: 3

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250