JP6598756B2 - 電力用半導体装置およびその製造方法 - Google Patents

電力用半導体装置およびその製造方法 Download PDF

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Description

この発明は、電力用半導体装置およびその製造方法に関する。
電力用半導体素子であるパワーデバイスは、家電製品、電気自動車または鉄道などの分野から再生可能エネルギーとして注目が高まっている太陽光発電または風力発電の分野に至るまで、幅広く用いられている。これらの分野では、パワーデバイスでインバータ回路を構築し、誘導モータなどの誘導性負荷を駆動する場合が多い。その場合、誘導性負荷の逆起電力により生じる電流を還流させる為の還流ダイオード（以下、ＦＷＤ：Free Wheeling Diodeと表記）が必要であり、通常のインバータ回路は、絶縁ゲート型バイポーラトランジスタ（以下、ＩＧＢＴ：Insulated Gate Bipolar Transistorと表記）とＦＷＤとを複数個用いて構成される。
しかし、インバータ回路には小型軽量化および低コスト化が強く望まれているため、インバータ回路に複数個の半導体素子を搭載することは望ましくないという問題があった。この問題の解決方法の一つとして、ＩＧＢＴとＦＷＤとを一体化した逆導通型IＩＧＢＴ（以下、ＲＣ−ＩＧＢＴ：Reverse Conducting-IGBTと表記）の開発が進められており、ＲＣ−ＩＧＢＴをインバータ回路に適用することで、インバータ回路における半導体素子の搭載面積の縮小および低コスト化を望める。
ＲＣ−ＩＧＢＴは、非特許文献１および特許文献１，２，３などで示されている。通常のＩＧＢＴではｐ型コレクタ層のみが形成されている面に対して、ＲＣ−ＩＧＢＴではｐ型コレクタ層とｎ型カソード層とが形成されている。
特開２００８−５３６４８号公報 特開２００８‐１０３５９０号公報 特開２００８−１０９０２８号公報
「ＩＳＰＳＤ ２００４」、２００４年５月、Ｐ１３３−１３６
従来構造のＲＣ−ＩＧＢＴでは，耐圧保持領域におけるｎ型ドリフト層の裏面側にｐ型拡散層が形成されているため、耐圧保持領域でアバランシェ電流が発生し、アバランシェ破壊が発生しやすい。しかし、特に高信頼性が求められる自動車用途などにおいて、アバランシェ破壊は許容されない。アバランシェ破壊に対する耐量を上げる為には、ｎ型ドリフト層の裏面のｐ型拡散層の低濃度化、ｐ−ｎ−ｐ構造のｎに相当するｎ型ドリフト層の低比抵抗化、またはｎ型ドリフト層の厚みを厚くすることが有効である。
しかしながら、ｎ型ドリフト層の裏面のｐ型拡散層はＩＧＢＴ性能のコントロールに用いられるため低濃度化することはできない。また、耐圧低下を招くためｎ型ドリフト層の比抵抗を低くすることもできない。そのため、アバランシェ破壊に対する耐量を確保する為にはｎ型ドリフト層を厚くせざるを得なかった。
しかし、ｎ型ドリフト層を厚くする程、ＩＧＢＴ領域、ＦＷＤ領域ともに性能が劣化し、ＲＣ−ＩＧＢＴで発生するエネルギー損失が増加するという問題があった。
この発明は上記のような問題点を解消するためになされたもので、電力用半導体装置において、ドリフト層を薄くすることによる素子性能の改善を実現するとともに、アバランシェ破壊の耐量を確保することを目的とする。
本発明に係る電力用半導体装置は、第１導電型のドリフト層と、ドリフト層の第１主面上に形成されるＩＧＢＴセル、ダイオードセルおよび耐圧保持構造と、ドリフト層の第１主面上の、ＩＧＢＴセルに囲まれる領域又はダイオードセルに囲まれる領域に形成される高電界セルと、ドリフト層の第１主面とは反対側の第２主面上の、ＩＧＢＴセルおよび耐圧保持構造に対向する位置に形成される第２導電型のコレクタ層と、ドリフト層の第２主面上の、ダイオードセルに対向する位置に形成される第１導電型のカソード層と、ドリフト層の第２主面上の、高電界セルに対向する位置に形成される第１導電型の拡散層と、を備え、高電界セルは、主端子間電圧を印加した際に発生する最大電界強度がＩＧＢＴセル、ダイオードセルおよび耐圧保持構造より高く、ｐ＋型コレクタ層１１および高電界セル１４は、ｎ−型ドリフト層６の第１主面に垂直な方向から視た平面視において重ならない。
本発明に係る電力用半導体装置は、第１導電型のドリフト層と、ドリフト層の第１主面上に形成されるＩＧＢＴセル、ダイオードセルおよび耐圧保持構造と、ドリフト層の第１主面上の、ＩＧＢＴセルに囲まれる領域又はダイオードセルに囲まれる領域に形成される高電界セルと、ドリフト層の第１主面とは反対側の第２主面上の、ＩＧＢＴセルおよび耐圧保持構造に対向する位置に形成される第２導電型のコレクタ層と、ドリフト層の第２主面上の、ダイオードセルに対向する位置に形成される第１導電型のカソード層と、ドリフト層の第２主面上の、高電界セルに対向する位置に形成される第１導電型の拡散層と、を備え、高電界セルは、主端子間電圧を印加した際に発生する最大電界強度がＩＧＢＴセル、ダイオードセルおよび耐圧保持構造より高く、ｐ＋型コレクタ層１１および高電界セル１４は、ｎ−型ドリフト層６の第１主面に垂直な方向から視た平面視において重ならない。この電力用半導体装置を用いることによって、ドリフト層を薄くすることによる素子性能の改善と、アバランシェ破壊耐量の確保とを両立することができる。
前提技術に係るＲＣ−ＩＧＢＴのチップ上面図である。 図１のＡ−Ａ´断面概略図である。 ＦＷＤをオン状態からオフ状態に変えた場合の逆回復時の電流波形を示す図である。 ｐ−ｉ−ｎ構造の断面概略図である。 ｐ−ｎ−ｐ構造の断面概略図である。 図４，５に示す断面構造の電流電圧特性を示す図である。 本発明の実施の形態１に係るＲＣ−ＩＧＢＴのチップ上面図である。 図７のＢ−Ｂ´断面概略図である。 本発明の実施の形態１の変形例に係るＲＣ−ＩＧＢＴの断面概略図である。 本発明の実施の形態１の比較例に係るＲＣ−ＩＧＢＴの断面概略図である。 シミュレーションモデルの断面概略図である。 図１１のシミュレーションモデルの電流電圧特性を示す図である。 負性抵抗領域に切り替わる電流と距離Ｗａとの関係を示す図である。 本発明の実施の形態２に係るＲＣ−ＩＧＢＴのＩＧＢＴ領域の断面概略図である。 本発明の実施の形態２に係るＲＣ−ＩＧＢＴのダイオード領域の断面概略図である。 本発明の実施の形態２に係るＲＣ−ＩＧＢＴの高電界セル領域の断面概略図である。 高電界セル中の１本のトレンチの深さを変えた場合のＳｉ中の最大電界強度のシミュレーション結果を示す図である。 本発明の実施の形態３に係るＲＣ−ＩＧＢＴの高電界セルの断面概略図である。 本発明の実施の形態３の変形例に係るＲＣ−ＩＧＢＴの高電界セル領域の断面概略図である。 トレンチピッチと最大電界強度との関係を示す図である。 本発明の実施の形態４に係るＲＣ−ＩＧＢＴのＩＧＢＴ領域の断面概略図である。 本発明の実施の形態４に係るＲＣ−ＩＧＢＴの高電界セル領域の断面概略図である。 キャリアストア層のピーク濃度に対する最大電界強度の依存性を示す図である。 本発明の実施の形態５に係るＲＣ−ＩＧＢＴの高電界セル領域の断面概略図である。
＜Ａ．前提技術＞
本明細書では、第１導電型をｎ型、第２導電型をｐ型として説明するが、逆の導電型であっても良い。
図１は本発明の前提技術に係るＳｉのＲＣ−ＩＧＢＴ１のチップ上面図であり、図２は図１のＡ−Ａ´断面概略図である。図１に示すようにＲＣ−ＩＧＢＴ１は、ＩＧＢＴ領域２、ダイオード領域３、耐圧保持領域４およびゲートパッド５で構成されている。便宜上、図１ではゲート配線領域の図示を省略している。
図２に示すように、ＲＣ−ＩＧＢＴ１ではｎ−型ドリフト層６の両面に構造が作り込まれている。ｎ−型ドリフト層６の図２の紙面における上側の面である第１主面上には、ＩＧＢＴ領域２においてＩＧＢＴセル７、ダイオード領域３においてダイオードセル８、耐圧保持領域４において耐圧保持構造９がそれぞれ配置される。ＩＧＢＴセル７はＭＯＳＦＥＴとして機能するエミッタ構造であり、ダイオードセル８はダイオードのアノードとして機能する構造であり、耐圧保持構造９はｐ型拡散層で形成されるＦＬＲ（Ｆｉｅｌｄ Ｌｉｍｉｔｉｎｇ Ｒｉｎｇ）構造又はＲＥＳＵＲＦ（ＲＥｄｕｃｅｄ ＳＵＲｆａｃｅ Ｆｉｅｌｄ）構造である。なお、図２ではこれらの構造の詳細は示さず、配置領域のみを示している。
ｎ−型ドリフト層６の第１主面と反対側の主面である第２主面上にはｎ型バッファ層１０を介して、ＩＧＢＴ領域２および耐圧保持領域４においてｐ＋型コレクタ層１１が、ダイオード領域３においてｎ＋型カソード層１２がそれぞれ配置される。
すなわち、耐圧保持構造９とその直下のｎ−型ドリフト層６、ｎ型バッファ層１０およびｐ＋型コレクタ層１１とで耐圧保持領域４を構成し、ＩＧＢＴセル７とその直下のｎ−型ドリフト層６、ｎ型バッファ層１０およびｐ＋型コレクタ層１１とでＩＧＢＴ領域２を構成し、ダイオードセル８とその直下のｎ−型ドリフト層６、ｎ型バッファ層１０およびｎ＋型カソード層１２とでダイオード領域３を構成している。
図２では、ｐ＋型コレクタ層１１とｎ＋型カソード層１２との境界がＩＧＢＴ領域２とダイオード領域３との境界と同じになるように図示しているが、特開２０１６−１１１０７７に提案されているようにこれらの境界が一致しない場合もある。
ここで、ダイオードのリカバリ特性について簡単に説明する。図３は、ＦＷＤをオン状態からオフ状態に変えた場合の逆回復時の電流波形を示している。ＦＷＤがオン状態からオフ状態になる際にカソード層からアノード層に向かって逆方向電流が流れる。この逆方向電流のピーク値をリカバリ電流（Ｉｒｒ）と呼ぶ。リカバリ電流は、エネルギーロスを生じさせるため小さいことが要求される。一般的に、アノード層の不純物濃度を低くする事でリカバリ電流を低減することができる。
ＲＣ−ＩＧＢＴ１をリカバリ動作させた際に、耐圧保持構造９を構成するｐ型拡散層がアノード層として動作するとリカバリ電流が増加してしまう。そのため、耐圧保持領域４におけるｎ−型ドリフト層６の第二主面側にｐ型拡散層、すなわちｐ＋コレクタ層１１を形成することで、耐圧保持領域４のダイオード動作を抑制する必要がある。
ＩＧＢＴ領域２およびダイオード領域３は、耐圧保持領域４よりもＳｉ中に発生する電界強度（以降、「電界強度」と記載した場合は、コレクタ−エミッタ間に電圧を印加した場合に発生するＳｉ中の電界強度を示す。）が低くなるように設計しやすい。従って、ＲＣ−ＩＧＢＴ１の主端子間、すなわちコレクタ−エミッタ間に電圧を印加した場合、耐圧保持領域４に生じる電界強度がＩＧＢＴ領域２およびダイオード領域３よりも高くなる。コレクタ−エミッタ間電圧を上げていくと、耐圧保持領域４において電界強度がＳｉの臨界電界強度を超え、インパクトイオン化によるアバランシェ電流が発生する。このアバランシェ電流が発生する電圧は、素子の耐圧（ＢＶＣＥＳ）と呼ばれる特性値となる。
ここで、ｐ−ｉ−ｎ構造とｐ−ｎ−ｐ構造での耐圧波形について説明する。図４はｐ−ｉ−ｎ構造の断面概略図であり、図５はｐ−ｎ−ｐ構造の断面概略図である。図６は、図４，５に示したｐ−ｉ−ｎ構造およびｐ−ｎ−ｐ構造の耐圧波形のシミュレーション結果を示している。
図６に示すように、ｐ−ｉ−ｎ構造では、印加電圧が耐圧を超えた所でアバランシェ電流が発生し、高電流密度の領域でさらに耐圧が上昇する。それに対しｐ−ｎ−ｐ構造では、アバランシェ電流が発生するとｐ＋型領域から正孔が注入され電界を保持することができないため、高電流密度の領域に耐圧が低下する負性抵抗領域がある。この現象は、ＩＳＰＳＤ１９９７ Ｐ８９−Ｐ９２でも報告されている。負性抵抗領域に突入すると耐圧低下と電流上昇の正帰還がかかり、破壊に至る故障（以降、「アバランシェ破壊」と記載）が発生する場合がある。そのため、ｐ−ｎ−ｐ構造よりｐ−ｉ−ｎ構造の方がアバランシェ破壊に対して高い耐性をもつ。
つまり、ＲＣ−ＩＧＢＴ１では、ｎ−型ドリフト層６の第２主面側にｐ＋型コレクタ層１１が形成されている耐圧保持領域４でアバランシェ電流が発生するため、アバランシェ破壊が発生しやすいという問題があった。アバランシェ破壊に対する耐量を上げる為には、ｐ＋型コレクタ層１１の低濃度化、ｎ−型ドリフト層６の低比抵抗化、またはｎ−型ドリフト層６の厚みを大きくする事が有効である。しかしながら、ｐ＋型コレクタ層１１はＩＧＢＴ性能のコントロールに用いられるため、アバランシェ破壊の耐量確保のために低濃度化することができない。また、ｎ−型ドリフト層６の比抵抗を低くすると耐圧低下を招いてしまう。そのため、アバランシェ破壊に対する耐量を確保するためにはｎ−型ドリフト層６を厚くせざるを得なかった。しかし、ｎ−型ドリフト層６を厚くすると、ＩＧＢＴ領域２およびダイオード領域３共に性能が劣化し、ＲＣ−ＩＧＢＴで発生するエネルギー損失が増加する。
そこで、本発明では以下の工夫を加えることにした。以下、本発明の実施の形態および製造方法について図を用いて説明する。なお、実施の形態で開示するチップ上面図および断面概略図はあくまで一例であり、本図面に限られるものではない。
＜Ｂ．実施の形態１＞
＜Ｂ−１．構成＞
図７は、本発明の実施の形態１に係るＲＣ−ＩＧＢＴ１０１Ａのチップ上面図である。ＲＣ−ＩＧＢＴ１０１Ａは、ＩＧＢＴ領域２、ダイオード領域３、耐圧保持領域４およびゲートパッド５を備えて構成される点で前提技術に係るＲＣ−ＩＧＢＴ１と同様であるが、ダイオード領域３に囲まれた領域に高電界セル領域１３を配置する点がＲＣ−ＩＧＢＴ１と異なる。
図８は、図７のＢ−Ｂ’断面概略図である。図８に示すようにＲＣ−ＩＧＢＴ１０１Ａでは、高電界セル領域１３においてｎ−型ドリフト層６の第１主面側に高電界セル１４が配置されている。すなわち、高電界セル１４はダイオードセル８に囲まれた領域に配置されている。また、高電界セル１４の直下のｎ＋型カソード層１２と同一層にはｎ＋型拡散層１５が形成されている。なお、ｎ＋型カソード層１２とｎ＋型拡散層１５とは同時に形成されても良い。高電界セル１４と、その直下のｎ−型ドリフト層６、ｎ型バッファ層１０およびｎ＋型拡散層１５が高電界セル領域１３を構成している。これら以外のＲＣ−ＩＧＢＴ１０１Ａの構成はＲＣ−ＩＧＢＴ１と同様である。高電界セル１４は、ＲＣ−ＩＧＢＴ１０１Ａに主端子間電圧を印加した際の電界強度が、ＩＧＢＴ領域２、ダイオード領域３および耐圧保持領域４よりも高くなるように設計された領域である。なお、主端子間電圧とは、ＩＧＢＴ領域２においてはＩＧＢＴセル７の図示しないエミッタ層とｐ＋型コレクタ層１１との間の電圧のことであり、ダイオード領域３においてはダイオードセル８の図示しないアノード層とｎ＋型カソード層１２との間の電圧のことであり、高電界セル領域１３においては高電界セル１４の図示しないアノード層とｎ＋型拡散層１５との間の電圧のことである。なお、ｎ−型ドリフト層６のｎ型不純物濃度は、例えば１．０×１０１３／ｃｍ３〜１．０×１０１５／ｃｍ３とする。また、ｐ＋型コレクタ層１１のｐ型不純物の表面濃度は、例えば１．０×１０１５／ｃｍ３以上とする。また、ｎ＋型カソード層１２およびｎ＋型拡散層１５におけるｎ型不純物の表面濃度は、例えば１．０×１０１７／ｃｍ３以上とする。
高電界セル１４は、ＲＣ−ＩＧＢＴ１０１Ａにおいてダイオードセル８に囲まれた領域に配置されているが、ＩＧＢＴセル７に囲まれた領域に配置されても良い。図９は、高電界セル１４がＩＧＢＴセル７に囲まれた領域に配置された変形例に係るＲＣ−ＩＧＢＴ１０１Ｂの、図８と同様の断面における概略図を示している。ＲＣ−ＩＧＢＴ１０１Ｂでは、ｎ−型ドリフト層６の第１主面上かつＩＧＢＴセル７に囲まれた領域に高電界セル１４が形成されている。また、ｎ−型ドリフト層６の第２主面上の高電界セル１４に対向する領域には、ｎ型バッファ層１０を挟んでｎ＋型拡散層１５が形成されている。なお、ｎ型バッファ層１０におけるｎ型不純物の最大ピーク濃度は、例えば１．０×１０１６／ｃｍ３〜１．０×１０１７／ｃｍ３とする。
図８，９に示すように、ＲＣ−ＩＧＢＴ１０１Ａ，１０１Ｂにおいてｐ＋型コレクタ層１１と高電界セル１４とは、ｎ−型ドリフト層６の第１主面に垂直な方向から見た平面視において重ならないように配置される。そして、ｐ＋型コレクタ層１１と高電界セル１４とのｎ−型ドリフト層６の第１主面に平行な方向における距離は、高電界セル１４で発生したアバランシェ電流がｐ＋型コレクタ層１１に流れ込むのを防ぐ観点で定められる。
＜Ｂ−２．作用効果＞
ＲＣ−ＩＧＢＴ１０１Ａ，１０１Ｂでは、ＩＧＢＴセル７、ダイオードセル８および耐圧保持構造９よりも意図的に電界強度が高くなるように設計した高電界セル１４を、ｎ−型ドリフト層６のうち第２主面側にｎ型拡散層（ｎ＋型拡散層１５）が配置されている領域の第１主面側に配置する。これにより、素子耐圧を超えるコレクタ−エミッタ間電圧が印加された際に発生するアバランシェ電流を高電界セル１４に誘引することができる。すなわち、アバランシェ電流はアバランシェ破壊に対する耐性が高いｐ−ｉ−ｎ構造となっている領域で発生することになり、結果としてアバランシェ破壊耐量が向上する。
高電界セル１４で発生したアバランシェ電流は、ｎ−型ドリフト層６の第１主面に垂直な方向、すなわち図８，９の紙面における上下方向へ流れると同時に、第１主面に平行な方向、すなわち図８，９の紙面における左右方向へも拡散する。アバランシェ電流をｐ−ｉ−ｎ構造に留めて本発明の効果を得るためには、ｎ−型ドリフト層６の第１主面に平行な方向におけるｐ＋型コレクタ層１１と高電界セル１４との距離をある程度確保することによって、ｎ−型ドリフト層６の第１主面に平行な方向へ広がったアバランシェ電流がｐ＋型コレクタ層１１に流れ込まないようにすることが必要である。
図１０は、ｎ−型ドリフト層６の第１主面に平行な方向においてｐ＋型コレクタ層１１と高電界セル１４との間に上記の距離を確保しない、比較例のＲＣ−ＩＧＢＴ１０１Ｃの断面概略図である。ＲＣ−ＩＧＢＴ１０１Ｃにおいて、高電界セル１４で発生したアバランシェ電流は、ｎ−型ドリフト層６の第１主面と平行な方向に拡がって、ｐ＋型コレクタ層１１上のｎ型バッファ層１０に流れ込む。このとき、アバランシェ電流がｎ型バッファ層１０中を流れる際に発生する電圧降下が、ｐ＋型コレクタ層１１とｎ型バッファ層１０との間に形成されるＰＮ接合のビルトインポテンシャルを超えると、アバランシェ電流がｐ＋型コレクタ層１１に流れ込みｐ−ｎ−ｐ構造が動作してしまうため、本発明の効果が得られない。そのため、本発明の効果を得る為には、ｎ−型ドリフト層６の第１主面に平行な方向においてｐ＋型コレクタ層１１と高電界セル１４との間にある程度の距離を確保し、アバランシェ電流がｐ＋型コレクタ層１１に流れ込まないようにする必要がある。
図１１は、アバランシェ電流がｐ＋型コレクタ層１１に流れ込む現象を検証するシミュレーションモデル１０１Ｄの断面概略図を示している。簡略化のため、シミュレーションモデル１０１Ｄでは、ｎ−型ドリフト層６の第１主面の一部を除く全面にｐ型拡散層１６を形成し、ｎ−型ドリフト層６の第１主面側のｐ型拡散層１６が形成されない領域を高電界セルとしている。また、ｎ−型ドリフト層６の第二主面上には、ｎ型バッファ層１０を介してｐ＋型コレクタ層１１およびｎ＋型カソード層１２が形成されている。なお、ｐ型拡散層１６の端部Ｐが最も高電界となり、ここからアバランシェ電流が発生する。
図１２は、図１１のシミュレーションモデル１０１Ｄにおいて、ｐ＋型コレクタ層１１およびｎ＋型カソード層１２の境界とｐ型拡散層１６の端部Ｐとの間の、ｎ−型ドリフト層６の第１主面に平行な方向の距離をＷａとし、距離Ｗａを変化させてコレクタ−エミッタ間に電圧を印加した場合の電流値のシミュレーション結果を示している。なお、今回のシミュレーションは一例として、ｎ−型ドリフト層６の第１主面から第２主面までの距離を１３０μｍ、ｎ−型ドリフト層６のｎ型不純物濃度を８．１×１０１３／ｃｍ３、温度を２９８Ｋとして行っている。
図１２において、距離Ｗａの符号はｐ型拡散層１６の端部Ｐがｎ型カソード層１２の上にある場合をプラス、ｐ＋型コレクタ層１１の上にある場合をマイナス、として表記している。図１２より、電流が大きい領域で耐圧が低下する負性抵抗領域が発生している事がわかる。これは、アバランシェ電流がｐ＋コレクタ層１１に流れ込み、ｐ＋コレクタ層１１から正孔が注入されている為である。また、Ｗａをプラス側に変化させていくと、負性抵抗領域に切り替わる電流が大きくなっている事が分かる。負性抵抗領域に切り替わる電流が大きい程負性抵抗領域へ移り変わりにくくなるため、破壊耐量は向上する。
負性抵抗領域に切り替わる電流と距離Ｗａとの関係を図１３に示す。図１３に示すように、負性抵抗領域に切り替わる電流はＷａがプラス側に大きくなるにつれて上昇し、特に０μｍよりプラス側での上昇が大きい。また、今回のシミュレーションモデルでは、Ｗａ≧２０μｍとしたときにｐ＋型コレクタ層１１へのアバランシェ電流の流れ込みは検知されなかった。Ｗａと負性抵抗領域に切り替わる電流との関係は、ｎ−型ドリフト層６の厚み、ｎ型バッファ層１０の深さ、濃度、温度などによって影響を受ける為、あくまで一例ではあるが、Ｗａ≧２０μｍであることが望ましい。
＜Ｂ−３．効果＞
以上に説明したように、本発明の実施の形態１に係るＲＣ−ＩＧＢＴ１０１Ａ，１０１Ｂは、第１導電型のドリフト層であるｎ−型ドリフト層６と、ｎ−型ドリフト層６の第１主面上に形成されるＩＧＢＴセル７、ダイオードセル８および耐圧保持構造９と、ｎ−型ドリフト層６の第１主面上の、ＩＧＢＴセル７に囲まれる領域又はダイオードセル８に囲まれる領域に形成される高電界セル１４と、ｎ−型ドリフト層６の第１主面とは反対側の第２主面上の、ＩＧＢＴセル７および耐圧保持構造９に対向する位置に形成される第２導電型のコレクタ層であるｐ＋型コレクタ層１１と、ｎ−型ドリフト層６の第２主面上のダイオードセル８に対向する位置に形成される第１導電型のカソード層であるｎ＋型カソード層１２と、ｎ−型ドリフト層６の第２主面上の高電界セル１４に対向する位置に形成される第１導電型の拡散層であるｎ＋型拡散層１５と、を備える。そして、高電界セル１４は、主端子間電圧であるエミッタ―コレクタ間電圧を印加した際に発生する最大電界強度がＩＧＢＴセル７、ダイオードセル８および耐圧保持構造９よりも高い。また、ｐ＋型コレクタ層１１と高電界セル１４とは平面視において重ならない。従って、本発明の目的である、アバランシェ破壊耐量を確保しつつ、ｎ−型ドリフト層６の厚みを薄くして素子性能を改善する事が実現可能となる。高電界セル１４を配置し、かつｎ−型ドリフト層６の厚みを薄くすると、全体的な素子耐圧が低下してしまうデメリットがあるが、アバランシェ破壊耐量を上げた事によってｎ−型ドリフト層６の比抵抗を高く設計する事ができるようになるため、それにより素子耐圧の低下を補うことができる。
特に、ｐ＋型コレクタ層１１と高電界セル１４とのｎ−型ドリフト層６の第１主面に平行な方向の距離を、高電界セル１４で発生したアバランシェ電流がｎ−型ドリフト層６中をｎ−型ドリフト層６の第１主面に平行な方向に拡散する距離よりも長くすることによって、高電界セル１４で発生したアバランシェ電流がｐ＋型コレクタ層１１に流れ込まないようにすることができる。従って、アバランシェ破壊耐量が向上する。
＜Ｃ．実施の形態２＞
＜Ｃ−１．構成＞
実施の形態２に係るＲＣ−ＩＧＢＴ１０２のチップ上面図は、図７に示した実施の形態１に係るＲＣ−ＩＧＢＴ１０１Ａのチップ上面図と同様である。
実施の形態２に係るＲＣ−ＩＧＢＴ１０２は、実施の形態１に係るＲＣ−ＩＧＢＴ１０１Ａにおいて、ＩＧＢＴセル７、ダイオードセル８、および高電界セル１４に、同時に形成されｎ−型ドリフト層６に至るトレンチ構造を備えたものである。
図１４はＲＣ−ＩＧＢＴ１０２のＩＧＢＴ領域２における断面概略図、図１５はＲＣ−ＩＧＢＴ１０２のダイオード領域３における断面概略図、図１６はＲＣ−ＩＧＢＴ１０２の高電界セル領域１３における断面概略図である。
図１４に示すように、ＲＣ−ＩＧＢＴ１０２のＩＧＢＴ領域２では、ｎ−型ドリフト層６の第１主面上にｐ型ベース層１８が形成される。ｐ型ベース層１８の表層にはｎ＋型エミッタ層１９およびｐ＋型コンタクト層２０が形成され、ｎ＋型エミッタ層１９とｐ型ベース層１８を貫通してｎ−型ドリフト層６に至るトレンチ２１が形成される。トレンチ２１の表面にはゲート酸化膜２２が形成され、トレンチ２１の内部にはゲート電極２３が形成される。ゲート電極２３の上には層間絶縁膜２４が形成され、ｎ＋型エミッタ層１９、ｐ＋型コンタクト層２０、および層間絶縁膜２４上にはエミッタ電極１７が形成される。また、ｐ＋型コレクタ層１１の裏面側にはコレクタ電極２５が形成される。なお、ｐ型ベース層１８のｐ型不純物のピーク濃度は、例えば１．０×１０１７／ｃｍ３〜１．０×１０１８／ｃｍ３とする。また、ｎ＋型エミッタ層１９のｎ型不純物の表面濃度は、例えば１．０×１０１８／ｃｍ３以上とする。また、ｐ＋型コンタクト層２０のｐ型不純物の表面濃度は、例えば１．０×１０１８／ｃｍ３以上とする。
図１５に示すＲＣ−ＩＧＢＴ１０２のダイオード領域３は、図１４に示すＩＧＢＴ領域２と比較すると、ｎ＋型エミッタ層１９およびｐ＋型コンタクト層２０が形成されず、エミッタ電極１７に代えてアノード電極２８が形成され、ｐ型ベース層１８に代えてｐ型アノード層２６が形成され、コレクタ電極２５に代えてカソード電極２７が形成される。それ以外のダイオード領域３の構成はＩＧＢＴ領域２と同様である。但し、ダイオード領域３にもｐ＋型コンタクト層が形成される場合がある。その場合、ＩＧＢＴ領域２とダイオード領域３におけるｐ＋型コンタクト層は同時に形成されるものであっても、別々に形成されるものであっても良い。なお、ｐ型アノード層２６のｐ型不純物のピーク濃度は、例えば１．０×１０１７／ｃｍ３〜１．０×１０１８ｃｍ／３とする。
図１６に示すＲＣ−ＩＧＢＴ１０２の高電界セル領域１３の構成は、図１５に示すダイオード領域３の構成と殆ど同様であるが、ｎ＋カソード層１２に代えてｎ＋拡散層１５が設けられており、トレンチ２１のうちの１本がＩＧＢＴ領域２およびダイオード領域３におけるトレンチ２１よりも深く形成されている。なお、図１６では１本のトレンチ２１を深くしているが、これは一例であり、複数本のトレンチ２１を深くしても良い。また、ダイオード領域３および高電界セル領域１３において、ゲート電極２３はエミッタ電極１７に接続されていても良く、エミッタ電極１７に接続する為にトレンチ２１上の層間絶縁膜２４を無くしても良い。
ＩＧＢＴ領域２のエミッタ電極１７とダイオード領域３および高電界セル領域１３のアノード電極２８とは、同時に形成されるものであっても別々に形成されるものであっても良い。また、ＩＧＢＴ領域２のコレクタ電極２５とダイオード領域３および高電界セル領域１３のカソード電極２７とは、同時に形成されるものであっても別々に形成されるものであっても良い。また、ＩＧＢＴ領域２のｐ型ベース層１８とダイオード領域３のｐ型アノード層２６とは、同時に形成されるものであっても別々に形成されるものであっても良い。
＜Ｃ−２．作用効果＞
ＩＧＢＴ領域２にトレンチ構造を形成してＩＧＢＴ素子の損失性能を良くすることは公知の技術であり、そのトレンチ構造をダイオード領域３にも同時に形成することも公知の技術である。本発明では、高電界セル領域１３に形成される一部もしくは全部のトレンチをＩＧＢＴ領域２およびダイオード領域３のトレンチよりも深くすることで、ＩＧＢＴ領域２およびダイオード領域３よりも高電界セル領域１３の電界強度を高く設計することができる。従って、コストアップなく、ｎ−型ドリフト層６を薄くすることによる素子性能の改善と、アバランシェ破壊の耐量の確保とを実現することができる。
図１７は、図１６のように高電界セル領域１３中の１本のトレンチ２１の深さを変えて、Ｓｉ中の最大電界強度をシミュレーションした結果を示している。なお、本シミュレーションで基本となるトレンチ２１の寸法は、幅１．４μｍ、深さは５〜６μｍとし、トレンチ２１のピッチは２．４μｍとする。また、図１７中に記載されているΔトレンチ深さは、深さを変えた１本のトレンチ２１と、基本のトレンチ２１との深さの差を示している。また、シミュレーションモデルは、定格電圧１２００Ｖを想定した構造となっており、カソード−アノード（コレクタ−エミッタ）間に１２００Ｖを印加した場合の最大電界強度を計算している。図１７に示すように、高電界セル領域１３の１本のトレンチ２１が深くなるにつれ最大電界強度が高くなっていることが分かる。
高電界セル領域１３中の一部のトレンチ２１のみ深さを深くする方法としては、例えばトレンチパターンの写真製版処理工程を追加し、深くしたいトレンチ２１のみ２回エッチングするという方法がある。しかし、この方法では工程追加によりコストアップが発生してしまう。そこで、工程を追加せずに一部のトレンチ２１のみ深さを変える方法として、深くしたいトレンチ２１のみ開口幅を変えることが有効である。トレンチエッチング時のエッチングレートがトレンチの開口幅によって変わることは一般的に知られている。従って、深くしたいトレンチ２１のみ開口幅をエッチングレートが速くなる方向へ変えることによって、実施の形態２の構造を実現する事が出来る。
なお、図１４，１５，１６におけるエミッタ電極１７、アノード電極２８、コレクタ電極２５およびカソード電極２７は、Ａｌ、ＡｌＳｉ、Ｃｕ、Ｔｉ、Ｎｉ、Ａｕなどの金属で構成される。また、これらの電極とＳｉ基板との界面に、相互拡散を防止する為のバリアメタルがＴｉ、ＴｉＳｉ、ＴｉＮ、Ｃｏ、ＣｏＳｉなどで構成される場合があるが、図１４，１５，１６にバリアメタルは図示しない。
以上に説明したように、実施の形態２に係るＲＣ−ＩＧＢＴ１０２では、ＩＧＢＴセル７、ダイオードセル８及び高電界セル１４にｎ−型ドリフト層６に至る複数のトレンチ２１が形成され、高電界セルからｎ−型ドリフト層６に至る複数のトレンチ２１のうち少なくとも一部のトレンチ２１の深さが、ＩＧＢＴセル７及びダイオードセル８からｎ−型ドリフト層６に至る複数のトレンチよりも深くなる。従って、ＩＧＢＴ領域２およびダイオード領域３よりも高電界セル領域１３の電界強度を高く設計することができる。よって、コストアップなく、ｎ−型ドリフト層６を薄くすることによる素子性能の改善と、アバランシェ破壊の耐量の確保とを実現することができる。
＜Ｄ．実施の形態３＞
＜Ｄ−１．構成＞
実施の形態３に係るＲＣ−ＩＧＢＴ１０３Ａのチップ上面図は、図７に示した実施の形態１に係るＲＣ−ＩＧＢＴ１０１Ａのチップ上面図と同様である。
実施の形態３に係るＲＣ−ＩＧＢＴ１０３Ａは、ＩＧＢＴセル７、ダイオードセル８、および高電界セル１４に、同時に形成されｎ−型ドリフト層６に至るトレンチ構造を備えるという点で実施の形態２に係るＲＣ−ＩＧＢＴ１０２と同様である。しかし、ＲＣ−ＩＧＢＴ１０３Ａでは、高電界セル１４からｎ−型ドリフト層６に至るトレンチ２１のピッチを、ＩＧＢＴセル７およびダイオードセル８からｎ−型ドリフト層６に至るトレンチ２１のピッチよりも大きくすることにより、高電界セル領域１３の電界強度をＩＧＢＴ領域２およびダイオード領域３よりも高く設計する。
ＲＣ−ＩＧＢＴ１０３ＡのＩＧＢＴ領域２の断面概略図は、図１４に示す実施の形態２に係るＲＣ−ＩＧＢＴ１０２のＩＧＢＴ領域２の断面概略図と同様である。また、ＲＣ−ＩＧＢＴ１０３Ａのダイオード領域３の断面概略図は、図１５に示す実施の形態２に係るＲＣ−ＩＧＢＴ１０２のＩＧＢＴ領域２の断面概略図と同様である。
図１８は、ＲＣ−ＩＧＢＴ１０３Ａの高電界セル領域１３の断面概略図である。図１８に示す４つのトレンチ２１のうち、右の３つのトレンチ２１のピッチｃ´が左端のトレンチ２１とその右隣のトレンチ２１とのピッチａ´に比べて大きい。なお、ＩＧＢＴ領域２およびダイオード領域３におけるトレンチ２１のピッチもａ´である。
高電界セル領域１３において少なくとも１つのトレンチピッチをＩＧＢＴ領域２およびダイオード領域３におけるトレンチピッチよりも大きくすることにより、高電界セル領域１３の電界強度をＩＧＢＴ領域２およびダイオード領域３よりも高く設計することができる。従って、図１８には２つのトレンチピッチを大きくする例を示したが、例えば高電界セル領域１３において１つのトレンチピッチ、又は全てのトレンチピッチをＩＧＢＴ領域２およびダイオード領域３におけるトレンチピッチより大きくしても良い。
また、変形例に係るＲＣ−ＩＧＢＴ１０３Ｂのように、高電界セル領域１３においてトレンチピッチを段階的に大きくしても良い。図１９は、ＲＣ−ＩＧＢＴ１０３Ｂの高電界セル領域１３の断面概略図である。図１９には、高電界セル領域１３における４つのトレンチ２１を示しており、これら４つのトレンチ２１による３つのピッチは左から順にａ´、ｂ´、ｃ´と大きくなる。
また、図１８および図１９に記載のＲＣ−ＩＧＢＴ１０３Ａ，１０３Ｂでは、高電界セル領域１３においてトレンチ２１の深さを揃えているが、実施の形態２の特徴を適用してトレンチ２１の深さを広くしても良い。例えば、高電界セル領域１３においてトレンチ２１のピッチを広くする領域ではトレンチ２１を深くしても良い。
＜Ｄ−２．作用効果＞
高電界セル領域１３のみトレンチ２１のピッチを広げる事で、高電界セル領域１３の電界強度をＩＧＢＴ領域２およびダイオード領域３よりも高く設計することができる。従って、ＲＣ−ＩＧＢＴにおいて、ｎ−型ドリフト層６を薄くすることによる素子性能の改善を実現するとともに、アバランシェ破壊の耐量を確保することができる。
図２０は、図１８に示すＲＣ−ＩＧＢＴ１０３Ａにおいてトレンチピッチｃ´を変化させた場合の最大電界強度のシミュレーション結果を示している。シミュレーションの基本構造および最大電界強度の条件は、実施の形態２のシミュレーションと同様である。シミュレーション結果から、トレンチピッチｃ´を大きくすると最大電界強度が高くなることが分かる。
なお、図１８および図１９に記載のＲＣ−ＩＧＢＴ１０３Ａ，１０３Ｂでは、高電界セル領域１３においてトレンチ２１の深さを揃えている。しかし、実際にはトレンチピッチの広い領域で部分的にトレンチ開口率が低くなるため、トレンチ２１が深くなる傾向にある。トレンチピッチを広げた領域でトレンチ２１が深くなると実施の形態２と同じ効果が得られるため、さらに最大電界強度を高く設計する事ができる。
以上に説明したように、実施の形態３に係るＲＣ−ＩＧＢＴ１０３Ａ，１０３Ｂによれば、ｎ−型ドリフト層６に至る複数のトレンチ２１がＩＧＢＴセル７、ダイオードセル８及び高電界セル１４に形成され、高電界セル１４からｎ−型ドリフト層６に至るトレンチ２１のピッチのうち少なくとも一部のピッチが、ＩＧＢＴセル７及びダイオードセル８からｎ−型ドリフト層６に至るトレンチ２１のピッチよりも大きい。従って、ＩＧＢＴ領域２およびダイオード領域３よりも高電界セル領域１３の電界強度を高く設計することができる。よって、コストアップなく、ｎ−型ドリフト層６を薄くすることによる素子性能の改善と、アバランシェ破壊の耐量の確保とを実現することができる。
＜Ｅ．実施の形態４＞
＜Ｅ−１．構成＞
実施の形態４に係るＲＣ−ＩＧＢＴ１０４のチップ上面図は、図７に示した実施の形態１に係るＲＣ−ＩＧＢＴ１０１Ａのチップ上面図と同様である。ＲＣ−ＩＧＢＴ１０４のＩＧＢＴ領域２の断面図を図２１に、高電界セル領域１３の断面図を図２２にそれぞれ示す。図２１に示すように、ＲＣ−ＩＧＢＴ１０４は、ＩＧＢＴ領域２においてｐ型ベース層１８とｎ−型ドリフト層６との間にｎ型のキャリアストア層２９を備えている。また、図２２に示すように、ＲＣ−ＩＧＢＴ１０４は、高電界セル領域１３においてｐ型アノード層２６とｎ−型ドリフト層６との間にｎ型のキャリアストア層２９を備えている。キャリアストア層２９以外のＲＣ−ＩＧＢＴ１０４の構成は、実施の形態３に係るＲＣ−ＩＧＢＴ１０３Ａと同様である。
キャリアストア層２９のｎ型不純物のピーク濃度は、１×１０１５／ｃｍ３以上である。
＜Ｅ−２．作用効果＞
ＩＧＢＴ素子の損失性能を良くするためＩＧＢＴ領域にｎ型のキャリアストア層を形成する構造は、特許第３２８８２１８号で提案されている。キャリアストア層２９を備える場合、備えない場合よりもトレンチピッチの拡大により電界が強くなりやすくなる。ＲＣ−ＩＧＢＴ１０４では、高電界セル１４にｎ型のキャリアストア層２９を備えるため、トレンチ２１のピッチを大きくした際に高電界セル１４の電界が高くなりやすい。従って、高電界セル領域１３とＩＧＢＴ領域２およびダイオード領域３との電界差を確保しやすい。
ここで、図２２で示したＲＣ−ＩＧＢＴ１０４において高電界セル領域１３のトレンチピッチを１０μｍに固定し、キャリアストア層２９におけるｎ型不純物のピーク濃度に対する最大電界強度の依存性をシミュレーションした結果を図２３に示す。シミュレーションの基本構造および最大電界強度の条件は、実施の形態２に記載の内容と同じである。図２３より、キャリアストア層２９のピーク濃度を１．０×１０１５／ｃｍ３以上とすることによって、より効果的に最大電界強度を高める効果が得られることが分かる。
以上に説明したように、本発明の実施の形態４に係るＲＣ−ＩＧＢＴ１０４は、ＩＧＢＴセル７および高電界セル１４に第１導電型であるｎ型のキャリアストア層２９を備え、キャリアストア層２９におけるｎ型不純物のピーク濃度を１×１０１５／ｃｍ３以上とする。従って、高電界セル領域１３における電界強度をＩＧＢＴ領域２およびダイオード領域３よりも高くすることができる。
＜Ｆ．実施の形態５＞
＜Ｆ−１．構成＞
実施の形態５に係るＲＣ−ＩＧＢＴ１０５のチップ上面図は、図７に示した実施の形態１に係るＲＣ−ＩＧＢＴ１０１Ａのチップ上面図と同様である。
図２４は、ＲＣ−ＩＧＢＴ１０５の高電界セル領域１３における断面概略図である。ＲＣ−ＩＧＢＴ１０５は、ダイオード領域３および高電界セル領域１３において、ｎ−型ドリフト層６とキャリアストア層２９との間にｎ型層３０を備えている。このｎ型層３０は、ダイオードセル８および高電界セル１４上からのプロトン照射によって形成される。ｎ型層３０以外のＲＣ−ＩＧＢＴ１０５の構成は、実施の形態４に係るＲＣ−ＩＧＢＴ１０４と同様である。
なお、ここでは実施の形態４に係るＲＣ−ＩＧＢＴ１０４に、プロトン照射によって形成されるｎ型層３０を追加した構成として実施の形態５に係るＲＣ−ＩＧＢＴ１０５を説明している。但し、プロトン照射によって形成されるｎ型層３０は、実施の形態２又は実施の形態３にも適用可能である。
＜Ｆ−２．作用効果＞
ダイオード領域３にプロトンを照射すると、局所的にシリコンのライフタイムを制御でき、ダイオード素子としての損失性能を良くする事ができる。また、プロトン照射を行うと、それによって同時にｎ型層３０が形成される。従って、ダイオード領域３および高電界セル１４にプロトン照射を行うことで、局所的にライフタイムを制御してダイオード素子の損失性能を改善できると共に、同時に形成されるｎ型層３０によって高電界セル１４の電界強度を高く設計しやすくなり、他領域との電界強度差を確保しやすくなる。
＜Ｇ．変形例＞
上記の実施の形態ではＲＣ−ＩＧＢＴへの本発明の適用例を説明したが、ＩＧＢＴ領域を備えないダイオードにも本発明を適用可能である。
また、上記の実施の形態ではシリコンデバイスの電力用半導体装置への本発明の適用例を説明したが、シリコンカーバイドデバイスの電力用半導体装置にも本発明を適用可能である。
なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略したりすることが可能である。
１ ＲＣ−ＩＧＢＴ、２ ＩＧＢＴ領域、３ ダイオード領域、４ 耐圧保持領域、５ ゲートパッド、６ ｎ−型ドリフト層、７ ＩＧＢＴセル、８ ダイオードセル、９ 耐圧保持構造、１０ ｎ型バッファ層、１１ ｐ＋型コレクタ層、１２ ｎ＋カソード層、１３ 高電界セル領域、１４ 高電界セル、１５ ｎ＋型拡散層、１６ ｐ型拡散層、１７ エミッタ電極、１８ ｐ型ベース層、１９ ｎ＋型エミッタ層、２０ ｐ＋型コンタクト層、２１ トレンチ、２２ ゲート酸化膜、２３ ゲート電極、２４ 層間絶縁膜、２５ コレクタ電極、２６ ｐアノード層、２７ カソード電極、２８ アノード電極、２９ キャリアストア層、３０ ｎ型層。

Claims (6)

  1. 第１導電型のドリフト層と、
    前記ドリフト層の第１主面上に形成されるＩＧＢＴセル、ダイオードセルおよび耐圧保持構造と、
    前記ドリフト層の前記第１主面上の、前記ＩＧＢＴセルに囲まれる領域又は前記ダイオードセルに囲まれる領域に形成される高電界セルと、
    前記ドリフト層の前記第１主面とは反対側の第２主面上の、前記ＩＧＢＴセルおよび前記耐圧保持構造に対向する位置に形成される第２導電型のコレクタ層と、
    前記ドリフト層の前記第２主面上の、前記ダイオードセルに対向する位置に形成される第１導電型のカソード層と、
    前記ドリフト層の前記第２主面上の、前記高電界セルに対向する位置に形成される第１導電型の拡散層と、を備え、
    前記高電界セルは、主端子間電圧を印加した際に発生する最大電界強度が前記ＩＧＢＴセル、前記ダイオードセルおよび前記耐圧保持構造より高く、
    前記コレクタ層および前記高電界セルは、前記ドリフト層の第１主面に垂直な方向から視た平面視において重ならない、
    電力用半導体装置。
  2. 前記コレクタ層と前記高電界セルとの前記ドリフト層の第１主面に平行な方向の距離は、前記高電界セルで発生したアバランシェ電流が前記ドリフト層中を前記ドリフト層の前記第１主面に平行な方向に拡散する距離よりも長い、
    請求項１に記載の電力用半導体装置。
  3. 前記ドリフト層に至る複数のトレンチが前記ＩＧＢＴセル、前記ダイオードセル及び前記高電界セルに形成され、
    前記高電界セルから前記ドリフト層に至る前記複数のトレンチのうち少なくとも一部のトレンチの深さが、前記ＩＧＢＴセル及び前記ダイオードセルから前記ドリフト層に至る前記複数のトレンチよりも深い、
    請求項１又は２に記載の電力用半導体装置。
  4. 前記ドリフト層に至る複数のトレンチが前記ＩＧＢＴセル、前記ダイオードセル及び前記高電界セルに形成され、
    前記高電界セルから前記ドリフト層に至るトレンチのピッチのうち少なくとも一部のピッチが、前記ＩＧＢＴセル及び前記ダイオードセルから前記ドリフト層に至るトレンチのピッチよりも大きい、
    請求項１から３のいずれか１項に記載の電力用半導体装置。
  5. 前記ＩＧＢＴセルおよび前記高電界セルに第１導電型のキャリアストア層を備え、
    前記キャリアストア層における第１導電型不純物のピーク濃度は１×１０１５／ｃｍ３以上である、
    請求項４に記載の電力用半導体装置。
  6. 請求項１から５のいずれか１項に記載の電力用半導体装置の製造方法であって、
    前記ダイオードセル上および前記高電界セル上からプロトン照射する工程を備える、
    電力用半導体装置の製造方法。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6804379B2 (ja) 2017-04-24 2020-12-23 三菱電機株式会社 半導体装置
JP7331733B2 (ja) 2020-02-26 2023-08-23 三菱電機株式会社 半導体装置
WO2023199932A1 (ja) * 2022-04-13 2023-10-19 富士電機株式会社 半導体装置および製造方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3288218B2 (ja) 1995-03-14 2002-06-04 三菱電機株式会社 絶縁ゲート型半導体装置およびその製造方法
JPH111077A (ja) 1997-06-12 1999-01-06 栄治 ▲徳▼永 金銭出納帳を仕訳帳の一部とし、元帳への転記を複写 で行なう帳簿
US7638841B2 (en) * 2003-05-20 2009-12-29 Fairchild Semiconductor Corporation Power semiconductor devices and methods of manufacture
US7737469B2 (en) * 2006-05-16 2010-06-15 Kabushiki Kaisha Toshiba Semiconductor device having superjunction structure formed of p-type and n-type pillar regions
JP5103830B2 (ja) 2006-08-28 2012-12-19 三菱電機株式会社 絶縁ゲート型半導体装置
JP5396689B2 (ja) * 2006-09-07 2014-01-22 富士電機株式会社 半導体装置およびその製造方法
JP5052091B2 (ja) 2006-10-20 2012-10-17 三菱電機株式会社 半導体装置
JP5283326B2 (ja) 2006-10-27 2013-09-04 三菱電機株式会社 半導体装置およびその製造方法
JP4840370B2 (ja) 2008-01-16 2011-12-21 トヨタ自動車株式会社 半導体装置とその半導体装置を備えている給電装置の駆動方法
US8674403B2 (en) * 2009-04-30 2014-03-18 Maxpower Semiconductor, Inc. Lateral devices containing permanent charge
JP2012064849A (ja) * 2010-09-17 2012-03-29 Toshiba Corp 半導体装置
DE112013006664B4 (de) * 2013-02-13 2019-07-04 Toyota Jidosha Kabushiki Kaisha Halbleitereinrichtung
JP6158058B2 (ja) * 2013-12-04 2017-07-05 株式会社東芝 半導体装置
JP2015153784A (ja) * 2014-02-10 2015-08-24 トヨタ自動車株式会社 半導体装置の製造方法及び半導体装置
JP2016066641A (ja) * 2014-09-22 2016-04-28 株式会社東芝 半導体装置及び半導体装置の製造方法
JP6344483B2 (ja) 2014-11-17 2018-06-20 富士電機株式会社 半導体装置および半導体装置の製造方法
JP6392133B2 (ja) 2015-01-28 2018-09-19 株式会社東芝 半導体装置

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