JP3288218B2 - 絶縁ゲート型半導体装置およびその製造方法 - Google Patents
絶縁ゲート型半導体装置およびその製造方法Info
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- H01L2224/0601—Structure
- H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
Landscapes
- Thyristors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【０００１】
【発明の属する技術分野】この発明は絶縁ゲート型半導
体装置及びその製造方法に関するもので、特にトレンチ
ＭＯＳゲートを有する絶縁ゲート型バイポーラトランジ
スタのオン電圧の低いデバイス構造とその製造方法に関
するものである。
体装置及びその製造方法に関するもので、特にトレンチ
ＭＯＳゲートを有する絶縁ゲート型バイポーラトランジ
スタのオン電圧の低いデバイス構造とその製造方法に関
するものである。
【０００２】
【従来の技術】図４７は従来の絶縁ゲート型半導体装置
の断面図で、ここでは一例としてトレンチゲート構造の
絶縁ゲート型バイポーラトランジスタ（以下ＩＧＢＴと
いう。またトレンチゲート構造のＩＧＢＴをＵ型ＩＧＢ
Ｔという。）により説明する。
の断面図で、ここでは一例としてトレンチゲート構造の
絶縁ゲート型バイポーラトランジスタ（以下ＩＧＢＴと
いう。またトレンチゲート構造のＩＧＢＴをＵ型ＩＧＢ
Ｔという。）により説明する。
【０００３】近年、家電製品の省エネや小型・軽量化を
図るための高周波インバータである電圧共振回路、汎用
インバータやＡＣサーボやエアコン等の分野で三相モー
タの可変速制御を行なうためのインテリジェントパワー
モジュール等にＩＧＢＴが使用され定着してきている。
これらのキーデバイスであるＩＧＢＴではスイッチング
特性、飽和電圧、ＳＯＡ（Safe Operating Area）との
間にはトレードオフの関係にあるが、スイッチング特性
が良く、飽和電圧が低く、ＳＯＡの広いデバイスが求め
られている。
図るための高周波インバータである電圧共振回路、汎用
インバータやＡＣサーボやエアコン等の分野で三相モー
タの可変速制御を行なうためのインテリジェントパワー
モジュール等にＩＧＢＴが使用され定着してきている。
これらのキーデバイスであるＩＧＢＴではスイッチング
特性、飽和電圧、ＳＯＡ（Safe Operating Area）との
間にはトレードオフの関係にあるが、スイッチング特性
が良く、飽和電圧が低く、ＳＯＡの広いデバイスが求め
られている。
【０００４】図４７において１はＰ+コレクタ層、２は
Ｎ-層、３はＰベース層、４はＮ+エミッタ領域、５はト
レンチ、６はゲート絶縁膜、７はゲート電極、８は層間
絶縁膜、９はＮ+バッファ層、１０はエミッタ電極、１
１はコレクタ電極、１２はチャネル領域である。
Ｎ-層、３はＰベース層、４はＮ+エミッタ領域、５はト
レンチ、６はゲート絶縁膜、７はゲート電極、８は層間
絶縁膜、９はＮ+バッファ層、１０はエミッタ電極、１
１はコレクタ電極、１２はチャネル領域である。
【０００５】次に、ＩＧＢＴの動作を説明する。エミッ
タ電極１０とコレクタ電極１１との間に所定のコレクタ
電圧ＶCEを、エミッタ電極１０とゲート電極７との間に
所定のゲート電圧ＶGEを印加する、すなわちゲートをオ
ンすると、チャネル領域１２がＮ型に反転しチャネルが
形成される。このチャネルを通じてエミッタ電極１０か
ら電子がＮ-層２に注入される。
タ電極１０とコレクタ電極１１との間に所定のコレクタ
電圧ＶCEを、エミッタ電極１０とゲート電極７との間に
所定のゲート電圧ＶGEを印加する、すなわちゲートをオ
ンすると、チャネル領域１２がＮ型に反転しチャネルが
形成される。このチャネルを通じてエミッタ電極１０か
ら電子がＮ-層２に注入される。
【０００６】この注入された電子によりＰ+コレクタ層
１とＮ-層２との間が順バイアスされ、コレクタ電極１
１からＰ+コレクタ層１およびＮ+バッファ層９を経由し
てＮ-層２にホールが注入される。この結果電導度変調
によりＮ-層２の抵抗が大幅に低下しＩＧＢＴの電流容
量は増大する。この時のＩＧＢＴのコレクタ−エミッタ
間の電圧降下がオン電圧（ＶCE(SAT)）である。
１とＮ-層２との間が順バイアスされ、コレクタ電極１
１からＰ+コレクタ層１およびＮ+バッファ層９を経由し
てＮ-層２にホールが注入される。この結果電導度変調
によりＮ-層２の抵抗が大幅に低下しＩＧＢＴの電流容
量は増大する。この時のＩＧＢＴのコレクタ−エミッタ
間の電圧降下がオン電圧（ＶCE(SAT)）である。
【０００７】次に、ＩＧＢＴのオン状態からオフ状態に
する際には、エミッタ電極１０とゲート電極７との間に
印加されていたゲート電圧ＶGEを０Ｖまたは逆バイアス
にする、すなわちゲートをオフすると、Ｎ型に反転して
いたチャネル領域１２がＰ型に戻り、エミッタ電極１０
からの電子の注入が停止する。その後Ｎ-層２に蓄積さ
れていた電子とホールはそれぞれコレクタ電極１１、エ
ミッタ電極１０へ抜けて行くか、または互いに再結合し
消滅する。
する際には、エミッタ電極１０とゲート電極７との間に
印加されていたゲート電圧ＶGEを０Ｖまたは逆バイアス
にする、すなわちゲートをオフすると、Ｎ型に反転して
いたチャネル領域１２がＰ型に戻り、エミッタ電極１０
からの電子の注入が停止する。その後Ｎ-層２に蓄積さ
れていた電子とホールはそれぞれコレクタ電極１１、エ
ミッタ電極１０へ抜けて行くか、または互いに再結合し
消滅する。
【０００８】一般にＩＧＢＴのオン電圧の大半は耐圧保
持に必要なＮ-層２の実質的な抵抗で決まる。実質的な
抵抗の要因の一つとして、ＩＧＢＴを構成するＭＯＳＦ
ＥＴの電子供給能力がある。チップ表面に狭く深い溝
（トレンチ）を形成し、その側壁にＭＯＳＦＥＴを形成
するＵ型ＩＧＢＴは、単位セル間隔をできるだけ縮小す
ることにより、このＭＯＳＦＥＴの電子供給能力を高め
ることができる構造となっている。
持に必要なＮ-層２の実質的な抵抗で決まる。実質的な
抵抗の要因の一つとして、ＩＧＢＴを構成するＭＯＳＦ
ＥＴの電子供給能力がある。チップ表面に狭く深い溝
（トレンチ）を形成し、その側壁にＭＯＳＦＥＴを形成
するＵ型ＩＧＢＴは、単位セル間隔をできるだけ縮小す
ることにより、このＭＯＳＦＥＴの電子供給能力を高め
ることができる構造となっている。
【０００９】
【発明が解決しようとする課題】図４８はＩＧＢＴの等
価回路を示す回路図である。図４８において、１５はバ
イポーラトランジスタ、１６はＭＯＳＦＥＴである。一
般に、ＩＧＢＴは図４８の等価回路で表される。しかし
ＩＧＢＴのＰ+コレクタ層１、Ｎ+バッファ層９とＮ-層
２とをあわせたＮ層そしてＰベース層で形成されるバイ
ポーラトランジスタ１５のｈfeは小さいので、ＩＧＢＴ
はＭＯＳＦＥＴとダイオード１７との組合せと看做し得
る。
価回路を示す回路図である。図４８において、１５はバ
イポーラトランジスタ、１６はＭＯＳＦＥＴである。一
般に、ＩＧＢＴは図４８の等価回路で表される。しかし
ＩＧＢＴのＰ+コレクタ層１、Ｎ+バッファ層９とＮ-層
２とをあわせたＮ層そしてＰベース層で形成されるバイ
ポーラトランジスタ１５のｈfeは小さいので、ＩＧＢＴ
はＭＯＳＦＥＴとダイオード１７との組合せと看做し得
る。
【００１０】図４９はバイポーラトランジスタ１５のｈ
feが小さいとしたときのＩＧＢＴの等価回路を示す回路
図である。図４９において、１７はダイオード、１８は
ＭＯＳＦＥＴである。また、図５０はＰＩＮダイオード
のオン状態でのＮ-層のキャリア濃度分布を示すグラフ
である。
feが小さいとしたときのＩＧＢＴの等価回路を示す回路
図である。図４９において、１７はダイオード、１８は
ＭＯＳＦＥＴである。また、図５０はＰＩＮダイオード
のオン状態でのＮ-層のキャリア濃度分布を示すグラフ
である。
【００１１】図４９において、ＭＯＳＦＥＴ１８は単な
るスイッチング素子と考えてよいから、ＩＧＢＴのＰＩ
Ｎダイオード１７のＮ-層のキャリア濃度分布は図５０
に示されるようなＰＩＮダイオードのＮ-層のキャリア
濃度分布になるはずであるが、そのようにはならない。
るスイッチング素子と考えてよいから、ＩＧＢＴのＰＩ
Ｎダイオード１７のＮ-層のキャリア濃度分布は図５０
に示されるようなＰＩＮダイオードのＮ-層のキャリア
濃度分布になるはずであるが、そのようにはならない。
【００１２】図５１は従来のＩＧＢＴにおけるオン状態
でのＮ-層２のキャリア濃度分布を示すグラフである。
図５０に示されるように、ＰＩＮダイオードのオン状態
におけるＮ-層のキャリア濃度は、Ｎ-層のアノード側の
端部とカソード側の端部との間でキャリア濃度が均一で
あるのに対し、図５１に示されるように、従来のＩＧＢ
Ｔにおけるオン状態でのＮ-層２のキャリア濃度は、Ｎ-
層２のコレクタ側の端部からエミッタ側の端部へ次第に
減少している。このために従来のＩＧＢＴのオン電圧は
ダイオードのそれに較べて高くなる。
でのＮ-層２のキャリア濃度分布を示すグラフである。
図５０に示されるように、ＰＩＮダイオードのオン状態
におけるＮ-層のキャリア濃度は、Ｎ-層のアノード側の
端部とカソード側の端部との間でキャリア濃度が均一で
あるのに対し、図５１に示されるように、従来のＩＧＢ
Ｔにおけるオン状態でのＮ-層２のキャリア濃度は、Ｎ-
層２のコレクタ側の端部からエミッタ側の端部へ次第に
減少している。このために従来のＩＧＢＴのオン電圧は
ダイオードのそれに較べて高くなる。
【００１３】特に高耐圧のＩＧＢＴではＮ-層２の厚み
を厚くすることにより、耐圧を確保している。Ｎ-層２
のキャリア濃度がコレクタ側の端部からエミッタ側の端
部へ減少する際の勾配は、キャリアライフタイムが同じ
であればＮ-層２の厚みによって影響されないから、コ
レクタ側の端部とエミッタ側の端部のキャリア濃度の高
低差はＮ-層２の厚みが厚くなるにしたがって大きくな
り、高耐圧のＩＧＢＴになるほどダイオードとのオン電
圧の差異は大きくなってくる。
を厚くすることにより、耐圧を確保している。Ｎ-層２
のキャリア濃度がコレクタ側の端部からエミッタ側の端
部へ減少する際の勾配は、キャリアライフタイムが同じ
であればＮ-層２の厚みによって影響されないから、コ
レクタ側の端部とエミッタ側の端部のキャリア濃度の高
低差はＮ-層２の厚みが厚くなるにしたがって大きくな
り、高耐圧のＩＧＢＴになるほどダイオードとのオン電
圧の差異は大きくなってくる。
【００１４】このようなＩＧＢＴのオン電圧とＩＧＢＴ
のオン電圧の極限値として考えられるダイオードのオン
電圧との差異を解消するために、種々のデバイスが考え
られている。その１つがＭＣＴ（MOS CONTROLLED THYRI
STOR）であり、ＩＥＧＴ（INJECTION ENHANCED GATE BI
POLAR TORANSISTOR）である。
のオン電圧の極限値として考えられるダイオードのオン
電圧との差異を解消するために、種々のデバイスが考え
られている。その１つがＭＣＴ（MOS CONTROLLED THYRI
STOR）であり、ＩＥＧＴ（INJECTION ENHANCED GATE BI
POLAR TORANSISTOR）である。
【００１５】図５２はＭＣＴの構成を示す断面図であ
る。図５２において、２１はＮ+カソード領域、２２は
Ｎ領域、２３はＰ+領域、２４はゲートオンのときのチ
ャネル領域、２５はゲートオフの際のチャネル領域で、
すなわちオフチャネル領域である。他の符号は図４７と
同様である。ＭＣＴは、そのオン状態のＮ-層２のキャ
リア濃度分布は、一般にダイオードと同様の分布をとる
ことが知られている。従ってＭＣＴは従来構造のＩＧＢ
Ｔよりもオン電圧が低くなる。
る。図５２において、２１はＮ+カソード領域、２２は
Ｎ領域、２３はＰ+領域、２４はゲートオンのときのチ
ャネル領域、２５はゲートオフの際のチャネル領域で、
すなわちオフチャネル領域である。他の符号は図４７と
同様である。ＭＣＴは、そのオン状態のＮ-層２のキャ
リア濃度分布は、一般にダイオードと同様の分布をとる
ことが知られている。従ってＭＣＴは従来構造のＩＧＢ
Ｔよりもオン電圧が低くなる。
【００１６】しかしながら、オフ時にはＰベース層３、
Ｎ領域２２そしてＰ+領域２３から構成されるＰチャネ
ルＭＯＳがオフチャネル領域２５の反転によりチャネル
を形成し、このチャネルを経由してホールが流れる。従
って、オフチャネル領域２５の抵抗が一般に高いことを
考慮して、オフできる電流値を大きく取れないという問
題点がある。また表面の３重拡散の中にオン用のＮチャ
ネルＭＯＳとオフ用のＰチャネルＭＯＳを形成せねばな
らず、プロセスが複雑になり、デバイスが高価になると
いう問題点もあった。
Ｎ領域２２そしてＰ+領域２３から構成されるＰチャネ
ルＭＯＳがオフチャネル領域２５の反転によりチャネル
を形成し、このチャネルを経由してホールが流れる。従
って、オフチャネル領域２５の抵抗が一般に高いことを
考慮して、オフできる電流値を大きく取れないという問
題点がある。また表面の３重拡散の中にオン用のＮチャ
ネルＭＯＳとオフ用のＰチャネルＭＯＳを形成せねばな
らず、プロセスが複雑になり、デバイスが高価になると
いう問題点もあった。
【００１７】ＩＥＧＴの例としては、特開平５−２４３
５６１号公報に開示されているものがある。例えば、特
開平５−２４３５６１号公報の図１０１に示されたＩＥ
ＧＴではＵ型ＩＧＢＴの一部セルのＮエミッタ領域及び
Ｐベース領域を絶縁層により被覆し、Ｎエミッタ領域及
びＰベース領域とエミッタ電極とのコンタクトを排除し
た構成になっている。
５６１号公報に開示されているものがある。例えば、特
開平５−２４３５６１号公報の図１０１に示されたＩＥ
ＧＴではＵ型ＩＧＢＴの一部セルのＮエミッタ領域及び
Ｐベース領域を絶縁層により被覆し、Ｎエミッタ領域及
びＰベース領域とエミッタ電極とのコンタクトを排除し
た構成になっている。
【００１８】ＩＥＧＴの動作は基本的にＵ型ＩＧＢＴと
同様であるが、Ｎエミッタ領域及びＰベース領域とエミ
ッタ電極とのコンタクトを形成しないセルを形成したの
で、オン状態でＰベース領域に抜けるホール電流が制限
され、Ｎ型ベース層表面にホールが蓄積され、Ｎ型ベー
ス層のキャリア濃度分布は結果としてダイオードのそれ
と同様になり、ＩＥＧＴのオン電圧はＵ型ＩＧＢＴより
低下する。
同様であるが、Ｎエミッタ領域及びＰベース領域とエミ
ッタ電極とのコンタクトを形成しないセルを形成したの
で、オン状態でＰベース領域に抜けるホール電流が制限
され、Ｎ型ベース層表面にホールが蓄積され、Ｎ型ベー
ス層のキャリア濃度分布は結果としてダイオードのそれ
と同様になり、ＩＥＧＴのオン電圧はＵ型ＩＧＢＴより
低下する。
【００１９】オフ状態においても基本的にＵ型ＩＧＢＴ
と同様に動作するが、Ｎ型ベース層に蓄積されていたホ
ールがエミッタ電極へ抜けて行くとき、Ｕ型ＩＧＢＴに
較べて動作するセルが少ないのでホールは少ないセルを
通過して抜ける。
と同様に動作するが、Ｎ型ベース層に蓄積されていたホ
ールがエミッタ電極へ抜けて行くとき、Ｕ型ＩＧＢＴに
較べて動作するセルが少ないのでホールは少ないセルを
通過して抜ける。
【００２０】この時のホールの移動が、Ｎ型ベース層、
Ｐベース領域そしてエミッタ領域で構成される寄生バイ
ポーラトランジスタのベース電流となり、ビルトインポ
テンシャル（一般に０．６Ｖ）を超えると寄生バイポー
ラトランジスタがオンする。このためＵ型ＩＧＢＴのセ
ルを一部取り去っている構成になっているＩＥＧＴで
は、寄生バイポーラトランジスタがオンしないようにす
るために、勢い通常のＵ型ＩＧＢＴよりもオフできる電
流値を小さくせざるを得ない場合も発生する。
Ｐベース領域そしてエミッタ領域で構成される寄生バイ
ポーラトランジスタのベース電流となり、ビルトインポ
テンシャル（一般に０．６Ｖ）を超えると寄生バイポー
ラトランジスタがオンする。このためＵ型ＩＧＢＴのセ
ルを一部取り去っている構成になっているＩＥＧＴで
は、寄生バイポーラトランジスタがオンしないようにす
るために、勢い通常のＵ型ＩＧＢＴよりもオフできる電
流値を小さくせざるを得ない場合も発生する。
【００２１】この発明は上記のような問題点を解決する
ためになされたもので、オン電圧を低減するための構成
を採用したとしても、ターンオフできる電流値が低下し
ない絶縁ゲート型半導体装置及びその製造方法を提供す
ることを目的としている。
ためになされたもので、オン電圧を低減するための構成
を採用したとしても、ターンオフできる電流値が低下し
ない絶縁ゲート型半導体装置及びその製造方法を提供す
ることを目的としている。
【００２２】
【課題を解決するための手段】第１の発明の装置は、絶
縁ゲート型半導体装置において、第１と第２の主面を有
する第１導電型の第１の半導体層と、この第１の半導体
層の第１の主面上に配設された低不純物濃度の第２導電
型の第２の半導体層と、この第２の半導体層の表面上に
密接して配設され、前記第２の半導体層の不純物濃度よ
りも高い不純物濃度の第２導電型の第３の半導体層と、
この第３の半導体層の表面上に密接して配設された第１
導電型の第４の半導体層と、この第４の半導体層の表面
に選択的に配設された第２導電型の第５の半導体層と、
この第５の半導体層の表面に開口部を有し、前記第５の
半導体層の表面から少なくとも前記第４の半導体層を貫
通する深さを有する溝と、この溝の内壁に配設された絶
縁膜と、この絶縁膜を介して前記第４の半導体層と対向
して前記溝内に配設された制御電極と、前記第４及び第
５の半導体層表面上に配設された第１の主電極と、前記
第１の半導体層の第２の主面上に配設された第２の主電
極と、を備えている。
縁ゲート型半導体装置において、第１と第２の主面を有
する第１導電型の第１の半導体層と、この第１の半導体
層の第１の主面上に配設された低不純物濃度の第２導電
型の第２の半導体層と、この第２の半導体層の表面上に
密接して配設され、前記第２の半導体層の不純物濃度よ
りも高い不純物濃度の第２導電型の第３の半導体層と、
この第３の半導体層の表面上に密接して配設された第１
導電型の第４の半導体層と、この第４の半導体層の表面
に選択的に配設された第２導電型の第５の半導体層と、
この第５の半導体層の表面に開口部を有し、前記第５の
半導体層の表面から少なくとも前記第４の半導体層を貫
通する深さを有する溝と、この溝の内壁に配設された絶
縁膜と、この絶縁膜を介して前記第４の半導体層と対向
して前記溝内に配設された制御電極と、前記第４及び第
５の半導体層表面上に配設された第１の主電極と、前記
第１の半導体層の第２の主面上に配設された第２の主電
極と、を備えている。
【００２３】第２の発明の装置は、第１の発明の絶縁ゲ
ート型半導体装置において、前記溝が前記第３の半導体
層をも貫通し前記第２の半導体層に達する深さを有す
る。
ート型半導体装置において、前記溝が前記第３の半導体
層をも貫通し前記第２の半導体層に達する深さを有す
る。
【００２４】第３の発明の装置は、第１の発明の絶縁ゲ
ート型半導体装置において、前記溝が前記第３の半導体
層内に留まる深さを有する。
ート型半導体装置において、前記溝が前記第３の半導体
層内に留まる深さを有する。
【００２５】第４の発明の装置は、第１ないし第３のい
ずれかの発明の絶縁ゲート型半導体装置において、前記
第２の半導体層が前記第１の半導体層を貫通し当該第１
の半導体層の第２の主面に部分的に露出している。
ずれかの発明の絶縁ゲート型半導体装置において、前記
第２の半導体層が前記第１の半導体層を貫通し当該第１
の半導体層の第２の主面に部分的に露出している。
【００２６】第５の発明の装置は、第１ないし第３のい
ずれかの発明の絶縁ゲート型半導体装置において、前記
第１の半導体層と前記第２の半導体層との間に、前記第
２の半導体層の不純物濃度よりも高い不純物濃度の第２
導電型の第６の半導体層が配設されている。
ずれかの発明の絶縁ゲート型半導体装置において、前記
第１の半導体層と前記第２の半導体層との間に、前記第
２の半導体層の不純物濃度よりも高い不純物濃度の第２
導電型の第６の半導体層が配設されている。
【００２７】第６の発明の装置は、第５の発明の絶縁ゲ
ート型半導体装置において、前記第６の半導体層が、前
記第１の半導体層を貫通し当該第１の半導体層の第２の
主面に部分的に露出している。
ート型半導体装置において、前記第６の半導体層が、前
記第１の半導体層を貫通し当該第１の半導体層の第２の
主面に部分的に露出している。
【００２８】第７の発明の装置は、第１ないし第６のい
ずれかの発明の絶縁ゲート型半導体装置において、前記
溝は、互いに並ぶように配列された複数の単位溝に分割
されており、前記第４の半導体層の露出面が、互いに隣
接する前記単位溝の間に挟まれて配設されている。
ずれかの発明の絶縁ゲート型半導体装置において、前記
溝は、互いに並ぶように配列された複数の単位溝に分割
されており、前記第４の半導体層の露出面が、互いに隣
接する前記単位溝の間に挟まれて配設されている。
【００２９】第８の発明の装置は、第７の発明の絶縁ゲ
ート型半導体装置において、前記第４の半導体層の露出
面が前記第５の半導体層の一部により複数の単位露出面
に分割されており、当該複数の単位露出面が前記溝に沿
って前記第５の半導体層の前記一部と交互に配列してい
る。
ート型半導体装置において、前記第４の半導体層の露出
面が前記第５の半導体層の一部により複数の単位露出面
に分割されており、当該複数の単位露出面が前記溝に沿
って前記第５の半導体層の前記一部と交互に配列してい
る。
【００３０】第９の発明の装置は、第８の発明の絶縁ゲ
ート型半導体装置において、前記第１の主電極が、前記
一部においてのみ前記第５の半導体層と接続されている
ことを特徴とする。
ート型半導体装置において、前記第１の主電極が、前記
一部においてのみ前記第５の半導体層と接続されている
ことを特徴とする。
【００３１】第１０の発明の装置は、第７の発明の絶縁
ゲート型半導体装置において、前記第５の半導体層が、
前記第４の半導体層の表面に、互いに平行な複数の帯状
に配設されており、前記複数の単位溝が、帯状の前記第
５の半導体層に交差する方向に沿って配設されているこ
とを特徴とする。
ゲート型半導体装置において、前記第５の半導体層が、
前記第４の半導体層の表面に、互いに平行な複数の帯状
に配設されており、前記複数の単位溝が、帯状の前記第
５の半導体層に交差する方向に沿って配設されているこ
とを特徴とする。
【００３２】第１１の発明の装置は、第１ないし第１０
のいずれかの発明の絶縁ゲート型半導体装置において、
前記第４の半導体層が、その露出面の部分に、第１導電
型の第７の半導体層を有しており、当該第７の半導体層
における不純物濃度は、前記第４の半導体層の中の前記
第７の半導体層を除く部分における不純物濃度よりも高
いことを、特徴とする。
のいずれかの発明の絶縁ゲート型半導体装置において、
前記第４の半導体層が、その露出面の部分に、第１導電
型の第７の半導体層を有しており、当該第７の半導体層
における不純物濃度は、前記第４の半導体層の中の前記
第７の半導体層を除く部分における不純物濃度よりも高
いことを、特徴とする。
【００３３】第１２の発明の装置は、第１ないし第１１
のいずれかの発明の絶縁ゲート型半導体装置において、
前記溝の底部を包囲するように形成され、前記第２の半
導体層におけるよりも不純物濃度の高い第１導電型の第
８の半導体層を、さらに備えることを特徴とする。
のいずれかの発明の絶縁ゲート型半導体装置において、
前記溝の底部を包囲するように形成され、前記第２の半
導体層におけるよりも不純物濃度の高い第１導電型の第
８の半導体層を、さらに備えることを特徴とする。
【００３４】第１３の発明の装置は、第３の発明の絶縁
ゲート型半導体装置において、前記溝の底部を包囲する
ように形成され、前記第２の半導体層におけるよりも不
純物濃度の高い第１導電型の第８の半導体層を、さらに
備え、前記第８の半導体層が、前記第３の半導体層に包
囲されていることを特徴とする。
ゲート型半導体装置において、前記溝の底部を包囲する
ように形成され、前記第２の半導体層におけるよりも不
純物濃度の高い第１導電型の第８の半導体層を、さらに
備え、前記第８の半導体層が、前記第３の半導体層に包
囲されていることを特徴とする。
【００３５】第１４の発明の製造方法は、絶縁ゲート型
半導体装置の製造方法において、第１および第２主面を
規定するとともに、第１導電型の第１の半導体層と低不
純物濃度の第２導電型の第２の半導体層とを有し、前記
第１主面には前記第１の半導体層が露出し前記第２主面
には前記第２の半導体層が露出する半導体基板を形成す
る基板形成工程と、前記半導体基板の前記第２主面に、
前記第２の半導体層の不純物濃度よりも高い不純物濃度
に第２導電型の不純物を注入し拡散することによって、
第２導電型の第３の半導体層を前記第２の半導体層の表
面部分に形成する第１の注入工程と、前記第３の半導体
層の表面に第１導電型の不純物を注入し拡散することに
よって、前記第３の半導体層の表面部分に第１導電型の
第４の半導体層を形成する第２の注入工程と、前記第４
の半導体層の表面上に、当該第４の半導体層の表面に選
択的に開口部を有するレジストパターンを形成し、当該
レジストパターンをマスクとして第２導電型の不純物を
注入し拡散することによって、前記第４の半導体層の表
面部分に第２導電型の第５の半導体層を選択的に形成す
る第３の注入工程と、前記第４の半導体層表面および前
記第５の半導体層の表面上に、前記第５の半導体層の表
面の一部を囲む開口部を有する遮蔽膜を形成し、当該遮
蔽膜をマスクとして前記半導体基板を選択的に除去する
ことによって、少なくとも前記第４の半導体層を貫通す
る深さの溝を形成し、その後前記遮蔽膜を除去する第１
の除去工程と、前記溝、前記第４の半導体層、および前
記第５の半導体層それぞれの表面に絶縁膜を形成する第
１の工程と、前記溝を埋設するように前記絶縁膜上に導
電体を積層する第１の積層工程と、積層された前記導電
体を前記溝の開口部まで一様に除去することによって、
前記溝内の導電体を制御電極として残す第２の除去工程
と、前記絶縁膜の表面上及び前記溝に埋設された導電体
の表面上に絶縁層を積層する第２の積層工程と、前記絶
縁層の表面上に、前記第４の半導体層の表面及び第５の
半導体層の表面の一部を囲む開口部を有するレジストパ
ターンを形成し、当該レジストパターンをマスクとして
前記絶縁層及び前記絶縁膜を選択的に除去する第３の除
去工程と、前記第３の除去工程により露出した前記第４
及び第５の半導体層の表面の上に導電体を積層すること
によって第１の主電極を形成する工程と、前記半導体基
板の前記第１主面の上に導電体を積層することによって
第２の主電極を形成する工程と、を備える。
半導体装置の製造方法において、第１および第２主面を
規定するとともに、第１導電型の第１の半導体層と低不
純物濃度の第２導電型の第２の半導体層とを有し、前記
第１主面には前記第１の半導体層が露出し前記第２主面
には前記第２の半導体層が露出する半導体基板を形成す
る基板形成工程と、前記半導体基板の前記第２主面に、
前記第２の半導体層の不純物濃度よりも高い不純物濃度
に第２導電型の不純物を注入し拡散することによって、
第２導電型の第３の半導体層を前記第２の半導体層の表
面部分に形成する第１の注入工程と、前記第３の半導体
層の表面に第１導電型の不純物を注入し拡散することに
よって、前記第３の半導体層の表面部分に第１導電型の
第４の半導体層を形成する第２の注入工程と、前記第４
の半導体層の表面上に、当該第４の半導体層の表面に選
択的に開口部を有するレジストパターンを形成し、当該
レジストパターンをマスクとして第２導電型の不純物を
注入し拡散することによって、前記第４の半導体層の表
面部分に第２導電型の第５の半導体層を選択的に形成す
る第３の注入工程と、前記第４の半導体層表面および前
記第５の半導体層の表面上に、前記第５の半導体層の表
面の一部を囲む開口部を有する遮蔽膜を形成し、当該遮
蔽膜をマスクとして前記半導体基板を選択的に除去する
ことによって、少なくとも前記第４の半導体層を貫通す
る深さの溝を形成し、その後前記遮蔽膜を除去する第１
の除去工程と、前記溝、前記第４の半導体層、および前
記第５の半導体層それぞれの表面に絶縁膜を形成する第
１の工程と、前記溝を埋設するように前記絶縁膜上に導
電体を積層する第１の積層工程と、積層された前記導電
体を前記溝の開口部まで一様に除去することによって、
前記溝内の導電体を制御電極として残す第２の除去工程
と、前記絶縁膜の表面上及び前記溝に埋設された導電体
の表面上に絶縁層を積層する第２の積層工程と、前記絶
縁層の表面上に、前記第４の半導体層の表面及び第５の
半導体層の表面の一部を囲む開口部を有するレジストパ
ターンを形成し、当該レジストパターンをマスクとして
前記絶縁層及び前記絶縁膜を選択的に除去する第３の除
去工程と、前記第３の除去工程により露出した前記第４
及び第５の半導体層の表面の上に導電体を積層すること
によって第１の主電極を形成する工程と、前記半導体基
板の前記第１主面の上に導電体を積層することによって
第２の主電極を形成する工程と、を備える。
【００３６】
【００３７】
【００３８】第１５の発明の製造方法は、第１４の発明
の絶縁ゲート型半導体装置の製造方法において、前記基
板形成工程が、二つの主面を有する第１導電型の半導体
基板体を準備する工程と、当該半導体基板体の一方主面
上に、エピタキシャル成長によって低不純物濃度の第２
導電型の半導体層を積層することによって、前記第２の
半導体層を形成する工程と、を備えることを特徴とす
る。
の絶縁ゲート型半導体装置の製造方法において、前記基
板形成工程が、二つの主面を有する第１導電型の半導体
基板体を準備する工程と、当該半導体基板体の一方主面
上に、エピタキシャル成長によって低不純物濃度の第２
導電型の半導体層を積層することによって、前記第２の
半導体層を形成する工程と、を備えることを特徴とす
る。
【００３９】第１６の発明の製造方法は、第１４の発明
の絶縁ゲート型半導体装置の製造方法において、前記基
板形成工程が、二つの主面を有する低不純物濃度の第２
導電型の半導体基板体を準備する工程と、当該半導体基
板体の一方主面に第１導電型の不純物を注入する工程
と、前記一方主面に注入された前記不純物を拡散するこ
とによって第１導電型の前記第１半導体層を形成する工
程と、を備えることを特徴とする。
の絶縁ゲート型半導体装置の製造方法において、前記基
板形成工程が、二つの主面を有する低不純物濃度の第２
導電型の半導体基板体を準備する工程と、当該半導体基
板体の一方主面に第１導電型の不純物を注入する工程
と、前記一方主面に注入された前記不純物を拡散するこ
とによって第１導電型の前記第１半導体層を形成する工
程と、を備えることを特徴とする。
【００４０】
【００４１】第１７の発明の製造方法は、第１４の発明
の絶縁ゲート型半導体装置の製造方法において、前記基
板形成工程で形成される前記半導体基板が、前記第１の
半導体層と前記第２の半導体層の間に介挿された高不純
物濃度の第２導電型の第６の半導体層を、さらに有する
ことを特徴とする。
の絶縁ゲート型半導体装置の製造方法において、前記基
板形成工程で形成される前記半導体基板が、前記第１の
半導体層と前記第２の半導体層の間に介挿された高不純
物濃度の第２導電型の第６の半導体層を、さらに有する
ことを特徴とする。
【００４２】
【００４３】第１８の発明の製造方法は、第１７の発明
の絶縁ゲート型半導体装置の製造方法において、前記基
板形成工程が、二つの主面を有する低不純物濃度の第２
導電型の半導体基板体を準備する工程と、前記半導体基
板体の一方主面の上に、第２導電型の不純物を注入した
後に拡散することによって前記第６の半導体層を形成す
る工程と、前記第６の半導体層の表面に第１導電型の不
純物を注入した後に拡散することによって前記第１の半
導体層を形成する工程と、を備えることを特徴とする。
の絶縁ゲート型半導体装置の製造方法において、前記基
板形成工程が、二つの主面を有する低不純物濃度の第２
導電型の半導体基板体を準備する工程と、前記半導体基
板体の一方主面の上に、第２導電型の不純物を注入した
後に拡散することによって前記第６の半導体層を形成す
る工程と、前記第６の半導体層の表面に第１導電型の不
純物を注入した後に拡散することによって前記第１の半
導体層を形成する工程と、を備えることを特徴とする。
【００４４】
【００４５】第１９の発明の製造方法は、第１４ないし
第１８のいずれかの発明の絶縁ゲート型半導体装置の製
造方法において、前記第２の半導体層、前記第３の半導
体層、及び前記第４の半導体層における不純物濃度を、
それぞれＣ2、Ｃ3及びＣ4としたとき、これらの関係が
Ｃ2＜Ｃ3＜Ｃ4となるように、前記第１の注入工程およ
び前記第２の注入工程が行なわれることを特徴とする。
第１８のいずれかの発明の絶縁ゲート型半導体装置の製
造方法において、前記第２の半導体層、前記第３の半導
体層、及び前記第４の半導体層における不純物濃度を、
それぞれＣ2、Ｃ3及びＣ4としたとき、これらの関係が
Ｃ2＜Ｃ3＜Ｃ4となるように、前記第１の注入工程およ
び前記第２の注入工程が行なわれることを特徴とする。
【００４６】第２０の発明の製造方法は、第１４ないし
第１９のいずれかの発明の絶縁ゲート型半導体装置の製
造方法において、前記第４の半導体層の表面に第１導電
型の不純物を注入し拡散することによって、前記第４の
半導体層の表面部分に、当該第４の半導体層よりも不純
物濃度の高い第７の半導体層を形成する第４の注入工程
を、さらに備えることを特徴とする。
第１９のいずれかの発明の絶縁ゲート型半導体装置の製
造方法において、前記第４の半導体層の表面に第１導電
型の不純物を注入し拡散することによって、前記第４の
半導体層の表面部分に、当該第４の半導体層よりも不純
物濃度の高い第７の半導体層を形成する第４の注入工程
を、さらに備えることを特徴とする。
【００４７】
【００４８】第２１の発明の製造方法は、第２０の発明
の絶縁ゲート型半導体装置の製造方法において、前記第
３の注入工程における第２導電型の不純物の注入量は、
前記第４の注入工程における第１導電型の不純物の注入
量に比べて、この第１導電型の不純物に実質的に影響し
ない程度に低いことを特徴とする。
の絶縁ゲート型半導体装置の製造方法において、前記第
３の注入工程における第２導電型の不純物の注入量は、
前記第４の注入工程における第１導電型の不純物の注入
量に比べて、この第１導電型の不純物に実質的に影響し
ない程度に低いことを特徴とする。
【００４９】第２２の発明の製造方法は、第１４ないし
第２１のいずれかの発明の絶縁ゲート型半導体装置の製
造方法において、前記第１の除去工程が、前記溝を形成
した後に前記遮蔽膜をマスクとして第１導電型の不純物
を注入し、その後拡散することによって、前記第２の半
導体層よりも不純物濃度の高い第１導電型の第８の半導
体層を、前記溝の底部に形成する工程を含むことを特徴
とする。
第２１のいずれかの発明の絶縁ゲート型半導体装置の製
造方法において、前記第１の除去工程が、前記溝を形成
した後に前記遮蔽膜をマスクとして第１導電型の不純物
を注入し、その後拡散することによって、前記第２の半
導体層よりも不純物濃度の高い第１導電型の第８の半導
体層を、前記溝の底部に形成する工程を含むことを特徴
とする。
【００５０】第２３の発明の製造方法は、第１４ないし
第２１のいずれかの発明の絶縁ゲート型半導体装置の製
造方法において、前記第１の除去工程の後に、前記溝、
ならびに前記第４および前記第５の半導体層の露出面
に、当該第５の半導体層の不純物濃度に実質的に影響し
ない程度の注入量で第１導電型の不純物を注入し、その
後拡散することによって、前記第２の半導体層よりも不
純物濃度の高い第１導電型の第８の半導体層を前記溝の
底部に形成すると同時に、前記第４の半導体層の露出面
に、当該第４の半導体層よりも不純物濃度の高い第９の
半導体層を形成する工程を、さらに備えることを特徴と
する。
第２１のいずれかの発明の絶縁ゲート型半導体装置の製
造方法において、前記第１の除去工程の後に、前記溝、
ならびに前記第４および前記第５の半導体層の露出面
に、当該第５の半導体層の不純物濃度に実質的に影響し
ない程度の注入量で第１導電型の不純物を注入し、その
後拡散することによって、前記第２の半導体層よりも不
純物濃度の高い第１導電型の第８の半導体層を前記溝の
底部に形成すると同時に、前記第４の半導体層の露出面
に、当該第４の半導体層よりも不純物濃度の高い第９の
半導体層を形成する工程を、さらに備えることを特徴と
する。
【００５１】第２４の発明の装置は、絶縁ゲート型半導
体装置であって、互いに反対側に位置した第１と第２の
主面を有する第１導電型の第１の半導体層と、この第１
の半導体層の前記第１の主面上に配設された第２導電型
の第２の半導体層と、前記第２の半導体層よりも不純物
濃度が高く、前記第２の半導体層の表面上に配設された
第２導電型の第３の半導体層と、前記第３の半導体層の
表面上に配設された第１導電型の第４の半導体層と、こ
の第４の半導体層の表面に選択的に配設され、前記第４
の半導体層を介して前記第３の半導体層へ対向する第２
導電型の第５の半導体層と、前記第４の半導体層の表面
と前記第５の半導体層の表面とにまたがって接続された
第１の主電極と、前記第１の半導体層の前記第２の主面
上に配設された第２の主電極と、前記第３の半導体層と
前記第５の半導体層とに挟まれた前記第４の半導体層の
部分の上に配設された絶縁膜と、前記部分がチャネル領
域を形成するように前記絶縁膜を介して前記部分へ対向
する制御電極と、を備えている。第２５の発明の装置で
は、第２４の発明の絶縁ゲート型半導体装置において、
前記第３の半導体層が前記第２の半導体層よりも薄い。
第２６の発明の装置では、第２４または第２５の発明の
絶縁ゲート型半導体装置において、前記第２の半導体層
が前記第１の半導体層を貫通し当該第１の半導体層の第
２の主面に部分的に露出している。第２７の発明の装置
では、第２４または第２５の発明の絶縁ゲート型半導体
装置において、前記第１および第２の半導体層の間に、
前記第２の半導体層よりも不純物濃度の高い第２導電型
の第６の半導体層が配設されている。第２８の発明の装
置では、第２７の発明の絶縁ゲート型半導体装置におい
て、前記第６の半導体層が前記第１の半導体層を貫通
し、当該第１の半導体層の第２の主面に部分的に露出し
ている。第２９の発明の装置では、第２４ないし第２８
のいずれかの発明の絶縁ゲート型半導体装置において、
前記第１主電極が前記第４および第５の半導体層以外の
他の半導体層には接続されていない。第３０の発明の製
造方法は、絶縁ゲート型半導体装置の製造方法におい
て、(a ) 第１および第２主面を規定するとともに、第１
導電型の第１の半導体層と第２導電型の第２の半導体層
とを有し、前記第１主面には前記第１の半導体層が露出
し前記第２主面には前記第２の半導体層が露出する半導
体基板を形成する工程と、(b) 前記半導体基板の前記第
２主面に、前記第２の半導体層の不純物濃度よりも高い
不純物濃度に第２導電型の不純物を注入し拡散すること
によって、第２導電型の第３の半導体層を前記第２の半
導体層の表面部分に形成する工程と、(c)前記第３の半
導体層の表面に第１導電型の不純物を注入し拡散するこ
とによって、前記第３の半導体層の表面部分に第１導電
型の第４の半導体層を形成する工程と、(d) 前記第４の
半導体層の表面の中に、第２導電型の不純物を選択的に
注入し拡散することによって、前記第４の半導体層の表
面部分に第２導電型の第５の半導体層を選択的に形成す
る工程と、(e) 前記第４の半導体層、および前記第５の
半導体層それぞれの露出面に絶縁膜を形成する工程と、
(f) 前記絶縁膜上に導電体を積層する工程と、(g) 前記
導電体を選択的に除去することにより、前記第３の半導
体層と前記第５の半導体層とに挟まれた前記第４の半導
体層の部分がチャネル領域を形成するように、前記絶縁
膜を介して前記部分へ対向する制御電極を形成する工程
と、(h) 前記第４および第５の半導体層の表面にまたが
る領域において、前記絶縁膜を選択的に除去する工程
と、(i) 前記工程(h) により露出した前記第４の半導体
層の表面と前記第５の半導体層の表面とにまたがるよう
に、導電体を積層することによって第１の主電極を形成
する工程と、(j) 前記半導体基板の前記第１主面の上に
導電体を積層することによって第２の主電極を形成する
工程と、を備える。第３１の発明の製造方法では、第３
０の発明の絶縁ゲート型半導体装置の製造方法におい
て、前記第４の半導体層が形成された後に前記第３の半
導体層が前記第２の半導体層よりも薄くなるように、前
記第３の半導体層が形成される。第３２の発明の製造方
法では、第３０または第３１の発明の絶縁ゲート型半導
体装置の製造方法において、前記工程(a) が、(a-1) 二
つの主面を有する第１導電型の半導体基板体を準備する
工程と、(a-2) 当該半導体基板体の一方主面上に、エピ
タキシャル成長によって低不純物濃度の第２導電型の半
導体層を積層することによって、前記第２の半導体層を
形成する工程と、 を備える。第３３の発明の製造方法で
は、第３０または第３１の発明の絶縁ゲート型半導体装
置の製造方法において、前記工程(a) が、(a-1) 二つの
主面を有する低不純物濃度の第２導電型の半導体基板体
を準備する工程と、(a-2) 当該半導体基板体の一方主面
に第１導電型の不純物を注入する工程と、(a-3) 前記一
方主面に注入された前記不純物を拡散することによって
第１導電型の前記第１半導体層を形成する工程と、を備
える。第３４の発明の製造方法では、第３３の発明の絶
縁ゲート型半導体装置の製造方法において、前記工程(a
-2) が、(a-2-1) 第１導電型の不純物を前記半導体基板
体の前記一方主面に選択的に注入する工程、を備える。
第３５の発明の製造方法では、第３０または第３１の発
明の絶縁ゲート型半導体装置の製造方法において、前記
工程(a) で形成される前記半導体基板が、前記第１の半
導体層と前記第２の半導体層の間に介挿された高不純物
濃度の第２導電型の第６の半導体層をさらに有する。第
３６の発明の製造方法では、第３５の発明の絶縁ゲート
型半導体装置の製造方法において、前記工程(a) が、(a
-1) 二つの主面を有する低不純物濃度の第２導電型の半
導体基板体を準備する工程と、(a-2) 前記半導体基板体
の一方主面の上に、第２導電型の不純物を注入した後に
拡散することによって前記第６の半導体層を形成する工
程と、(a-3) 前記第６の半導体層の表面に第１導電型の
不純物を注入した後に拡散することによって前記第１の
半導体層を形成する工程と、を備える。第３７の発明の
製造方法では、第３６の発明の絶縁ゲート型半導体装置
の製造方法において、前記工程(a-3) が、(a-3-1) 第１
導電型の不純物を前記第６の半導体層の表面に選択的に
注入する工程と、(a-3-2) 前記第６の半導体層の表面に
選択的に注入された前記不純物を拡散する工程と、を備
える。第３８の発明の製造方法では、第３０ないし第３
７のいずれかの発明の絶縁ゲート型半導体装置の製造方
法において、前記第２の半導体層、前記第３の半導体
層、及び前記第４の半導体層における不純物濃度を、そ
れぞれＣ 2 、Ｃ 3 及びＣ 4 としたとき、これらの関係がＣ 2
＜Ｃ 3 ＜Ｃ 4 となるように、前記工程(b) および 前記工程
(c) が行なわれる。
体装置であって、互いに反対側に位置した第１と第２の
主面を有する第１導電型の第１の半導体層と、この第１
の半導体層の前記第１の主面上に配設された第２導電型
の第２の半導体層と、前記第２の半導体層よりも不純物
濃度が高く、前記第２の半導体層の表面上に配設された
第２導電型の第３の半導体層と、前記第３の半導体層の
表面上に配設された第１導電型の第４の半導体層と、こ
の第４の半導体層の表面に選択的に配設され、前記第４
の半導体層を介して前記第３の半導体層へ対向する第２
導電型の第５の半導体層と、前記第４の半導体層の表面
と前記第５の半導体層の表面とにまたがって接続された
第１の主電極と、前記第１の半導体層の前記第２の主面
上に配設された第２の主電極と、前記第３の半導体層と
前記第５の半導体層とに挟まれた前記第４の半導体層の
部分の上に配設された絶縁膜と、前記部分がチャネル領
域を形成するように前記絶縁膜を介して前記部分へ対向
する制御電極と、を備えている。第２５の発明の装置で
は、第２４の発明の絶縁ゲート型半導体装置において、
前記第３の半導体層が前記第２の半導体層よりも薄い。
第２６の発明の装置では、第２４または第２５の発明の
絶縁ゲート型半導体装置において、前記第２の半導体層
が前記第１の半導体層を貫通し当該第１の半導体層の第
２の主面に部分的に露出している。第２７の発明の装置
では、第２４または第２５の発明の絶縁ゲート型半導体
装置において、前記第１および第２の半導体層の間に、
前記第２の半導体層よりも不純物濃度の高い第２導電型
の第６の半導体層が配設されている。第２８の発明の装
置では、第２７の発明の絶縁ゲート型半導体装置におい
て、前記第６の半導体層が前記第１の半導体層を貫通
し、当該第１の半導体層の第２の主面に部分的に露出し
ている。第２９の発明の装置では、第２４ないし第２８
のいずれかの発明の絶縁ゲート型半導体装置において、
前記第１主電極が前記第４および第５の半導体層以外の
他の半導体層には接続されていない。第３０の発明の製
造方法は、絶縁ゲート型半導体装置の製造方法におい
て、(a ) 第１および第２主面を規定するとともに、第１
導電型の第１の半導体層と第２導電型の第２の半導体層
とを有し、前記第１主面には前記第１の半導体層が露出
し前記第２主面には前記第２の半導体層が露出する半導
体基板を形成する工程と、(b) 前記半導体基板の前記第
２主面に、前記第２の半導体層の不純物濃度よりも高い
不純物濃度に第２導電型の不純物を注入し拡散すること
によって、第２導電型の第３の半導体層を前記第２の半
導体層の表面部分に形成する工程と、(c)前記第３の半
導体層の表面に第１導電型の不純物を注入し拡散するこ
とによって、前記第３の半導体層の表面部分に第１導電
型の第４の半導体層を形成する工程と、(d) 前記第４の
半導体層の表面の中に、第２導電型の不純物を選択的に
注入し拡散することによって、前記第４の半導体層の表
面部分に第２導電型の第５の半導体層を選択的に形成す
る工程と、(e) 前記第４の半導体層、および前記第５の
半導体層それぞれの露出面に絶縁膜を形成する工程と、
(f) 前記絶縁膜上に導電体を積層する工程と、(g) 前記
導電体を選択的に除去することにより、前記第３の半導
体層と前記第５の半導体層とに挟まれた前記第４の半導
体層の部分がチャネル領域を形成するように、前記絶縁
膜を介して前記部分へ対向する制御電極を形成する工程
と、(h) 前記第４および第５の半導体層の表面にまたが
る領域において、前記絶縁膜を選択的に除去する工程
と、(i) 前記工程(h) により露出した前記第４の半導体
層の表面と前記第５の半導体層の表面とにまたがるよう
に、導電体を積層することによって第１の主電極を形成
する工程と、(j) 前記半導体基板の前記第１主面の上に
導電体を積層することによって第２の主電極を形成する
工程と、を備える。第３１の発明の製造方法では、第３
０の発明の絶縁ゲート型半導体装置の製造方法におい
て、前記第４の半導体層が形成された後に前記第３の半
導体層が前記第２の半導体層よりも薄くなるように、前
記第３の半導体層が形成される。第３２の発明の製造方
法では、第３０または第３１の発明の絶縁ゲート型半導
体装置の製造方法において、前記工程(a) が、(a-1) 二
つの主面を有する第１導電型の半導体基板体を準備する
工程と、(a-2) 当該半導体基板体の一方主面上に、エピ
タキシャル成長によって低不純物濃度の第２導電型の半
導体層を積層することによって、前記第２の半導体層を
形成する工程と、 を備える。第３３の発明の製造方法で
は、第３０または第３１の発明の絶縁ゲート型半導体装
置の製造方法において、前記工程(a) が、(a-1) 二つの
主面を有する低不純物濃度の第２導電型の半導体基板体
を準備する工程と、(a-2) 当該半導体基板体の一方主面
に第１導電型の不純物を注入する工程と、(a-3) 前記一
方主面に注入された前記不純物を拡散することによって
第１導電型の前記第１半導体層を形成する工程と、を備
える。第３４の発明の製造方法では、第３３の発明の絶
縁ゲート型半導体装置の製造方法において、前記工程(a
-2) が、(a-2-1) 第１導電型の不純物を前記半導体基板
体の前記一方主面に選択的に注入する工程、を備える。
第３５の発明の製造方法では、第３０または第３１の発
明の絶縁ゲート型半導体装置の製造方法において、前記
工程(a) で形成される前記半導体基板が、前記第１の半
導体層と前記第２の半導体層の間に介挿された高不純物
濃度の第２導電型の第６の半導体層をさらに有する。第
３６の発明の製造方法では、第３５の発明の絶縁ゲート
型半導体装置の製造方法において、前記工程(a) が、(a
-1) 二つの主面を有する低不純物濃度の第２導電型の半
導体基板体を準備する工程と、(a-2) 前記半導体基板体
の一方主面の上に、第２導電型の不純物を注入した後に
拡散することによって前記第６の半導体層を形成する工
程と、(a-3) 前記第６の半導体層の表面に第１導電型の
不純物を注入した後に拡散することによって前記第１の
半導体層を形成する工程と、を備える。第３７の発明の
製造方法では、第３６の発明の絶縁ゲート型半導体装置
の製造方法において、前記工程(a-3) が、(a-3-1) 第１
導電型の不純物を前記第６の半導体層の表面に選択的に
注入する工程と、(a-3-2) 前記第６の半導体層の表面に
選択的に注入された前記不純物を拡散する工程と、を備
える。第３８の発明の製造方法では、第３０ないし第３
７のいずれかの発明の絶縁ゲート型半導体装置の製造方
法において、前記第２の半導体層、前記第３の半導体
層、及び前記第４の半導体層における不純物濃度を、そ
れぞれＣ 2 、Ｃ 3 及びＣ 4 としたとき、これらの関係がＣ 2
＜Ｃ 3 ＜Ｃ 4 となるように、前記工程(b) および 前記工程
(c) が行なわれる。
【００５２】
＜実施の形態１＞図１は、この発明の一実施の形態の絶
縁ゲート型半導体装置の平面図である。以下に、絶縁ゲ
ート型半導体装置の一例として、Ｕ型ＩＧＢＴを用いて
説明する。図２は図１に示したＵ型ＩＧＢＴの一部セル
の部分平面図、図３は図２に示した一部セルのＡ−Ａ断
面での部分断面図である。図２は図３のエミッタ電極５
１および層間絶縁膜５０を取り除いた状態で描かれてい
る。
縁ゲート型半導体装置の平面図である。以下に、絶縁ゲ
ート型半導体装置の一例として、Ｕ型ＩＧＢＴを用いて
説明する。図２は図１に示したＵ型ＩＧＢＴの一部セル
の部分平面図、図３は図２に示した一部セルのＡ−Ａ断
面での部分断面図である。図２は図３のエミッタ電極５
１および層間絶縁膜５０を取り除いた状態で描かれてい
る。
【００５３】図１において、３０はＵ型ＩＧＢＴ、３１
は第１の主電極としてのエミッタ電極、３２はゲート配
線、３３はゲートパッド、３４は一部セルである。
は第１の主電極としてのエミッタ電極、３２はゲート配
線、３３はゲートパッド、３４は一部セルである。
【００５４】図２及び図３において、４１は第１の半導
体層としてのＰ+コレクタ層、４２は第２の半導体層と
してのＮ-層、４３は第３の半導体層としてのＮ層、４
４は第４の半導体層としてのＰベース層、４５は第５の
半導体層としてのＮ+エミッタ領域、４６は第６の半導
体層としてのＮ+バッファ層、４７は溝としてのトレン
チ、４８は絶縁膜としてのゲート絶縁膜、４９は制御電
極としてのゲート電極、５０は層間絶縁膜、５１は第１
の主電極としてのエミッタ電極で図１で示したエミッタ
電極３１の一部である。５２は第２の主電極としてのコ
レクタ電極、５３はチャネル領域、５６はトレンチ４７
の先端隅部である。また図２において中括弧で示した２
点鎖線間の領域Ｃは層間絶縁膜５０が覆う領域である。
体層としてのＰ+コレクタ層、４２は第２の半導体層と
してのＮ-層、４３は第３の半導体層としてのＮ層、４
４は第４の半導体層としてのＰベース層、４５は第５の
半導体層としてのＮ+エミッタ領域、４６は第６の半導
体層としてのＮ+バッファ層、４７は溝としてのトレン
チ、４８は絶縁膜としてのゲート絶縁膜、４９は制御電
極としてのゲート電極、５０は層間絶縁膜、５１は第１
の主電極としてのエミッタ電極で図１で示したエミッタ
電極３１の一部である。５２は第２の主電極としてのコ
レクタ電極、５３はチャネル領域、５６はトレンチ４７
の先端隅部である。また図２において中括弧で示した２
点鎖線間の領域Ｃは層間絶縁膜５０が覆う領域である。
【００５５】ゲート絶縁膜４８は通常は熱酸化膜でＳｉ
Ｏ2、ゲート電極４９はＮ型不純物がドープされたポリ
シリコンである。層間絶縁膜５０はボロンとリンを含有
したシリケートガラス（以下ＢＰＳＧという）、エミッ
タ電極５１、ゲート配線３２及びゲートパッド３３はＳ
ｉ含有のＡｌ（以下Ａｌ−Ｓｉという）、コレクタ電極
５２はＡｌＭｏＮｉＡｕ合金でそれぞれ形成されてい
る。
Ｏ2、ゲート電極４９はＮ型不純物がドープされたポリ
シリコンである。層間絶縁膜５０はボロンとリンを含有
したシリケートガラス（以下ＢＰＳＧという）、エミッ
タ電極５１、ゲート配線３２及びゲートパッド３３はＳ
ｉ含有のＡｌ（以下Ａｌ−Ｓｉという）、コレクタ電極
５２はＡｌＭｏＮｉＡｕ合金でそれぞれ形成されてい
る。
【００５６】ゲート配線３２はセルのゲート電極４９と
接続されていて、ゲート電極４９からゲートパッド３３
までの経路のポリシリコン部分を少なくして、ゲート電
極４９からゲートパッド３３までの電気抵抗を下げると
ともに、素子の制御動作を素子全面で均一にする機能を
有している。
接続されていて、ゲート電極４９からゲートパッド３３
までの経路のポリシリコン部分を少なくして、ゲート電
極４９からゲートパッド３３までの電気抵抗を下げると
ともに、素子の制御動作を素子全面で均一にする機能を
有している。
【００５７】この実施の形態のＵ型ＩＧＢＴでは、Ｐ+
コレクタ層４１の表面にＮ+バッファ層４６が配設さ
れ、このＮ+バッファ層４６の表面にＮ-層４２が配設さ
れている。さらにこのＮ-層４２の上にＮ層４３が配設
され、その上にＰベース層４４が配設されている。Ｐベ
ース層４４の表面にＮ+エミッタ領域４５が間隔をおい
て帯状に配設され、このＮ+エミッタ領域４５の帯状形
状の長手方向に沿って、Ｎ+エミッタ領域４５の表面か
らＰベース層４４及びＮ層４３を貫通しＮ-層４２に達
するトレンチ４７が配設されている。
コレクタ層４１の表面にＮ+バッファ層４６が配設さ
れ、このＮ+バッファ層４６の表面にＮ-層４２が配設さ
れている。さらにこのＮ-層４２の上にＮ層４３が配設
され、その上にＰベース層４４が配設されている。Ｐベ
ース層４４の表面にＮ+エミッタ領域４５が間隔をおい
て帯状に配設され、このＮ+エミッタ領域４５の帯状形
状の長手方向に沿って、Ｎ+エミッタ領域４５の表面か
らＰベース層４４及びＮ層４３を貫通しＮ-層４２に達
するトレンチ４７が配設されている。
【００５８】トレンチ４７の内壁には、ゲート絶縁膜４
８が配設され、トレンチ４７の内部には、Ｎ+エミッタ
領域４５の表面の開口部までゲート電極４９が埋設され
ている。従ってゲート電極４９はトレンチ４７の内部の
ゲート絶縁膜４８を介してＰベース層４４の表面に対向
し、このゲート電極４９が対向するＰベース層４４の表
面がチャネル領域５３となる。隣り合うトレンチ４７相
互は、それぞれのトレンチ４７に隣接しているＮ+エミ
ッタ領域４５とこのＮ+エミッタ領域４５の間に配設さ
れたＰベース層４４の露出面とを介して配設されてい
る。
８が配設され、トレンチ４７の内部には、Ｎ+エミッタ
領域４５の表面の開口部までゲート電極４９が埋設され
ている。従ってゲート電極４９はトレンチ４７の内部の
ゲート絶縁膜４８を介してＰベース層４４の表面に対向
し、このゲート電極４９が対向するＰベース層４４の表
面がチャネル領域５３となる。隣り合うトレンチ４７相
互は、それぞれのトレンチ４７に隣接しているＮ+エミ
ッタ領域４５とこのＮ+エミッタ領域４５の間に配設さ
れたＰベース層４４の露出面とを介して配設されてい
る。
【００５９】ゲート電極４９の表面は層間絶縁膜５０で
覆われている。さらに、層間絶縁膜５０はエミッタ電極
５１によって覆われている。エミッタ電極５１は、Ｎ+
エミッタ領域４５とＰベース層４４とが短絡するよう
に、Ｎ+エミッタ領域４５及びＰベース層４４が配置さ
れた素子の表面上に配設されている。また素子の表面上
にはゲート電極４９と接続されたゲート配線３２および
ゲートパッド３３がＮ+エミッタ領域４５及びＰベース
層４４と絶縁されて配設されている。またＰ+コレクタ
層４１のもう一方の表面上にコレクタ電極５２が配設さ
れている。
覆われている。さらに、層間絶縁膜５０はエミッタ電極
５１によって覆われている。エミッタ電極５１は、Ｎ+
エミッタ領域４５とＰベース層４４とが短絡するよう
に、Ｎ+エミッタ領域４５及びＰベース層４４が配置さ
れた素子の表面上に配設されている。また素子の表面上
にはゲート電極４９と接続されたゲート配線３２および
ゲートパッド３３がＮ+エミッタ領域４５及びＰベース
層４４と絶縁されて配設されている。またＰ+コレクタ
層４１のもう一方の表面上にコレクタ電極５２が配設さ
れている。
【００６０】たとえば耐圧が２０００Ｖ級の素子での各
部分の寸法を示すと、素子表面つまりＰベース層４４の
露出面またはＮ+エミッタ領域４５の表面からＮ-層４２
とＮ+バッファ層４６との境界までの厚さは約２００μ
ｍ、このＮ-層４２の不純物濃度は５×１０13ｃｍ-3、
トレンチ４７の間隔が約４μｍで、Ｎ+エミッタ領域４
５表面からのトレンチ４７の深さは約８μｍである。Ｎ
+エミッタ領域４５の底部とＰベース層４４との接合
面、Ｐベース層４４とＮ層４３との接合面及びＮ層４３
とＮ-層４２との接合面の深さは、Ｎ+エミッタ領域４５
またはＰベース層４４の表面からそれぞれ約１μｍ、約
３μｍそして約７μｍである。Ｎ+バッファ層４６の厚
みは約１０μｍ、Ｐ+コレクタ層４１の厚みは約３００
μｍである。
部分の寸法を示すと、素子表面つまりＰベース層４４の
露出面またはＮ+エミッタ領域４５の表面からＮ-層４２
とＮ+バッファ層４６との境界までの厚さは約２００μ
ｍ、このＮ-層４２の不純物濃度は５×１０13ｃｍ-3、
トレンチ４７の間隔が約４μｍで、Ｎ+エミッタ領域４
５表面からのトレンチ４７の深さは約８μｍである。Ｎ
+エミッタ領域４５の底部とＰベース層４４との接合
面、Ｐベース層４４とＮ層４３との接合面及びＮ層４３
とＮ-層４２との接合面の深さは、Ｎ+エミッタ領域４５
またはＰベース層４４の表面からそれぞれ約１μｍ、約
３μｍそして約７μｍである。Ｎ+バッファ層４６の厚
みは約１０μｍ、Ｐ+コレクタ層４１の厚みは約３００
μｍである。
【００６１】次に動作について説明する。エミッタ電極
５１とコレクタ電極５２との間に所定のコレクタ電圧Ｖ
CEを、エミッタ電極５１とゲート電極４９との間に所定
のゲート電圧ＶGEを印加する、すなわちゲートをオンす
ると、チャネル領域５３がＮ型に反転しチャネルが形成
される。このチャネルを通じてエミッタ電極５１から電
子がＮ層４３を経由してＮ-層４２に注入される。この
注入された電子によりＮ+バッファ層４６を介してＰ+コ
レクタ層４１とＮ-層４２との間が順バイアスされ、コ
レクタ電極５２からＰ+コレクタ層４１およびＮ+バッフ
ァ層４６を経由してＮ-層４２にホールが注入される。
この結果電導度変調によりＮ-層４２の抵抗が大幅に低
下しＩＧＢＴの電流容量は増大する。
５１とコレクタ電極５２との間に所定のコレクタ電圧Ｖ
CEを、エミッタ電極５１とゲート電極４９との間に所定
のゲート電圧ＶGEを印加する、すなわちゲートをオンす
ると、チャネル領域５３がＮ型に反転しチャネルが形成
される。このチャネルを通じてエミッタ電極５１から電
子がＮ層４３を経由してＮ-層４２に注入される。この
注入された電子によりＮ+バッファ層４６を介してＰ+コ
レクタ層４１とＮ-層４２との間が順バイアスされ、コ
レクタ電極５２からＰ+コレクタ層４１およびＮ+バッフ
ァ層４６を経由してＮ-層４２にホールが注入される。
この結果電導度変調によりＮ-層４２の抵抗が大幅に低
下しＩＧＢＴの電流容量は増大する。
【００６２】Ｎ-層４２に注入されたホールはエミッタ
電極５１へ抜けて行くのであるが、トレンチ４７の間の
ホールの移動経路と交差して、Ｎ-層４２とＰベース層
４４との間にＮ層４３が設けられている。このためＮ層
４３によってホールはＰベース層４４に移動することが
制限されることになり、Ｎ-層４２とＮ層４３との境界
近傍のＮ-層４２にホールが蓄積され、結果としてＮ-層
４２は、図５０に示したダイオードのようなキャリア分
布となる。このため従来のＩＧＢＴのようにＮ-層４２
のキャリア分布がエミッタ側で少なくなることがなく、
この実施の形態のＩＧＢＴにおいては従来のＩＧＢＴと
比較してもオン電圧が低くなる。
電極５１へ抜けて行くのであるが、トレンチ４７の間の
ホールの移動経路と交差して、Ｎ-層４２とＰベース層
４４との間にＮ層４３が設けられている。このためＮ層
４３によってホールはＰベース層４４に移動することが
制限されることになり、Ｎ-層４２とＮ層４３との境界
近傍のＮ-層４２にホールが蓄積され、結果としてＮ-層
４２は、図５０に示したダイオードのようなキャリア分
布となる。このため従来のＩＧＢＴのようにＮ-層４２
のキャリア分布がエミッタ側で少なくなることがなく、
この実施の形態のＩＧＢＴにおいては従来のＩＧＢＴと
比較してもオン電圧が低くなる。
【００６３】次に、ＩＧＢＴのオン状態からオフ状態に
する際には、エミッタ電極５１とゲート電極４９との間
に印加されていたゲート電圧ＶGEを０Ｖまたは逆バイア
スにする、すなわちゲートをオフすると、Ｎ型に反転し
ていたチャネル領域５３がＰ型に戻り、エミッタ電極５
１からの電子の注入が停止し、Ｐ+コレクタ層４１から
Ｎ-層４２へのホールの注入も停止する。その後Ｎ-層４
２に蓄積されていた電子とホールはそれぞれコレクタ電
極５２、エミッタ電極５１へ抜けて行くか、または互い
に再結合し消滅する。
する際には、エミッタ電極５１とゲート電極４９との間
に印加されていたゲート電圧ＶGEを０Ｖまたは逆バイア
スにする、すなわちゲートをオフすると、Ｎ型に反転し
ていたチャネル領域５３がＰ型に戻り、エミッタ電極５
１からの電子の注入が停止し、Ｐ+コレクタ層４１から
Ｎ-層４２へのホールの注入も停止する。その後Ｎ-層４
２に蓄積されていた電子とホールはそれぞれコレクタ電
極５２、エミッタ電極５１へ抜けて行くか、または互い
に再結合し消滅する。
【００６４】このときＮ層４３はホールがエミッタ電極
５１へ抜けて行く経路と交差して設けられているが、オ
ン状態の時と異なりオフ状態においてはコレクタ電圧と
して高電圧、例えばこの実施の形態では２０００Ｖが印
加されることになる。このため、この程度の厚みのＮ層
４３があったとしてもバリアとはならず、ホールの移動
になんら影響を与えない。従ってオフできる電流値は、
従来のＩＧＢＴと同程度の電流値が確保され低下するこ
とはない。
５１へ抜けて行く経路と交差して設けられているが、オ
ン状態の時と異なりオフ状態においてはコレクタ電圧と
して高電圧、例えばこの実施の形態では２０００Ｖが印
加されることになる。このため、この程度の厚みのＮ層
４３があったとしてもバリアとはならず、ホールの移動
になんら影響を与えない。従ってオフできる電流値は、
従来のＩＧＢＴと同程度の電流値が確保され低下するこ
とはない。
【００６５】図４はこの実施の形態のＵ型ＩＧＢＴ、Ｐ
ＩＮダイオード及び従来のＵ型ＩＧＢＴのオン電圧をシ
ミュレーションにより比較検討した結果を示すグラフで
ある。
ＩＮダイオード及び従来のＵ型ＩＧＢＴのオン電圧をシ
ミュレーションにより比較検討した結果を示すグラフで
ある。
【００６６】図４において、ＶCEはコレクタ電圧、ＩC
はコレクタ電流である。また比較のためにＰＩＮダイオ
ードについても、ＩＧＢＴのオン電圧と等価なＶfを計
算した。このＰＩＮダイオードは、Ｎ-層に１μｍのＮ+
層を設けたものである。
はコレクタ電流である。また比較のためにＰＩＮダイオ
ードについても、ＩＧＢＴのオン電圧と等価なＶfを計
算した。このＰＩＮダイオードは、Ｎ-層に１μｍのＮ+
層を設けたものである。
【００６７】図４のグラフから認められるように、定格
電流として電流値５０Ａ／ｃｍ2でオン電圧を比較する
と、ダイオードでは２．５Ｖ、この実施の形態であるＮ
層４３を設けたＩＧＢＴでは２．７Ｖ、Ｎ層４３のない
従来のＩＧＢＴでは３．２Ｖであり、Ｎ層４３を設けた
ＩＧＢＴのＶCE(SAT)はほぼダイオードのＶfと等しい値
を示している。
電流として電流値５０Ａ／ｃｍ2でオン電圧を比較する
と、ダイオードでは２．５Ｖ、この実施の形態であるＮ
層４３を設けたＩＧＢＴでは２．７Ｖ、Ｎ層４３のない
従来のＩＧＢＴでは３．２Ｖであり、Ｎ層４３を設けた
ＩＧＢＴのＶCE(SAT)はほぼダイオードのＶfと等しい値
を示している。
【００６８】以上のように、この実施の形態では、Ｕ型
ＩＧＢＴのＮ-層４２とＰベース層４４との間にＮ層４
３を設けるという簡単な構成により、オン電圧を低くし
ながら、オフできる電流値が低下しないＵ型ＩＧＢＴを
得ることができる。
ＩＧＢＴのＮ-層４２とＰベース層４４との間にＮ層４
３を設けるという簡単な構成により、オン電圧を低くし
ながら、オフできる電流値が低下しないＵ型ＩＧＢＴを
得ることができる。
【００６９】また、この実施の形態では、トレンチ４７
の先端がＮ層４３からわずかに突出した構成になってい
る。Ｕ型ＩＧＢＴの耐圧は、トレンチ４７の先端の隅部
５６近傍の電界分布で決定される。このため、このよう
にトレンチ４７の先端がＮ層４３からわずかに突出した
構成にすると、コレクタ電圧印加時の空乏層が横方向に
延ばされトレンチ４７の先端隅部５６近傍の電界集中が
緩和される。
の先端がＮ層４３からわずかに突出した構成になってい
る。Ｕ型ＩＧＢＴの耐圧は、トレンチ４７の先端の隅部
５６近傍の電界分布で決定される。このため、このよう
にトレンチ４７の先端がＮ層４３からわずかに突出した
構成にすると、コレクタ電圧印加時の空乏層が横方向に
延ばされトレンチ４７の先端隅部５６近傍の電界集中が
緩和される。
【００７０】特にこのシミュレーション条件のようにコ
レクタ電圧が高い場合には、このトレンチ４７の先端隅
部５６近傍の電界集中の緩和の影響は顕著に現れない
が、コレクタ電圧が比較的低い数百Ｖ程度の場合には大
きく影響して耐圧が確保できる。従ってトレンチ４７の
先端がＮ層４３からわずかに突出した構成にすることに
より、比較的低圧の素子から高圧の素子まで幅広い電圧
クラスで、耐圧の確保し易いＵ型ＩＧＢＴを提供するこ
とができる。
レクタ電圧が高い場合には、このトレンチ４７の先端隅
部５６近傍の電界集中の緩和の影響は顕著に現れない
が、コレクタ電圧が比較的低い数百Ｖ程度の場合には大
きく影響して耐圧が確保できる。従ってトレンチ４７の
先端がＮ層４３からわずかに突出した構成にすることに
より、比較的低圧の素子から高圧の素子まで幅広い電圧
クラスで、耐圧の確保し易いＵ型ＩＧＢＴを提供するこ
とができる。
【００７１】次にこの実施の形態のＵ型ＩＧＢＴの製造
方法の一例を説明する。図５〜図１２は各工程での素子
を示す部分断面図である。
方法の一例を説明する。図５〜図１２は各工程での素子
を示す部分断面図である。
【００７２】まず、Ｐ+シリコン基板６０上にＮ+層６１
及びＮ-層６２が順次エピタキシャル成長により形成さ
れる。次にＮ-層６２の表面にＮ型不純物を注入し、ア
ニールすることによりＮ型不純物を拡散しＮ層６３を形
成する。更にこのＮ層６３の表面にＰ型不純物を注入
し、アニールすることによりＰベース層６４を形成す
る。
及びＮ-層６２が順次エピタキシャル成長により形成さ
れる。次にＮ-層６２の表面にＮ型不純物を注入し、ア
ニールすることによりＮ型不純物を拡散しＮ層６３を形
成する。更にこのＮ層６３の表面にＰ型不純物を注入
し、アニールすることによりＰベース層６４を形成す
る。
【００７３】この工程において、Ｎ-層６２、Ｎ層６３
及びＰベース層６４の不純物濃度を、それぞれＣ2、Ｃ3
及びＣ4としたとき、これらの関係がＣ2＜Ｃ3＜Ｃ4とな
るようにＮ型不純物及びＰ型不純物の注入拡散を行なう
と、Ｐ型不純物の注入が簡単に行なうことができるので
製造時間が短縮される。（図５参照）。
及びＰベース層６４の不純物濃度を、それぞれＣ2、Ｃ3
及びＣ4としたとき、これらの関係がＣ2＜Ｃ3＜Ｃ4とな
るようにＮ型不純物及びＰ型不純物の注入拡散を行なう
と、Ｐ型不純物の注入が簡単に行なうことができるので
製造時間が短縮される。（図５参照）。
【００７４】次に、Ｐベース層６４の表面にレジストを
積層し、写真製版工程により、帯状開口を複数並列して
設けたレジストパターン６５が形成され、このレジスト
パターン６５をマスクとしてＰベース層６４の表面にＮ
型不純物を高濃度に注入しアニールにより拡散しＮ+エ
ミッタ領域６６が形成される（図６参照）。
積層し、写真製版工程により、帯状開口を複数並列して
設けたレジストパターン６５が形成され、このレジスト
パターン６５をマスクとしてＰベース層６４の表面にＮ
型不純物を高濃度に注入しアニールにより拡散しＮ+エ
ミッタ領域６６が形成される（図６参照）。
【００７５】この後Ｐベース層６４及びＮ+エミッタ領
域６６の表面上に遮蔽膜としての酸化膜６７を形成し、
この酸化膜６７でＮ+エミッタ領域６６それぞれの表面
にＮ+エミッタ領域６６より狭い幅で帯状の開口を設け
たシリコンエッチング用マスクが形成され、このシリコ
ンエッチング用マスクをマスクとしてＲＩＥ（Reactive
Ion Etching）によりエッチングを行い、Ｎ+エミッタ領
域６６表面からＮ-層６２まで貫通するトレンチ６８を
形成する（図７参照）。その後、酸化膜６７をエッチン
グにより除去する。
域６６の表面上に遮蔽膜としての酸化膜６７を形成し、
この酸化膜６７でＮ+エミッタ領域６６それぞれの表面
にＮ+エミッタ領域６６より狭い幅で帯状の開口を設け
たシリコンエッチング用マスクが形成され、このシリコ
ンエッチング用マスクをマスクとしてＲＩＥ（Reactive
Ion Etching）によりエッチングを行い、Ｎ+エミッタ領
域６６表面からＮ-層６２まで貫通するトレンチ６８を
形成する（図７参照）。その後、酸化膜６７をエッチン
グにより除去する。
【００７６】次いでトレンチ６８の表面、Ｐベース層６
４およびＮ+エミッタ領域６６に熱酸化膜６９を形成
し、Ｐベース層６４、Ｎ+エミッタ領域６６及びトレン
チ６８の表面に形成されている酸化膜６９の上に、Ｎ型
不純物がドープされたポリシリコン７０が積層されトレ
ンチ６８を埋設する（図８参照）。
４およびＮ+エミッタ領域６６に熱酸化膜６９を形成
し、Ｐベース層６４、Ｎ+エミッタ領域６６及びトレン
チ６８の表面に形成されている酸化膜６９の上に、Ｎ型
不純物がドープされたポリシリコン７０が積層されトレ
ンチ６８を埋設する（図８参照）。
【００７７】次に積層されたポリシリコン７０を、トレ
ンチ６８に埋設されたポリシリコン７０を残すようにト
レンチ６８の開口部までエッチバックする（図９参
照）。
ンチ６８に埋設されたポリシリコン７０を残すようにト
レンチ６８の開口部までエッチバックする（図９参
照）。
【００７８】この後Ｐベース層６４とＮ+エミッタ領域
６６との表面上の酸化膜６９表面及びトレンチ６８に埋
設されたポリシリコン７０の表面上にＢＰＳＧ７１を積
層する（図１０参照）。
６６との表面上の酸化膜６９表面及びトレンチ６８に埋
設されたポリシリコン７０の表面上にＢＰＳＧ７１を積
層する（図１０参照）。
【００７９】次いでこのＢＰＳＧ７１の表面上にレジス
トを積層し、写真製版工程により、隣接するトレンチ６
８相互間のＰベース層６４表面とＮ+エミッタ領域６６
の一部を囲みトレンチ６８に並列する帯状の開口を設け
たレジストパターン７２が形成され、このレジストパタ
ーン７２をマスクとしてＢＰＳＧ７１及び酸化膜６９の
エッチングを行い、トレンチ６８に埋設されたポリシリ
コン７０の表面上に層間絶縁膜７１を形成する（図１１
参照）。
トを積層し、写真製版工程により、隣接するトレンチ６
８相互間のＰベース層６４表面とＮ+エミッタ領域６６
の一部を囲みトレンチ６８に並列する帯状の開口を設け
たレジストパターン７２が形成され、このレジストパタ
ーン７２をマスクとしてＢＰＳＧ７１及び酸化膜６９の
エッチングを行い、トレンチ６８に埋設されたポリシリ
コン７０の表面上に層間絶縁膜７１を形成する（図１１
参照）。
【００８０】その後エッチングで露出したＰベース層６
４とＮ+エミッタ領域６６とが短絡するように、Ｐベー
ス層６４、Ｎ+エミッタ領域６６及び層間絶縁膜７１が
配設された素子表面上にＡｌ−Ｓｉが積層され、エミッ
タ電極７３とトレンチ６８のポリシリコン７０に接続さ
れるゲート配線とゲートパッドとが同時に形成される
（図１２参照）。更にＰ+基板６０の表面上にドレイン
電極が形成される。
４とＮ+エミッタ領域６６とが短絡するように、Ｐベー
ス層６４、Ｎ+エミッタ領域６６及び層間絶縁膜７１が
配設された素子表面上にＡｌ−Ｓｉが積層され、エミッ
タ電極７３とトレンチ６８のポリシリコン７０に接続さ
れるゲート配線とゲートパッドとが同時に形成される
（図１２参照）。更にＰ+基板６０の表面上にドレイン
電極が形成される。
【００８１】このような製造工程を採ることにより、こ
の実施の形態のＵ型ＩＧＢＴを安価に製造することがで
きる。
の実施の形態のＵ型ＩＧＢＴを安価に製造することがで
きる。
【００８２】＜実施の形態２＞図１３は、この発明の他
の実施の形態のＵ型ＩＧＢＴの部分平面図、図１４は図
１３に示した一部セルのＡ−Ａ断面での部分断面図、図
１５は図１３に示した一部セルのＢ−Ｂ断面での部分断
面図である。図１３はエミッタ電極５１および層間絶縁
膜５０を取り除いた状態で描かれている。また中括弧で
示した２点鎖線間の領域Ｃは層間絶縁膜５０が覆う領域
である。
の実施の形態のＵ型ＩＧＢＴの部分平面図、図１４は図
１３に示した一部セルのＡ−Ａ断面での部分断面図、図
１５は図１３に示した一部セルのＢ−Ｂ断面での部分断
面図である。図１３はエミッタ電極５１および層間絶縁
膜５０を取り除いた状態で描かれている。また中括弧で
示した２点鎖線間の領域Ｃは層間絶縁膜５０が覆う領域
である。
【００８３】図１３、図１４および図１５において、こ
の実施の形態のＵ型ＩＧＢＴは、トレンチ４７間に形成
されたＮ+エミッタ領域４５の平面形状が梯子形状に形
成されている。すなわち、Ｐベース領域４４の露出面を
挟んでＮ+エミッタ領域４５が帯状に並列され、このＮ+
エミッタ領域４５の表面に開口を有するトレンチがＮ+
エミッタ領域４５の長手方向に沿って延在され、隣接す
るゲート電極４９相互間のＮ+エミッタ領域４５は互い
に連結部５５で繋がれ、この連結部５５と交互にＰベー
ス領域４４の露出面が配設されている。その他の部分の
構成は実施の形態１のＵ型ＩＧＢＴと同様である。
の実施の形態のＵ型ＩＧＢＴは、トレンチ４７間に形成
されたＮ+エミッタ領域４５の平面形状が梯子形状に形
成されている。すなわち、Ｐベース領域４４の露出面を
挟んでＮ+エミッタ領域４５が帯状に並列され、このＮ+
エミッタ領域４５の表面に開口を有するトレンチがＮ+
エミッタ領域４５の長手方向に沿って延在され、隣接す
るゲート電極４９相互間のＮ+エミッタ領域４５は互い
に連結部５５で繋がれ、この連結部５５と交互にＰベー
ス領域４４の露出面が配設されている。その他の部分の
構成は実施の形態１のＵ型ＩＧＢＴと同様である。
【００８４】Ｎ+エミッタ領域４５の平面形状をこのよ
うに梯子形状に形成することにより、エミッタ電極５１
がＮ+エミッタ領域４５及びＰベース領域４４とをコン
タクトするコンタクト領域を、連結部５５でとることが
でき、コンタクト領域を形成する際のマスクずれを考慮
する必要が無くなる。すなわち、図１１に示されたレジ
ストパターン７２を形成する際にマスクずれの余裕分を
考慮する必要がなく、セル間隔を短くすることができる
から、図２のようにＮ+エミッタ領域４５を単にゲート
電極４９沿わせる構成と比較して、セルの微細化が可能
となる。またコンタクト領域を素子表面全体にバランス
良く配置することができる。
うに梯子形状に形成することにより、エミッタ電極５１
がＮ+エミッタ領域４５及びＰベース領域４４とをコン
タクトするコンタクト領域を、連結部５５でとることが
でき、コンタクト領域を形成する際のマスクずれを考慮
する必要が無くなる。すなわち、図１１に示されたレジ
ストパターン７２を形成する際にマスクずれの余裕分を
考慮する必要がなく、セル間隔を短くすることができる
から、図２のようにＮ+エミッタ領域４５を単にゲート
電極４９沿わせる構成と比較して、セルの微細化が可能
となる。またコンタクト領域を素子表面全体にバランス
良く配置することができる。
【００８５】従って素子の高密度化が実現できてオン電
圧を低減でき、また各セルの動作特性を素子全体で均一
化を図ることができる。
圧を低減でき、また各セルの動作特性を素子全体で均一
化を図ることができる。
【００８６】＜実施の形態３＞図１６は、この発明のさ
らに他の実施の形態のＵ型ＩＧＢＴの部分断面図であ
る。図１６において、この実施の形態のＵ型ＩＧＢＴ
は、Ｎ層４３の厚みを厚くしてＮ層４３とＮ-層４２と
の境界がトレンチ４７の先端よりも深くなるようにした
ものである。他の構成は実施の形態１と同様である。
らに他の実施の形態のＵ型ＩＧＢＴの部分断面図であ
る。図１６において、この実施の形態のＵ型ＩＧＢＴ
は、Ｎ層４３の厚みを厚くしてＮ層４３とＮ-層４２と
の境界がトレンチ４７の先端よりも深くなるようにした
ものである。他の構成は実施の形態１と同様である。
【００８７】この実施の形態においても、オン状態にお
いてＮ-層４２に注入されたホールはエミッタ電極５１
へ抜けて行くが、Ｎ層４３によってホールはＰベース層
４４に移動することが制限されることになり、Ｎ-層４
２とＮ層４３との境界近傍のＮ-層４２にホールが蓄積
され、結果としてＮ-層４２は図５０に示したダイオー
ドのようなキャリア分布となりオン電圧が低くなること
は実施の形態１と同じである。
いてＮ-層４２に注入されたホールはエミッタ電極５１
へ抜けて行くが、Ｎ層４３によってホールはＰベース層
４４に移動することが制限されることになり、Ｎ-層４
２とＮ層４３との境界近傍のＮ-層４２にホールが蓄積
され、結果としてＮ-層４２は図５０に示したダイオー
ドのようなキャリア分布となりオン電圧が低くなること
は実施の形態１と同じである。
【００８８】さらにこの実施の形態では抵抗の低いＮ層
４３の厚みが厚いからそれだけよりオン電圧が低くな
る。
４３の厚みが厚いからそれだけよりオン電圧が低くな
る。
【００８９】図１７はＮ-層４２とＮ層４３との境界深
さに対する耐圧とオン電圧の値を示したグラフである。
横軸は素子表面つまりＰベース層４４の露出面またはＮ
+エミッタ領域４５の表面からＮ-層４２とＮ層４３との
境界までの深さであり、左の縦軸は耐圧、右の縦軸はオ
ン電圧ＶCE(SAT)である。
さに対する耐圧とオン電圧の値を示したグラフである。
横軸は素子表面つまりＰベース層４４の露出面またはＮ
+エミッタ領域４５の表面からＮ-層４２とＮ層４３との
境界までの深さであり、左の縦軸は耐圧、右の縦軸はオ
ン電圧ＶCE(SAT)である。
【００９０】このシミュレーションの条件は、素子表面
つまりＰベース層４４の露出面またはＮ+エミッタ領域
４５の表面からＮ-層４２とＮ+バッファ層４６との境界
までの厚さは約２００μｍ、このＮ-層４２の不純物濃
度は５×１０13ｃｍ-3、トレンチ４７の間隔が約４μｍ
で、Ｎ+エミッタ領域４５表面からのトレンチ４７の深
さは約８μｍである。
つまりＰベース層４４の露出面またはＮ+エミッタ領域
４５の表面からＮ-層４２とＮ+バッファ層４６との境界
までの厚さは約２００μｍ、このＮ-層４２の不純物濃
度は５×１０13ｃｍ-3、トレンチ４７の間隔が約４μｍ
で、Ｎ+エミッタ領域４５表面からのトレンチ４７の深
さは約８μｍである。
【００９１】図１７において、Ａ−Ａは素子表面からの
Ｐベース層４４とＮ層４３との境界深さを示しており、
このライン上の耐圧及びオン電圧の値は、Ｐベース層４
４とＮ層４３との境界深さとＮ-層４２とＮ層４３との
境界深さとが同じ、つまりＮ層４３を設けない場合の値
である。
Ｐベース層４４とＮ層４３との境界深さを示しており、
このライン上の耐圧及びオン電圧の値は、Ｐベース層４
４とＮ層４３との境界深さとＮ-層４２とＮ層４３との
境界深さとが同じ、つまりＮ層４３を設けない場合の値
である。
【００９２】図１７から認められるように、ＶCE(SAT)
の値はＮ層４３の厚みが厚くなるほど低下し、Ｎ層４３
の厚みに対応してオン電圧は低下する。しかし耐圧はＮ
層４３の厚みのある臨界値を越すと急激に低下する。こ
の実施の形態では、Ｎ-層４２とＮ層４３との境界深さ
がトレンチ４７の底部から更に８μｍ程度深くなると急
激に耐圧が低下している。従って耐圧が許す範囲内に置
いて、Ｎ層４３を厚くしてオン電圧をできるだけ下げる
ことができる。
の値はＮ層４３の厚みが厚くなるほど低下し、Ｎ層４３
の厚みに対応してオン電圧は低下する。しかし耐圧はＮ
層４３の厚みのある臨界値を越すと急激に低下する。こ
の実施の形態では、Ｎ-層４２とＮ層４３との境界深さ
がトレンチ４７の底部から更に８μｍ程度深くなると急
激に耐圧が低下している。従って耐圧が許す範囲内に置
いて、Ｎ層４３を厚くしてオン電圧をできるだけ下げる
ことができる。
【００９３】この実施の形態のようにＮ層４３とＮ-層
４２との境界がトレンチ４７の先端よりも深くなるよう
にＮ層４３を配設する場合は、特に耐圧クラスの高い素
子の場合に有効に適用できる。すなわち、オフ状態にお
けるコレクタ電圧が高い場合には、トレンチ４７の先端
がＰベース層４４とＮ層４３との境界から大きく突出し
ていてもトレンチ４７の先端隅部５６近傍での電界集中
が耐圧低下に大きく影響しないからである。
４２との境界がトレンチ４７の先端よりも深くなるよう
にＮ層４３を配設する場合は、特に耐圧クラスの高い素
子の場合に有効に適用できる。すなわち、オフ状態にお
けるコレクタ電圧が高い場合には、トレンチ４７の先端
がＰベース層４４とＮ層４３との境界から大きく突出し
ていてもトレンチ４７の先端隅部５６近傍での電界集中
が耐圧低下に大きく影響しないからである。
【００９４】また耐圧クラスが高いので、耐圧が急激に
低下しない程度のＮ層４３の厚みではＮ層４３の厚みが
厚くなったとしても、Ｎ層４３はオン状態からオフ状態
へ移るときのホールの移動のバリアとはならず、オフの
際の電流低下に影響することはない。従って、この実施
の形態のように構成することにより、オン電圧をより低
いＵ型ＩＧＢＴを提供することができる。
低下しない程度のＮ層４３の厚みではＮ層４３の厚みが
厚くなったとしても、Ｎ層４３はオン状態からオフ状態
へ移るときのホールの移動のバリアとはならず、オフの
際の電流低下に影響することはない。従って、この実施
の形態のように構成することにより、オン電圧をより低
いＵ型ＩＧＢＴを提供することができる。
【００９５】また、この実施の形態のようにＮ層４３の
厚みを厚くしてＮ層４３とＮ-層４２との境界がトレン
チ４７の先端よりも深くなるように構成し、さらにＮ+
エミッタ領域４５の平面形状を、実施の形態２のように
梯子形状に形成することにより、素子のセル密度を高
く、また素子の動作特性を均一にすることができる。
厚みを厚くしてＮ層４３とＮ-層４２との境界がトレン
チ４７の先端よりも深くなるように構成し、さらにＮ+
エミッタ領域４５の平面形状を、実施の形態２のように
梯子形状に形成することにより、素子のセル密度を高
く、また素子の動作特性を均一にすることができる。
【００９６】＜実施の形態４＞図１８は、この発明のさ
らに他の実施の形態のＵ型ＩＧＢＴの部分断面図であ
る。図１８において、このＵ型ＩＧＢＴはＰ+コレクタ
層４１に接して直接Ｎ-層４２を配設し、このＮ-層４２
の厚みをコレクタ電圧が印加された時にＰベース層４４
から延びる空乏層よりも厚くなるようにしたものであ
る。
らに他の実施の形態のＵ型ＩＧＢＴの部分断面図であ
る。図１８において、このＵ型ＩＧＢＴはＰ+コレクタ
層４１に接して直接Ｎ-層４２を配設し、このＮ-層４２
の厚みをコレクタ電圧が印加された時にＰベース層４４
から延びる空乏層よりも厚くなるようにしたものであ
る。
【００９７】耐圧クラスが２０００Ｖ以上の高耐圧の素
子の場合には、耐圧を確保するためのＮ-層４２の厚み
がかなり厚くなる。このため素子を製造するときにＰ+
基板上にＮ-層４２をエピタキシャル成長により形成す
ることは、エピタキシャル成長に要する時間が長くなり
コスト的に有利でない。そこでＮ-シリコン基板を使用
することにより、製造コストを安価にすることができ
る。
子の場合には、耐圧を確保するためのＮ-層４２の厚み
がかなり厚くなる。このため素子を製造するときにＰ+
基板上にＮ-層４２をエピタキシャル成長により形成す
ることは、エピタキシャル成長に要する時間が長くなり
コスト的に有利でない。そこでＮ-シリコン基板を使用
することにより、製造コストを安価にすることができ
る。
【００９８】図１９は図１８の絶縁ゲート型半導体装置
の実施の形態の変形例の部分断面図である。図１９のＵ
型ＩＧＢＴは、Ｐ+コレクタ層４１に接して直接Ｎ-層４
２を配設し、このＮ-層４２の厚みをコレクタ電圧が印
加された時にＰベース層４４から延びる空乏層よりも厚
くなるようにするとともにＮ層４３の厚みを厚くしてＮ
層４３とＮ-層４２との境界がトレンチ４７の先端より
も深くなるようにしたもので、図１８の場合と同様の効
果がある。
の実施の形態の変形例の部分断面図である。図１９のＵ
型ＩＧＢＴは、Ｐ+コレクタ層４１に接して直接Ｎ-層４
２を配設し、このＮ-層４２の厚みをコレクタ電圧が印
加された時にＰベース層４４から延びる空乏層よりも厚
くなるようにするとともにＮ層４３の厚みを厚くしてＮ
層４３とＮ-層４２との境界がトレンチ４７の先端より
も深くなるようにしたもので、図１８の場合と同様の効
果がある。
【００９９】またこの実施の形態において、さらにＮ+
エミッタ領域４５の平面形状を、実施の形態２のように
梯子形状に形成することにより、素子のセル密度を高く
してオン電圧を低く、また各セルの動作特性を素子全体
で均一にすることができる。
エミッタ領域４５の平面形状を、実施の形態２のように
梯子形状に形成することにより、素子のセル密度を高く
してオン電圧を低く、また各セルの動作特性を素子全体
で均一にすることができる。
【０１００】次にこの実施の形態のＵ型ＩＧＢＴの製造
方法の一例を説明する。図２０はこの実施の形態のＵ型
ＩＧＢＴの製造方法の製造工程における素子を示す部分
断面図である。ここでは実施の形態１に示した製造方法
の各工程と異なる部分を示している。
方法の一例を説明する。図２０はこの実施の形態のＵ型
ＩＧＢＴの製造方法の製造工程における素子を示す部分
断面図である。ここでは実施の形態１に示した製造方法
の各工程と異なる部分を示している。
【０１０１】まず、Ｎ-シリコン基板６２の一主面にＰ
型不純物を注入し、アニールすることにより拡散してＰ
+コレクタ層６０を形成する（図２０参照）。
型不純物を注入し、アニールすることにより拡散してＰ
+コレクタ層６０を形成する（図２０参照）。
【０１０２】次いでＮ-シリコン基板６２の他主面にＮ
型不純物を注入し、アニールすることによりＮ型不純物
を拡散しＮ層６３を形成する。更に、このＮ層６３の表
面にＰ型不純物を注入し、アニールすることによりＰベ
ース層６４を形成する（図５参照）。
型不純物を注入し、アニールすることによりＮ型不純物
を拡散しＮ層６３を形成する。更に、このＮ層６３の表
面にＰ型不純物を注入し、アニールすることによりＰベ
ース層６４を形成する（図５参照）。
【０１０３】この後の、Ｐベース層６４の表面にＮ+エ
ミッタ領域６６を形成する工程以降の素子製造の工程
は、実施の形態１の図６以降の工程と同じである。
ミッタ領域６６を形成する工程以降の素子製造の工程
は、実施の形態１の図６以降の工程と同じである。
【０１０４】図２１はこの実施の形態のＵ型ＩＧＢＴの
変形例の製造工程における素子を示す部分断面図であ
る。図２０の製造方法では、Ｐ+コレクタ層４１に接し
て直接Ｎ-層４２を配設した場合の製造方法について述
べたが、Ｐ+コレクタ層４１とＮ-層４２との間にＮ+バ
ッファ層４６を設けてもよい。この場合の製造方法が図
２１に示されている。
変形例の製造工程における素子を示す部分断面図であ
る。図２０の製造方法では、Ｐ+コレクタ層４１に接し
て直接Ｎ-層４２を配設した場合の製造方法について述
べたが、Ｐ+コレクタ層４１とＮ-層４２との間にＮ+バ
ッファ層４６を設けてもよい。この場合の製造方法が図
２１に示されている。
【０１０５】図２１において、まず、Ｎ-シリコン基板
６２の一主面にＮ型不純物を注入し、アニールすること
によりＮ型不純物を拡散しＮ+層６１を形成する。さら
にこのＮ+層６１の表面にＰ型不純物を注入し、アニー
ルすることによりＰ+層６０を形成する（図２１参
照）。
６２の一主面にＮ型不純物を注入し、アニールすること
によりＮ型不純物を拡散しＮ+層６１を形成する。さら
にこのＮ+層６１の表面にＰ型不純物を注入し、アニー
ルすることによりＰ+層６０を形成する（図２１参
照）。
【０１０６】次いでＮ-シリコン基板６１の他主面にＮ
型不純物を注入し、アニールすることによりＮ型不純物
を拡散しＮ層６３を形成する。更に、このＮ層６３の表
面にＰ型不純物を注入し、アニールすることによりＰベ
ース層６４を形成する（図５参照）。
型不純物を注入し、アニールすることによりＮ型不純物
を拡散しＮ層６３を形成する。更に、このＮ層６３の表
面にＰ型不純物を注入し、アニールすることによりＰベ
ース層６４を形成する（図５参照）。
【０１０７】この後の、Ｐベース層６４の表面にＮ+エ
ミッタ領域６６を形成する工程以降の素子製造の工程
は、実施の形態１の図６以降の工程と同じである。
ミッタ領域６６を形成する工程以降の素子製造の工程
は、実施の形態１の図６以降の工程と同じである。
【０１０８】この実施の形態の製造工程において、Ｎ-
層６２、Ｎ層６３及びＰベース層６４の不純物濃度を、
それぞれＣ2、Ｃ3及びＣ4としたとき、これらの関係が
Ｃ2＜Ｃ3＜Ｃ4となるようにＮ型不純物及びＰ型不純物
の注入拡散を行なうと、Ｐ型不純物の注入が簡単に行な
えるので製造時間が短縮されることは実施の形態１の場
合と同様である。
層６２、Ｎ層６３及びＰベース層６４の不純物濃度を、
それぞれＣ2、Ｃ3及びＣ4としたとき、これらの関係が
Ｃ2＜Ｃ3＜Ｃ4となるようにＮ型不純物及びＰ型不純物
の注入拡散を行なうと、Ｐ型不純物の注入が簡単に行な
えるので製造時間が短縮されることは実施の形態１の場
合と同様である。
【０１０９】以上のようにこの実施の形態では、Ｎ-シ
リコン基板を使用することにより、製造コストを安価に
することができる。
リコン基板を使用することにより、製造コストを安価に
することができる。
【０１１０】＜実施の形態５＞図２２は、この発明のさ
らに他の実施の形態のＵ型ＩＧＢＴの部分断面図であ
る。図２２において、Ｎ+バッファ層４６がＰ+コレクタ
層４１の一部を貫通して露出し、このＮ+バッファ層４
６の露出面とＰ+コレクタ層４１の表面がともにコレク
タ電極５２に接触し短絡している。
らに他の実施の形態のＵ型ＩＧＢＴの部分断面図であ
る。図２２において、Ｎ+バッファ層４６がＰ+コレクタ
層４１の一部を貫通して露出し、このＮ+バッファ層４
６の露出面とＰ+コレクタ層４１の表面がともにコレク
タ電極５２に接触し短絡している。
【０１１１】ＩＧＢＴがオン状態からオフ状態になる際
に、エミッタ電極５１からの電子の注入が停止し、Ｐ+
コレクタ層４１からＮ-層４２へのホールの注入も停止
した後、Ｎ-層４２に蓄積されていた電子の一部はコレ
クタ電極５２へ抜けて行く。この時Ｎ+バッファ層４６
の露出面とコレクタ電極５２とが短絡していると、電子
が素速くコレクタ電極５２の方に移動することができ
る。この移動の遅速がスイッチングの速度に影響し、Ｕ
型ＩＧＢＴのターンオフのスピードを速くすることがで
きる。
に、エミッタ電極５１からの電子の注入が停止し、Ｐ+
コレクタ層４１からＮ-層４２へのホールの注入も停止
した後、Ｎ-層４２に蓄積されていた電子の一部はコレ
クタ電極５２へ抜けて行く。この時Ｎ+バッファ層４６
の露出面とコレクタ電極５２とが短絡していると、電子
が素速くコレクタ電極５２の方に移動することができ
る。この移動の遅速がスイッチングの速度に影響し、Ｕ
型ＩＧＢＴのターンオフのスピードを速くすることがで
きる。
【０１１２】また図２３はこの実施の形態の変形例であ
るＵ型ＩＧＢＴの部分断面図である。この場合は、実施
の形態４のＮ-層４２の厚みがかなり厚い場合の素子に
適用した例である。図２３において、Ｎ-層４２がＰ+コ
レクタ層４１の一部を貫通して露出し、このＮ-層４２
の露出面とＰ+コレクタ層４１の表面がともにコレクタ
電極５２に接触し短絡している。
るＵ型ＩＧＢＴの部分断面図である。この場合は、実施
の形態４のＮ-層４２の厚みがかなり厚い場合の素子に
適用した例である。図２３において、Ｎ-層４２がＰ+コ
レクタ層４１の一部を貫通して露出し、このＮ-層４２
の露出面とＰ+コレクタ層４１の表面がともにコレクタ
電極５２に接触し短絡している。
【０１１３】この場合も、図２２の実施の形態と同様
に、Ｕ型ＩＧＢＴのターンオフの際に、Ｎ-層４２に蓄
積されていた電子が素速くコレクタ電極５２の方に移動
することができる。このためＵ型ＩＧＢＴのターンオフ
のスピードを速くすることができる。
に、Ｕ型ＩＧＢＴのターンオフの際に、Ｎ-層４２に蓄
積されていた電子が素速くコレクタ電極５２の方に移動
することができる。このためＵ型ＩＧＢＴのターンオフ
のスピードを速くすることができる。
【０１１４】この実施の形態のようにＮ+バッファ層４
６またはＮ-層４２がＰ+コレクタ層４１の一部を貫通し
て露出面を有しているＵ型ＩＧＢＴは、実施の形態４で
述べたＮ-シリコン基板を使用する製造方法を採ること
により、安価に製造することができる。
６またはＮ-層４２がＰ+コレクタ層４１の一部を貫通し
て露出面を有しているＵ型ＩＧＢＴは、実施の形態４で
述べたＮ-シリコン基板を使用する製造方法を採ること
により、安価に製造することができる。
【０１１５】次にこの実施の形態のＵ型ＩＧＢＴの製造
方法の一例を説明する。図２４はこの実施の形態のＵ型
ＩＧＢＴの製造工程における素子の部分断面図である。
ここでは実施の形態４に示した製造方法の工程と異なる
部分を示している。
方法の一例を説明する。図２４はこの実施の形態のＵ型
ＩＧＢＴの製造工程における素子の部分断面図である。
ここでは実施の形態４に示した製造方法の工程と異なる
部分を示している。
【０１１６】図２４において、まず、Ｎ-シリコン基板
６２の一主面にＮ型不純物を注入し、アニールすること
によりＮ型不純物を拡散しＮ+層６１を形成する。次い
で、Ｎ+層６１の表面にレジストを積層し、写真製版工
程により一部開口を設けたレジストパターン８０が形成
され、このレジストパターン８０をマスクとしてＮ+層
６１の表面にＰ型不純物を高濃度に注入しアニールによ
り拡散し、Ｎ+層６１の一部表面を露出面として残し、
選択的にＰ+コレクタ層６０を形成する。
６２の一主面にＮ型不純物を注入し、アニールすること
によりＮ型不純物を拡散しＮ+層６１を形成する。次い
で、Ｎ+層６１の表面にレジストを積層し、写真製版工
程により一部開口を設けたレジストパターン８０が形成
され、このレジストパターン８０をマスクとしてＮ+層
６１の表面にＰ型不純物を高濃度に注入しアニールによ
り拡散し、Ｎ+層６１の一部表面を露出面として残し、
選択的にＰ+コレクタ層６０を形成する。
【０１１７】この後Ｎ-シリコン基板６２の他主面にＮ
層６３を形成する工程以降は実施の形態４と同じであ
る。
層６３を形成する工程以降は実施の形態４と同じであ
る。
【０１１８】図２５はこの実施の形態のＵ型ＩＧＢＴの
変形例の製造工程における素子の部分断面図である。図
２５の製造方法では、Ｎ-シリコン基板６２の一主面に
直接Ｐ+コレクタ層を形成する方法である。
変形例の製造工程における素子の部分断面図である。図
２５の製造方法では、Ｎ-シリコン基板６２の一主面に
直接Ｐ+コレクタ層を形成する方法である。
【０１１９】図２５において、まず、Ｎ-シリコン基板
６２の一主面にレジストを積層し、写真製版工程により
一部開口を設けたレジストパターン８０が形成され、こ
のレジストパターン８０をマスクとしてＮ-シリコン基
板６２の一主面にＰ型不純物を高濃度に注入しアニール
により拡散し、Ｎ-シリコン基板６２の一部表面を露出
面として残し、選択的にＰ+コレクタ層６０を形成す
る。
６２の一主面にレジストを積層し、写真製版工程により
一部開口を設けたレジストパターン８０が形成され、こ
のレジストパターン８０をマスクとしてＮ-シリコン基
板６２の一主面にＰ型不純物を高濃度に注入しアニール
により拡散し、Ｎ-シリコン基板６２の一部表面を露出
面として残し、選択的にＰ+コレクタ層６０を形成す
る。
【０１２０】この後Ｎ-シリコン基板６２の他主面にＮ
層６３を形成する工程以降は実施の形態４と同じであ
る。
層６３を形成する工程以降は実施の形態４と同じであ
る。
【０１２１】このような製造方法により、Ｎ+バッファ
層４６またはＮ-層４２がＰ+コレクタ層４１の一部を貫
通して露出面を有しているＵ型ＩＧＢＴを安価に製造す
ることができる。
層４６またはＮ-層４２がＰ+コレクタ層４１の一部を貫
通して露出面を有しているＵ型ＩＧＢＴを安価に製造す
ることができる。
【０１２２】＜実施の形態６＞図２６は、さらに別の実
施の形態のＵ型ＩＧＢＴの平面図である。また、図２７
および図２８は、それぞれ図２６のＡ−Ａ断面、および
Ｂ−Ｂ断面における断面図である。図２６は、図１３と
同様に、エミッタ電極５１および層間絶縁膜５０を取り
除いた状態で描かれている。すなわち、図２６には、Ｕ
型ＩＧＢＴを構成する半導体基板の上主面（エミッタ電
極５１が配設される側の主面）が描かれている。また、
図２６において、２点鎖線で挟まれた領域Ｃは、層間絶
縁膜５０で覆われる領域を示している。
施の形態のＵ型ＩＧＢＴの平面図である。また、図２７
および図２８は、それぞれ図２６のＡ−Ａ断面、および
Ｂ−Ｂ断面における断面図である。図２６は、図１３と
同様に、エミッタ電極５１および層間絶縁膜５０を取り
除いた状態で描かれている。すなわち、図２６には、Ｕ
型ＩＧＢＴを構成する半導体基板の上主面（エミッタ電
極５１が配設される側の主面）が描かれている。また、
図２６において、２点鎖線で挟まれた領域Ｃは、層間絶
縁膜５０で覆われる領域を示している。
【０１２３】これらの図に示すように、このＵ型ＩＧＢ
Ｔでは、Ｎ+エミッタ領域４５（５５）が、トレンチ４
７に直交するストライプ状に形成されている点が、実施
の形態２の装置とは特徴的に異なっている。すなわち、
Ｎ+エミッタ領域４５は、あたかも連結部５５のみを有
するよう形成されている。その結果、半導体基板の上主
面には、Ｐベース層４４と連結部５５とが、交互に配列
された帯状に露出している。
Ｔでは、Ｎ+エミッタ領域４５（５５）が、トレンチ４
７に直交するストライプ状に形成されている点が、実施
の形態２の装置とは特徴的に異なっている。すなわち、
Ｎ+エミッタ領域４５は、あたかも連結部５５のみを有
するよう形成されている。その結果、半導体基板の上主
面には、Ｐベース層４４と連結部５５とが、交互に配列
された帯状に露出している。
【０１２４】この装置では、半導体基板の上主面におけ
る隣接する領域Ｃに挟まれた領域、すなわち、エミッタ
電極５１に接続されるコンタクト領域は、隣接する２つ
のトレンチ４７のいずれの方へずれても、Ｐベース層４
４と連結部５５の双方を、常に一定の広さで覆う。すな
わち、コンタクト領域を形成するためのマスクパターン
に位置ずれがあっても、Ｐベース層４４およびＮ+エミ
ッタ領域４５は、常に一定の広さでエミッタ電極５１と
接触する。
る隣接する領域Ｃに挟まれた領域、すなわち、エミッタ
電極５１に接続されるコンタクト領域は、隣接する２つ
のトレンチ４７のいずれの方へずれても、Ｐベース層４
４と連結部５５の双方を、常に一定の広さで覆う。すな
わち、コンタクト領域を形成するためのマスクパターン
に位置ずれがあっても、Ｐベース層４４およびＮ+エミ
ッタ領域４５は、常に一定の広さでエミッタ電極５１と
接触する。
【０１２５】したがって、コンタクト領域を形成するた
めのマスクパターンの位置合わせの精度が緩和される。
さらに加えて、Ｎ+エミッタ領域４５を形成するための
マスクパターンについては、その位置合わせが不要とな
る。その結果、装置の製造に要する手間とコストが節減
される。さらに、マスクパターンの位置ずれ対するマー
ジンを考慮することなく、隣接するトレンチ４７の間の
間隔、すなわちセル間隔を縮小することが可能となる。
すなわち、セルの微細化が促進されるという利点も得ら
れる。
めのマスクパターンの位置合わせの精度が緩和される。
さらに加えて、Ｎ+エミッタ領域４５を形成するための
マスクパターンについては、その位置合わせが不要とな
る。その結果、装置の製造に要する手間とコストが節減
される。さらに、マスクパターンの位置ずれ対するマー
ジンを考慮することなく、隣接するトレンチ４７の間の
間隔、すなわちセル間隔を縮小することが可能となる。
すなわち、セルの微細化が促進されるという利点も得ら
れる。
【０１２６】さらに、Ｐベース層４４がトレンチ４７に
接触しているために、装置がオン状態からオフ状態へ移
行するときに、電流を担うホールは、トレンチ４７に接
触したＰベース層４４の部分をも通過して、エミッタ電
極５１へと抜けることができる。すなわち、この装置で
は、実施の形態１、２の装置に比べて、オフ時の電流に
対する間口が広くなっている。このため、ターンオフで
きる電流が大きいという利点が得られる。言い替える
と、装置のＲＢＳＯＡ（逆バイアス安全動作領域；Reve
rse Bias Safe Operation Area）が高いという利点があ
る。
接触しているために、装置がオン状態からオフ状態へ移
行するときに、電流を担うホールは、トレンチ４７に接
触したＰベース層４４の部分をも通過して、エミッタ電
極５１へと抜けることができる。すなわち、この装置で
は、実施の形態１、２の装置に比べて、オフ時の電流に
対する間口が広くなっている。このため、ターンオフで
きる電流が大きいという利点が得られる。言い替える
と、装置のＲＢＳＯＡ（逆バイアス安全動作領域；Reve
rse Bias Safe Operation Area）が高いという利点があ
る。
【０１２７】Ｎ層４３は、ＲＢＳＯＡに対しては、わず
かではあるが、その大きさを低めるように寄与する。こ
の実施の形態の装置は、オフ時の電流に対する間口を拡
大することによって、ＲＢＳＯＡに対して、Ｎ層４３の
わずかなマイナスの寄与分を補償するとともに、さらに
向上をもたらしている。
かではあるが、その大きさを低めるように寄与する。こ
の実施の形態の装置は、オフ時の電流に対する間口を拡
大することによって、ＲＢＳＯＡに対して、Ｎ層４３の
わずかなマイナスの寄与分を補償するとともに、さらに
向上をもたらしている。
【０１２８】なお、図２６〜図２８では、帯状のＮ+エ
ミッタ領域４５がトレンチ４７に直交するように形成さ
れた例を示したが、一般に、帯状のＮ+エミッタ領域４
５が、ある角度を持ってトレンチ４７と交差しておれ
ば、同様の効果を奏する。
ミッタ領域４５がトレンチ４７に直交するように形成さ
れた例を示したが、一般に、帯状のＮ+エミッタ領域４
５が、ある角度を持ってトレンチ４７と交差しておれ
ば、同様の効果を奏する。
【０１２９】＜実施の形態７＞図２９は、さらに別の実
施の形態のＵ型ＩＧＢＴの平面図である。また、図３０
および図３１は、それぞれ図２９のＡ−Ａ断面、および
Ｂ−Ｂ断面における断面図である。図２９は、図２６と
同様に、Ｕ型ＩＧＢＴを構成する半導体基板の上主面を
示している。また、図２９において、２点鎖線で挟まれ
た領域Ｃは、層間絶縁膜５０で覆われる領域を示してい
る。
施の形態のＵ型ＩＧＢＴの平面図である。また、図３０
および図３１は、それぞれ図２９のＡ−Ａ断面、および
Ｂ−Ｂ断面における断面図である。図２９は、図２６と
同様に、Ｕ型ＩＧＢＴを構成する半導体基板の上主面を
示している。また、図２９において、２点鎖線で挟まれ
た領域Ｃは、層間絶縁膜５０で覆われる領域を示してい
る。
【０１３０】これらの図に示すように、このＵ型ＩＧＢ
Ｔでは、Ｐベース層４４およびＮ+エミッタ領域４５
は、実施の形態２の装置（図１３）と同様の形状で、半
導体基板の上主面に露出している。すなわち、Ｎ+エミ
ッタ領域４５は、梯子型の平面形状を有している。しか
しながら、実施の形態２の装置とは異なり、領域Ｃは、
Ｎ+エミッタ領域４５のトレンチ４７に沿った帯状部
分、すなわち連結部５５を除いた部分をすべて覆ってい
る。言い替えると、隣接する領域Ｃに挟まれたコンタク
ト領域は、連結部５５においてのみ、Ｎ+エミッタ領域
４５を覆っている。このため、エミッタ電極５１とＮ+
エミッタ領域４５との接続は、連結部５５においてのみ
行われる。
Ｔでは、Ｐベース層４４およびＮ+エミッタ領域４５
は、実施の形態２の装置（図１３）と同様の形状で、半
導体基板の上主面に露出している。すなわち、Ｎ+エミ
ッタ領域４５は、梯子型の平面形状を有している。しか
しながら、実施の形態２の装置とは異なり、領域Ｃは、
Ｎ+エミッタ領域４５のトレンチ４７に沿った帯状部
分、すなわち連結部５５を除いた部分をすべて覆ってい
る。言い替えると、隣接する領域Ｃに挟まれたコンタク
ト領域は、連結部５５においてのみ、Ｎ+エミッタ領域
４５を覆っている。このため、エミッタ電極５１とＮ+
エミッタ領域４５との接続は、連結部５５においてのみ
行われる。
【０１３１】その結果、Ｎ+エミッタ領域４５のトレン
チ４７に沿った帯状部分を通過する電流Ｉ1は、トレン
チ４７に沿った方向に流れ、さらに連結部５５を経由し
てエミッタ電極５１へと到達する。すなわち、実施の形
態２と比較すると、電流Ｉ1は、エミッタ電極５１へと
至るまでに、Ｎ+エミッタ領域４５の中を、より長い距
離にわたって流れる。このため、Ｎ+エミッタ領域４５
の中に、実施の形態２に比べて大きな電圧降下が発生す
る。
チ４７に沿った帯状部分を通過する電流Ｉ1は、トレン
チ４７に沿った方向に流れ、さらに連結部５５を経由し
てエミッタ電極５１へと到達する。すなわち、実施の形
態２と比較すると、電流Ｉ1は、エミッタ電極５１へと
至るまでに、Ｎ+エミッタ領域４５の中を、より長い距
離にわたって流れる。このため、Ｎ+エミッタ領域４５
の中に、実施の形態２に比べて大きな電圧降下が発生す
る。
【０１３２】この電圧降下の大きさは、Ｎ+エミッタ領
域４５の帯状部分のトレンチ４７に沿った方向の横方向
抵抗Ｒ1の大きさによって規定される。この横方向抵抗
Ｒ1の大きさは、Ｎ+エミッタ領域４５の帯状部分の幅Ｗ
に比べて、Ｐベース層４４の露出面のトレンチ４７に沿
った方向の長さＬが大きいほど大きくなる。一例とし
て、長さＬは約１０〜２０μｍ程度、幅Ｗは約１μｍ程
度に設定される。すなわち、長さＬは幅Ｗに比べて、は
るかに大きい値となっている。このような、代表例で
は、横方向抵抗Ｒ1が高くなっており、Ｎ+エミッタ領域
４５の中に著しい電圧降下がもたらされる。
域４５の帯状部分のトレンチ４７に沿った方向の横方向
抵抗Ｒ1の大きさによって規定される。この横方向抵抗
Ｒ1の大きさは、Ｎ+エミッタ領域４５の帯状部分の幅Ｗ
に比べて、Ｐベース層４４の露出面のトレンチ４７に沿
った方向の長さＬが大きいほど大きくなる。一例とし
て、長さＬは約１０〜２０μｍ程度、幅Ｗは約１μｍ程
度に設定される。すなわち、長さＬは幅Ｗに比べて、は
るかに大きい値となっている。このような、代表例で
は、横方向抵抗Ｒ1が高くなっており、Ｎ+エミッタ領域
４５の中に著しい電圧降下がもたらされる。
【０１３３】電圧降下は、電流Ｉ1が大きいほど高くな
る。すなわち、大きい電流Ｉ1が流れる部位ほど、高い
電圧降下が発生する。この電圧降下は、さらに、電流Ｉ
1を抑制する働きをなす。したがって、Ｎ+エミッタ領域
４５の中で、電流Ｉ1が小さく電圧降下の低い部位で
は、電流Ｉ1が流れ易く、逆に、電流Ｉ1が大きく電圧降
下の高い部位では、電流Ｉ1は流れ難くなる。
る。すなわち、大きい電流Ｉ1が流れる部位ほど、高い
電圧降下が発生する。この電圧降下は、さらに、電流Ｉ
1を抑制する働きをなす。したがって、Ｎ+エミッタ領域
４５の中で、電流Ｉ1が小さく電圧降下の低い部位で
は、電流Ｉ1が流れ易く、逆に、電流Ｉ1が大きく電圧降
下の高い部位では、電流Ｉ1は流れ難くなる。
【０１３４】このようにして、Ｎ+エミッタ領域４５を
流れる電流Ｉ1の大きさが、装置全体にわたって平均化
される。すなわち、この装置では、横方向抵抗Ｒ1を利
用することによって、電流の大きさの偏りを緩和ないし
解消している。電流の大きさが平均化されるので、ター
ンオフできる電流が大きくなる。すなわち、この装置に
おいても、実施の形態６の装置と同様に、ＲＢＳＯＡが
改善されるという利点が得られる。
流れる電流Ｉ1の大きさが、装置全体にわたって平均化
される。すなわち、この装置では、横方向抵抗Ｒ1を利
用することによって、電流の大きさの偏りを緩和ないし
解消している。電流の大きさが平均化されるので、ター
ンオフできる電流が大きくなる。すなわち、この装置に
おいても、実施の形態６の装置と同様に、ＲＢＳＯＡが
改善されるという利点が得られる。
【０１３５】＜実施の形態８＞図３２は、さらに別の実
施の形態のＵ型ＩＧＢＴの平面図である。また、図３３
は、図３２のＡ−Ａ断面における断面図である。図３２
は、図２６と同様に、Ｕ型ＩＧＢＴを構成する半導体基
板の上主面を示している。また、図３２において、２点
鎖線で挟まれた領域Ｃは、層間絶縁膜５０で覆われる領
域を示している。
施の形態のＵ型ＩＧＢＴの平面図である。また、図３３
は、図３２のＡ−Ａ断面における断面図である。図３２
は、図２６と同様に、Ｕ型ＩＧＢＴを構成する半導体基
板の上主面を示している。また、図３２において、２点
鎖線で挟まれた領域Ｃは、層間絶縁膜５０で覆われる領
域を示している。
【０１３６】これらの図に示すように、このＵ型ＩＧＢ
Ｔでは、半導体基板の上主面へ露出するＰベース層４４
の領域、すなわちＰベース層４４の露出面に、Ｐベース
層４４よりも高い濃度でＰ型不純物を含有するＰ+層９
１が形成されている点が、実施の形態１の装置（図２，
図３）とは、特徴的に異なっている。
Ｔでは、半導体基板の上主面へ露出するＰベース層４４
の領域、すなわちＰベース層４４の露出面に、Ｐベース
層４４よりも高い濃度でＰ型不純物を含有するＰ+層９
１が形成されている点が、実施の形態１の装置（図２，
図３）とは、特徴的に異なっている。
【０１３７】Ｐ+層９１が形成されているために、Ｐベ
ース層４４とエミッタ電極５１との間のコンタクト抵抗
が低くなるとともに、それらの間のポテンシャル障壁も
低くなる。このため、Ｐベース層４４へ侵入したホール
が、エミッタ電極５１へと抜け易くなる。その結果、電
流が流れ易くなるので、ターンオフできる電流の値が高
くなる。すなわち、この装置においても、実施の形態
６，７の装置と同様に、ＲＢＳＯＡが改善されるという
利点が得られる。
ース層４４とエミッタ電極５１との間のコンタクト抵抗
が低くなるとともに、それらの間のポテンシャル障壁も
低くなる。このため、Ｐベース層４４へ侵入したホール
が、エミッタ電極５１へと抜け易くなる。その結果、電
流が流れ易くなるので、ターンオフできる電流の値が高
くなる。すなわち、この装置においても、実施の形態
６，７の装置と同様に、ＲＢＳＯＡが改善されるという
利点が得られる。
【０１３８】なお、Ｐ+層９１に含有されるＰ型不純物
の濃度は、好ましくは、Ｎ+エミッタ領域４５における
Ｎ型不純物の濃度に近い値に設定される。
の濃度は、好ましくは、Ｎ+エミッタ領域４５における
Ｎ型不純物の濃度に近い値に設定される。
【０１３９】また、図３２、図３３では、Ｎ+エミッタ
領域４５が帯状に形成され、それにともなってＰ+層９
１も帯状に形成される例を示したが、一般に、Ｐベース
層４４の露出面にＰ+層９１が形成されておれば、同様
の効果を奏する。例えば、実施の形態２の装置（図１
３）のＰベース層４４の露出面に、Ｐ+層９１が形成さ
れてもよい。
領域４５が帯状に形成され、それにともなってＰ+層９
１も帯状に形成される例を示したが、一般に、Ｐベース
層４４の露出面にＰ+層９１が形成されておれば、同様
の効果を奏する。例えば、実施の形態２の装置（図１
３）のＰベース層４４の露出面に、Ｐ+層９１が形成さ
れてもよい。
【０１４０】つぎに、この実施の形態の装置の製造方法
について説明する。図３４および図３５は、この装置の
製造方法の一例を示す工程図である。この製造方法例で
は、まず、図５〜図９に示した工程が実行される。
について説明する。図３４および図３５は、この装置の
製造方法の一例を示す工程図である。この製造方法例で
は、まず、図５〜図９に示した工程が実行される。
【０１４１】その後、図３４に示すように、平行な複数
の帯状に配列するＰベース層６４の露出面に、選択的に
開口するレジストパターン８２が、酸化膜６９およびポ
リシリコン７０の上に形成される。レジストパターン８
２は、図６に示したレジストパターン６５と同様に、酸
化膜６９およびポリシリコン７０の表面全体にわたって
レジストを層状に形成した後に、写真製版を用いて選択
的に開口部を形成することによって得られる。
の帯状に配列するＰベース層６４の露出面に、選択的に
開口するレジストパターン８２が、酸化膜６９およびポ
リシリコン７０の上に形成される。レジストパターン８
２は、図６に示したレジストパターン６５と同様に、酸
化膜６９およびポリシリコン７０の表面全体にわたって
レジストを層状に形成した後に、写真製版を用いて選択
的に開口部を形成することによって得られる。
【０１４２】つぎに図３５の工程図に示すように、レジ
ストパターン８２を遮蔽体として用いて、Ｐ型不純物を
Ｐベース層６４の露出面に選択的に注入することによっ
て、Ｐ+層９２が形成される。その後、レジストパター
ン８２を除去した後に、アニールを施すことによって、
注入されたＰ型不純物の拡散が行われる。つづいて、図
１０〜図１２の工程を実行することによって、図３２お
よび図３３に示した装置が得られる。
ストパターン８２を遮蔽体として用いて、Ｐ型不純物を
Ｐベース層６４の露出面に選択的に注入することによっ
て、Ｐ+層９２が形成される。その後、レジストパター
ン８２を除去した後に、アニールを施すことによって、
注入されたＰ型不純物の拡散が行われる。つづいて、図
１０〜図１２の工程を実行することによって、図３２お
よび図３３に示した装置が得られる。
【０１４３】図３６および図３７は、この実施の形態の
装置の製造に適したもう一つの例を示す工程図である。
この製造方法例では、まず、図５に示した工程が実行さ
れる。その後、図３６に示すように、平行に配列する帯
状に選択的に開口するレジストパターン８３が、Ｐベー
ス層６４の表面に形成される。レジストパターン８３
も、レジストパターン６５と同様の手順で形成される。
装置の製造に適したもう一つの例を示す工程図である。
この製造方法例では、まず、図５に示した工程が実行さ
れる。その後、図３６に示すように、平行に配列する帯
状に選択的に開口するレジストパターン８３が、Ｐベー
ス層６４の表面に形成される。レジストパターン８３
も、レジストパターン６５と同様の手順で形成される。
【０１４４】つぎに、レジストパターン８３を遮蔽体と
して用いて、Ｐ型不純物をＰベース層６４の表面に選択
的に注入することによって、Ｐ+層９２が形成される。
その後、レジストパターン８３を除去した後に、アニー
ルを施すことによって、注入されたＰ型不純物の拡散が
行われる。
して用いて、Ｐ型不純物をＰベース層６４の表面に選択
的に注入することによって、Ｐ+層９２が形成される。
その後、レジストパターン８３を除去した後に、アニー
ルを施すことによって、注入されたＰ型不純物の拡散が
行われる。
【０１４５】つぎに、図３７に示すように、Ｐ+層９２
を選択的に覆うように、レジストパターン６５が、Ｐベ
ース層６４の表面に形成される。そして、レジストパタ
ーン６５を遮蔽体として用いて、Ｎ型不純物をＰベース
層６４の表面に選択的に注入することによって、Ｎ+エ
ミッタ領域６６が形成される。その後、レジストパター
ン６５を除去した後に、アニールを施すことによって、
注入されたＮ型不純物の拡散が行われる。つづいて、図
７〜図１２の工程を実行することによって、図３２およ
び図３３に示した装置が得られる。
を選択的に覆うように、レジストパターン６５が、Ｐベ
ース層６４の表面に形成される。そして、レジストパタ
ーン６５を遮蔽体として用いて、Ｎ型不純物をＰベース
層６４の表面に選択的に注入することによって、Ｎ+エ
ミッタ領域６６が形成される。その後、レジストパター
ン６５を除去した後に、アニールを施すことによって、
注入されたＮ型不純物の拡散が行われる。つづいて、図
７〜図１２の工程を実行することによって、図３２およ
び図３３に示した装置が得られる。
【０１４６】図３８は、この実施の形態の装置の製造方
法における、さらに別の例を示す工程図である。この製
造方法例では、まず、図５および図６に示した工程が実
行される。その後、図３８に示すように、平行に配列す
る帯状の領域を除いて露出するＮ+エミッタ領域６６を
選択的に覆うレジストパターン８４が、Ｐベース層６４
の表面に形成される。レジストパターン８４は、Ｎ+エ
ミッタ領域６６の露出面を除く領域、Ｐベース層６４の
平行に配列する帯状の露出面に選択的に開口する。な
お、レジストパターン８４の形成は、レジストパターン
６５と同様の手順で行われる。
法における、さらに別の例を示す工程図である。この製
造方法例では、まず、図５および図６に示した工程が実
行される。その後、図３８に示すように、平行に配列す
る帯状の領域を除いて露出するＮ+エミッタ領域６６を
選択的に覆うレジストパターン８４が、Ｐベース層６４
の表面に形成される。レジストパターン８４は、Ｎ+エ
ミッタ領域６６の露出面を除く領域、Ｐベース層６４の
平行に配列する帯状の露出面に選択的に開口する。な
お、レジストパターン８４の形成は、レジストパターン
６５と同様の手順で行われる。
【０１４７】つぎに、レジストパターン８４を遮蔽体と
して用いて、Ｐ型不純物をＰベース層６４の露出面に選
択的に注入することによって、Ｐ+層９２が形成され
る。その後、レジストパターン８３を除去した後に、ア
ニールを施すことによって、注入されたＰ型不純物の拡
散が行われる。つづいて、図７〜図１２の工程を実行す
ることによって、図３２および図３３に示した装置が得
られる。
して用いて、Ｐ型不純物をＰベース層６４の露出面に選
択的に注入することによって、Ｐ+層９２が形成され
る。その後、レジストパターン８３を除去した後に、ア
ニールを施すことによって、注入されたＰ型不純物の拡
散が行われる。つづいて、図７〜図１２の工程を実行す
ることによって、図３２および図３３に示した装置が得
られる。
【０１４８】図３９は、この実施の形態の装置の製造方
法における、さらに別の例を示す工程図である。この製
造方法例では、まず、図５および図６に示した工程が実
行される。つぎに、図３９に示すように、Ｐ型不純物を
半導体基板の上面全体に注入することによって、Ｐベー
ス層６４の露出面部分にＰ+層９２が形成される。その
後、アニールを施すことによって、注入されたＰ型不純
物の拡散が行われる。つぎに、図７〜図１２の工程を実
行することによって、図３２および図３３に示した装置
が得られる。
法における、さらに別の例を示す工程図である。この製
造方法例では、まず、図５および図６に示した工程が実
行される。つぎに、図３９に示すように、Ｐ型不純物を
半導体基板の上面全体に注入することによって、Ｐベー
ス層６４の露出面部分にＰ+層９２が形成される。その
後、アニールを施すことによって、注入されたＰ型不純
物の拡散が行われる。つぎに、図７〜図１２の工程を実
行することによって、図３２および図３３に示した装置
が得られる。
【０１４９】図３９の工程を含む製造方法は、形成すべ
きＰ+層９２におけるＰ型不純物の濃度が、Ｎ+エミッタ
領域６６におけるＮ型不純物の濃度に比べて十分に低い
ときに有効である。
きＰ+層９２におけるＰ型不純物の濃度が、Ｎ+エミッタ
領域６６におけるＮ型不純物の濃度に比べて十分に低い
ときに有効である。
【０１５０】また、Ｐ型不純物を注入してＰ+層９２を
形成する工程は、以上の４つの製造方法例だけでなく、
図５〜図１２に示した一連の工程の中で、適宜実行する
ことが可能である。
形成する工程は、以上の４つの製造方法例だけでなく、
図５〜図１２に示した一連の工程の中で、適宜実行する
ことが可能である。
【０１５１】さらに、以上の４つの製造方法例では、Ｐ
+層９２が帯状に形成されたが、一般に、Ｐ+層９２を形
成するためのレジストパターンの開口部の形状を、Ｐベ
ース層６４の露出面の形状に対応して設定することによ
って、任意の形状を有するＰベース層６４の露出面にＰ
+層９２を形成することが可能である。
+層９２が帯状に形成されたが、一般に、Ｐ+層９２を形
成するためのレジストパターンの開口部の形状を、Ｐベ
ース層６４の露出面の形状に対応して設定することによ
って、任意の形状を有するＰベース層６４の露出面にＰ
+層９２を形成することが可能である。
【０１５２】なお、注入された不純物を拡散させるため
のアニール工程は、必ずしも図３６あるいは図３７の工
程などの注入工程の直後に行われなくてもよい。すなわ
ち、アニールに適した、その後の工程の中で、適宜行わ
れてもよい。また、また、複数の半導体層のためのアニ
ール工程が、一つのアニール工程で同時に遂行されても
よい。このことは、他の実施の形態の装置の製造方法に
おいても同様である。
のアニール工程は、必ずしも図３６あるいは図３７の工
程などの注入工程の直後に行われなくてもよい。すなわ
ち、アニールに適した、その後の工程の中で、適宜行わ
れてもよい。また、また、複数の半導体層のためのアニ
ール工程が、一つのアニール工程で同時に遂行されても
よい。このことは、他の実施の形態の装置の製造方法に
おいても同様である。
【０１５３】＜実施の形態９＞図４０は、さらに別の実
施の形態のＵ型ＩＧＢＴの断面図である。この装置を構
成する半導体基板の上主面の構造は、図２の平面図で表
現される。図４０は、図２のＡ−Ａ断面における断面図
に相当する。
施の形態のＵ型ＩＧＢＴの断面図である。この装置を構
成する半導体基板の上主面の構造は、図２の平面図で表
現される。図４０は、図２のＡ−Ａ断面における断面図
に相当する。
【０１５４】図４０に示すように、この装置では、トレ
ンチ４７の底部にＰ+層９３が形成されている点が、実
施の形態１の装置とは特徴的に異なっている。Ｐ+層９
３におけるＰ型不純物の濃度は、Ｎ-層４２におけるＮ
型不純物の濃度（≒１０13〜１０14ｃｍ-3）以上の高さ
に設定され、好ましくは略１０16ｃｍ-3以上に設定され
る。同時に、Ｎ+エミッタ領域４５におけるＮ型不純物
の濃度（≒１０19〜１０20ｃｍ-3）以下の高さに設定さ
れるのが望ましい。
ンチ４７の底部にＰ+層９３が形成されている点が、実
施の形態１の装置とは特徴的に異なっている。Ｐ+層９
３におけるＰ型不純物の濃度は、Ｎ-層４２におけるＮ
型不純物の濃度（≒１０13〜１０14ｃｍ-3）以上の高さ
に設定され、好ましくは略１０16ｃｍ-3以上に設定され
る。同時に、Ｎ+エミッタ領域４５におけるＮ型不純物
の濃度（≒１０19〜１０20ｃｍ-3）以下の高さに設定さ
れるのが望ましい。
【０１５５】図４１および図３２は、Ｐ+層９３の効果
を説明する模式図である。これらの図４１および図４２
は、それぞれ、Ｐ+層９３が設けられていないとき、お
よび、設けられているときのＮ-層４２における電界分
布を等電位面で示している。図４１に示すように、Ｐ+
層９３がないときには、トレンチ４７の中で比較的強く
湾曲している部分である底部の周辺において、電界の集
中が見られる。そして、この電界の集中の大きさによっ
て、装置の耐圧が規定されている。
を説明する模式図である。これらの図４１および図４２
は、それぞれ、Ｐ+層９３が設けられていないとき、お
よび、設けられているときのＮ-層４２における電界分
布を等電位面で示している。図４１に示すように、Ｐ+
層９３がないときには、トレンチ４７の中で比較的強く
湾曲している部分である底部の周辺において、電界の集
中が見られる。そして、この電界の集中の大きさによっ
て、装置の耐圧が規定されている。
【０１５６】一方、図４２に示すように、一種の導体と
して機能するＰ+層９３がトレンチ４７の底部に付加さ
れることによって、この底部における電界の集中が緩和
される。したがって、Ｐ+層９３が設けられる図４０の
装置では、実施の形態１の装置に比べて、耐圧が向上す
る。なお、図４０では、実施の形態１の装置にＰ+層９
３を設けた例を示したが、その他の実施の形態の装置、
例えば実施の形態２の装置にＰ+層９３を設けることに
よっても、耐圧の改善効果が同様に得られる。
して機能するＰ+層９３がトレンチ４７の底部に付加さ
れることによって、この底部における電界の集中が緩和
される。したがって、Ｐ+層９３が設けられる図４０の
装置では、実施の形態１の装置に比べて、耐圧が向上す
る。なお、図４０では、実施の形態１の装置にＰ+層９
３を設けた例を示したが、その他の実施の形態の装置、
例えば実施の形態２の装置にＰ+層９３を設けることに
よっても、耐圧の改善効果が同様に得られる。
【０１５７】図４３は、実施の形態３の装置（図１６）
にＰ+層９３を設けた例を示す断面図である。この装置
では、実施の形態３の装置と同様に、Ｎ層４３とＰベー
ス層４４との境界が、トレンチ４７の底部よりもさらに
深い位置に形成されている。Ｐ+層９３は、単に装置の
耐圧を高めるだけでなく、Ｎ層４３とＰベース層４４と
の境界の深さと耐圧との関係をも改善する。図４４は、
このことを示すグラフである。
にＰ+層９３を設けた例を示す断面図である。この装置
では、実施の形態３の装置と同様に、Ｎ層４３とＰベー
ス層４４との境界が、トレンチ４７の底部よりもさらに
深い位置に形成されている。Ｐ+層９３は、単に装置の
耐圧を高めるだけでなく、Ｎ層４３とＰベース層４４と
の境界の深さと耐圧との関係をも改善する。図４４は、
このことを示すグラフである。
【０１５８】図４４は、Ｎ-層４２とＮ層４３の境界の
深さと、耐圧およびオン電圧との間の関係を示すグラフ
であり、図１７と同一のグラフに２つの曲線Ｃ１，Ｃ２
が追加されている。曲線Ｃ１は、図１７のシミュレーシ
ョンの対象となった装置に、Ｐ+層９３が設けられたと
きの、Ｎ-層４２とＮ層４３の境界の深さと、耐圧との
間の関係を模式的に示している。
深さと、耐圧およびオン電圧との間の関係を示すグラフ
であり、図１７と同一のグラフに２つの曲線Ｃ１，Ｃ２
が追加されている。曲線Ｃ１は、図１７のシミュレーシ
ョンの対象となった装置に、Ｐ+層９３が設けられたと
きの、Ｎ-層４２とＮ層４３の境界の深さと、耐圧との
間の関係を模式的に示している。
【０１５９】曲線Ｃ１が示すように、Ｐ+層９３が設け
られることによって、耐圧が高くなるだけでなく、耐圧
が劣化を開始する境界深さ、すなわち境界深さの臨界値
が、高い値へとシフトしている。したがって、耐圧を犠
牲にすることなく、Ｎ層４３をさらに厚くすることが可
能であり、そのことによって、オン電圧ＶCE(SAT)をさ
らに改善することができる。
られることによって、耐圧が高くなるだけでなく、耐圧
が劣化を開始する境界深さ、すなわち境界深さの臨界値
が、高い値へとシフトしている。したがって、耐圧を犠
牲にすることなく、Ｎ層４３をさらに厚くすることが可
能であり、そのことによって、オン電圧ＶCE(SAT)をさ
らに改善することができる。
【０１６０】さらに、耐圧が２０００Ｖを超える高耐圧
の装置では、曲線Ｃ２に模式的に示すように、境界深さ
に対するＶCE(SAT)の変化がより急峻となる。このた
め、高耐圧の装置では、Ｎ層４３を厚くすることによっ
て、ＶCE(SAT)が大きく低減される。すなわち、装置が
高耐圧の装置であるほど、Ｐ+層９３を設けることによ
るオン電圧ＶCE(SAT)の改善効果が著しく現れる。
の装置では、曲線Ｃ２に模式的に示すように、境界深さ
に対するＶCE(SAT)の変化がより急峻となる。このた
め、高耐圧の装置では、Ｎ層４３を厚くすることによっ
て、ＶCE(SAT)が大きく低減される。すなわち、装置が
高耐圧の装置であるほど、Ｐ+層９３を設けることによ
るオン電圧ＶCE(SAT)の改善効果が著しく現れる。
【０１６１】つぎに、この実施の形態の装置の製造方法
について説明する。図４５は、この装置の製造方法の一
例を示す工程図である。この製造方法例では、まず、図
５〜図７に示した工程が実行される。
について説明する。図４５は、この装置の製造方法の一
例を示す工程図である。この製造方法例では、まず、図
５〜図７に示した工程が実行される。
【０１６２】その後、図４５に示すように、酸化膜６７
を遮蔽体として用いて、トレンチ６８へ選択的にＰ型不
純物を注入することによって、トレンチ６８の底部にＰ
+層９４が形成される。このとき、酸化膜６９の側壁
が、半導体基板の主面に対して必ずしも高い精度で垂直
ではないために、側壁にもＰ層が形成される場合があ
る。
を遮蔽体として用いて、トレンチ６８へ選択的にＰ型不
純物を注入することによって、トレンチ６８の底部にＰ
+層９４が形成される。このとき、酸化膜６９の側壁
が、半導体基板の主面に対して必ずしも高い精度で垂直
ではないために、側壁にもＰ層が形成される場合があ
る。
【０１６３】このため、Ｐ型不純物の注入が完了した後
に、トレンチ６８の内壁に図８の酸化膜６９と同様の熱
酸化膜を一旦形成し、さらに除去する工程が実行され
る。この工程によりＰ型不純物を熱酸化膜に偏積させる
ことができ、その結果、トレンチ６８の側壁のＰ層を除
去することができる。Ｐ+層９４の拡散のためのアニー
ルも行われるが、このアニール工程は熱酸化膜を形成す
る工程を兼ねて実行してもよい。
に、トレンチ６８の内壁に図８の酸化膜６９と同様の熱
酸化膜を一旦形成し、さらに除去する工程が実行され
る。この工程によりＰ型不純物を熱酸化膜に偏積させる
ことができ、その結果、トレンチ６８の側壁のＰ層を除
去することができる。Ｐ+層９４の拡散のためのアニー
ルも行われるが、このアニール工程は熱酸化膜を形成す
る工程を兼ねて実行してもよい。
【０１６４】その後、図８〜図１２の工程を実行するこ
とによって、図４０あるいは図４３に例示した装置、す
なわちＰ+層９３をトレンチ４７の底部に有する装置が
得られる。
とによって、図４０あるいは図４３に例示した装置、す
なわちＰ+層９３をトレンチ４７の底部に有する装置が
得られる。
【０１６５】なお、図４５では、酸化膜６７を遮蔽体と
して、トレンチ６８に選択的に不純物を導入する工程を
示したが、形成すべきＰ+層９４におけるＰ型不純物の
濃度がＮ+エミッタ領域６６におけるＮ型不純物の濃度
に比べて十分に低く設定されるときには、この工程に代
わって図４６の工程図に示す工程を実行してもよい。す
なわち、遮蔽体をなくして、トレンチ６８だけでなくＰ
ベース層６４およびＮ+エミッタ領域６６の上面にも、
Ｐ型不純物を注入してもよい。
して、トレンチ６８に選択的に不純物を導入する工程を
示したが、形成すべきＰ+層９４におけるＰ型不純物の
濃度がＮ+エミッタ領域６６におけるＮ型不純物の濃度
に比べて十分に低く設定されるときには、この工程に代
わって図４６の工程図に示す工程を実行してもよい。す
なわち、遮蔽体をなくして、トレンチ６８だけでなくＰ
ベース層６４およびＮ+エミッタ領域６６の上面にも、
Ｐ型不純物を注入してもよい。
【０１６６】このとき、トレンチ６８の底部にＰ+層９
４が形成されるとともに、Ｐベース層６４の露出面にも
Ｐ+層９２が形成される。Ｎ+エミッタ領域６６にもＰ型
不純物が注入されるが、Ｎ型不純物の濃度が十分に高い
ので、Ｎ+エミッタ領域６６への実質的な影響は回避さ
れる。そして、Ｐベース層６４の露出面にＰ+層９２が
形成されるので、完成した装置では、実施の形態８の装
置（図３２、図３３）と同様の効果が得られる。
４が形成されるとともに、Ｐベース層６４の露出面にも
Ｐ+層９２が形成される。Ｎ+エミッタ領域６６にもＰ型
不純物が注入されるが、Ｎ型不純物の濃度が十分に高い
ので、Ｎ+エミッタ領域６６への実質的な影響は回避さ
れる。そして、Ｐベース層６４の露出面にＰ+層９２が
形成されるので、完成した装置では、実施の形態８の装
置（図３２、図３３）と同様の効果が得られる。
【０１６７】すなわち、図４５の工程を実行することに
よって、実施の形態８の装置にＰ+層９４を付加した装
置を製造することができる。しかも、Ｐ+層９４を形成
する工程が、Ｐ+層９２を形成する工程を兼ねて実行さ
れるので、製造効率が良好であるという利点がある。
よって、実施の形態８の装置にＰ+層９４を付加した装
置を製造することができる。しかも、Ｐ+層９４を形成
する工程が、Ｐ+層９２を形成する工程を兼ねて実行さ
れるので、製造効率が良好であるという利点がある。
【０１６８】＜変形例＞以上の各実施の形態では、Ｎチ
ャネルのＵ型ＩＧＢＴを例として説明したが、この発明
は、ＰチャネルのＵ型ＩＧＢＴについても適用できるこ
とは云うまでもない。
ャネルのＵ型ＩＧＢＴを例として説明したが、この発明
は、ＰチャネルのＵ型ＩＧＢＴについても適用できるこ
とは云うまでもない。
【０１６９】
【発明の効果】第１の発明の絶縁ゲート型半導体装置
は、ゲートがオンの状態において、第３の半導体層を経
由して第１の主電極へ抜けて行くキャリア例えばホール
を、第３の半導体層が制限し、第２の半導体層と第３の
半導体層との境界近傍の第２の半導体層にホールが蓄積
され、第２の半導体層のキャリア分布が、ダイオードの
キャリア分布に近くなる。このためオン電圧が低くな
る。またゲートがオン状態からオフ状態に移るとき、第
２の半導体層に蓄積されていた電子とホールがそれぞれ
第２の主電極および第１の主電極に移動するに際して
は、第１の主電極と第２の主電極との間に高電圧が印加
されているので第３の半導体層を経由するホールの移動
にはバリアとしての影響が少ない。従ってオン電圧が低
いにも拘らずオフ出来る電流値が低下しない。従って消
費電力が少なく、小形大容量で、信頼性の高い絶縁ゲー
ト型半導体装置が実現する。
は、ゲートがオンの状態において、第３の半導体層を経
由して第１の主電極へ抜けて行くキャリア例えばホール
を、第３の半導体層が制限し、第２の半導体層と第３の
半導体層との境界近傍の第２の半導体層にホールが蓄積
され、第２の半導体層のキャリア分布が、ダイオードの
キャリア分布に近くなる。このためオン電圧が低くな
る。またゲートがオン状態からオフ状態に移るとき、第
２の半導体層に蓄積されていた電子とホールがそれぞれ
第２の主電極および第１の主電極に移動するに際して
は、第１の主電極と第２の主電極との間に高電圧が印加
されているので第３の半導体層を経由するホールの移動
にはバリアとしての影響が少ない。従ってオン電圧が低
いにも拘らずオフ出来る電流値が低下しない。従って消
費電力が少なく、小形大容量で、信頼性の高い絶縁ゲー
ト型半導体装置が実現する。
【０１７０】第２の発明の絶縁ゲート型半導体装置で
は、溝が第３の半導体層をも貫通し第２の半導体層に達
する深さを有するので、トレンチ先端での電界集中が緩
和され、耐圧が確保し易い。このため、電圧クラスが比
較的低圧の素子から高圧の素子まで構成することがで
き、多様な要求仕様に対応することができる。
は、溝が第３の半導体層をも貫通し第２の半導体層に達
する深さを有するので、トレンチ先端での電界集中が緩
和され、耐圧が確保し易い。このため、電圧クラスが比
較的低圧の素子から高圧の素子まで構成することがで
き、多様な要求仕様に対応することができる。
【０１７１】第３の発明の絶縁ゲート型半導体装置で
は、溝が第３の半導体層内に留まる深さを有するので、
不純物濃度の高い第３の半導体層の厚みが厚くなり、オ
ン電圧が一層低くなる。このため、特に高耐圧クラスの
ものにおいて消費電力の少ない絶縁ゲート型半導体領域
を提供することが出来る。
は、溝が第３の半導体層内に留まる深さを有するので、
不純物濃度の高い第３の半導体層の厚みが厚くなり、オ
ン電圧が一層低くなる。このため、特に高耐圧クラスの
ものにおいて消費電力の少ない絶縁ゲート型半導体領域
を提供することが出来る。
【０１７２】第４の発明の絶縁ゲート型半導体装置で
は、第２の半導体層が第１の半導体層を貫通しこの第１
の半導体層の第２の主面に部分的に露出し、第２の半導
体層が第２の主電極と短絡しているので、ターンオフの
際に電子が第２の主電極へ移動し易く、その結果、スイ
ッチング速度が速くなる。
は、第２の半導体層が第１の半導体層を貫通しこの第１
の半導体層の第２の主面に部分的に露出し、第２の半導
体層が第２の主電極と短絡しているので、ターンオフの
際に電子が第２の主電極へ移動し易く、その結果、スイ
ッチング速度が速くなる。
【０１７３】第５の発明の絶縁ゲート型半導体装置で
は、第１の半導体層と第２の半導体層との間に第２の半
導体層の不純物濃度よりも高い不純物濃度の第２導電型
の第６の半導体層が配設されているので、オフ状態にお
いて第６の半導体層によって空乏層の伸びが止められ
る。このため、パンチスルーが起こり難く、耐圧が高く
なる。
は、第１の半導体層と第２の半導体層との間に第２の半
導体層の不純物濃度よりも高い不純物濃度の第２導電型
の第６の半導体層が配設されているので、オフ状態にお
いて第６の半導体層によって空乏層の伸びが止められ
る。このため、パンチスルーが起こり難く、耐圧が高く
なる。
【０１７４】第６の発明の絶縁ゲート型半導体装置で
は、第６の半導体層が第１の半導体層を貫通して、この
第１の半導体層の第２の主面に部分的に露出しているの
で、第６の半導体層が第２の主電極と短絡する。その結
果、ターンオフの際に電子が第２の主電極への移動を行
ない易いので、スイッチング速度が速くなる。
は、第６の半導体層が第１の半導体層を貫通して、この
第１の半導体層の第２の主面に部分的に露出しているの
で、第６の半導体層が第２の主電極と短絡する。その結
果、ターンオフの際に電子が第２の主電極への移動を行
ない易いので、スイッチング速度が速くなる。
【０１７５】第７の発明の絶縁ゲート型半導体装置で
は、溝が、並列に配置された複数本に分割して配設さ
れ、互いに隣接する溝の間に挟まれて第４の半導体層の
露出面が配設されたので、複数のセルを構成するときチ
ャネル領域を広く取ることができ、小形で大容量化を図
ることができる。
は、溝が、並列に配置された複数本に分割して配設さ
れ、互いに隣接する溝の間に挟まれて第４の半導体層の
露出面が配設されたので、複数のセルを構成するときチ
ャネル領域を広く取ることができ、小形で大容量化を図
ることができる。
【０１７６】第８の発明の絶縁ゲート型半導体装置で
は、第４の半導体層の露出面が第５の半導体層の一部に
より複数に分割され、しかも溝に沿って第５の半導体層
の一部と交互に配設されるので、第１の主電極が第４の
半導体層及び第５の半導体層とコンタクトするコンタク
ト領域を第４の半導体層同士の間に配置された第５の半
導体層を使って行なうことができる。その結果、コンタ
クト領域の形成にマスクずれを考慮する必要がなく、セ
ルの微細化を図ることができて、セルの高密度化ができ
るから、オン電圧を低くすることができる。またコンタ
クト領域が素子表面全体でバランス良く配置され素子表
面全体でセルの動作特性の均一化を図ることができる。
は、第４の半導体層の露出面が第５の半導体層の一部に
より複数に分割され、しかも溝に沿って第５の半導体層
の一部と交互に配設されるので、第１の主電極が第４の
半導体層及び第５の半導体層とコンタクトするコンタク
ト領域を第４の半導体層同士の間に配置された第５の半
導体層を使って行なうことができる。その結果、コンタ
クト領域の形成にマスクずれを考慮する必要がなく、セ
ルの微細化を図ることができて、セルの高密度化ができ
るから、オン電圧を低くすることができる。またコンタ
クト領域が素子表面全体でバランス良く配置され素子表
面全体でセルの動作特性の均一化を図ることができる。
【０１７７】第９の発明の絶縁ゲート型半導体装置で
は、第１の主電極が、第４の半導体層の露出面を分割す
る第５の半導体層の一部においてのみ、この第５の半導
体層と接続されているので、第５の半導体層を流れる電
流の経路が長く、大きな電圧降下が発生する。このた
め、電流の分布が装置全体にわたって均一化されるの
で、ターンオフできる電流の値が向上する。すなわち、
ＲＢＳＯＡが改善される。
は、第１の主電極が、第４の半導体層の露出面を分割す
る第５の半導体層の一部においてのみ、この第５の半導
体層と接続されているので、第５の半導体層を流れる電
流の経路が長く、大きな電圧降下が発生する。このた
め、電流の分布が装置全体にわたって均一化されるの
で、ターンオフできる電流の値が向上する。すなわち、
ＲＢＳＯＡが改善される。
【０１７８】第１０の発明の絶縁ゲート型半導体装置で
は、第５の半導体層が互いに平行な複数の帯状に配設さ
れており、複数の単位溝が、帯状の第５の半導体層に交
差する方向に沿って配設されているので、これらの第４
および第５の半導体層と第１の主電極とが接続されるコ
ンタクト領域を形成するためのマスクの位置が、隣接す
る単位溝のいずれの方向にずれても、一定の面積での接
続が実現する。このため、装置の製造に要する手間とコ
ストが節減されるとともに、マスクパターンの位置ずれ
対するマージンを考慮することなく、セルを微細化する
ことが可能となる。
は、第５の半導体層が互いに平行な複数の帯状に配設さ
れており、複数の単位溝が、帯状の第５の半導体層に交
差する方向に沿って配設されているので、これらの第４
および第５の半導体層と第１の主電極とが接続されるコ
ンタクト領域を形成するためのマスクの位置が、隣接す
る単位溝のいずれの方向にずれても、一定の面積での接
続が実現する。このため、装置の製造に要する手間とコ
ストが節減されるとともに、マスクパターンの位置ずれ
対するマージンを考慮することなく、セルを微細化する
ことが可能となる。
【０１７９】さらに、複数の平行な帯状の第５の半導体
層が溝と交差しているので、第４の半導体層は溝に接触
する。このため、装置がオン状態からオフ状態へ移行す
るときに、電流を担うホールが、溝に接触する第４の半
導体層の部分をも通過して、第１の主電極へと抜けるこ
とができる。このため、ターンオフできる電流の値が高
くなる。
層が溝と交差しているので、第４の半導体層は溝に接触
する。このため、装置がオン状態からオフ状態へ移行す
るときに、電流を担うホールが、溝に接触する第４の半
導体層の部分をも通過して、第１の主電極へと抜けるこ
とができる。このため、ターンオフできる電流の値が高
くなる。
【０１８０】第１１の発明の絶縁ゲート型半導体装置で
は、第４の半導体層の露出面の部分に、不純物濃度の高
い第７の半導体層が形成されているので、第１の主電極
は、この第７の半導体層を介して、第４の半導体層に接
続される。その結果、第１の主電極と第４の半導体層と
の間の接触抵抗、およびポテンシャル障壁が、ともに低
く、ホールが第４の半導体層から第１の主電極へと抜け
易くなる。このため、ターンオフできる電流の値が高く
なる。
は、第４の半導体層の露出面の部分に、不純物濃度の高
い第７の半導体層が形成されているので、第１の主電極
は、この第７の半導体層を介して、第４の半導体層に接
続される。その結果、第１の主電極と第４の半導体層と
の間の接触抵抗、およびポテンシャル障壁が、ともに低
く、ホールが第４の半導体層から第１の主電極へと抜け
易くなる。このため、ターンオフできる電流の値が高く
なる。
【０１８１】第１２の発明の絶縁ゲート型半導体装置で
は、第２の半導体層におけるよりも不純物濃度の高い第
１導電型の第８の半導体層が溝の底部を包囲するように
形成されているので、溝の底部における電界の集中が緩
和される。このため、装置の耐圧が向上する。
は、第２の半導体層におけるよりも不純物濃度の高い第
１導電型の第８の半導体層が溝の底部を包囲するように
形成されているので、溝の底部における電界の集中が緩
和される。このため、装置の耐圧が向上する。
【０１８２】第１３の発明の絶縁ゲート型半導体装置で
は、第２の半導体層におけるよりも不純物濃度の高い第
１導電型の第８の半導体層が溝の底部を包囲するように
形成されているので、溝の底部における電界の集中が緩
和される。このため、装置の耐圧が向上する。しかも、
溝が第３の半導体層内に留まる深さを有するので、第３
の半導体層の厚みが厚くなり、オン電圧が低くなる。特
に、第８の半導体層によって、耐圧を劣化させることな
く第３の半導体層の厚さを大きく設定することができる
ので、オン電圧を一層低減することができる。
は、第２の半導体層におけるよりも不純物濃度の高い第
１導電型の第８の半導体層が溝の底部を包囲するように
形成されているので、溝の底部における電界の集中が緩
和される。このため、装置の耐圧が向上する。しかも、
溝が第３の半導体層内に留まる深さを有するので、第３
の半導体層の厚みが厚くなり、オン電圧が低くなる。特
に、第８の半導体層によって、耐圧を劣化させることな
く第３の半導体層の厚さを大きく設定することができる
ので、オン電圧を一層低減することができる。
【０１８３】第１４の発明の絶縁ゲート型半導体装置の
製造方法では、半導体基板の第２の半導体層の露出面に
この第２の半導体層の不純物濃度よりも高い不純物濃度
に第２導電型の不純物を注入・拡散し第３の半導体層を
形成し、この第３の半導体層表面に第１導電型の第４の
半導体層を形成し、この第４の半導体層の表面に選択的
に第５の半導体層を形成し、第５の半導体層表面の一部
に少なくとも第４の半導体層を貫通する溝を形成し、溝
の表面に絶縁膜を形成し、絶縁膜上に導電体を積層して
導電体を溝の開口部まで一様に除去し溝内の導電体を制
御電極として残すので、オン電圧が低いにも拘らずオフ
出来る電流値が低下しない絶縁ゲート型半導体装置を複
雑な工程を用いることなく安価に製造することができ
る。
製造方法では、半導体基板の第２の半導体層の露出面に
この第２の半導体層の不純物濃度よりも高い不純物濃度
に第２導電型の不純物を注入・拡散し第３の半導体層を
形成し、この第３の半導体層表面に第１導電型の第４の
半導体層を形成し、この第４の半導体層の表面に選択的
に第５の半導体層を形成し、第５の半導体層表面の一部
に少なくとも第４の半導体層を貫通する溝を形成し、溝
の表面に絶縁膜を形成し、絶縁膜上に導電体を積層して
導電体を溝の開口部まで一様に除去し溝内の導電体を制
御電極として残すので、オン電圧が低いにも拘らずオフ
出来る電流値が低下しない絶縁ゲート型半導体装置を複
雑な工程を用いることなく安価に製造することができ
る。
【０１８４】
【０１８５】
【０１８６】第１５の発明の絶縁ゲート型半導体装置の
製造方法では、半導体基板を形成する工程において、第
１導電型の半導体基板の表面上にエピタキシャル成長に
よって低不純物濃度の第２導電型の第２の半導体層が形
成されるので、特に第２の半導体層が比較的薄い低耐圧
の装置を、複雑な工程を用いることなく短い製造時間で
製造できる。
製造方法では、半導体基板を形成する工程において、第
１導電型の半導体基板の表面上にエピタキシャル成長に
よって低不純物濃度の第２導電型の第２の半導体層が形
成されるので、特に第２の半導体層が比較的薄い低耐圧
の装置を、複雑な工程を用いることなく短い製造時間で
製造できる。
【０１８７】第１６の発明の絶縁ゲート型半導体装置の
製造方法では、半導体基板を形成する工程において、低
不純物濃度の第２導電型の半導体基板の表面に第１導電
型の不純物を注入した後拡散することによって第１導電
型の第１半導体層が形成されるので、半導体基板を形成
する工程を拡散工程を主体とすることができる。このた
め、特に第２の半導体層が比較的厚い高耐圧の装置を安
価に製造することができる。
製造方法では、半導体基板を形成する工程において、低
不純物濃度の第２導電型の半導体基板の表面に第１導電
型の不純物を注入した後拡散することによって第１導電
型の第１半導体層が形成されるので、半導体基板を形成
する工程を拡散工程を主体とすることができる。このた
め、特に第２の半導体層が比較的厚い高耐圧の装置を安
価に製造することができる。
【０１８８】
【０１８９】第１７の発明の絶縁ゲート型半導体装置の
製造方法では、半導体基板を形成する工程において、低
不純物濃度の第２導電型の第２の半導体層が高不純物濃
度の第２導電型の第６の半導体層を介して第１導電型の
第１の半導体層の一主面上に配設された半導体基板が形
成されるので、パンチスルーの起こり難い絶縁ゲート型
半導体装置を安価に製造することができる。
製造方法では、半導体基板を形成する工程において、低
不純物濃度の第２導電型の第２の半導体層が高不純物濃
度の第２導電型の第６の半導体層を介して第１導電型の
第１の半導体層の一主面上に配設された半導体基板が形
成されるので、パンチスルーの起こり難い絶縁ゲート型
半導体装置を安価に製造することができる。
【０１９０】
【０１９１】第１８の発明の絶縁ゲート型半導体装置の
製造方法では、低不純物濃度の第２導電型の半導体基板
の一主面上に、第２導電型の不純物を注入拡散して第６
の半導体層を形成した後、この第６の半導体層の表面に
第１導電型の不純物を注入拡散することによって第１の
半導体層が形成されるので、パンチスルーの起こり難い
絶縁ゲート型半導体装置が、拡散工程を主体とした工程
をもって安価に製造される。
製造方法では、低不純物濃度の第２導電型の半導体基板
の一主面上に、第２導電型の不純物を注入拡散して第６
の半導体層を形成した後、この第６の半導体層の表面に
第１導電型の不純物を注入拡散することによって第１の
半導体層が形成されるので、パンチスルーの起こり難い
絶縁ゲート型半導体装置が、拡散工程を主体とした工程
をもって安価に製造される。
【０１９２】
【０１９３】第１９の発明の絶縁ゲート型半導体装置の
製造方法は、第２の半導体層、第３の半導体層及び第４
の半導体層の不純物濃度を、それぞれＣ2、Ｃ3およびＣ
4としたとき、これらの関係がＣ2＜Ｃ3＜Ｃ4となるよう
に第１の注入工程及び第２の注入工程が行なわれるの
で、拡散工程に要する時間が短縮される。このため、絶
縁ゲート型半導体装置が安価に製造される。
製造方法は、第２の半導体層、第３の半導体層及び第４
の半導体層の不純物濃度を、それぞれＣ2、Ｃ3およびＣ
4としたとき、これらの関係がＣ2＜Ｃ3＜Ｃ4となるよう
に第１の注入工程及び第２の注入工程が行なわれるの
で、拡散工程に要する時間が短縮される。このため、絶
縁ゲート型半導体装置が安価に製造される。
【０１９４】第２０の発明の絶縁ゲート型半導体装置の
製造方法では、第４の注入工程によって、第４の半導体
層の表面部分に、不純物濃度の高い第７の半導体層が形
成されるので、第１の主電極は第７の半導体層を介して
第４の半導体層に接続される。すなわち、単純で安価な
注入および拡散工程を追加するだけで、ターンオフでき
る電流値の高い装置を製造することができる。
製造方法では、第４の注入工程によって、第４の半導体
層の表面部分に、不純物濃度の高い第７の半導体層が形
成されるので、第１の主電極は第７の半導体層を介して
第４の半導体層に接続される。すなわち、単純で安価な
注入および拡散工程を追加するだけで、ターンオフでき
る電流値の高い装置を製造することができる。
【０１９５】
【０１９６】第２１の発明の絶縁ゲート型半導体装置の
製造方法では、第４の注入工程において、第５の半導体
層に実質的に影響しない程度に不純物の注入が行われる
ので、第４の半導体層の表面部分の第５の半導体層と異
なる領域に、不純物濃度の高い第７の半導体層が選択的
に形成される。このため、第５の半導体層と第７の半導
体層の双方の機能が、それぞれ十分に発揮される。しか
も、第７の半導体層を形成するのに、マスクパターンを
必要としないので、製造工程がさらに簡単である。
製造方法では、第４の注入工程において、第５の半導体
層に実質的に影響しない程度に不純物の注入が行われる
ので、第４の半導体層の表面部分の第５の半導体層と異
なる領域に、不純物濃度の高い第７の半導体層が選択的
に形成される。このため、第５の半導体層と第７の半導
体層の双方の機能が、それぞれ十分に発揮される。しか
も、第７の半導体層を形成するのに、マスクパターンを
必要としないので、製造工程がさらに簡単である。
【０１９７】第２２の発明の絶縁ゲート型半導体装置の
製造方法では、遮蔽膜をマスクとした不純物の注入およ
び拡散によって、溝の底部に第２の半導体層よりも不純
物濃度の高い第１導電型の第８の半導体層が形成され
る。すなわち、単純で安価な注入および拡散工程を追加
するだけで、耐圧の高い装置を製造することができる。
製造方法では、遮蔽膜をマスクとした不純物の注入およ
び拡散によって、溝の底部に第２の半導体層よりも不純
物濃度の高い第１導電型の第８の半導体層が形成され
る。すなわち、単純で安価な注入および拡散工程を追加
するだけで、耐圧の高い装置を製造することができる。
【０１９８】第２３の発明の絶縁ゲート型半導体装置の
製造方法では、不純物の注入および拡散によって、溝の
底部に第２の半導体層よりも不純物濃度の高い第１導電
型の第８の半導体層が形成される。すなわち、単純で安
価な注入および拡散工程を追加するだけで、耐圧の高い
装置を製造することができる。さらに、第９の半導体層
が同時に形成されるので、ターンオフできる電流値に対
する改善効果も、同時に得られる。しかも、第８の半導
体層と第９の半導体層とが単一の工程で同時に形成され
るので、二つの特性が同時に改善された装置を、能率よ
く製造することができる。
製造方法では、不純物の注入および拡散によって、溝の
底部に第２の半導体層よりも不純物濃度の高い第１導電
型の第８の半導体層が形成される。すなわち、単純で安
価な注入および拡散工程を追加するだけで、耐圧の高い
装置を製造することができる。さらに、第９の半導体層
が同時に形成されるので、ターンオフできる電流値に対
する改善効果も、同時に得られる。しかも、第８の半導
体層と第９の半導体層とが単一の工程で同時に形成され
るので、二つの特性が同時に改善された装置を、能率よ
く製造することができる。
【０１９９】第２４ないし第２９のいずれかの発明の装
置では、第１の発明の絶縁ゲート型半導体装置と同等の
効果を奏する。また、第３０ないし第３８のいずれかの
発明の製造方法では、第１４の発明の絶縁ゲート型半導
体装置の製造方法と同等の効果を奏する。
置では、第１の発明の絶縁ゲート型半導体装置と同等の
効果を奏する。また、第３０ないし第３８のいずれかの
発明の製造方法では、第１４の発明の絶縁ゲート型半導
体装置の製造方法と同等の効果を奏する。
【図１】 実施の形態１の絶縁ゲート型半導体装置の平
面図である。
面図である。
【図２】 図１の装置の一部セルの部分平面図である。
【図３】 図１の装置の一部セルのＡ−Ａ断面での部分
断面図である。
断面図である。
【図４】 オン電圧と電流との関係を示すグラフであ
る。
る。
【図５】 図１の装置の製造工程図である。
【図６】 図１の装置の製造工程図である。
【図７】 図１の装置の製造工程図である。
【図８】 図１の装置の製造工程図である。
【図９】 図１の装置の製造工程図である。
【図１０】 図１の装置の製造工程図である。
【図１１】 図１の装置の製造工程図である。
【図１２】 図１の装置の製造工程図である。
【図１３】 実施の形態２の絶縁ゲート型半導体装置の
部分平面図である。
部分平面図である。
【図１４】 図１３の装置のＡ−Ａ断面での部分断面図
である。
である。
【図１５】 図１３の装置のＢ−Ｂ断面での部分断面図
である。
である。
【図１６】 実施の形態３の絶縁ゲート型半導体装置の
部分断面図である。
部分断面図である。
【図１７】 図１６の装置の耐圧とオン電圧を示すグラ
フである。
フである。
【図１８】 実施の形態４の絶縁ゲート型半導体装置の
部分断面図である。
部分断面図である。
【図１９】 図１８の装置の変形例の部分断面図であ
る。
る。
【図２０】 図１８の装置の製造工程図である。
【図２１】 図１８の装置の製造工程図である。
【図２２】 実施の形態５の絶縁ゲート型半導体装置の
部分断面図である。
部分断面図である。
【図２３】 図２２の装置の変形例の部分断面図であ
る。
る。
【図２４】 図２２の装置の製造工程図である。
【図２５】 図２３の装置の製造工程図である。
【図２６】 実施の形態６の絶縁ゲート型半導体装置の
部分平面図である。
部分平面図である。
【図２７】 図２６の装置の部分断面図である。
【図２８】 図２６の装置の部分断面図である。
【図２９】 実施の形態７の絶縁ゲート型半導体装置の
部分平面図である。
部分平面図である。
【図３０】 図２９の装置の部分断面図である。
【図３１】 図２９の装置の部分断面図である。
【図３２】 実施の形態８の絶縁ゲート型半導体装置の
部分平面図である。
部分平面図である。
【図３３】 図３２の装置の部分断面図である。
【図３４】 図３２の装置の製造工程図である。
【図３５】 図３２の装置の製造工程図である。
【図３６】 図３２の装置の製造工程図である。
【図３７】 図３２の装置の製造工程図である。
【図３８】 図３２の装置の製造工程図である。
【図３９】 図３２の装置の製造工程図である。
【図４０】 実施の形態９の絶縁ゲート型半導体装置の
部分断面図である。
部分断面図である。
【図４１】 図４０の装置と比較すべき装置の動作を説
明する模式図である。
明する模式図である。
【図４２】 図４０の装置の動作を説明する模式図であ
る。
る。
【図４３】 図４０の装置の変形例の部分断面図であ
る。
る。
【図４４】 図４３の装置の動作を模式的に示すグラフ
である。
である。
【図４５】 図４０の装置の製造工程図である。
【図４６】 図４０の装置の製造工程図である。
【図４７】 従来のＩＧＢＴの部分断面図である。
【図４８】 ＩＧＢＴの等価回路を示す回路図である。
【図４９】 ＩＧＢＴの等価回路を示す回路図である。
【図５０】 ＰＩＮダイオードのＮ-層のキャリア濃度
分布を示すグラフである。
分布を示すグラフである。
【図５１】 従来のＩＧＢＴのＮ-層のキャリア濃度分
布を示すグラフである。
布を示すグラフである。
【図５２】 従来の絶縁ゲート型半導体装置の部分断面
図である。
図である。
４１ Ｐ+コレクタ層（第１の半導体層）、４２ Ｎ-層
（第２の半導体層）、４３ Ｎ層（第３の半導体層）、
４４ Ｐベース層（第４の半導体層）、４５Ｎ+エミッ
タ領域（第５の半導体層）、４６ Ｎ+バッファ層（第
６の半導体層）、４７ トレンチ（溝）、４８ ゲート
絶縁膜（絶縁膜）、４９ ゲート電極（制御電極）、５
１ エミッタ電極（第１の主電極）、５２ コレクタ電
極（第２の主電極）、９１ Ｐ+層（第７の半導体
層）、９３ Ｐ+層（第８の半導体層）。
（第２の半導体層）、４３ Ｎ層（第３の半導体層）、
４４ Ｐベース層（第４の半導体層）、４５Ｎ+エミッ
タ領域（第５の半導体層）、４６ Ｎ+バッファ層（第
６の半導体層）、４７ トレンチ（溝）、４８ ゲート
絶縁膜（絶縁膜）、４９ ゲート電極（制御電極）、５
１ エミッタ電極（第１の主電極）、５２ コレクタ電
極（第２の主電極）、９１ Ｐ+層（第７の半導体
層）、９３ Ｐ+層（第８の半導体層）。
Claims (38)
- 【請求項１】 絶縁ゲート型半導体装置において、 第１と第２の主面を有する第１導電型の第１の半導体層
と、 この第１の半導体層の第１の主面上に配設された低不純
物濃度の第２導電型の第２の半導体層と、 この第２の半導体層の表面上に密接して配設され、前記
第２の半導体層の不純物濃度よりも高い不純物濃度の第
２導電型の第３の半導体層と、 この第３の半導体層の表面上に密接して配設された第１
導電型の第４の半導体層と、 この第４の半導体層の表面に選択的に配設された第２導
電型の第５の半導体層と、 この第５の半導体層の表面に開口部を有し、前記第５の
半導体層の表面から少なくとも前記第４の半導体層を貫
通する深さを有する溝と、 この溝の内壁に配設された絶縁膜と、 この絶縁膜を介して前記第４の半導体層と対向して前記
溝内に配設された制御電極と、 前記第４及び第５の半導体層表面上に配設された第１の
主電極と、 前記第１の半導体層の第２の主面上に配設された第２の
主電極と、 を備えた絶縁ゲート型半導体装置。 - 【請求項２】 請求項１に記載の絶縁ゲート型半導体装
置において、 前記溝が前記第３の半導体層をも貫通し前記第２の半導
体層に達する深さを有する絶縁ゲート型半導体装置。 - 【請求項３】 請求項１に記載の絶縁ゲート型半導体装
置において、 前記溝が前記第３の半導体層内に留まる深さを有する絶
縁ゲート型半導体装置。 - 【請求項４】 請求項１ないし請求項３のいずれかに記
載の絶縁ゲート型半導体装置において、 前記第２の半導体層が前記第１の半導体層を貫通し当該
第１の半導体層の第２の主面に部分的に露出している絶
縁ゲート型半導体装置。 - 【請求項５】 請求項１ないし請求項３のいずれかに記
載の絶縁ゲート型半導体装置において、 前記第１の半導体層と前記第２の半導体層との間に、前
記第２の半導体層の不純物濃度よりも高い不純物濃度の
第２導電型の第６の半導体層が配設されている絶縁ゲー
ト型半導体装置。 - 【請求項６】 請求項５に記載の絶縁ゲート型半導体装
置において、 前記第６の半導体層が、前記第１の半導体層を貫通し当
該第１の半導体層の第２の主面に部分的に露出している
絶縁ゲート型半導体装置。 - 【請求項７】 請求項１ないし請求項６のいずれかに記
載の絶縁ゲート型半導体装置において、 前記溝は、互いに並ぶように配列された複数の単位溝に
分割されており、 前記第４の半導体層の露出面が、互いに隣接する前記単
位溝の間に挟まれて配設されている絶縁ゲート型半導体
装置。 - 【請求項８】 請求項７に記載の絶縁ゲート型半導体装
置において、 前記第４の半導体層の露出面が前記第５の半導体層の一
部により複数の単位露出面に分割されており、当該複数
の単位露出面が前記溝に沿って前記第５の半導体層の前
記一部と交互に配列している絶縁ゲート型半導体装置。 - 【請求項９】 請求項８に記載の絶縁ゲート型半導体装
置において、 前記第１の主電極が、前記一部においてのみ前記第５の
半導体層と接続されていることを特徴とする絶縁ゲート
型半導体装置。 - 【請求項１０】 請求項７に記載の絶縁ゲート型半導体
装置において、 前記第５の半導体層が、前記第４の半導体層の表面に、
互いに平行な複数の帯状に配設されており、 前記複数の単位溝が、帯状の前記第５の半導体層に交差
する方向に沿って配設されていることを特徴とする絶縁
ゲート型半導体装置。 - 【請求項１１】 請求項１ないし請求項１０のいずれか
に記載の絶縁ゲート型半導体装置において、 前記第４の半導体層が、その露出面の部分に、第１導電
型の第７の半導体層を有しており、 当該第７の半導体層における不純物濃度は、前記第４の
半導体層の中の前記第７の半導体層を除く部分における
不純物濃度よりも高いことを、特徴とする絶縁ゲート型
半導体装置。 - 【請求項１２】 請求項１ないし請求項１１のいずれか
に記載の絶縁ゲート型半導体装置において、 前記溝の底部を包囲するように形成され、前記第２の半
導体層におけるよりも不純物濃度の高い第１導電型の第
８の半導体層を、さらに備えることを特徴とする絶縁ゲ
ート型半導体装置。 - 【請求項１３】 請求項３に記載の絶縁ゲート型半導体
装置において、 前記溝の底部を包囲するように形成され、前記第２の半
導体層におけるよりも不純物濃度の高い第１導電型の第
８の半導体層を、さらに備え、 前記第８の半導体層が、前記第３の半導体層に包囲され
ていることを特徴とする絶縁ゲート型半導体装置。 - 【請求項１４】 絶縁ゲート型半導体装置の製造方法に
おいて、 第１および第２主面を規定するとともに、第１導電型の
第１の半導体層と低不純物濃度の第２導電型の第２の半
導体層とを有し、前記第１主面には前記第１の半導体層
が露出し前記第２主面には前記第２の半導体層が露出す
る半導体基板を形成する基板形成工程と、 前記半導体基板の前記第２主面に、前記第２の半導体層
の不純物濃度よりも高い不純物濃度に第２導電型の不純
物を注入し拡散することによって、第２導電型の第３の
半導体層を前記第２の半導体層の表面部分に形成する第
１の注入工程と、 前記第３の半導体層の表面に第１導電型の不純物を注入
し拡散することによって、前記第３の半導体層の表面部
分に第１導電型の第４の半導体層を形成する第２の注入
工程と、 前記第４の半導体層の表面上に、当該第４の半導体層の
表面に選択的に開口部を有するレジストパターンを形成
し、当該レジストパターンをマスクとして第２導電型の
不純物を注入し拡散することによって、前記第４の半導
体層の表面部分に第２導電型の第５の半導体層を選択的
に形成する第３の注入工程と、 前記第４の半導体層表面および前記第５の半導体層の表
面上に、前記第５の半導体層の表面の一部を囲む開口部
を有する遮蔽膜を形成し、当該遮蔽膜をマスクとして前
記半導体基板を選択的に除去することによって、少なく
とも前記第４の半導体層を貫通する深さの溝を形成し、
その後前記遮蔽膜を除去する第１の除去工程と、 前記溝、前記第４の半導体層、および前記第５の半導体
層それぞれの表面に絶縁膜を形成する第１の工程と、 前記溝を埋設するように前記絶縁膜上に導電体を積層す
る第１の積層工程と、 積層された前記導電体を前記溝の開口部まで一様に除去
することによって、前記溝内の導電体を制御電極として
残す第２の除去工程と、 前記絶縁膜の表面上及び前記溝に埋設された導電体の表
面上に絶縁層を積層する第２の積層工程と、 前記絶縁層の表面上に、前記第４の半導体層の表面及び
第５の半導体層の表面の一部を囲む開口部を有するレジ
ストパターンを形成し、当該レジストパターンをマスク
として前記絶縁層及び前記絶縁膜を選択的に除去する第
３の除去工程と、 前記第３の除去工程により露出した前記第４及び第５の
半導体層の表面の上に導電体を積層することによって第
１の主電極を形成する工程と、 前記半導体基板の前記第１主面の上に導電体を積層する
ことによって第２の主電極を形成する工程と、 を備える絶縁ゲート型半導体装置の製造方法。 - 【請求項１５】 請求項１４に記載の絶縁ゲート型半導
体装置の製造方法において、 前記基板形成工程が、 二つの主面を有する第１導電型の半導体基板体を準備す
る工程と、 当該半導体基板体の一方主面上に、エピタキシャル成長
によって低不純物濃度の第２導電型の半導体層を積層す
ることによって、前記第２の半導体層を形成する工程
と、 を備えることを特徴とする絶縁ゲート型半導体装置の製
造方法。 - 【請求項１６】 請求項１４に記載の絶縁ゲート型半導
体装置の製造方法において、 前記基板形成工程が、 二つの主面を有する低不純物濃度の第２導電型の半導体
基板体を準備する工程と、 当該半導体基板体の一方主面に第１導電型の不純物を注
入する工程と、 前記一方主面に注入された前記不純物を拡散することに
よって第１導電型の前記第１半導体層を形成する工程
と、 を備えることを特徴とする絶縁ゲート型半導体装置の製
造方法。 - 【請求項１７】 請求項１４に記載の絶縁ゲート型半導
体装置の製造方法において、 前記基板形成工程で形成される前記半導体基板が、 前記第１の半導体層と前記第２の半導体層の間に介挿さ
れた高不純物濃度の第２導電型の第６の半導体層を、さ
らに有することを特徴とする絶縁ゲート型半導体装置の
製造方法。 - 【請求項１８】 請求項１７に記載の絶縁ゲート型半導
体装置の製造方法において、 前記基板形成工程が、 二つの主面を有する低不純物濃度の第２導電型の半導体
基板体を準備する工程と、 前記半導体基板体の一方主面の上に、第２導電型の不純
物を注入した後に拡散することによって前記第６の半導
体層を形成する工程と、 前記第６の半導体層の表面に第１導電型の不純物を注入
した後に拡散することによって前記第１の半導体層を形
成する工程と、 を備えることを特徴とする絶縁ゲート型半導体装置の製
造方法。 - 【請求項１９】 請求項１４ないし請求項１８のいずれ
かに記載の絶縁ゲート型半導体装置の製造方法におい
て、 前記第２の半導体層、前記第３の半導体層、及び前記第
４の半導体層における不純物濃度を、それぞれＣ 2 、Ｃ 3
及びＣ 4 としたとき、これらの関係がＣ 2 ＜Ｃ 3 ＜Ｃ 4 とな
るように、前記第１の注入工程および前記第２の注入工
程が行なわれることを特徴とする絶縁ゲート型半導体装
置の製造方法。 - 【請求項２０】 請求項１４ないし請求項１９のいずれ
かに記載の絶縁ゲート型半導体装置の製造方法におい
て、 前記第４の半導体層の表面に第１導電型の不純物を注入
し拡散することによって、前記第４の半導体層の表面部
分に、当該第４の半導体層よりも不純物濃度の高い第７
の半導体層を形成する第４の注入工程を、さらに備える
ことを特徴とする絶縁ゲート型半導体装置の製造方法。 - 【請求項２１】 請求項２０に記載の絶縁ゲート型半導
体装置の製造方法において、 前記第３の注入工程における第２導電型の不純物の注入
量は、前記第４の注入工程における第１導電型の不純物
の注入量に比べて、この第１導電型の不純物に実質的に
影響しない程度に低いことを特徴とする絶縁ゲート型半
導体装置の製造方法。 - 【請求項２２】 請求項１４ないし請求項２１のいずれ
かに記載の絶縁ゲート型半導体装置の製造方法におい
て、 前記第１の除去工程が、 前記溝を形成した後に前記遮蔽膜をマスクとして第１導
電型の不純物を注入し、その後拡散することによって、
前記第２の半導体層よりも不純物濃度の高い第１導電型
の第８の半導体層を、前記溝の底部に形成する工程を含
むことを特徴とする絶縁ゲート型半導体装置の製造方
法。 - 【請求項２３】 請求項１４ないし請求項２１のいずれ
かに記載の絶縁ゲート型半導体装置の製造方法におい
て、 前記第１の除去工程の後に、前記溝、ならびに前記第４
および前記第５の半導体層の露出面に、当該第５の半導
体層の不純物濃度に実質的に影響しない程度の注入量で
第１導電型の不純物を注入し、その後拡散することによ
って、前記第２の半導体層よりも不純物濃度の高い第１
導電型の第８の半導体層を前記溝の底部に形成すると同
時に、前記第４の半導体層の露出面に、当該第４の半導
体層よりも不純物濃度の高い第９の半導体層を形成する
工程を、さらに備えることを特徴 とする絶縁ゲート型半
導体装置の製造方法。 - 【請求項２４】 互いに反対側に位置した第１と第２の
主面を有する第１導電型の第１の半導体層と、 この第１の半導体層の前記第１の主面上に配設された第
２導電型の第２の半導体層と、 前記第２の半導体層よりも不純物濃度が高く、前記第２
の半導体層の表面上に配設された第２導電型の第３の半
導体層と、 前記第３の半導体層の表面上に配設された第１導電型の
第４の半導体層と、 この第４の半導体層の表面に選択的に配設され、前記第
４の半導体層を介して前記第３の半導体層へ対向する第
２導電型の第５の半導体層と、 前記第４の半導体層の表面と前記第５の半導体層の表面
とにまたがって接続された第１の主電極と、 前記第１の半導体層の前記第２の主面上に配設された第
２の主電極と、 前記第３の半導体層と前記第５の半導体層とに挟まれた
前記第４の半導体層の部分の上に配設された絶縁膜と、 前記部分がチャネル領域を形成するように前記絶縁膜を
介して前記部分へ対向する制御電極と、 を備えた絶縁ゲート型半導体装置。 - 【請求項２５】 前記第３の半導体層が前記第２の半導
体層よりも薄い、請求項２４に記載の絶縁ゲート型半導
体装置。 - 【請求項２６】 前記第２の半導体層が前記第１の半導
体層を貫通し当該第１の半導体層の第２の主面に部分的
に露出している、請求項２４または請求項２５に記載の
絶縁ゲート型半導体装置。 - 【請求項２７】 前記第１および第２の半導体層の間
に、前記第２の半導体層よりも不純物濃度の高い第２導
電型の第６の半導体層が配設されている、請求項２４ま
たは請求項２５に記載の絶縁ゲート型半導体装置。 - 【請求項２８】 前記第６の半導体層が前記第１の半導
体層を貫通し、当該第１の半導体層の第２の主面に部分
的に露出している、請求項２７に記載の絶縁ゲート型半
導体装置。 - 【請求項２９】 前記第１主電極は前記第４および第５
の半導体層以外の他の半導体層には接続されていない、
請求項２４ないし請求項２８のいずれかに記載の絶縁ゲ
ート型半導体装置。 - 【請求項３０】 (a) 第１および第２主面を規定すると
ともに、第１導電型の第１の半導体層と第２導電型の第
２の半導体層とを有し、前記第１主面には前記第１の半
導体層が露出し前記第２主面には前記第２の半導体層が
露出する半導体基板を形成する工程と、 (b) 前記半導体基板の前記第２主面に、前記第２の半導
体層の不純物濃度よりも高い不純物濃度に第２導電型の
不純物を注入し拡散することによって、第２導電型の第
３の半導体層を前記第２の半導体層の表面部分に形成す
る工程と、 (c) 前記第３の半導体層の表面に第１導電型の不純物を
注入し拡散することによって、前記第３の半導体層の表
面部分に第１導電型の第４の半導体層を形成する工程
と、 (d) 前記第４の半導体層の表面の中に、第２導電型の不
純物を選択的に注入し拡散することによって、前記第４
の半導体層の表面部分に第２導電型の第５の半導体層を
選択的に形成する工程と、 (e) 前記第４の半導体層、および前記第５の半導体層そ
れぞれの露出面に絶縁膜を形成する工程と、 (f) 前記絶縁膜上に導電体を積層する工程と、 (g) 前記導電体を選択的に除去することにより、前記第
３の半導体層と前記第５の半導体層とに挟まれた前記第
４の半導体層の部分がチャネル領域を形成するように、
前記絶縁膜を介して前記部分へ対向する制御電極を形成
する工程と、 (h) 前記第４および第５の半導体層の表面にまたがる領
域において、前記絶縁膜を選択的に除去する工程と、 (i) 前記工程(h) により露出した前記第４の半導体層の
表面と前記第５の半導体層の表面とにまたがるように、
導電体を積層することによって第１の主電極を形成する
工程と、 (j) 前記半導体基板の前記第１主面の上に導電体を積層
することによって第２の主電極を形成する工程と、 を備える絶縁ゲート型半導体装置の製造方法。 - 【請求項３１】 前記第４の半導体層が形成された後に
前記第３の半導体層が前記第２の半導体層よりも薄くな
るように、前記第３の半導体層が形成される、請求項３
０に記載の絶縁ゲート型半導体装置の製造方法。 - 【請求項３２】 前記工程(a) が、 (a-1) 二つの主面を有する第１導電型の半導体基板体を
準備する工程と、 (a-2) 当該半導体基板体の一方主面上に、エピタキシャ
ル成長によって低不純物濃度の第２導電型の半導体層を
積層することによって、前記第２の半導体層を形成する
工程と、 を備える請求項３０または請求項３１に記載の絶縁ゲー
ト型半導体装置の製造方法。 - 【請求項３３】 前記工程(a) が、 (a-1) 二つの主面を有する低不純物濃度の第２導電型の
半導体基板体を準備する工程と、 (a-2) 当該半導体基板体の一方主面に第１導電型の不純
物を注入する工程と、 (a-3) 前記一方主面に注入された前記不純物を拡散する
ことによって第１導電型の前記第１半導体層を形成する
工程と、 を備える、請求項３０または請求項３１に記載の絶縁ゲ
ート型半導体装置の製造方法。 - 【請求項３４】 前記工程(a-2) が、 (a-2-1) 第１導電型の不純物を前記半導体基板体の前記
一方主面に選択的に注入する工程、 を備える請求項３３記載の絶縁ゲート型半導体装置の製
造方法。 - 【請求項３５】 前記工程(a) で形成される前記半導体
基板が、 前記第１の半導体層と前記第２の半導体層の間に介挿さ
れた高不純物濃度の第２導電型の第６の半導体層をさら
に有する、請求項３０または請求項３１に記載の絶縁ゲ
ート型半導体装置の製造方法。 - 【請求項３６】 前記工程(a) が、 (a-1) 二つの主面を有する低不純物濃度の第２導電型の
半導体基板体を準備す る工程と、 (a-2) 前記半導体基板体の一方主面の上に、第２導電型
の不純物を注入した後に拡散することによって前記第６
の半導体層を形成する工程と、 (a-3) 前記第６の半導体層の表面に第１導電型の不純物
を注入した後に拡散することによって前記第１の半導体
層を形成する工程と、 を備える請求項３５に記載の絶縁ゲート型半導体装置の
製造方法。 - 【請求項３７】 前記工程(a-3) が、 (a-3-1) 第１導電型の不純物を前記第６の半導体層の表
面に選択的に注入する工程と、 (a-3-2) 前記第６の半導体層の表面に選択的に注入され
た前記不純物を拡散する工程と、 を備える請求項３６に記載の絶縁ゲート型半導体装置の
製造方法。 - 【請求項３８】 前記第２の半導体層、前記第３の半導
体層、及び前記第４の半導体層における不純物濃度を、
それぞれＣ 2 、Ｃ 3 及びＣ 4 としたとき、これらの関係が
Ｃ 2 ＜Ｃ 3 ＜Ｃ 4 となるように、前記工程(b) および前記
工程(c) が行なわれる、請求項３０ないし請求項３７の
いずれかに記載の絶縁ゲート型半導体装置の製造方法。
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