CN106463524B - 半导体装置及半导体装置的制造方法 - Google Patents

半导体装置及半导体装置的制造方法 Download PDF

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Abstract

本发明提供一种半导体装置，具备：沟槽，其将台面部与浮置部分离；电极，其形成在沟槽内；以及外侧布线部，其在沟槽所包围的区域的外侧，沿着台面部与浮置部的排列方向而形成，外侧布线部的靠台面部和浮置部侧的端边具有突出部和凹部：所述突出部形成在与浮置部相向的区域的至少一部分，跨过沟槽而向浮置部侧突出；所述凹部形成在与台面部相向的区域的至少一部分，与突出部相比向外侧布线部侧凹陷。

Description

半导体装置及半导体装置的制造方法
技术领域
本发明涉及半导体装置及半导体装置的制造方法。
背景技术
作为IGBT等半导体装置，已知有通过在发射极侧的基板表面设置浮置区，从而减小与发射极连接的发射区的面积的结构(例如，参照专利文献1、2)。另外，各浮置区通过栅极沟槽与其它区域分离，在各浮置区之间形成沟道层等。例如，如专利文献2的图9所示，栅极沟槽内的栅极与配置在浮置区的外侧的布线部连接。
现有技术文献
专利文献
专利文献1：日本特开2007-324539号公报
专利文献2：日本特开2011-243946号公报
发明内容
技术问题
优选为布线部能够与栅极可靠地连接。另外，优选为容易形成沟道层等其它结构的形状。
技术方案
本发明的第一形态中的半导体装置具备台面部、浮置部、沟槽、电极和外侧布线部中的至少一个。台面部可以形成在半导体基板的表面侧。浮置部可以形成在半导体基板的表面侧。沟槽可以以包围浮置部的方式形成。沟槽可以将台面部与浮置部分离。电极可以形成在沟槽内。外侧布线部在沟槽所包围的区域的外侧，可以沿着台面部与浮置部的排列方向形成。外侧布线部的靠台面部和浮置部侧的端边可以具有突出部和凹部。突出部可以形成在与浮置部相向的区域的至少一部分。突出部可以跨过沟槽而向浮置部侧突出。凹部可以形成在与台面部相向的区域的至少一部分。凹部与突出部相比可以向外侧布线部侧凹陷。
半导体装置还可以具备阱区。阱区可以是第二导电型。阱区可以形成在半导体基板的端部与台面部和浮置部之间。
台面部可以具有第二导电型的基极区。可以连接有基极区和阱区。基极区可以是在形成阱区之后，将外侧布线部作为掩模而形成。凹部可以向外侧布线部侧凹陷，直到基极区能够与阱区连接。
凹部的前端可以配置在从阱区的端部向台面部的内部的突出量为所述基极区的深度的0.75倍的位置相比更靠近外侧布线部侧的位置。凹部的前端可以配置在与沟槽相比更靠近外侧布线部侧的位置。
浮置部具有第二导电型特性，浮置部中的被突出部覆盖的第二导电型的区域可以与沟槽连接。浮置部可以在形成沟槽之后，将外侧布线部作为掩模而形成。突出部可以具有浮置部的第二导电型的区域在突出部的下侧能够与沟槽连接的长度。
在突出部中，与浮置部重合的区域的长度可以为浮置部的深度的0.75倍以下。突出部的宽度可以比浮置部的宽度小。凹部的宽度可以比台面部的宽度大。
在本发明的第二形态的半导体装置的制造方法中，在半导体基板的表面侧可以形成包围预定的区域的沟槽。在制造方法中，可以形成被沟槽包围的浮置部和与浮置部分离的台面部。在制造方法中，可以在沟槽内形成电极，并且，在沟槽所包围的区域的外侧，可以形成沿着台面部与浮置部的排列方向的外侧布线部。在制造方法中，可以将外侧布线部作为掩模而向台面部和浮置部掺杂预定的导电型的杂质并使其扩散。在形成外侧布线部的步骤，可以在外侧布线部的靠台面部和浮置部侧的端边形成突出部和凹部。突出部可以配置在与浮置部相向的区域的至少一部分。突出部可以跨过沟槽而向浮置部侧突出。凹部可以配置在与台面部相向的区域的至少一部分。凹部与突出部相比可以向外侧布线部侧凹陷。
半导体基板可以具有第一导电型特性。对于制造方法，在形成沟槽的步骤之前，可以在半导体基板的端部与台面部和浮置部之间形成第二导电型的阱区。
在掺杂杂质并使其扩散的步骤，可以掺杂第二导电型的杂质并使其扩散，在台面部形成与阱区连接的基极区。在掺杂杂质并使其扩散的步骤中，可以掺杂第二导电型的杂质并使其扩散，将浮置部中的被突出部覆盖的第二导电型的区域与沟槽连接。
应予说明，上述的发明内容未列举本发明的所有特征。另外，这些特征群的再组合也能够成为发明。
附图说明
图1是表示半导体装置100的一个例子的俯视图。
图2表示图1中的A-A’截面。
图3表示图1中的B-B’截面。
图4表示图1中的C-C’截面。
图5是表示半导体装置100的另一构成例的图。
图6表示图5中的A-A’截面。
图7是表示凹部54的前端的y方向上的位置与沟槽20的外侧布线部50侧的端部的位置一致的例子的图。
图8是表示半导体装置100的制造工序的概要的图。
图9表示制造工序的各工序中的半导体装置100的截面。
图10是表示突出部52和凹部54的图。
图11是表示作为比较例的半导体装置300的图。
图12是表示半导体装置300的A-A’截面。
图13是表示作为比较例的半导体装置400的图。
图14表示半导体装置400的B-B’截面。
图15是表示将图1中示出的半导体装置100与图13中示出的半导体装置400的关断电流特性进行了比较的图。
图16是表示半导体装置100的导通电压Von与关断损耗Eoff之间的关系的图。
图17是表示半导体装置100的另一例的俯视图。
图18表示图17中的D-D’截面。
符号说明
10：浮置部
12：接触部
20：沟槽
22：栅极
30：台面部
32：埋入区
34：基极区
36：发射区
50：外侧布线部
52：突出部
54：凹部
56：阱区
58：虚线
60：虚设沟槽
62：电极
80：连接部
100：半导体装置
110：半导体基板
112：漂移区
114：缓冲区
116：集电区
120：集电极
300：半导体装置
350：外侧布线部
400：半导体装置
420：沟槽
422：栅极
430：台面部
432：埋入区
434：基极区
436：发射区
具体实施方式
以下，通过发明的实施方式说明本发明，但以下的实施方式不限定权利要求的发明。另外，实施方式中说明的特征的组合不全是发明的解决方案所必须的。
图1是表示半导体装置100的一个例子的俯视图。本例的半导体装置100是半导体芯片。在图1中，示出芯片端部周边的芯片表面，省略其它区域。半导体装置100具有半导体基板110、多个浮置部10、多个沟槽20、多个台面部30和外侧布线部50。多个浮置部10、多个沟槽20、多个台面部30和外侧布线部50形成于半导体基板110的表面侧。
多个台面部30和多个浮置部10沿规定的排列方向排列。在本例中，台面部30和浮置部10沿着与半导体基板110的规定的边平行的x方向交替地排列。在本例中，台面部30和浮置部10在与x方向垂直的y方向具有长度方向。
浮置部10的在半导体基板110的表面的形状例如为以y方向为长度方向的椭圆形，或者顶点呈圆弧状的长方形等。台面部30形成于在x方向分开排列的多个浮置部10之间。
沟槽20被设置在每个浮置部10。各沟槽20以在半导体基板110的表面，包围对应的浮置部10的方式形成。由此，台面部30与浮置部10分离。应予说明，在沟槽20的内部形成有电极。另外，在沟槽20的内壁与电极之间形成有绝缘膜。本例的电极作为例如沟槽栅极结构的功率半导体元件中的栅极发挥功能。
在台面部30形成有基极区34、发射区36和埋入区32。发射区36形成在台面部30的表面。发射区36具有第一导电型特性，与形成在半导体基板110的表面侧的发射极连接。基极区34具有与第一导电型不同的第二导电型特性，且在发射区36和形成于发射区36的背面侧的漂移区之间形成。在本例中，以第一导电型为N型，第二导电型为P型进行说明。然而，第一导电型和第二导电型可以是相反的导电型。
在本例中，半导体基板110为N-型。漂移区具有与半导体基板110相同的导电型特性。发射区36为N+型，基极区34为P-型。
在基极区34，对应于施加到形成于沟槽20的内部的栅极的电压，沿着深度方向形成有沟道。埋入区32为P+型，且形成在基极区34与发射区36之间。应予说明，埋入区32的一部分可以通过形成于发射区36的开口而在台面部30的表面露出，与发射极连接。通过这样的构成，在台面部30形成有IGBT等功率半导体元件的活性部分。
在浮置部10的表面未形成N+型的发射区，而形成有P-型的区域。因此，能够减小与发射极连接的发射区36的面积，限制在发射极中流通的载流子，能够在漂移层的表面侧蓄积载流子。由此，能够降低导通电压。
另外，在浮置部10的表面形成有层间绝缘膜。另外，浮置部10可以形成有贯通该层间绝缘膜的接触部12。接触部12例如是P+型的半导体区域，将浮置部10的P-型的区域与发射极连接。根据接触部12的位置，能够控制浮置部10的薄层电阻。由此，能够高精度地控制半导体元件在导通时的di/dt特性(即，电流变化的斜率)。
外侧布线部50在沟槽20所包围的区域的外侧，沿着台面部30和浮置部10的排列方向(在本例中为x方向)而形成。外侧布线部50也可以形成为不严格地与该排列方向平行。“沿着排列方向而形成”是指外侧布线部50具有与至少1个台面部30相向的部分和与至少1个浮置部10相向的部分。外侧布线部50与形成在沟槽20的内部的栅极电连接。外侧布线部50和栅极例如由多晶硅形成。外侧布线部50可以沿着半导体基板110的外周而形成为环状。
外侧布线部50的靠台面部30和浮置部10侧的端边具有突出部52和凹部54。突出部52在外侧布线部50的端边，形成在与浮置部10相向的区域的至少一部分，超出沟槽20并突出到浮置部10侧而形成。突出部52的与沟槽20重合的部分与形成在沟槽20的内部的栅极连接。由此，能够将驱动半导体元件的栅极电压施加于栅极。另外，由于突出部52向浮置部10侧突出，所以即使因制造偏差等而导致突出部52的长度与设计值不同，也能够可靠地将外侧布线部50与栅极连接。
凹部54在外侧布线部50的端边，形成在与台面部30相向的区域的至少一部分，以与突出部52相比向外侧布线部50的内侧凹陷的方式形成。作为一个例子，至少在外侧布线部50的端边，遍及与台面部30相向的区域的整体地形成有凹部54。本例的凹部54形成在与台面部30相向的区域的整体，和与同该台面部30邻接的浮置部10相向的区域的一部分。由此，在制造时，能够容易地形成作为沟道发挥功能的基极区34等。
另外，在半导体基板110的端部和台面部30以及浮置部10之间形成有P+型的阱区56。阱区56可以沿着半导体基板110的外周而形成为环状。阱区56作为缓和半导体基板110的端部的电场集中而提高耐压的耐压结构部发挥功能。
阱区56通过使用规定的掩模，向半导体基板110的表面掺杂杂质而形成。在图1中，用虚线58表示该掩模的端部。用掩模覆盖比虚线58更靠近半导体基板110的内侧的区域并掺杂杂质。另外，通过热扩散等，阱区56形成到比虚线58更靠近内侧。
图2～图4是表示半导体装置100的截面的一个例子的图。图2表示图1中的A-A’截面。图3表示图1中的B-B’截面。图4表示图1中的C-C’截面。应予说明，在图2～图4中，省略形成于半导体基板110的表面侧的层间绝缘膜和发射极。
如图2～图4所示，在半导体基板110，从表面侧起按顺序形成有P-型的基极区34、N-型的漂移区112、N+型的缓冲区114、P+型的集电区116。缓冲区114可以作为场截止层发挥功能。在集电区116的背面侧形成有集电极120。另外，如图2和图3所示，在半导体基板110的端部形成有P+型的阱区56。如图4所示，在基极区34的表面侧形成有掺杂了N型杂质的发射区36。在发射区36与基极区34之间可以形成埋入区32。N型杂质未扩散而残留的基极区34形成在漂移区112与发射区36之间。如果对栅极22施加电压，则在基极区34中的沿着沟槽20的部分形成沟道。沟槽20形成为比基极区34深。
本例的半导体装置100在形成了阱区56、沟槽20、栅极22和外侧布线部50之后，将外侧布线部50作为掩模，形成基极区34。此时，由于形成了基极区34之后的工艺变少，所以能够减少作为沟道发挥功能的基极区34的热经历。因此，能够防止基极区34在深度方向多余地扩散。因此，能够高精度地控制沟道的深度。
另外，如图3所示，外侧布线部50具有横断沟槽20并向浮置部10侧突出的突出部52。因此，外侧布线部50能够与栅极22可靠地连接。
另一方面，优选为形成于台面部30的基极区34与阱区56连接。在基极区34未到达阱区56的情况下，会在表面露出半导体基板110的N-型的区域。此时，该部分电场集中，耐压降低。本例的外侧布线部50如图1中所示，在与台面部30相向的区域具有凹部54。因此，即使在将外侧布线部50作为掩模而形成基极区34的情况下，如图2所示，也能够将台面部30中的基极区34与阱区56连接。
外侧布线部50的凹部54在将外侧布线部50作为掩模而形成基极区34的情况下，优选为台面部30中的基极区34向半导体基板110的外侧凹陷，直到能够与阱区56连接的位置。根据本例的半导体装置100，能够可靠地连接外侧布线部50与栅极22，并且能够连接台面部30的基极区34与阱区56并确保耐压。
另外，如图3所示，优选为浮置部10的表面侧的基极区34也与沟槽20连接。如图3所示，浮置部10的一部分被突出部52覆盖。因此，优选为在将外侧布线部50作为掩模而形成基极区34的情况下，突出部52超出沟槽20并向浮置部10的内侧突出的长度L1(在本例中，为向y方向突出的长度)是在突出部52的下侧使P型的杂质能够扩散到沟槽20的程度的长度。由此，能够将浮置部10中的被突出部52覆盖的基极区34与沟槽20连接。
通常，已知具有规定的深度D的杂质区域向水平方向扩散的距离为0.75×D。因此，在将基极区34的深度设为D1时，优选突出部52向浮置部10的内侧突出的长度L1为D1×0.75以下。
另外，优选突出部52的宽度(在本例中，为x方向上的宽度)比浮置部10的宽度小。由此，在将外侧布线部50作为掩模而形成基极区34的情况下，由于从突出部52的两侧注入的杂质也能够向突出部52的下侧扩散，所以容易使杂质向被突出部52覆盖的区域扩散。另外，优选凹部54的宽度比台面部30的宽度大。
图5是表示半导体装置100的另一构成例的图。本例的半导体装置100与图1中示出的半导体装置100相比，外侧布线部50的形状不同。其它结构可以与图1中示出的半导体装置100相同。例如，图5所示的B-B’的位置的截面是图3所示的结构。本例的外侧布线部50的凹部54的在y方向上的前端与图1中示出的凹部54相比，设置在半导体基板110的内侧。
图6表示图5中的A-A’截面。如上所述，优选台面部30中的基极区34与阱区56连接。因此，优选为作为形成基极区34的掩模使用的外侧布线部50的凹部54形成在使基极区34的P型杂质能够扩散到阱区56的端部的位置。例如，凹部54的在y方向上的前端与以基极区34的深度的0.75倍的长度从阱区56的y方向的端部起朝向台面部30的内部突出的位置相比，配置在外侧布线部50侧。换言之，将基极区34的深度记为D2时，优选为凹部54中的与阱区56的端部相比向y方向突出的区域的长度L2为D2×0.75以下。
另外，凹部54的前端可以是比阱区56的端部更靠近外侧布线部50侧。换言之，阱区56可以在与凹部54的前端相比向y方向侧露出。另外，凹部54的前端可以配置在与沟槽20相比更靠近外侧布线部50侧。阱区56由于至少形成在能够与沟槽20连接的范围，所以如果将凹部54配置在与沟槽20相比更靠近外侧布线部50侧，则能够将基极区34与阱区56连接。
如本例所示，通过将凹部54的前端设置在半导体基板110的内侧，从而能够减小外侧布线部50，能够减小从台面部30和浮置部10到半导体基板110的端部的距离。由此，能够使半导体装置100小型化。
为了尽量使半导体装置100小型化。优选为凹部54的前端尽量配置在半导体基板110的内侧。凹部54的前端的在y方向上的位置可以是从沟槽20的外侧布线部50侧的端部的位置到与阱区56的端部相比在y方向以D2×0.75的长度突出的位置之间。另外，凹部54的前端的在y方向上的位置可以是从形成基极区34的掩模的端部(即虚线58)的位置起到与阱区56的端部相比在y方向以D2×0.75的长度突出的位置之间。另外，凹部54的前端的y方向上的位置可以是从阱区56的端部到与阱区56的端部相比在y方向以D2×0.75的长度突出的位置之间。
图7是表示凹部54的前端的y方向上的位置与沟槽20的外侧布线部50侧的端部的位置一致的例子的图。如上所述，凹部54的前端可以是从图7所示的位置到与图5和图6中示出的阱区56的端部相比在y方向以D2×0.75的长度突出的位置之间。
图8和图9是表示半导体装置100的制造工序的一个例子的图。图8表示制造工序的概要，图9表示各工序中的半导体装置100的截面。首先，在N-型的半导体基板110的表面的外周部分形成P+型的阱区56(S200)。半导体基板110例如是硅基板。对于阱区56的在y方向上的端部的位置而言，为了形成沟槽20，使阱区56的在y方向上的端部的位置一致。
接下来，形成包围与浮置部10对应的区域的沟槽20(S202)。如图9的B-B’截面所示，在S200中，以沟槽20的外侧布线部50侧的端部区域与阱区56的在y方向上的端部重合的方式形成沟槽20。沟槽20以不到达形成于半导体基板110的背面侧的缓冲区114的深度形成。沟槽20可以形成得比阱区56浅。由此，形成被沟槽20包围的浮置部10和与浮置部10分离的台面部30。
接着，在沟槽20的内壁形成绝缘层，然后形成沟槽20内的栅极22以及外侧布线部50(包括突出部52和凹部54)(S204)。外侧布线部50在沟槽20所包围的区域的外侧，沿着台面部30和浮置部10的排列方向而形成。另外，突出部52与沟槽20相比向浮置部10侧突出。
接下来，将外侧布线部50作为掩模而向台面部30和浮置部10掺杂P型的杂质并使其扩散(S206)。在S206中，将外侧布线部50作为掩模，在半导体基板110的表面侧整体进行P型杂质的离子注入并使其热扩散。由此，形成基极区34。应予说明，基极区34形成得比沟槽20浅。通过使外侧布线部50成为图1～图7中相关说明的形状，从而能够如图9的A-A’截面所示将台面部30的基极区34连接到阱区56，并且，能够如图9的B-B’截面所示将浮置部10的基极区34连接到沟槽20。
根据本例的制造方法，由于在形成沟槽20、栅极22和外侧布线部50之后，形成作为沟道发挥功能的基极区34，所以能够减小基极区34的热经历而能够高精度地控制基极区的深度。另外，通过设置突出部52，从而能够可靠地进行外侧布线部50与栅极22的连接，并且，通过设置凹部54，从而能够将基极区34与阱区56连接。
应予说明，在S206之后，使用规定的形状的掩模，从半导体基板110的表面侧起进行N型杂质的离子注入，在台面部30的基极区34内形成发射区36。另外，形成层间绝缘膜、发射极等半导体基板110的表面侧的结构。可以在层间绝缘膜形成接触部12的开口。
接着，从半导体基板110的背面侧起，以例如1×1014/cm2左右将硒以离子方式进行注入。在离子注入之后，在900度左右的温度进行2小时左右的热处理，由此形成缓冲区114。另外，未形成有缓冲区114而残留的N-型的区域成为漂移区112。通过使用扩散系数大的硒，与例如使用磷的情况相比，能够形成更深的缓冲区114。
应予说明，通过以不同的剂量多次进行质子(H+)的离子注入来代替硒的离子注入，从而可以形成缓冲区114。通过多级离子注入，缓冲区114的杂质浓度成为从漂移区112侧到集电区116侧缓慢增加的分布。
接下来，从半导体基板110的背面侧起，例如以1.0×1013/cm2～4.0×1013/cm2的剂量进行P型杂质的离子注入。由此，形成比缓冲区114更薄的集电区116。其后，在半导体基板110的背面侧形成集电极。应予说明，在准备的半导体基板110的厚度比对应于所要求的耐压的厚度厚的情况下，在形成缓冲区114之前，可以从背面侧起研磨半导体基板110而成为规定的厚度。
图10是表示突出部52和凹部54的图。突出部52中的与浮置部10重合的区域的长度L1如上所述，优选为浮置部10的基极区34的深度D1的0.75倍以下。例如长度L1为1.5μm～2.5μm。
另外，突出部52的宽度W比浮置部10的宽度小。但是，优选为突出部52具有能够与栅极22稳定连接的宽度。例如宽度W为4μm～8μm。
另外，用于形成阱区56的掩模的端部与沟槽20的端部的距离Lb例如为5.5μm～7.5μm。该距离与阱区56在水平方向扩散的距离相对应。由此，能够通过沟槽20将阱区56与浮置部10分离。
应予说明，图1中示出的接触部12可以是一个边为3.5μm～5.5μm的范围的矩形。另外，设置于同一个浮置部10的多个接触部12可以以500μm～700μm的节距配置。
另外，台面部30与浮置部10的宽度的比率可以为1:3～1:5。另外，沟槽20的深度与基极区34的深度之差可以为0.5μm～2μm。由此，能够使导通电压与关断损耗的权衡特性变得良好。
图11是表示作为比较例的半导体装置300的图。本例的半导体装置300具有在y方向上的宽度恒定的外侧布线部350。其它构成可以与图1中示出的半导体装置100相同。应予说明，外侧布线部350与突出部52同样地被设置为跨过沟槽20而覆盖浮置部10的一部分。然而，由于外侧布线部350不具有凹部，所以台面部30也以与浮置部10相同的程度被覆盖。
图12表示半导体装置300的A-A’截面。在将图11中示出的外侧布线部350作为掩模而形成基极区34时，如图12所示，台面部30的基极区34不会扩散到阱区56的端部。因此，半导体基板110的表面露出有N-型的区域，耐压降低。与此相比，由于半导体装置100具有凹部54，所以台面部30的基极区34能够扩散到阱区56的端部，能够维持耐压。
图13是表示作为比较例的半导体装置400的图。本例的半导体装置400是所谓的全沟槽结构，不具有浮置部。沟槽420将多个台面部430分离。各台面部430具有P-型的基极区434、P+型的埋入区432和N-型的发射区436。
图14表示半导体装置400的B-B’截面。半导体装置400在形成沟槽420之前，形成阱区456和基极区434。并且，形成沟槽420、栅极422和外侧布线部450。因此，能够连接阱区456和基极区434，但作为沟道发挥功能的基极区434在形成沟槽20和外侧布线部450的工序等中，沿深度方向扩散，无法高精度地控制沟道的深度。与此相比，半导体装置100即使在形成外侧布线部50之后形成基极区34，也能够将阱区56与基极区34连接。因此，能够防止基极区34向深度方向扩散。
图15是对图1中示出的半导体装置100与图13中示出的半导体装置400的关断电流特性进行了比较而得到的图。在图15中，横轴表示时间，纵轴表示流过半导体装置400的电流。如图15所示，可知半导体装置100的尾电流(Tail current)流通的期间短，能够高速地开关。另一方面，由于半导体装置400不具有浮置部，所以栅极电容大，尾电流流通的期间变长。
图16是表示半导体装置100的导通电压Von与关断损耗Eoff之间的关系的图。另外，作为比较，示出了半导体装置400的导通电压Von与关断损耗Eoff之间的关系。对于半导体装置100，由于将台面部30与浮置部10的宽度之比设为1:3～1:5的范围，将沟槽20与基极区34的深度之差设为0.5μm～2μm，所以能够兼顾由栅极电容的降低引起的关断损耗降低与由电子注入促进效果引起的导通电压降低。
图17是表示半导体装置100的另一例的俯视图。本例的半导体装置100相对于图1～图16中示出的任一半导体装置100不同之处在于2个沟槽20之间的结构。其它结构可以与图1～图16中示出任一半导体装置100相同。在图17中，外侧布线部50表示具有图1的形状的情况。
本例的半导体装置100在2个沟槽20之间依次设置有台面部30、虚设沟槽60、台面部30。各台面部30可以具有与图1等中示出的半导体装置100的台面部30相同的结构。其中，在2个台面部30之间配置有虚设沟槽60。
虚设沟槽60可以配置在两侧的2个沟槽20的中央。虚设沟槽60可以与两侧的2个沟槽20平行地配置。本例的虚设沟槽60在y方向具有长度方向。
应予说明，在虚设沟槽60的内部形成有电极。另外，在虚设沟槽60的内壁与电极之间形成有绝缘膜。本例的虚设沟槽60内的电极例如与沟槽栅极结构的功率半导体元件中的发射极电连接。
半导体装置100具有将发射极与虚设沟槽60的内部电极电连接的连接部80。连接部80被设置于例如虚设沟槽60的、外侧布线部50侧的端部。连接部80可以具有与虚设沟槽60的内部电极电连接的虚设沟槽布线部，以及将虚设沟槽布线部与发射极电连接的接触孔。连接部80可以被设置在凹部54的区域。
虚设沟槽布线部可以在与外侧布线部50相同的层中，形成在不与外侧布线部50接触的区域。另外，虚设沟槽布线部可以由与外侧布线部50相同的材料形成。虚设沟槽布线部例如由多晶硅形成。上述的接触孔以贯通半导体装置100的表面的层间绝缘膜的方式设置。
通过设置虚设沟槽60，从而能够提高电子注入促进效果，能够降低导通电压。虚设沟槽60的端部可以设置在y方向上与沟槽20的端部相同的位置。另外，虚设沟槽60的端部可以在半导体装置100的表面中到达阱区56，也可以形成在基极区34内部。
另外，虚设沟槽60的端部在y方向上，与沟槽20的端部相比可以向外侧布线部50的凹部54侧突出。但是，虚设沟槽60不与外侧布线部50接触。在图5或图7所示出的例子中，虚设沟槽60的端部与沟槽20的端部相比设置在发射区36侧。
图18表示图17中的D-D’截面。应予说明，在图18中，省略了形成于半导体基板110的表面侧的层间绝缘膜和发射极。
如图17所说明，对于本例的半导体装置100，在2个沟槽20之间设有台面部30、虚设沟槽60和台面部30。虚设沟槽60在2个沟槽20之间，以将2个台面部30分离的方式设置。
虚设沟槽60以贯通基极区34并到达漂移区112的方式设置。在虚设沟槽60的内部，隔着绝缘膜而形成有电极62。电极62与上述的发射极电连接。
虚设沟槽60可以利用与沟槽20相同的工艺形成。另外，虚设沟槽60与沟槽20相比，x方向上的宽度可以更大。此时，能够进一步提高IE效果。应予说明，在利用与沟槽20相同的工艺形成宽度较大的虚设沟槽60时，虚设沟槽60形成到比沟槽20更深的位置。
以上，使用实施方式说明了本发明，但本发明的技术的范围不限于上述实施方式中记载的范围。对上述实施方式进行各种变更或改良对于本领域技术人员而言也是明确的。根据权利要求书的记载可知，对上述实施方式进行的各种变更或改良的方式显然也包括在本发明的技术方案内。
应当注意的是，在权利要求书、说明书和附图中所示的装置、系统、程序和方法中的动作、顺序、阶段和步骤等各处理的执行顺序并未特别明确“在……之前”，“事先”等，另外，只要不是后续处理中需要使用之前处理的结果，就可以按任意顺序实现。方便起见，对权利要求书、说明书和附图中的动作流程使用“首先”，“接下来”等进行说明，也不表示一定要按照该顺序实施。

Claims (10)

1.一种半导体装置，其特征在于，具备：
台面部，其形成于半导体基板的表面侧；
浮置部，其形成于所述半导体基板的表面侧；
沟槽，其以包围所述浮置部的方式形成，并将所述台面部与所述浮置部分离；
电极，其形成在所述沟槽内；以及
外侧布线部，其在所述沟槽所包围的区域的外侧，沿着所述台面部和所述浮置部的排列方向而形成，
所述外侧布线部的靠所述台面部和所述浮置部侧的端边具有：
突出部，其形成在与所述浮置部相向的区域的至少一部分，跨过所述沟槽而向所述浮置部侧突出；以及
凹部，其形成在与所述台面部相向的区域的至少一部分，与所述突出部相比向所述外侧布线部侧凹陷，
所述半导体基板具有第一导电型特性，
所述半导体装置还具备第二导电型的阱区，所述第二导电型的阱区形成在所述半导体基板的端部与所述台面部之间以及所述半导体基板的端部与所述浮置部之间，
所述台面部具有第二导电型的基极区，并且所述基极区和所述阱区连接，
所述凹部向所述外侧布线部侧凹陷，直到所述基极区能够与所述阱区连接的位置为止。
2.根据权利要求1所述的半导体装置，其特征在于，所述凹部的前端配置在与从所述阱区的端部向所述台面部的内部的突出量为所述基极区的深度的0.75倍的位置相比，更靠近所述外侧布线部侧的位置。
3.一种半导体装置，其特征在于，具备：
台面部，其形成于半导体基板的表面侧；
浮置部，其形成于所述半导体基板的表面侧；
沟槽，其以包围所述浮置部的方式形成，并将所述台面部与所述浮置部分离；
电极，其形成在所述沟槽内；以及
外侧布线部，其在所述沟槽所包围的区域的外侧，沿着所述台面部和所述浮置部的排列方向而形成，
所述外侧布线部的靠所述台面部和所述浮置部侧的端边具有：
突出部，其形成在与所述浮置部相向的区域的至少一部分，跨过所述沟槽而向所述浮置部侧突出；以及
凹部，其形成在与所述台面部相向的区域的至少一部分，与所述突出部相比向所述外侧布线部侧凹陷，
所述半导体基板具有第一导电型特性，
所述半导体装置还具备第二导电型的阱区，所述第二导电型的阱区形成在所述半导体基板的端部与所述台面部之间以及所述半导体基板的端部与所述浮置部之间，
所述凹部的前端与所述沟槽相比配置在所述外侧布线部侧。
4.一种半导体装置，其特征在于，具备：
台面部，其形成于半导体基板的表面侧；
浮置部，其形成于所述半导体基板的表面侧；
沟槽，其以包围所述浮置部的方式形成，并将所述台面部与所述浮置部分离；
电极，其形成在所述沟槽内；以及
外侧布线部，其在所述沟槽所包围的区域的外侧，沿着所述台面部和所述浮置部的排列方向而形成，
所述外侧布线部的靠所述台面部和所述浮置部侧的端边具有：
突出部，其形成在与所述浮置部相向的区域的至少一部分，跨过所述沟槽而向所述浮置部侧突出；以及
凹部，其形成在与所述台面部相向的区域的至少一部分，与所述突出部相比向所述外侧布线部侧凹陷，
所述半导体基板具有第一导电型特性，
所述半导体装置还具备第二导电型的阱区，所述第二导电型的阱区形成在所述半导体基板的端部与所述台面部之间以及所述半导体基板的端部与所述浮置部之间，
所述浮置部具有第二导电型特性，
所述浮置部中的被所述突出部覆盖的所述第二导电型的区域与所述沟槽连接。
5.根据权利要求4所述的半导体装置，其特征在于，所述突出部具有能够使所述浮置部的所述第二导电型的区域在所述突出部的下侧与所述沟槽连接的长度。
6.根据权利要求5所述的半导体装置，其特征在于，所述突出部中的与所述浮置部重合的区域的长度为所述浮置部的深度的0.75倍以下。
7.一种半导体装置，其特征在于，具备：
台面部，其形成于半导体基板的表面侧；
浮置部，其形成于所述半导体基板的表面侧；
沟槽，其以包围所述浮置部的方式形成，并将所述台面部与所述浮置部分离；
电极，其形成在所述沟槽内；以及
外侧布线部，其在所述沟槽所包围的区域的外侧，沿着所述台面部和所述浮置部的排列方向而形成，
所述外侧布线部的靠所述台面部和所述浮置部侧的端边具有：
突出部，其形成在与所述浮置部相向的区域的至少一部分，跨过所述沟槽而向所述浮置部侧突出；以及
凹部，其形成在与所述台面部相向的区域的至少一部分，与所述突出部相比向所述外侧布线部侧凹陷，
所述突出部的宽度比所述浮置部的宽度小。
8.一种半导体装置，其特征在于，具备：
台面部，其形成于半导体基板的表面侧；
浮置部，其形成于所述半导体基板的表面侧；
沟槽，其以包围所述浮置部的方式形成，并将所述台面部与所述浮置部分离；
电极，其形成在所述沟槽内；以及
外侧布线部，其在所述沟槽所包围的区域的外侧，沿着所述台面部和所述浮置部的排列方向而形成，
所述外侧布线部的靠所述台面部和所述浮置部侧的端边具有：
突出部，其形成在与所述浮置部相向的区域的至少一部分，跨过所述沟槽而向所述浮置部侧突出；以及
凹部，其形成在与所述台面部相向的区域的至少一部分，与所述突出部相比向所述外侧布线部侧凹陷，
所述凹部的宽度比所述台面部的宽度大。
9.一种半导体装置的制造方法，其特征在于，包括：
在半导体基板的表面侧形成包围预定的区域的沟槽，并形成被所述沟槽包围的浮置部和与所述浮置部分离的台面部的步骤；
在所述沟槽内形成电极，并且在被所述沟槽包围的区域的外侧形成沿着所述台面部与所述浮置部的排列方向的外侧布线部的步骤；以及
将所述外侧布线部作为掩模，在所述台面部和所述浮置部中掺杂并扩散预定的导电型的杂质的步骤，
在形成所述外侧布线部的步骤中，在所述外侧布线部的靠所述台面部和所述浮置部侧的端边形成突出部和凹部，
所述突出部配置在与所述浮置部相向的区域的至少一部分，跨过所述沟槽而向所述浮置部侧突出，
所述凹部配置在与所述台面部相向的区域的至少一部分，与所述突出部相比向所述外侧布线部侧凹陷，
所述半导体基板具有第一导电型特性，
在形成所述沟槽的步骤之前，还具备在所述半导体基板的端部与所述台面部之间以及在所述半导体基板的端部与所述浮置部之间形成第二导电型的阱区的步骤，
在掺杂并扩散所述杂质的步骤中，掺杂并扩散第二导电型的杂质，在所述台面部形成与所述阱区连接的基极区。
10.根据权利要求9所述的半导体装置的制造方法，其特征在于，在掺杂并扩散所述杂质的步骤中，掺杂并扩散第二导电型的杂质，将所述浮置部中的被所述突出部覆盖的第二导电型的区域与所述沟槽连接。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7020185B2 (ja) * 2017-03-15 2022-02-16 富士電機株式会社 半導体装置
DE102017126853B4 (de) * 2017-11-15 2019-11-21 Infineon Technologies Dresden Gmbh Halbleitervorrichtung mit Puffergebiet
US20220216313A1 (en) 2019-06-04 2022-07-07 Rohm Co., Ltd. Semiconductor device
US11784206B2 (en) * 2020-10-26 2023-10-10 Omnivision Technologies, Inc. Pixel-array substrate and associated method

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104009071A (zh) * 2013-02-26 2014-08-27 三垦电气株式会社 半导体装置

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR930010124B1 (ko) * 1991-02-27 1993-10-14 삼성전자 주식회사 반도체 트랜지스터의 제조방법 및 그 구조
EP1209751A3 (en) 1991-08-08 2002-07-31 Kabushiki Kaisha Toshiba Self turn-off insulated-gate power semiconductor device with injection-enhanced transistor structure
JP3288218B2 (ja) 1995-03-14 2002-06-04 三菱電機株式会社 絶縁ゲート型半導体装置およびその製造方法
JP3410286B2 (ja) 1996-04-01 2003-05-26 三菱電機株式会社 絶縁ゲート型半導体装置
EP1142026B1 (de) 1998-12-04 2007-11-14 Infineon Technologies AG Leistungshalbleiterschalter
JP4581179B2 (ja) 2000-04-26 2010-11-17 富士電機システムズ株式会社 絶縁ゲート型半導体装置
US7345342B2 (en) * 2001-01-30 2008-03-18 Fairchild Semiconductor Corporation Power semiconductor devices and methods of manufacture
JP4854868B2 (ja) 2001-06-14 2012-01-18 ローム株式会社 半導体装置
JP2003347549A (ja) 2002-05-31 2003-12-05 Hitachi Ltd 半導体装置およびそれを用いた電力変換装置
GB0417749D0 (en) * 2004-08-10 2004-09-08 Eco Semiconductors Ltd Improved bipolar MOSFET devices and methods for their use
JP4857566B2 (ja) 2005-01-27 2012-01-18 富士電機株式会社 絶縁ゲート型半導体装置とその製造方法
JP5135719B2 (ja) * 2006-06-05 2013-02-06 富士電機株式会社 トレンチ型絶縁ゲート半導体装置
JP5223291B2 (ja) 2007-10-24 2013-06-26 富士電機株式会社 半導体装置の製造方法
JP5211666B2 (ja) 2007-12-06 2013-06-12 株式会社デンソー 絶縁ゲートトランジスタ
JP4944847B2 (ja) * 2008-07-22 2012-06-06 ルネサスエレクトロニクス株式会社 トレンチゲート型絶縁ゲートバイポーラトランジスタ
US8680610B2 (en) * 2009-12-17 2014-03-25 Force Mos Technology Co., Ltd. Trench MOSFET having floating dummy cells for avalanche improvement
JP5287835B2 (ja) * 2010-04-22 2013-09-11 株式会社デンソー 半導体装置
JP5560991B2 (ja) * 2010-07-23 2014-07-30 株式会社デンソー 半導体装置
JP5636808B2 (ja) * 2010-08-17 2014-12-10 株式会社デンソー 半導体装置
JP2012256628A (ja) * 2011-06-07 2012-12-27 Renesas Electronics Corp Ｉｇｂｔおよびダイオード
EP2725623B1 (en) * 2011-09-08 2019-10-30 Fuji Electric Co., Ltd. Semiconductor device
JP6284314B2 (ja) * 2012-08-21 2018-02-28 ローム株式会社 半導体装置
US9595602B2 (en) * 2012-09-07 2017-03-14 Hitachi, Ltd. Switching device for power conversion and power conversion device
KR20150066517A (ko) * 2012-10-17 2015-06-16 후지 덴키 가부시키가이샤 반도체 장치
JP6440989B2 (ja) * 2013-08-28 2018-12-19 ローム株式会社 半導体装置
JP6320808B2 (ja) * 2014-03-19 2018-05-09 富士電機株式会社 トレンチｍｏｓ型半導体装置
CN105793991B (zh) * 2014-06-12 2019-03-19 富士电机株式会社 半导体装置
JP6471508B2 (ja) * 2015-01-19 2019-02-20 富士電機株式会社 半導体装置
DE102015210923B4 (de) * 2015-06-15 2018-08-02 Infineon Technologies Ag Halbleitervorrichtung mit reduzierter Emitter-Effizienz und Verfahren zur Herstellung

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104009071A (zh) * 2013-02-26 2014-08-27 三垦电气株式会社 半导体装置

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