JP6197966B2 - 半導体装置および半導体装置の製造方法 - Google Patents

Description

本発明は、半導体装置および半導体装置の製造方法に関する。

ＩＧＢＴ等の半導体装置として、エミッタ側の基板表面にフローティング領域を設けることで、エミッタ電極と接続されるエミッタ領域の面積を小さくする構造が知られている（例えば、特許文献１、２参照）。また、それぞれのフローティング領域はゲートトレンチにより他の領域から分離され、それぞれのフローティング領域の間には、チャネル層等が形成される。例えば特許文献２の図９に示されるように、ゲートトレンチ内のゲート電極は、フローティング領域の外側に配置された配線部と接続される。
［先行技術文献］
［特許文献］
特許文献１ 特開２００７−３２４５３９号公報
特許文献２ 特開２０１１−２４３９４６号公報

配線部は、ゲート電極と確実に接続できることが好ましい。また、チャネル層等、他の構造が形成しやすい形状であることが好ましい。

本発明の第１の態様における半導体装置は、メサ部と、フローティング部と、トレンチと、電極と、外側配線部との少なくとも一つを備える。メサ部は、半導体基板の表面側に形成されてよい。フローティング部は、半導体基板の表面側に形成されてよい。トレンチは、フローティング部を囲んで形成されてよい。トレンチは、メサ部とフローティング部とを分離してよい。電極は、トレンチ内に形成されてよい。外側配線部は、トレンチが囲む領域の外側において、メサ部とフローティング部の配列方向に沿って形成されてよい。外側配線部のメサ部およびフローティング部側の端辺は、突出部および凹部を有してよい。突出部は、フローティング部に対向する領域の少なくとも一部に形成されてよい。突出部は、トレンチを越えてフローティング部側に突出してよい。凹部は、メサ部に対向する領域の少なくとも一部に形成されてよい。凹部は、突出部よりも外側配線部側に凹んでいてよい。

半導体装置は、ウェル領域を更に備えてよい。ウェル領域は、第２の導電型であってよい。ウェル領域は、半導体基板の端部と、メサ部およびフローティング部との間に形成されてよい。

メサ部は、第２の導電型のベース領域を有してよい。ベース領域およびウェル領域が接続されていてよい。ベース領域は、ウェル領域が形成された後に外側配線部をマスクとして形成されてよい。凹部は、ベース領域がウェル領域に接続できる位置まで、外側配線部側に凹んでいてよい。

凹部の先端は、ウェル領域の端部からメサ部の内部に向かって、ベース領域の深さの０．７５倍だけ突出した位置よりも、外側配線部側に配置されてよい。凹部の先端は、トレンチよりも外側配線部側に配置されてよい。

フローティング部は、第２の導電型を有し、突出部に覆われたフローティング部における第２の導電型の領域は、トレンチと接続されていてよい。フローティング部は、トレンチが形成された後に外側配線部をマスクとして形成されてよい。突出部は、フローティング部の第２の導電型の領域が、突出部の下側においてトレンチと接続できる長さを有してよい。

突出部のうち、フローティング部と重なる領域の長さは、フローティング部の深さの０．７５倍以下であってよい。突出部の幅は、フローティング部の幅よりも小さくてよい。凹部の幅は、メサ部の幅よりも大きくてよい。

本発明の第２の態様における半導体装置の製造方法においては、半導体基板の表面側において予め定められた領域を囲むトレンチを形成してよい。製造方法においては、トレンチに囲まれたフローティング部と、フローティング部から分離されたメサ部とを形成してよい。製造方法においては、トレンチ内に電極を形成し、且つ、トレンチが囲む領域の外側において、メサ部とフローティング部の配列方向に沿った外側配線部を形成してよい。製造方法においては、外側配線部をマスクとしてメサ部およびフローティング部に予め定められた導電型の不純物をドープして拡散させてよい。外側配線部を形成する段階において、外側配線部のメサ部およびフローティング部側の端辺に、突出部および凹部を形成してよい。突出部は、フローティング部に対向する領域の少なくとも一部に配置されてよい。突出部は、トレンチを越えてフローティング部側に突出してよい。凹部は、メサ部に対向する領域の少なくとも一部に配置されてよい。凹部は、突出部よりも外側配線部側に凹んでいてよい。

半導体基板は第１の導電型を有してよい。製造方法は、トレンチを形成する段階の前に、半導体基板の端部と、メサ部およびフローティング部との間に第２の導電型のウェル領域を形成してよい。

不純物をドープして拡散させる段階において、第２の導電型の不純物をドープして拡散させて、メサ部に、ウェル領域と接続されたベース領域を形成してよい。不純物をドープして拡散させる段階において、第２の導電型の不純物をドープして拡散させて、突出部に覆われたフローティング部における第２の導電型の領域を、トレンチと接続させてよい。

なお、上記の発明の概要は、本発明の特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。

半導体装置１００の一例を示す平面図である。 図１におけるＡ−Ａ'断面を示す。 図１におけるＢ−Ｂ'断面を示す。 図１におけるＣ−Ｃ'断面を示す。 半導体装置１００の他の構成例を示す図である。 図５におけるＡ−Ａ'断面を示す。 凹部５４の先端のｙ方向における位置が、トレンチ２０の外側配線部５０側の端部の位置と一致している例を示す図である。 半導体装置１００の製造工程の概要を示す図である。 製造工程の各工程における半導体装置１００の断面を示す。 突出部５２および凹部５４を示す図である。 比較例としての半導体装置３００を示す図である。 半導体装置３００のＡ−Ａ'断面を示す。 比較例としての半導体装置４００を示す図である。 半導体装置４００のＢ−Ｂ'断面を示す。 図１に示した半導体装置１００と、図１３に示した半導体装置４００のターンオフ電流特性を比較した図である。 半導体装置１００のオン電圧Ｖｏｎと、ターンオフ損失Ｅｏｆｆとの関係を示す図である。 半導体装置１００の他の例を示す平面図である。 図１７におけるＤ−Ｄ'断面を示す。

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

図１は、半導体装置１００の一例を示す平面図である。本例の半導体装置１００は半導体チップである。図１においてはチップ端部周辺のチップ表面を示しており、他の領域を省略している。半導体装置１００は、半導体基板１１０、複数のフローティング部１０、複数のトレンチ２０、複数のメサ部３０および外側配線部５０を有する。複数のフローティング部１０、複数のトレンチ２０、複数のメサ部３０および外側配線部５０は、半導体基板１１０の表面側に形成される。

複数のメサ部３０および複数のフローティング部１０は、所定の配列方向に沿って配列される。本例においてメサ部３０およびフローティング部１０は、半導体基板１１０の所定の辺と平行なｘ方向に沿って交互に配列される。本例においてメサ部３０およびフローティング部１０は、ｘ方向と垂直なｙ方向に長手方向を有する。

フローティング部１０は、半導体基板１１０の表面における形状が、例えばｙ方向を長手方向とする長円形、または、頂点が円弧状に丸められた長方形等である。メサ部３０は、ｘ方向に離間して配列された複数のフローティング部１０の間に形成される。

トレンチ２０は、フローティング部１０毎に設けられる。それぞれのトレンチ２０は、半導体基板１１０の表面において、対応するフローティング部１０を囲んで形成される。これにより、メサ部３０およびフローティング部１０が分離する。なお、トレンチ２０の内部には電極が形成される。また、トレンチ２０の内壁と電極との間には絶縁膜が形成される。本例の電極は、例えばトレンチゲート構造のパワー半導体素子におけるゲート電極として機能する。

メサ部３０には、ベース領域３４、エミッタ領域３６および埋め込み領域３２が形成される。エミッタ領域３６は、メサ部３０の表面に形成される。エミッタ領域３６は、第１の導電型を有しており、半導体基板１１０の表面側に形成されるエミッタ電極と接続する。ベース領域３４は、第１の導電型とは異なる第２の導電型を有しており、エミッタ領域３６と、エミッタ領域３６の裏面側に形成されるドリフト領域との間に形成される。本例においては、第１の導電型をＮ型として、第２の導電型をＰ型として説明する。ただし、第１および第２の導電型は逆の導電型であってもよい。

本例において半導体基板１１０はＮ−型である。ドリフト領域は、半導体基板１１０と同一の導電型を有する。エミッタ領域３６はＮ＋型であり、ベース領域３４はＰ−型である。

ベース領域３４には、トレンチ２０の内部に形成されたゲート電極に印加される電圧に応じて、深さ方向に沿ってチャネルが形成される。埋め込み領域３２は、Ｐ＋型であり、ベース領域３４とエミッタ領域３６との間に形成される。なお、埋め込み領域３２の一部は、エミッタ領域３６に形成された開口を通じてメサ部３０の表面に露出して、エミッタ電極と接続されてよい。このような構成により、メサ部３０には、ＩＧＢＴ等のパワー半導体素子の活性部分が形成される。

フローティング部１０の表面には、Ｎ＋型のエミッタ領域が形成されず、Ｐ−型の領域が形成される。このため、エミッタ電極に接続されるエミッタ領域３６の面積を小さくして、エミッタ電極に流れるキャリアを制限することができ、ドリフト層の表面側にキャリアを蓄積することができる。これにより、オン電圧を低くすることができる。

また、フローティング部１０の表面には層間絶縁膜が形成される。また、フローティング部１０は、当該層間絶縁膜を貫通するコンタクト部１２が形成されてよい。コンタクト部１２は、例えばＰ＋型の半導体領域であって、フローティング部１０のＰ−型の領域と、エミッタ電極とを接続する。コンタクト部１２の位置に応じて、フローティング部１０のシート抵抗を制御することができる。これにより、半導体素子のターンオン時におけるｄｉ／ｄｔ特性（すなわち、電流変化の傾き）を精度よく制御できる。

外側配線部５０は、トレンチ２０が囲む領域の外側において、メサ部３０とフローティング部１０の配列方向（本例ではｘ方向）に沿って形成される。外側配線部５０は、当該配列方向と厳密に平行に形成されなくともよい。「配列方向に沿って形成される」とは、外側配線部５０が、少なくとも１つのメサ部３０に対向する部分と、少なくとも１つのフローティング部１０に対向する部分とを有することを指す。外側配線部５０は、トレンチ２０の内部に形成されたゲート電極と電気的に接続される。外側配線部５０およびゲート電極は、例えばポリシリコンで形成される。外側配線部５０は、半導体基板１１０の外周に沿って環状に形成されてよい。

外側配線部５０のメサ部３０およびフローティング部１０側の端辺は、突出部５２および凹部５４を有する。突出部５２は、外側配線部５０の端辺においてフローティング部１０に対向する領域の少なくとも一部に形成され、トレンチ２０を越えてフローティング部１０側まで突出して形成される。突出部５２のトレンチ２０と重なる部分は、トレンチ２０の内部に形成されたゲート電極と接続される。これにより、半導体素子を駆動するゲート電圧を、ゲート電極に印加することができる。また、突出部５２がフローティング部１０側に突出するので、製造バラツキ等で突出部５２の長さが設計値から変動しても、外側配線部５０とゲート電極とを確実に接続することができる。

凹部５４は、外側配線部５０の端辺においてメサ部３０に対向する領域の少なくとも一部に形成され、突出部５２よりも外側配線部５０の内側に凹んで形成される。一例として、少なくとも外側配線部５０の端辺においてメサ部３０に対向する領域の全体にわたって、凹部５４が形成される。本例の凹部５４は、メサ部３０に対向する領域の全体と、当該メサ部３０に隣接するフローティング部１０に対向する領域の一部に形成される。これにより、製造時において、チャネルとして機能するベース領域３４等を容易に形成することができる。

また、半導体基板１１０の端部と、メサ部３０およびフローティング部１０との間には、Ｐ＋型のウェル領域５６が形成される。ウェル領域５６は、半導体基板１１０の外周に沿って環状に形成されてよい。ウェル領域５６は、半導体基板１１０の端部における電界集中を緩和して耐圧を向上させる耐圧構造部として機能する。

ウェル領域５６は、所定のマスクを用いて半導体基板１１０の表面に不純物をドープすることで形成される。図１においては、当該マスクの端部を破線５８で示す。破線５８よりも半導体基板１１０の内側の領域をマスクで覆って不純物をドープする。ただし、熱拡散等により、ウェル領域５６は、破線５８よりも内側まで形成される。

図２から図４は、半導体装置１００の断面の一例を示す図である。図２は、図１におけるＡ−Ａ'断面を示す。図３は、図１におけるＢ−Ｂ'断面を示す。図４は、図１におけるＣ−Ｃ'断面を示す。なお、図２から図４においては、半導体基板１１０の表面側に形成される層間絶縁膜およびエミッタ電極を省略している。

図２から図４に示すように、半導体基板１１０には、表面側から順番に、Ｐ−型のベース領域３４、Ｎ−型のドリフト領域１１２、Ｎ＋型のバッファ領域１１４、Ｐ＋型のコレクタ領域１１６が形成される。バッファ領域１１４は、フィールドストップ層として機能してよい。コレクタ領域１１６の裏面側には、コレクタ電極１２０が形成される。また、図２および図３に示すように、半導体基板１１０の端部には、Ｐ＋型のウェル領域５６が形成される。図４に示すように、ベース領域３４の表面側には、Ｎ型の不純物がドープされたエミッタ領域３６が形成される。エミッタ領域３６およびベース領域３４の間には、埋め込み領域３２が形成されてよい。Ｎ型の不純物が拡散せずに残ったベース領域３４は、ドリフト領域１１２およびエミッタ領域３６の間に形成される。ゲート電極２２に電圧が印加されると、ベース領域３４のうちトレンチ２０に沿った部分にチャネルが形成される。トレンチ２０は、ベース領域３４よりも深く形成される。

本例の半導体装置１００は、ウェル領域５６、トレンチ２０、ゲート電極２２および外側配線部５０を形成した後に、外側配線部５０をマスクとしてベース領域３４を形成する。この場合、ベース領域３４を形成した後のプロセスが少なくなるので、チャネルとして機能するベース領域３４の熱履歴を小さくできる。このため、ベース領域３４が深さ方向に余分に拡散することを防ぐことができる。従って、チャネルの深さを精度よく制御することができる。

また図３に示すように、外側配線部５０は、トレンチ２０を横切ってフローティング部１０側まで突出する突出部５２を有する。このため、外側配線部５０は、ゲート電極２２と確実に接続することができる。

一方で、メサ部３０に形成されるベース領域３４は、ウェル領域５６と接続することが好ましい。ベース領域３４がウェル領域５６まで到達しない場合、表面に半導体基板１１０のＮ−型の領域が露出してしまう。この場合、当該部分に電界が集中して、耐圧が低下してしまう。本例の外側配線部５０は、図１に示したようにメサ部３０に対向する領域に凹部５４を有する。このため、外側配線部５０をマスクとしてベース領域３４を形成した場合であっても、図２に示すように、メサ部３０におけるベース領域３４と、ウェル領域５６とを接続することができる。

外側配線部５０の凹部５４は、外側配線部５０をマスクとしてベース領域３４を形成した場合に、メサ部３０におけるベース領域３４がウェル領域５６に接続できる位置まで、半導体基板１１０の外側に凹んでいることが好ましい。本例の半導体装置１００によれば、外側配線部５０とゲート電極２２とを確実に接続しつつ、メサ部３０のベース領域３４とウェル領域５６とを接続させて耐圧を確保することができる。

また、図３に示すように、フローティング部１０の表面側におけるベース領域３４も、トレンチ２０に接続されることが好ましい。図３に示すように、フローティング部１０の一部は、突出部５２により覆われる。このため、トレンチ２０を越えてフローティング部１０の内側に突出部５２が突出する長さＬ１（本例では、ｙ方向に突出する長さ）は、外側配線部５０をマスクとしてベース領域３４を形成した場合に、突出部５２の下側においてＰ型の不純物がトレンチ２０まで拡散できる程度の長さであることが好ましい。これにより、突出部５２に覆われたフローティング部１０におけるベース領域３４をトレンチ２０に接続することができる。

一般に、所定の深さＤを有する不純物領域が水平方向に拡散する距離は、０．７５×Ｄであることが知られている。このため、フローティング部１０の内側に突出部５２が突出する長さＬ１は、ベース領域３４の深さをＤ１として、Ｄ１×０．７５以下であることが好ましい。

また、突出部５２の幅（本例では、ｘ方向における幅）は、フローティング部１０の幅よりも小さいことが好ましい。これにより、外側配線部５０をマスクとしてベース領域３４を形成する場合に、突出部５２の両側から注入された不純物も突出部５２の下側に拡散できるので、突出部５２に覆われた領域に不純物を拡散させやすくなる。また、凹部５４の幅は、メサ部３０の幅よりも大きいことが好ましい。

図５は、半導体装置１００の他の構成例を示す図である。本例の半導体装置１００は、図１に示した半導体装置１００に比べて、外側配線部５０の形状が異なる。他の構造は、図１に示した半導体装置１００と同一であってよい。例えば、図５に示すＢ−Ｂ'の位置における断面は、図３に示す構造である。本例の外側配線部５０は、凹部５４のｙ方向における先端が、図１に示した凹部５４よりも、半導体基板１１０の内側に設けられている。

図６は、図５におけるＡ−Ａ'断面を示す。上述したように、メサ部３０におけるベース領域３４は、ウェル領域５６に接続されることが好ましい。このため、ベース領域３４を形成するマスクとして用いられる外側配線部５０の凹部５４は、ベース領域３４のＰ型不純物がウェル領域５６の端部まで拡散できる位置に形成されることが好ましい。例えば、凹部５４のｙ方向における先端は、ウェル領域５６のｙ方向の端部からメサ部３０の内部に向かって、ベース領域３４の深さの０．７５倍だけ突出した位置よりも、外側配線部５０側に配置される。つまり、凹部５４のうち、ウェル領域５６の端部よりもｙ方向に突出する領域の長さＬ２は、ベース領域３４の深さをＤ２として、Ｄ２×０．７５以下であることが好ましい。

また、凹部５４の先端は、ウェル領域５６の端部よりも外側配線部５０側であってもよい。つまり、凹部５４の先端よりもｙ方向側に、ウェル領域５６が露出してよい。また、凹部５４の先端は、トレンチ２０よりも外側配線部５０側に配置されてもよい。ウェル領域５６は、少なくともトレンチ２０に接続できる範囲に形成されるので、凹部５４をトレンチ２０よりも外側配線部５０側に配置すれば、ベース領域３４をウェル領域５６に接続させることができる。

本例のように凹部５４の先端を、半導体基板１１０の内側に設けることで、外側配線部５０を小さくして、メサ部３０およびフローティング部１０から半導体基板１１０の端部までの距離を小さくすることができる。これにより、半導体装置１００を小型化することができる。

半導体装置１００をできるだけ小型化するために、凹部５４の先端は、できるだけ半導体基板１１０の内側に配置されることが好ましい。凹部５４の先端のｙ方向における位置は、トレンチ２０の外側配線部５０側の端部の位置から、ウェル領域５６の端部よりもｙ方向にＤ２×０．７５だけ突出した位置までの間であってよい。また、凹部５４の先端のｙ方向における位置は、ベース領域３４を形成するマスクの端部（すなわち破線５８）の位置から、ウェル領域５６の端部よりもｙ方向にＤ２×０．７５だけ突出した位置までの間であってもよい。また、凹部５４の先端のｙ方向における位置は、ウェル領域５６の端部から、ウェル領域５６の端部よりもｙ方向にＤ２×０．７５だけ突出した位置までの間であってもよい。

図７は、凹部５４の先端のｙ方向における位置が、トレンチ２０の外側配線部５０側の端部の位置と一致している例を示す図である。上述したように、凹部５４の先端は、図７に示す位置から、図５および図６に示したウェル領域５６の端部よりもｙ方向にＤ２×０．７５だけ突出した位置までの間であってよい。

図８および図９は、半導体装置１００の製造工程の一例を示す図である。図８は、製造工程の概要を示し、図９は各工程における半導体装置１００の断面を示す。まず、Ｎ−型の半導体基板１１０の表面の外周部分に、Ｐ＋型のウェル領域５６を形成する（Ｓ２００）。半導体基板１１０は例えばシリコン基板である。ウェル領域５６のｙ方向における端部の位置は、トレンチ２０が形成されるべき位置に一致させる。

次に、フローティング部１０に対応する領域を囲むトレンチ２０を形成する（Ｓ２０２）。図９のＢ−Ｂ'断面に示すように、Ｓ２００においては、トレンチ２０の外側配線部５０側の端部領域が、ウェル領域５６のｙ方向における端部と重なるように、トレンチ２０を形成する。トレンチ２０は、半導体基板１１０の裏面側に形成されるバッファ領域１１４に到達しない深さで形成される。トレンチ２０は、ウェル領域５６よりも浅く形成されてよい。これにより、トレンチ２０に囲まれたフローティング部１０と、フローティング部１０から分離されたメサ部３０とを形成する。

次に、トレンチ２０の内壁に絶縁層を形成してから、トレンチ２０内のゲート電極２２、および、外側配線部５０（突出部５２および凹部５４を含む）を形成する（Ｓ２０４）。外側配線部５０は、トレンチ２０が囲む領域の外側において、メサ部３０とフローティング部１０の配列方向に沿って形成される。また、突出部５２は、トレンチ２０よりもフローティング部１０側に突出する。

次に、外側配線部５０をマスクとしてメサ部３０およびフローティング部１０にＰ型の不純物をドープして拡散させる（Ｓ２０６）。Ｓ２０６においては、外側配線部５０をマスクとして、半導体基板１１０の表面側全体にＰ型不純物をイオン注入して熱拡散させる。これにより、ベース領域３４を形成する。なお、ベース領域３４は、トレンチ２０よりも浅く形成される。外側配線部５０を、図１から図７に関連して説明した形状とすることで、図９のＡ−Ａ'断面に示すようにメサ部３０のベース領域３４をウェル領域５６に接続することができ、且つ、図９のＢ−Ｂ'断面に示すようにフローティング部１０のベース領域３４をトレンチ２０に接続することができる。

本例の製造方法によれば、トレンチ２０、ゲート電極２２および外側配線部５０を形成した後に、チャネルとして機能するベース領域３４を形成するので、ベース領域３４の熱履歴を小さくしてベース領域の深さを精度よく制御できる。また、突出部５２を設けることで外側配線部５０とゲート電極２２との接続を確実にしつつ、凹部５４を設けることでベース領域３４とウェル領域５６とを接続することができる。

なお、Ｓ２０６の後に、所定の形状のマスクを用いて、半導体基板１１０の表面側からＮ型不純物をイオン注入して、メサ部３０のベース領域３４内にエミッタ領域３６を形成する。また、層間絶縁膜、エミッタ電極等の半導体基板１１０の表面側の構造を形成する。層間絶縁膜には、コンタクト部１２の開口を形成してよい。

次に、半導体基板１１０の裏面側から、例えば１×１０^１４／ｃｍ^２程度でセレンをイオン注入する。イオン注入後、９００度程度の温度で２時間程度の熱処理を行うことにより、バッファ領域１１４を形成する。また、バッファ領域１１４が形成されずに残ったＮ−型の領域が、ドリフト領域１１２となる。拡散係数の大きいセレンを用いることで、例えばリンを用いる場合に比べて深いバッファ領域１１４を形成することができる。

なお、セレンのイオン注入に代えて、プロトン（Ｈ＋）を異なるドーズ量で複数回イオン注入することで、バッファ領域１１４を形成してもよい。多段イオン注入により、バッファ領域１１４の不純物濃度は、ドリフト領域１１２側からコレクタ領域１１６側まで徐々に増加する分布となる。

次に、半導体基板１１０の裏面側から、例えば１．０×１０^１３／ｃｍ^２から４．０×１０^１３／ｃｍ^２のドーズ量で、Ｐ型不純物をイオン注入する。これにより、バッファ領域１１４よりも薄いコレクタ領域１１６を形成する。その後、半導体基板１１０の裏面側にコレクタ電極を形成する。なお、準備した半導体基板１１０の厚みが、要求される耐圧に応じた厚みよりも厚い場合、バッファ領域１１４を形成する前に、半導体基板１１０を裏面側から研磨して、所定の厚みにしてもよい。

図１０は、突出部５２および凹部５４を示す図である。突出部５２において、フローティング部１０と重なる領域の長さＬ１は、上述したように、フローティング部１０のベース領域３４の深さＤ１の０．７５倍以下であることが好ましい。例えば長さＬ１は、１．５μｍから２．５μｍである。

また、突出部５２の幅Ｗは、フローティング部１０の幅よりも小さい。ただし突出部５２は、ゲート電極２２と安定して接続できる幅を有することが好ましい。例えば幅Ｗは、４μｍから８μｍである。

また、ウェル領域５６を形成するためのマスクの端部と、トレンチ２０の端部との距離Ｌｂは、例えば５．５μｍから７．５μｍである。当該距離は、ウェル領域５６が水平方向に拡散する距離に対応する。これにより、ウェル領域５６とフローティング部１０とをトレンチ２０で分離することができる。

なお、図１に示したコンタクト部１２は、一辺が３．５μｍから５．５μｍの範囲の矩形であってよい。また、同一のフローティング部１０に設けた複数のコンタクト部１２は、５００μｍから７００μｍのピッチで配置されてよい。

また、メサ部３０とフローティング部１０の幅の比率は、１：３から１：５であってよい。また、トレンチ２０の深さと、ベース領域３４の深さの差は、０．５μｍから２μｍであってよい。これにより、オン電圧とターンオフ損失のトレードオフ特性を良好にできる。

図１１は、比較例としての半導体装置３００を示す図である。本例の半導体装置３００は、ｙ方向における幅が一定の外側配線部３５０を有する。他の構成は、図１に示した半導体装置１００と同一であってよい。なお、外側配線部３５０は、突出部５２と同様に、トレンチ２０を越えてフローティング部１０の一部を覆って設けられる。ただし、外側配線部３５０は凹部を有さないので、メサ部３０もフローティング部１０と同程度に覆ってしまう。

図１２は、半導体装置３００のＡ−Ａ'断面を示す。図１１に示した外側配線部３５０をマスクとしてベース領域３４を形成すると、図１２に示すように、メサ部３０のベース領域３４がウェル領域５６の端部まで拡散できない。このため、半導体基板１１０の表面にＮ−型の領域が露出してしまい、耐圧が低下する。これに比べて、半導体装置１００は凹部５４を有するので、メサ部３０のベース領域３４がウェル領域５６の端部まで拡散でき、耐圧を維持することができる。

図１３は、比較例としての半導体装置４００を示す図である。本例の半導体装置４００は、いわゆるフルトレンチ構造であり、フローティング部を有さない。トレンチ４２０は、複数のメサ部４３０を分離する。それぞれのメサ部４３０は、Ｐ−型のベース領域４３４、Ｐ＋型の埋め込み領域４３２およびＮ―型のエミッタ領域４３６を有する。

図１４は、半導体装置４００のＢ−Ｂ'断面を示す。半導体装置４００は、トレンチ４２０を形成する前に、ウェル領域４５６およびベース領域４３４を形成する。そして、トレンチ４２０、ゲート電極４２２および外側配線部４５０を形成する。このため、ウェル領域４５６およびベース領域４３４を接続することはできるが、チャネルとして機能するベース領域４３４が、トレンチ２０および外側配線部４５０を形成する工程等において深さ方向に拡散してしまい、チャネルの深さを精度よく制御できない。これに比べて、半導体装置１００は、外側配線部５０を形成した後にベース領域３４を形成しても、ウェル領域５６とベース領域３４とを接続することができる。このため、ベース領域３４が深さ方向に拡散することを防ぐことができる。

図１５は、図１に示した半導体装置１００と、図１３に示した半導体装置４００のターンオフ電流特性を比較した図である。図１５において横軸は時間を示し、縦軸は半導体装置４００に流れる電流を示す。図１５に示すように、半導体装置１００はテール電流が流れる期間が短く、高速にスイッチングできることがわかる。一方、半導体装置４００は、フローティング部を有さないのでゲート容量が大きく、テール電流が流れる期間が長くなる。

図１６は、半導体装置１００のオン電圧Ｖｏｎと、ターンオフ損失Ｅｏｆｆとの関係を示す図である。また、半導体装置４００のオン電圧Ｖｏｎと、ターンオフ損失Ｅｏｆｆとの関係を比較として示した。半導体装置１００は、メサ部３０およびフローティング部１０の幅の比を１：３から１：５の範囲として、トレンチ２０およびベース領域３４の深さの差を０．５μｍから２μｍの範囲としたので、ゲート容量の低減によるターンオフ損失低減と、電子注入促進効果によるオン電圧低減を両立させることができた。

図１７は、半導体装置１００の他の例を示す平面図である。本例の半導体装置１００は、図１から図１６に示したいずれかの半導体装置１００に対して、２つのトレンチ２０の間の構造が異なる。他の構造は、図１から図１６に示したいずれかの半導体装置１００と同一であってよい。図１７においては、外側配線部５０が図１の形状を有する場合を示している。

本例の半導体装置１００は、２つのトレンチ２０の間に、メサ部３０、ダミートレンチ６０、メサ部３０が順番に設けられている。それぞれのメサ部３０は、図１等に示した半導体装置１００のメサ部３０と同一の構造を有してよい。ただし、２つのメサ部３０の間にダミートレンチ６０が配置される。

ダミートレンチ６０は、両側の２つのトレンチ２０の中央に配置されてよい。ダミートレンチ６０は、両側の２つのトレンチ２０と平行に配置されてよい。本例のダミートレンチ６０は、ｙ方向に長手方向を有する。

なお、ダミートレンチ６０の内部には電極が形成される。また、ダミートレンチ６０の内壁と電極との間には絶縁膜が形成される。本例のダミートレンチ６０内の電極は、例えばトレンチゲート構造のパワー半導体素子におけるエミッタ電極と電気的に接続される。

半導体装置１００は、エミッタ電極とダミートレンチ６０の内部電極とを電気的に接続する接続部８０を有する。接続部８０は、例えばダミートレンチ６０の、外側配線部５０側の端部に設けられる。接続部８０は、ダミートレンチ６０の内部電極と電気的に接続するダミートレンチ配線部、および、ダミートレンチ配線部とエミッタ電極とを電気的に接続するコンタクトホールを有してよい。接続部８０は、凹部５４の領域に設けられてよい。

ダミートレンチ配線部は、外側配線部５０と同一の層において、外側配線部５０と接しない領域に形成されてよい。また、ダミートレンチ配線部は、外側配線部５０と同一の材料で形成されてよい。ダミートレンチ配線部は、例えばポリシリコンで形成される。上述したコンタクトホールは、半導体装置１００の表面の層間絶縁膜を貫通して設けられる。

ダミートレンチ６０を設けることで、電子注入促進効果を高めることができ、オン電圧を低下させることができる。ダミートレンチ６０の端部は、ｙ方向においてトレンチ２０の端部と同一の位置に設けられてよい。また、ダミートレンチ６０の端部は、半導体装置１００の表面においてウェル領域５６まで達していてよく、ベース領域３４内部に形成されていてもよい。

また、ダミートレンチ６０の端部は、ｙ方向において、トレンチ２０の端部よりも、外側配線部５０の凹部５４側に突出していてもよい。ただし、ダミートレンチ６０は、外側配線部５０には接触しない。図５または図７に示した例では、ダミートレンチ６０の端部は、トレンチ２０の端部よりも、エミッタ領域３６側に設けられる。

図１８は、図１７におけるＤ−Ｄ'断面を示す。なお、図１８においては、半導体基板１１０の表面側に形成される層間絶縁膜およびエミッタ電極を省略している。

図１７において説明したように、本例の半導体装置１００は、２つのトレンチ２０の間に、メサ部３０、ダミートレンチ６０、および、メサ部３０が設けられる。ダミートレンチ６０は、２つのトレンチ２０の間において、２つのメサ部３０を分離するように設けられる。

ダミートレンチ６０は、ベース領域３４を貫通して、ドリフト領域１１２まで達するように設けられる。ダミートレンチ６０の内部には、絶縁膜を介して電極６２が形成される。電極６２は、上述したエミッタ電極と電気的に接続される。

ダミートレンチ６０は、トレンチ２０と同一のプロセスで形成されてよい。また、ダミートレンチ６０は、トレンチ２０よりもｘ方向における幅が大きくてよい。この場合、ＩＥ効果を更に高めることができる。なお、比較的に幅の大きいダミートレンチ６０を、トレンチ２０と同一のプロセスで形成した場合、ダミートレンチ６０はトレンチ２０よりも深い位置まで形成される。

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。

請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。

１０・・・フローティング部、１２・・・コンタクト部、２０・・・トレンチ、２２・・・ゲート電極、３０・・・メサ部、３２・・・埋め込み領域、３４・・・ベース領域、３６・・・エミッタ領域、５０・・・外側配線部、５２・・・突出部、５４・・・凹部、５６・・・ウェル領域、５８・・・破線、６０・・・ダミートレンチ、６２・・・電極、８０・・・接続部、１００・・・半導体装置、１１０・・・半導体基板、１１２・・・ドリフト領域、１１４・・・バッファ領域、１１６・・・コレクタ領域、１２０・・・コレクタ電極、３００・・・半導体装置、３５０・・・外側配線部、４００・・・半導体装置、４２０・・・トレンチ、４２２・・・ゲート電極、４３０・・メサ部、４３２・・・埋め込み領域、４３４・・・ベース領域、４３６・・・エミッタ領域、４５０・・・外側配線部、４５６・・・ウェル領域

Claims (15)

1. 半導体基板の表面側に形成されたメサ部と、
   前記半導体基板の表面側に形成されたフローティング部と、
   前記フローティング部を囲んで形成され、前記メサ部と前記フローティング部とを分離するトレンチと、
   前記トレンチ内に形成された電極と、
   前記トレンチが囲む領域の外側において、前記メサ部と前記フローティング部の配列方向に沿って形成された外側配線部と
   を備え、
   前記外側配線部の前記メサ部および前記フローティング部側の端辺は、
   前記フローティング部に対向する領域の少なくとも一部に形成され、前記トレンチを越えて前記フローティング部側に突出する突出部と、
   前記メサ部に対向する領域の少なくとも一部に形成され、前記突出部よりも前記外側配線部側に凹んでいる凹部と
   を有する半導体装置。
2. 前記半導体基板は第１の導電型を有し、
   前記半導体装置は、前記半導体基板の端部と、前記メサ部および前記フローティング部との間に形成された第２の導電型のウェル領域を更に備える
   請求項１に記載の半導体装置。
3. 前記メサ部は、第２の導電型のベース領域を有し、
   前記ベース領域および前記ウェル領域が接続されている
   請求項２に記載の半導体装置。
4. 前記凹部は、前記ベース領域が前記ウェル領域に接続できる位置まで、前記外側配線部側に凹んでいる
   請求項３に記載の半導体装置。
5. 前記凹部の先端は、前記ウェル領域の端部から前記メサ部の内部に向かって、前記ベース領域の深さの０．７５倍だけ突出した位置よりも、前記外側配線部側に配置される
   請求項３または４に記載の半導体装置。
6. 前記凹部の先端は、前記トレンチよりも前記外側配線部側に配置される
   請求項２から４のいずれか一項に記載の半導体装置。
7. 前記フローティング部は、第２の導電型を有し、
   前記突出部に覆われた前記フローティング部における前記第２の導電型の領域は、前記トレンチと接続されている
   請求項２から４のいずれか一項に記載の半導体装置。
8. 前記突出部は、前記フローティング部の前記第２の導電型の領域が、前記突出部の下側において前記トレンチと接続できる長さを有する
   請求項７に記載の半導体装置。
9. 前記突出部のうち、前記フローティング部と重なる領域の長さは、前記フローティング部の深さの０．７５倍以下である
   請求項８に記載の半導体装置。
10. 前記突出部の幅は、前記フローティング部の幅よりも小さい
    請求項１から４のいずれか一項に記載の半導体装置。
11. 前記凹部の幅は、前記メサ部の幅よりも大きい
    請求項１から４のいずれか一項に記載の半導体装置。
12. 半導体装置の製造方法であって、
    半導体基板の表面側において予め定められた領域を囲むトレンチを形成して、前記トレンチに囲まれたフローティング部と、前記フローティング部から分離されたメサ部とを形成する段階と、
    前記トレンチ内に電極を形成し、且つ、前記トレンチが囲む領域の外側において、前記メサ部と前記フローティング部の配列方向に沿った外側配線部を形成する段階と、
    前記外側配線部をマスクとして前記メサ部および前記フローティング部に予め定められた導電型の不純物をドープして拡散させる段階と
    を備え、
    前記外側配線部を形成する段階において、前記外側配線部の前記メサ部および前記フローティング部側の端辺に、
    前記フローティング部に対向する領域の少なくとも一部に配置され、前記トレンチを越えて前記フローティング部側に突出する突出部を形成し、
    前記メサ部に対向する領域の少なくとも一部に配置され、前記突出部よりも前記外側配線部側に凹んでいる凹部を形成する
    半導体装置の製造方法。
13. 前記半導体基板は第１の導電型を有し、
    前記トレンチを形成する段階の前に、前記半導体基板の端部と、前記メサ部および前記フローティング部との間に第２の導電型のウェル領域を形成する段階を更に備える
    請求項１２に記載の半導体装置の製造方法。
14. 前記不純物をドープして拡散させる段階において、第２の導電型の不純物をドープして拡散させて、前記メサ部に、前記ウェル領域と接続されたベース領域を形成する
    請求項１３に記載の半導体装置の製造方法。
15. 前記不純物をドープして拡散させる段階において、第２の導電型の不純物をドープして拡散させて、前記突出部に覆われた前記フローティング部における第２の導電型の領域を、前記トレンチと接続させる
    請求項１３または１４に記載の半導体装置の製造方法。

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