JP6614326B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関する。
従来、トレンチ部を有する半導体装置において、トレンチ部の間に高濃度の蓄積層を形成することが知られている（例えば、特許文献１参照）。また、イオン注入により蓄積層を形成する場合、チャネリングを防止するために、所定の角度を付けてイオン注入される。
特許文献１ 特開２０１２−４３８９０号公報
 解決しようとする課題
しかしながら、従来の半導体装置においては、所定の角度を付けてイオン注入を行うので、イオン注入用のレジスト近傍においてイオンが減速される。イオンが減速された領域では、蓄積層が浅く形成されてゲート閾値が低下する場合がある。
一般的開示
本発明の第１の態様においては、半導体基板と、半導体基板に形成された第１導電型のドリフト層と、半導体基板において、ドリフト層の上方に形成された第２導電型のベース領域と、ドリフト層とベース領域との間に設けられ、ドリフト層よりも高濃度である第１導電型の蓄積層とを備え、蓄積層は、第１蓄積領域と、平面視における蓄積層と異なる領域との境界側において、第１蓄積領域よりも浅く形成された第２蓄積領域とを有する半導体装置を提供する。
半導体装置は、半導体基板に形成されたトランジスタ部を備えてよい。トランジスタ部は、半導体基板のおもて面に形成され、予め定められた方向に配列された複数のトレンチ部と、半導体基板のおもて面において、複数のトレンチ部の間に形成されたドリフト層よりも高濃度である第１導電型のエミッタ領域とを有してよい。第１蓄積領域および第２蓄積領域は、複数のトレンチ部の間に形成されてよい。
トランジスタ部は、トランジスタ部の配列方向の一端において、複数のトレンチ部の間にエミッタ領域が形成されていない境界領域を有してよい。
トランジスタ部は、トランジスタ部の配列方向の一端と、一端と反対側の他端との両端において、複数のトレンチ部の間にエミッタ領域が形成されていない境界領域を有してよい。
境界領域における第２蓄積領域の幅は、複数のトレンチ部により囲まれたメサの幅と等しくてよい。
半導体基板は、境界領域における半導体基板のおもて面に、ベース領域よりも高濃度である第２導電型のコンタクト領域を有する。
ドリフト層は、境界領域において、ベース領域と接続されていてよい。
半導体基板のおもて面と平行な方向において、第２蓄積領域の深さが徐々に変化してよい。
半導体装置は、半導体基板に形成されたダイオード部を更に備えてよい。境界領域は、トランジスタ部におけるダイオード部との境界側に形成されてよい。
第２蓄積領域は、ベース領域の深さ方向の中心位置と同一の深さに少なくとも形成された領域を含んでよい。
第２蓄積領域の下端の不純物濃度は、第１蓄積領域の下端の不純物濃度よりも低くてよい。
半導体装置は、平面視でトランジスタ部が延伸する延伸方向側における半導体基板のおもて面に、第２導電型のウェル領域を更に備えてよい。第２蓄積領域は、平面視で、蓄積層におけるウェル領域との境界側に形成されてよい。
本発明の第２の態様においては、半導体基板と、半導体基板に形成された第１導電型のドリフト層と、半導体基板において、ドリフト層の上方に形成された第２導電型のベース領域と、ドリフト層とベース領域との間に設けられ、ドリフト層よりも高濃度である第１導電型の蓄積層と、半導体基板のおもて面に形成され、予め定められた配列方向に配列された複数のトレンチ部とを備え、蓄積層は、複数のトレンチ部の配列方向の一端において、第１蓄積領域と、平面視における蓄積層と異なる領域との境界側において、第１蓄積領域よりも浅く形成された第２蓄積領域とを有する半導体装置を提供する。
なお、上記の発明の概要は、本発明の特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
実施例１に係る半導体装置１００の一例を示す平面図である。 実施例１に係る半導体装置１００のａ−ａ'断面の一例を示す図である。 比較例１に係る半導体装置５００の一例を示す平面図である。 比較例１に係る半導体装置５００のｂ−ｂ'断面の一例を示す。 実施例２に係る半導体装置１００の一例を示す平面図である。 実施例２に係る半導体装置１００のｃ−ｃ'断面の一例を示す図である。 半導体装置１００の平面図の一例を示す。 図７の領域Ａにおいて蓄積層１６の形成方法の概要を示す。 図７の領域Ｂにおいて蓄積層１６の形成方法の概要を示す。 図１０は、トレンチ部の近傍を拡大した構造の一例を示す。 実施例３に係る半導体装置１００の平面図の一例を示す。 実施例３に係る半導体装置１００のｄ−ｄ'断面の一例を示す図である。
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
［実施例１］
図１は、実施例１に係る半導体装置１００の一例を示す平面図である。本例の半導体装置１００は、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）等のトランジスタを含むトランジスタ部７０、および、ＦＷＤ（Ｆｒｅｅ Ｗｈｅｅｌ Ｄｉｏｄｅ）等のダイオードを含むダイオード部８０を有する半導体チップである。また、トランジスタ部７０は、平面視において、トランジスタ部７０とダイオード部８０との境界側に、境界領域７５を有する。図１においてはチップ端部周辺のチップのおもて面を示しており、他の領域を省略している。
本明細書において、Ｘ方向とＹ方向とは互いに垂直な方向であり、Ｚ方向はＸ‐Ｙ平面に垂直な方向である。Ｘ方向、Ｙ方向およびＺ方向は、いわゆる右手系を成す。本例の半導体基板は、＋Ｚ方向におもて面を有し、−Ｚ方向に裏面を有する。なお、「上」および「上方」とは、＋Ｚ方向を意味する。これに対して、「下」および「下方」とは、−Ｚ方向を意味する。
また、図１においては半導体装置１００における半導体基板の活性領域を示すが、半導体装置１００は、活性領域を囲んでエッジ終端領域を有してよい。活性領域は、半導体装置１００をオン状態に制御した場合に電流が流れる領域を指す。エッジ終端領域は、半導体基板のおもて面側の電界集中を緩和する。エッジ終端領域は、例えばガードリング、フィールドプレート、リサーフおよびこれらを組み合わせた構造を有する。
本例の半導体装置１００は、チップのおもて面側において、ゲート電極５０、エミッタ電極５２、ゲートトレンチ部４０、ダミートレンチ部３０、エミッタトレンチ部６０、ウェル領域１７、エミッタ領域１２、ベース領域１４、コンタクト領域１５およびコンタクトホール５４，５５，５６を有する。
半導体基板のおもて面側の内部には、ゲートトレンチ部４０、ダミートレンチ部３０、エミッタトレンチ部６０、ウェル領域１７、エミッタ領域１２、ベース領域１４およびコンタクト領域１５が形成される。半導体基板のおもて面の上方には、エミッタ電極５２およびゲート電極５０が設けられる。エミッタ電極５２およびゲート電極５０と、半導体基板のおもて面との間には層間絶縁膜が形成されるが、図１では省略している。
コンタクトホール５４，５５，５６は、半導体基板の上方に形成された層間絶縁膜を貫通して形成される。コンタクトホール５４，５５，５６を形成する位置は特に本例に限られない。
エミッタ電極５２は、ゲートトレンチ部４０、ダミートレンチ部３０、エミッタトレンチ部６０、ウェル領域１７、エミッタ領域１２、ベース領域１４およびコンタクト領域１５の上方に形成される。エミッタ電極５２は、コンタクトホール５４，５６を通って半導体基板と接触する。エミッタ電極５２は、金属を含む材料で形成される。一例において、エミッタ電極５２の少なくとも一部の領域はアルミで形成される。エミッタ電極５２は、タングステンを含む材料で形成される領域を有してもよい。本例のエミッタ電極５２は、トランジスタ部７０およびダイオード部８０にそれぞれ対応して設けられている。
ゲート電極５０は、コンタクトホール５５を通って半導体基板と接触する。但し、ゲート電極５０は、ダミートレンチ部３０およびエミッタトレンチ部６０の上方には形成されない。ゲート電極５０は、金属を含む材料で形成される。一例において、ゲート電極５０の少なくとも一部の領域はアルミで形成される。ゲート電極５０は、タングステンを含む材料で形成される領域を有してもよい。本例のゲート電極５０は、トランジスタ部７０およびダイオード部８０にそれぞれ対応して設けられている。本例のゲート電極５０は、エミッタ電極５２と同一の材料で形成される。但し、ゲート電極５０は、エミッタ電極５２と異なる材料で形成されてもよい。
ダミートレンチ部３０は、半導体基板のおもて面において予め定められた延伸方向に延伸して形成される。ダミートレンチ部３０は、トランジスタ部７０の領域において所定の配列方向に沿って、ゲートトレンチ部４０と所定の間隔で１つ以上配列されている。本例におけるダミートレンチ部３０は直線形状を有しており、配列方向とは垂直な方向に延伸して形成される。本明細書において、トレンチ部の配列方向とはＸ軸方向を指し、トレンチ部の延伸方向とはＹ軸方向を指す。
ゲートトレンチ部４０は、対向部４１および突出部４３を有する。対向部４１は、ダミートレンチ部３０と対向する範囲において、上述した延伸方向に延伸して形成される。つまり、対向部４１は、ダミートレンチ部３０と平行に形成される。突出部４３は、対向部４１から更に延伸して、ダミートレンチ部３０と対向しない範囲に形成される。本例において、ダミートレンチ部３０の両側に設けられた２つの対向部４１が、１つの突出部４３により接続される。突出部４３の少なくとも一部は曲線形状を有してよい。
本例のゲートトレンチ部４０およびダミートレンチ部３０は、所定の配列方向において交互に配置される。また、各トレンチ部は一定の間隔で配置されてよい。但し、各トレンチの配置は上記の例に限定されない。２つのダミートレンチ部３０の間に複数のゲートトレンチ部４０が配置されてよい。また、それぞれのダミートレンチ部３０の間に設けられるゲートトレンチ部４０の数は一定でなくともよい。
コンタクトホール５５は、突出部４３を覆う絶縁層に形成される。コンタクトホール５５は、突出部４３において対向部４１から最も離れた領域に対応して形成されてよい。本例の突出部４３は、対向部４１から最も離れた領域において、対向部４１とは直交する方向に延伸する部分を有する。コンタクトホール５５は、突出部４３の当該部分に対応して形成されてよい。
エミッタトレンチ部６０は、ダイオード部８０の領域に設けられる。エミッタトレンチ部６０は、ゲートトレンチ部４０と同様の形状を有してよい。但し、エミッタトレンチ部６０の延伸方向における長さは、ゲートトレンチ部４０よりも短くてよい。本例のエミッタトレンチ部６０の長さは、ダミートレンチ部３０と同一である。
ウェル領域１７は、ゲート電極５０が設けられる側から、所定の範囲で形成される。ダミートレンチ部３０、エミッタトレンチ部６０および対向部４１の、ゲート電極５０側の一部の領域はウェル領域１７に形成される。突出部４３は、全体がウェル領域１７に形成されてよい。半導体基板は第１導電型を有し、ウェル領域１７は半導体基板とは異なる第２導電型を有する。本例の半導体基板はＮ−型であり、ウェル領域１７はＰ＋型である。本例においては、第１導電型をＮ型として、第２導電型をＰ型として説明する。但し、第１導電型をＰ型として、第２導電型をＮ型としてもよい。
ベース領域１４は、各トレンチ部に挟まれる領域に形成される。ベース領域１４は、ウェル領域１７よりも不純物濃度の低い第２導電型である。本例のベース領域１４はＰ−型である。
コンタクト領域１５は、ベース領域１４のおもて面において、ベース領域１４よりも不純物濃度の高い第２導電型の領域である。本例のコンタクト領域１５はＰ＋型である。エミッタ領域１２は、トランジスタ部７０において、コンタクト領域１５のおもて面の一部に、半導体基板よりも不純物濃度が高い第１導電型の領域として選択的に形成される。本例のエミッタ領域１２はＮ＋型である。
コンタクト領域１５およびエミッタ領域１２のそれぞれは、隣接する一方のトレンチ部から、他方のトレンチ部まで形成される。トランジスタ部７０の１以上のコンタクト領域１５および１以上のエミッタ領域１２は、各トレンチ部に挟まれる領域において、トレンチ部の延伸方向に沿って交互に露出するように形成される。
コンタクトホール５４は、トランジスタ部７０において、コンタクト領域１５、エミッタ領域１２およびダミートレンチ部３０の各領域の上方に形成される。本例のコンタクトホール５４は、エミッタ領域１２とコンタクト領域１５とにまたがって形成されている。コンタクトホール５４は、エミッタ領域１２のおもて面の全範囲を露出させるように形成されてよい。また、コンタクトホール５４は、コンタクト領域１５のおもて面の全範囲も露出させるように形成されてよい。但し、コンタクトホール５４は、ベース領域１４およびウェル領域１７に対応する領域には形成されない。
また、コンタクトホール５４は、ダイオード部８０において、コンタクト領域１５、ベース領域１４およびエミッタトレンチ部６０の各領域の上方に形成される。本例においてトランジスタ部７０のコンタクトホール５４と、ダイオード部８０のコンタクトホール５４とは、各トレンチ部の延伸方向において同一の長さを有する。
境界領域７５は、トランジスタ部７０において、平面視でトランジスタ部７０とトランジスタ部７０以外の領域との境界付近に形成される。境界領域７５は、トランジスタ部７０のＸ軸方向における他の領域との境界、およびトランジスタ部７０のＹ軸方向における他の領域との境界のいずれの境界付近に設けられてもよい。本例の境界領域７５は、トランジスタ部７０のＸ軸方向の正側であって、ダイオード部８０側との境界側に形成される。境界領域７５は、ダミートレンチ部３０およびゲートトレンチ部４０を備える。境界領域７５は、半導体基板のおもて面において、エミッタ領域１２を有さない。例えば、境界領域７５は、半導体基板のおもて面において、コンタクト領域１５を有する。また、境界領域７５は、半導体基板のおもて面において、ベース領域１４を有してよい。
図２は、実施例１に係る半導体装置１００のａ−ａ'断面の一例を示す図である。本例の半導体装置１００は、当該断面において、半導体基板１０、エミッタ電極５２およびコレクタ電極２４を有する。エミッタ電極５２は、半導体基板１０のおもて面に形成される。エミッタ電極５２は、エミッタ端子５３と電気的に接続される。
コレクタ電極２４は、半導体基板１０の裏面に形成される。コレクタ電極２４は、コレクタ端子と電気的に接続される。エミッタ電極５２およびコレクタ電極２４は、金属等の導電材料で形成される。また本明細書において、基板、層、領域等の各部材のエミッタ電極５２側の面をおもて面、コレクタ電極２４側の面を裏面または底部と称する。また、エミッタ電極５２とコレクタ電極２４とを結ぶ方向を深さ方向と称する。
半導体基板１０は、シリコン基板であってよく、炭化シリコン基板、窒化物半導体基板といった化合物半導体基板等であってもよい。半導体基板１０のおもて面側には、Ｐ−型のベース領域１４が形成される。また、Ｎ＋型のエミッタ領域１２が、ベース領域１４のおもて面側における一部の領域に選択的に形成される。また、半導体基板１０は、Ｎ＋型の蓄積層１６、Ｎ−型のドリフト領域１８、Ｎ−型のバッファ領域２０、Ｐ＋型のコレクタ領域２２、および、Ｎ＋型のカソード領域８２を更に有する。
蓄積層１６は、ベース領域１４の裏面側に形成される。蓄積層１６は、ドリフト領域１８の不純物濃度よりも高濃度に形成される。一例において、蓄積層１６は、半導体基板１０のおもて面側からリン等のＮ型不純物を注入することにより形成される。
また、蓄積層１６は、半導体基板１０のメサ部に形成される。本明細書において、半導体基板１０のメサ部とは、トレンチ部に挟まれた台地状の部分を指す。本例のメサ部は、ダミートレンチ部３０とゲートトレンチ部４０との間に挟まれた部分を示しているが、トレンチ部に挟まれた領域であれば本例に限定されない。例えば、蓄積層１６は、ダミートレンチ部３０およびゲートトレンチ部４０の間のメサ部に形成される。蓄積層１６は、ダミートレンチ部３０およびゲートトレンチ部４０の間の各領域を覆うように設けられてよい。蓄積層１６を設けることにより、オン状態においてコレクタ領域２２からドリフト領域１８に注入された正孔のベース領域１４への流れ込みが抑制されるので、エミッタ領域１２からベース領域１４への電子の注入促進効果が高まる。これにより、オン電圧が低減される。
蓄積層１６は、蓄積層１６ａおよび蓄積層１６ｂを備える。蓄積層１６ａは、トランジスタ部７０における複数のトレンチ部の間に形成される。蓄積層１６ａの一部は、境界領域７５に形成されてもよい。蓄積層１６ａは、蓄積層１６の第１蓄積領域の一例である。
蓄積層１６ｂは、境界領域７５における複数のトレンチ部の間に形成される。蓄積層１６ｂは、平面視における蓄積層１６と異なる領域との境界側に配置される。すなわち蓄積層１６ｂは、蓄積層１６ａの外周側に配置される。蓄積層１６ｂの一部は、境界領域７５に形成されてよい。また、蓄積層１６ｂは、半導体基板１０において、蓄積層１６ａよりも浅く形成されている。蓄積層１６ｂを浅く形成することにより、境界領域７５でのフィールドプレート効果が出やすくなり耐圧が向上する。
即ち、蓄積層１６ａが形成された領域における耐圧Ｖｂ１よりも、蓄積層１６ｂが形成された領域における耐圧Ｖｂ２の方が大きい。蓄積層１６ｂは、蓄積層１６の第２蓄積領域の一例である。本例の蓄積層１６ｂの幅は、複数のトレンチ部により囲まれたメサ幅と等しい。本例の蓄積層１６ｂの幅は、ダミートレンチ部３０とゲートトレンチ部４０との間の幅に等しい。本明細書においてメサ幅とは、トレンチ部の配列方向におけるメサ部の幅を示す。即ち、メサ幅は、隣接するトレンチ部同士の間の半導体基板１０の幅を指す。
ドリフト領域１８は、蓄積層１６の裏面側に形成される。バッファ領域２０は、ドリフト領域１８の裏面側に形成される。バッファ領域２０の不純物濃度は、ドリフト領域１８の不純物濃度よりも高い。バッファ領域２０は、ベース領域１４の裏面側から広がる空乏層が、コレクタ領域２２およびカソード領域８２に到達することを防ぐフィールドストップ層として機能してよい。
コレクタ領域２２は、トランジスタ部７０の領域において、バッファ領域２０の裏面側に形成される。カソード領域８２は、ダイオード部８０の領域において、バッファ領域２０の裏面側に形成される。また、コレクタ領域２２およびカソード領域８２の裏面にはコレクタ電極２４が設けられる。
なお、境界領域７５の裏面側には、コレクタ領域２２が形成されていてもよいし、カソード領域８２が形成されていてもよい。本例では、コレクタ領域２２を形成している。
半導体基板１０のおもて面側には、１以上のゲートトレンチ部４０、１以上のダミートレンチ部３０、および、１以上のエミッタトレンチ部６０が形成される。各トレンチ部は、半導体基板１０のおもて面から、ベース領域１４を貫通して、ドリフト領域１８に到達する。本例においてゲートトレンチ部４０およびダミートレンチ部３０は、半導体基板１０のおもて面から、エミッタ領域１２、ベース領域１４および蓄積層１６を貫通して、ドリフト領域１８に到達する。また、エミッタトレンチ部６０は、半導体基板１０のおもて面から、ベース領域１４および蓄積層１６を貫通して、ドリフト領域１８に到達する。
ゲートトレンチ部４０は、半導体基板１０のおもて面側に形成された絶縁膜４２およびゲート導電部４４を有する。
ゲート導電部４４は、ゲートトレンチ部４０において、半導体基板１０のおもて面側に形成される。ゲート導電部４４は、少なくとも隣接するベース領域１４と対向する領域を含む。それぞれのゲート導電部４４は、ゲート端子５１に電気的に接続される。本例では、図１に示したように突出部４３においてゲート導電部４４がゲート電極５０と電気的に接続する。また、ゲート電極５０がゲート端子５１に電気的に接続する。ゲート端子５１を介してゲート導電部４４に所定の電圧が印加されると、ベース領域１４のうちゲートトレンチに接する界面の表層にチャネルが形成される。本例のゲート導電部４４は、ポリシリコン等の導電材料で形成される。ゲート導電部４４は、ゲートトレンチ部４０における第１導電部の一例である。
絶縁膜４２は、ゲート導電部４４の周囲を覆うように形成される。即ち、絶縁膜４２は、ゲート導電部４４と半導体基板１０とを絶縁する。絶縁膜４２は、ゲートトレンチの内壁の半導体を酸化または窒化して形成されてよい。
ダミートレンチ部３０は、半導体基板１０のおもて面側に形成された絶縁膜３２およびダミー導電部３４を有する。
ダミー導電部３４は、ダミートレンチ部３０において、半導体基板１０のおもて面側に形成される。ダミー導電部３４は、ゲート導電部４４と同一の材料で形成されてよい。例えばダミー導電部３４は、ポリシリコン等の導電材料で形成される。ダミー導電部３４は、深さ方向においてゲート導電部４４と同一の長さを有してよい。ダミー導電部３４は、ダミートレンチ部３０における第１導電部の一例である。
絶縁膜３２は、ダミー導電部３４の側面および底面を覆うように形成される。即ち、絶縁膜３２は、ダミー導電部３４と半導体基板１０とを絶縁する。絶縁膜３２は、ダミートレンチの内壁の半導体を酸化または窒化して形成されてよい。
ダイオード部８０は、トランジスタ部７０の近傍の領域に設けられる。ダイオード部８０は、トランジスタ部７０と同一層のベース領域１４、蓄積層１６、ドリフト領域１８およびバッファ領域２０を有する。ダイオード部８０のバッファ領域２０の裏面側にはカソード領域８２が設けられる。また、ダイオード部８０は、１以上のエミッタトレンチ部６０を有する。また、ダイオード部８０には、エミッタ領域１２が形成されない。
エミッタトレンチ部６０は、ベース領域１４のおもて面側からベース領域１４および蓄積層１６を貫通して、ドリフト領域１８まで到達して形成される。それぞれのエミッタトレンチ部６０は、絶縁膜６２およびエミッタ導電部６４を備える。
エミッタ導電部６４は、エミッタトレンチ部６０において、半導体基板１０のおもて面側に形成される。エミッタ導電部６４は、エミッタ端子５３に電気的に接続される。
絶縁膜６２は、エミッタ導電部６４の側面および底面を覆うように形成される。また、絶縁膜６２は、エミッタトレンチの内壁を覆って形成される。
境界領域７５は、平面視におけるトランジスタ部７０と他の領域との境界側において、エミッタ領域１２が形成されていない領域を指す。本例の境界領域７５は、トランジスタ部７０の配列方向の一端において、複数のトレンチ部の間にエミッタ領域１２が形成されていない。一例において、トランジスタ部７０の配列方向の一端とは、ダイオード部８０との境界におけるトランジスタ部７０のＸ軸方向正側の領域を指す。本例の境界領域７５は、境界領域７５における半導体基板１０のおもて面に、コンタクト領域１５を有する。
［比較例１］
図３は、比較例１に係る半導体装置５００の一例を示す平面図である。図４は、比較例１に係る半導体装置５００のｂ−ｂ'断面の一例を示す。本例の半導体装置５００は、領域５７５においてもエミッタ領域５１２が形成されている点で、実施例１に係る半導体装置１００と異なる。
本例の半導体装置５００は、トランジスタ部５７０およびダイオード部５８０を備える。半導体装置５００は、半導体基板５１０のおもて面において、エミッタ領域５１２、ベース領域５１４、コンタクト領域５１５、蓄積層５１６、ウェル領域５１７、層間絶縁膜５２６、ダミートレンチ部５３０、ゲートトレンチ部５４０、エミッタトレンチ部５６０、ゲート電極５５０およびエミッタ電極５５２を備える。ダミートレンチ部５３０は、絶縁膜５３２およびダミー導電部５３４を有し、ゲートトレンチ部５４０は、絶縁膜５４２およびゲート導電部５４４を有する。エミッタトレンチ部５６０は、絶縁膜５６２およびエミッタ導電部５６４を有する。蓄積層５１６は、蓄積層５１６ａおよび蓄積層５１６ｂを含む。
また、本例の半導体装置５００は、半導体基板５１０に形成されたドリフト領域５１８、バッファ領域５２０、コレクタ領域５２２およびカソード領域５８２を有する。半導体基板５１０の裏面側には、コレクタ電極５２４が形成されている。なお、ゲート電極５５０は、ゲート端子５５１に接続され、コンタクトホール５５５を介して半導体基板５１０に接続される。また、エミッタ電極５５２は、エミッタ端子５５３に接続され、コンタクトホール５５４又はコンタクトホール５５６を介して半導体基板５１０に接続される。
領域５７５は、平面視におけるトランジスタ部５７０の他の領域との境界側に形成される。領域５７５は、浅く形成された蓄積層５１６である蓄積層５１６ｂを有する。ここで、領域５７５は、半導体基板５１０のおもて面においてエミッタ領域５１２を有する。そのため、領域５７５においては、エミッタ領域５１２と蓄積層５１６ｂとの距離が短くなる。これにより、半導体装置５００のゲート閾値が低下してしまう。
［実施例２］
図５は、実施例２に係る半導体装置１００の一例を示す平面図である。図６は、実施例２に係る半導体装置１００のｃ−ｃ'断面の一例を示す図である。本例の半導体装置１００は、トランジスタ部７０における他の領域との境界側において、エミッタ領域１２が形成されていない境界領域７５を有する。本例の境界領域７５は、半導体装置１００のｃ−ｃ'断面において、エミッタ領域１２が形成されていない領域から、エミッタトレンチ部６０のトランジスタ部７０側の領域までに対応する。本例の半導体装置１００は、境界領域７５において、半導体基板１０のおもて面にベース領域１４を有する点で、実施例１に係る半導体装置１００と相違する。このように、半導体装置１００は、境界領域７５における半導体基板１０のおもて面において、コンタクト領域１５を形成しなくてもよい。
本例の半導体装置１００は、実施例１に係る半導体装置１００と同様、境界領域７５において、エミッタ領域１２を有さない。そのため、境界領域７５において、蓄積層１６ｂが浅く形成された場合であっても、エミッタ領域１２と蓄積層１６ｂとの距離が短くなることがない。よって、本例の半導体装置１００は、境界領域７５におけるゲート閾値の低下を抑制できる。
図７は、半導体装置１００の平面図の一例を示す。本例の半導体装置１００は、活性領域１０２および外側領域１０５が形成された半導体基板１０を有する半導体チップである。
活性領域１０２は、半導体装置１００が駆動したときに電流が流れる領域である。活性領域１０２には、複数のトランジスタ部７０およびダイオード部８０が設けられる。トランジスタ部７０およびダイオード部８０は、活性領域１０２において、Ｘ軸方向に交互に配置されている。また、トランジスタ部７０およびダイオード部８０は、Ｙ軸方向にそれぞれ３列形成されている。
外側領域１０５は、活性領域１０２の外側に設けられる。活性領域１０２の外側とは、活性領域１０２により囲まれておらず、且つ、活性領域１０２の中心よりも半導体基板１０の端部に近い領域を指す。外側領域１０５は、活性領域１０２の周囲を囲んでいてもよい。一例において、外側領域１０５は、ゲートパッド、センス部および温度検出部を備える。また、外側領域１０５の更に外側には、エッジ終端領域１０９等が設けられてよい。
領域Ａは、トランジスタ部７０の＋Ｘ側の境界と、ダイオード部８０の−Ｘ側の境界が向かい合う領域を示す。一例において、境界領域７５は、領域Ａにおけるトランジスタ部７０の領域に形成される。
領域Ｂは、トランジスタ部７０の−Ｘ側の境界と、ダイオード部８０の＋Ｘ側の境界が向かい合う領域を示す。一例において、境界領域７５は、領域Ｂにおけるトランジスタ部７０の領域に形成される。なお、境界領域７５は、領域Ａおよび領域Ｂの両方におけるトランジスタ部７０の領域に形成されてよい。
領域Ａおよび領域Ｂは、いずれもトランジスタ部７０とダイオード部８０の境界を含む。また、蓄積層１６は、トランジスタ部７０のみに形成され、ダイオード部８０には形成されない。そのため、蓄積層１６のイオン注入時、領域Ａおよび領域Ｂにイオン注入用のレジストの端部が配置される。そのため、領域Ａおよび領域Ｂにおいて浅く形成された蓄積層１６ｂが形成される。
本例のトランジスタ部７０およびダイオード部８０の配置はあくまで一例である。トランジスタ部７０およびダイオード部８０の配置は、半導体装置１００の仕様によって適宜変更されてよい。つまり、境界領域７５の作成される領域も、トランジスタ部７０の配置によって変更されてよい。
図８は、図７の領域Ａにおいて蓄積層１６の形成方法の概要を示す。図９は、図７の領域Ｂにおいて蓄積層１６の形成方法の概要を示す。
蓄積層１６は、ベース領域１４よりも深い領域に形成される必要があるので、高加速でイオン注入される場合がある。また、高加速でイオン注入する場合、チャネリングによって、狙った位置よりも深い位置にイオンが注入されるのを防止するために、所定の角度を付けてイオン注入される。所定の角度を付けてイオン注入すると、図７の領域Ａや領域Ｂの様に、レジスト９５の端部近傍ではレジスト９５によってイオンが減速される場合がある。そのため、領域Ａや領域Ｂにおいて狙いより浅い位置に打ち込まれる場合がある。
例えば、＋Ｘ方向から−Ｘ方向に所定の角度を付けてイオン注入する場合、領域Ａにおいて、蓄積層１６ｂが形成される。一方、−Ｘ方向から＋Ｘ方向に所定の角度を付けてイオン注入する場合、領域Ｂにおいて、蓄積層１６ｂが形成される。
本例の境界領域７５は、構造の異なる３つのメサ部を有する。境界領域７５は、メサ部の構造に応じて、境界領域７５ａ、境界領域７５ｂおよび境界領域７５ｃの３つの領域を有する。境界領域７５ａ、境界領域７５ｂおよび境界領域７５ｃは、いずれもエミッタ領域１２を有さない点で共通する。
境界領域７５ａは、境界領域７５ｂおよび境界領域７５ｃに対して、ダイオード部８０が設けられた側と反対側に設けられる。境界領域７５ａは、ダミートレンチ部３０とゲートトレンチ部４０との間に、ベース領域１４および蓄積層１６ａが形成された領域である。
境界領域７５ｂは、境界領域７５ａと境界領域７５ｃとの間に設けられる。境界領域７５ｂは、ダミートレンチ部３０とゲートトレンチ部４０との間に、ベース領域１４および蓄積層１６ｂが形成された領域である。
境界領域７５ｃは、境界領域７５ａおよび境界領域７５ｂに対して、境界領域７５のダイオード部８０側に設けられる。境界領域７５ｃは、ゲートトレンチ部４０とエミッタトレンチ部６０との間に、ベース領域１４のみが形成された領域である。また、境界領域７５ｃは、ゲートトレンチ部４０とエミッタトレンチ部６０との間において、ベース領域１４がドリフト領域１８と接続されている。言い換えると、境界領域７５ｃは、ゲートトレンチ部４０とエミッタトレンチ部６０との間において、蓄積層１６が形成されていない。これにより、半導体装置１００は、電界が集中する境界領域７５において、耐圧を向上させることができる。また、蓄積層１６が形成されていない領域では、ホールの引抜きがしやすくなる。境界領域７５において、蓄積層１６が形成されていない境界領域７５ｃを少なくともトレンチ１本分有するのが好ましい。
なお、本例の境界領域７５は、トランジスタ部７０の配列方向の一端において、ダイオード部８０と隣接して形成されている。但し、図８および図９に示されるように、境界領域７５は、トランジスタ部７０の一端と反対側の他端との両端において形成されてよい。この場合、半導体装置１００は、蓄積層１６のイオン注入後に、注入方向を１８０度回転させてから再度イオン注入を実施する。例えば、半導体装置１００は、＋Ｘ方向から−Ｘ方向に向けてイオン注入された後に、−Ｘ方向から＋Ｘ方向に向けてイオン注入される。これにより、半導体装置１００は、トランジスタ部７０の＋Ｘ側と、トランジスタ部７０の−Ｘ側との両方に蓄積層１６ｂを形成できる。
図１０は、トレンチ部の近傍を拡大した構造の一例を示す。同図は、ダミートレンチ部３０およびゲートトレンチ部４０の近傍の寸法を説明するために、一部の構造のみを抜き出して図示している。
蓄積層１６ｂは、ベース領域１４の深さ方向の中心位置と同一の深さに少なくとも形成された領域を含んでよい。即ち、蓄積層１６ｂは、ベース領域１４の深さ方向の中心位置と同一の深さを含む程度に浅く形成される。ここで、ＤＣをベース領域１４の中心位置の深さとし、ＤＴを蓄積層１６ｂの上端の半導体基板１０のおもて面からの深さとし、ＤＢを蓄積層１６ｂの下端の半導体基板１０のおもて面からの深さとすると、ＤＴ＜ＤＣ＜ＤＢが成り立つ。
また、蓄積層１６ｂの下端の不純物濃度は、第１蓄積領域の下端の不純物濃度よりも低くてよい。即ち、蓄積層１６ｂが半導体基板１０の深さ方向において浅く形成されるとは、蓄積層１６ｂが蓄積層１６ａの上方に形成されることに加えて、蓄積層１６ｂの不純物濃度分布が蓄積層１６ａの不純物濃度分布よりも半導体基板１０のおもて面側にシフトしていることを含む。なお、蓄積層１６の不純物濃度は、ベース領域１４と同一又はそれより大きな不純物濃度を有してよい。例えば、蓄積層１６の不純物濃度は、１Ｅ１６ｃｍ−３以上、１Ｅ１８ｍ−３以下である。なお、Ｅは１０のべき乗を意味し、例えば１Ｅ１６ｃｍ−３は１×１０１６ｃｍ−３を意味する。
蓄積層１６ｂは、蓄積層１６ａよりも０．１μｍ以上１．０μｍ以下の範囲で浅く形成され、より好ましくは０．３μｍ以上０．７μｍ以下の範囲で浅く形成されてよい。例えば、蓄積層１６ｂは、蓄積層１６ａよりも０．５μｍ浅く形成される。蓄積層１６ｂの深さは、蓄積層１６のイオン注入時に、半導体基板１０のチルト角度を変更することにより調整される。また、蓄積層１６ｂの深さは、レジスト９５の厚さや材質によっても変更される。なお、蓄積層１６ｂをどの程度浅くするかは、エミッタ領域１２およびベース領域１４の深さや、トレンチ部の深さ等に応じて決定されてよい。なお、本例のエミッタ領域１２、ベース領域１４および蓄積層１６は、それぞれ０．５μｍ、１．５μｍおよび２．５μｍの厚さを有する。
［実施例３］
図１１は、実施例３に係る半導体装置１００の平面図の一例を示す。図１２は、実施例３に係る半導体装置１００のｄ−ｄ'断面の一例を示す図である。
ウェル領域１７は、平面視でトランジスタ部７０が延伸する延伸方向側における、半導体基板１０のおもて面に設けられる。本例のウェル領域１７は、トランジスタ部７０の−Ｙ軸方向側に形成されているが、トランジスタ部７０の＋Ｙ軸方向側にも形成されてよい。
蓄積層１６ｂは、平面視で、蓄積層１６のウェル領域１７との境界側に形成される。本例の蓄積層１６は、−Ｙ方向から＋Ｙ方向に向けてイオン注入することにより形成されている。よって、蓄積層１６は、トランジスタ部７０の−Ｙ軸方向側に位置するウェル領域１７と隣接する領域において、蓄積層１６ｂを有する。蓄積層１６ｂは、ウェル領域１７に接さずに、ベース領域１４を挟んで離間して良い。
蓄積層１６ｂの深さは、半導体基板１０のおもて面と平行な方向において徐々に変化する。例えば、蓄積層１６ｂの深さは、半導体基板１０のおもて面と平行な方向において徐々に浅くなる。本例の蓄積層１６ｂは、半導体基板１０のｄ−ｄ'断面において、Ｙ軸方向の負側方向に向けて、蓄積層１６ｂは徐々に浅く形成される。蓄積層１６ｂは、蓄積層１６ｂの−Ｙ軸側の領域が蓄積層１６ａよりも０．１μｍ以上１．０μｍ以下の範囲で浅く形成され、より好ましくは０．３μｍ以上０．７μｍ以下の範囲で浅く形成されてよい。例えば、蓄積層１６ｂは、蓄積層１６ｂの−Ｙ軸側の領域が蓄積層１６ａよりも０．５μｍ浅く形成される。これにより、蓄積層１６ａが形成された領域における耐圧Ｖｂ１よりも蓄積層１６ｂが形成された領域における耐圧Ｖｂ２の方が大きくなる。したがって、本例の半導体装置１００は、耐圧が要求されるウェル領域１７側の領域において、耐圧を高めることができる。
なお、ウェル領域１７が形成された領域における耐圧Ｖｂ３は、耐圧Ｖｂ１および耐圧Ｖｂ２よりもさらに大きい。また、上述のように蓄積層１６ｂとウェル領域１７の間に、ウェル領域１７よりも不純物濃度の低いベース領域１４を挟むことで、電界強度が緩和でき、耐圧Ｖｂ２をさらに向上できる。
半導体装置１００は、実施例１および実施例２に係るイオン注入方法と組み合わせて用いられてよい。一例において、半導体装置１００は、Ｘ軸方向に傾けてイオン注入する実施例１に係る方法と、Ｙ軸方向に傾けてイオン注入する実施例３に係る方法との両方を用いて、蓄積層１６を形成する。例えば、半導体装置１００は、蓄積層１６の不純物濃度が所定の値となるように、Ｘ軸方向に傾ける方法とＹ軸方向に傾ける方法を分けて実施する。これにより、半導体装置１００は、トランジスタ部７０の＋Ｘ軸方向側、−Ｘ軸方向側、＋Ｙ軸方向側および−Ｙ軸方向側の全ての境界側の蓄積層１６を浅く形成することができる。この場合、半導体装置１００は、トランジスタ部７０の周囲における全ての境界付近の耐圧を向上させることができる。
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。
請求の範囲、明細書、および図面中において示した装置、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
１０・・・半導体基板、１２・・・エミッタ領域、１４・・・ベース領域、１５・・・コンタクト領域、１６・・・蓄積層、１７・・・ウェル領域、１８・・・ドリフト領域、２０・・・バッファ領域、２２・・・コレクタ領域、２４・・・コレクタ電極、２６・・・層間絶縁膜、３０・・・ダミートレンチ部、３２・・・絶縁膜、３４・・・ダミー導電部、４０・・・ゲートトレンチ部、４１・・・対向部、４２・・・絶縁膜、４３・・・突出部、４４・・・ゲート導電部、５２・・・エミッタ電極、５３・・・エミッタ端子、５４・・・コンタクトホール、５５・・・コンタクトホール、５６・・・コンタクトホール、６０・・・エミッタトレンチ部、６２・・・絶縁膜、６４・・・エミッタ導電部、７０・・・トランジスタ部、７５・・・境界領域、８０・・・ダイオード部、８２・・・カソード領域、９５・・・レジスト、１００・・・半導体装置、１０２・・・活性領域、１０５・・・外側領域、１０９・・・エッジ終端領域、５００・・・半導体装置、５１０・・・半導体基板、５１２・・・エミッタ領域、５１４・・・ベース領域、５１５・・・コンタクト領域、５１６・・・蓄積層、５１７・・・ウェル領域、５１８・・・ドリフト領域、５２０・・・バッファ領域、５２２・・・コレクタ領域、５２４・・・コレクタ電極、５２６・・・層間絶縁膜、５３０・・・ダミートレンチ部、５３２・・・絶縁膜、５３４・・・ダミー導電部、５４０・・・ゲートトレンチ部、５４２・・・絶縁膜、５４４・・・ゲート導電部、５５０・・・ゲート電極、５５１・・・ゲート端子、５５２・・・エミッタ電極、５５３・・・エミッタ端子、５５４・・・コンタクトホール、５５５・・・コンタクトホール、５５６・・・コンタクトホール、５６０・・・エミッタトレンチ部、５６２・・・絶縁膜、５６４・・・エミッタ導電部、５７０・・・トランジスタ部、５７５・・・領域、５８０・・・ダイオード部、５８２・・・カソード領域

Claims (21)

  1. 半導体基板と、
    前記半導体基板に形成された第１導電型のドリフト層と、
    前記半導体基板において、前記ドリフト層の上方に形成された第２導電型のベース領域と、
    前記ドリフト層と前記ベース領域との間に設けられ、前記ドリフト層よりも高濃度である第１導電型の蓄積層と
    を備え、
    前記蓄積層は、第１蓄積領域と、平面視における前記蓄積層と異なる領域との境界側において、前記第１蓄積領域よりも浅く形成された第２蓄積領域とを有し、
    前記半導体基板に形成されたトランジスタ部を更に備え、
    前記トランジスタ部は、
    前記半導体基板のおもて面に形成され、予め定められた方向に配列された複数のトレンチ部と、
    前記複数のトレンチ部に挟まれた複数のメサ部と、
    前記半導体基板のおもて面において、前記複数のメサ部に形成され、前記ドリフト層よりも高濃度である第１導電型のエミッタ領域と
    を有し、
    前記第２蓄積領域は、前記複数のトレンチ部の間に形成され、
    前記エミッタ領域を備えるメサ部には前記第１蓄積領域が形成され、
    前記第１蓄積領域は、隣り合う前記複数のメサ部に形成される
    半導体装置。
  2. 半導体基板と、
    前記半導体基板に形成された第１導電型のドリフト層と、
    前記半導体基板において、前記ドリフト層の上方に形成された第２導電型のベース領域と、
    前記ドリフト層と前記ベース領域との間に設けられ、前記ドリフト層よりも高濃度である第１導電型の蓄積層と
    を備え、
    前記蓄積層は、第１蓄積領域と、平面視における前記蓄積層と異なる領域との境界側において、前記第１蓄積領域よりも浅く形成された第２蓄積領域とを有し、
    前記半導体基板に形成されたトランジスタ部を更に備え、
    前記トランジスタ部は、
    前記半導体基板のおもて面に形成され、予め定められた方向に配列された複数のトレンチ部と、
    前記複数のトレンチ部に挟まれた複数のメサ部と、
    前記半導体基板のおもて面において、前記複数のトレンチ部の間に形成された前記ドリフト層よりも高濃度である第１導電型のエミッタ領域と、
    を有し、
    前記エミッタ領域が設けられていない前記複数のメサ部において、前記第１蓄積領域または前記第２蓄積領域が設けられている
    半導体装置。
  3. 前記第１蓄積領域が設けられたメサ部と異なるメサ部において、前記第２蓄積領域が設けられている
    請求項１または２に記載の半導体装置。
  4. 前記第１蓄積領域が設けられたメサ部において、前記第１蓄積領域および前記第２蓄積領域が前記複数のトレンチ部の延伸方向に並んで設けられている
    請求項１から３のいずれか一項に記載の半導体装置。
  5. 前記トランジスタ部は、前記トランジスタ部の配列方向の一端において、前記複数のトレンチ部の間に前記エミッタ領域が形成されていない境界領域を有し、
    前記境界領域は、前記第１蓄積領域が設けられた第１のメサ部と、前記第２蓄積領域が設けられた第２のメサ部とを含む
    請求項１から４のいずれか一項に記載の半導体装置。
  6. 前記トランジスタ部は、前記トランジスタ部の配列方向の一端と、前記一端と反対側の他端との両端において、前記複数のトレンチ部の間に前記エミッタ領域が形成されていない境界領域を有し、
    前記境界領域は、前記第１蓄積領域が設けられた第１のメサ部と、前記第２蓄積領域が設けられた第２のメサ部とを含む
    請求項１から４のいずれか一項に記載の半導体装置。
  7. 前記境界領域における前記第２蓄積領域の幅は、前記複数のトレンチ部により囲まれたメサの幅と等しい
    請求項５又は６に記載の半導体装置。
  8. 前記半導体基板は、前記境界領域における前記半導体基板のおもて面に、前記ベース領域よりも高濃度である第２導電型のコンタクト領域を有する
    請求項５から７のいずれか一項に記載の半導体装置。
  9. 前記ドリフト層は、前記境界領域において、前記ベース領域と接続されている
    請求項５から８のいずれか一項に記載の半導体装置。
  10. 半導体基板と、
    前記半導体基板に形成された第１導電型のドリフト層と、
    前記半導体基板において、前記ドリフト層の上方に形成された第２導電型のベース領域と、
    前記ドリフト層と前記ベース領域との間に設けられ、前記ドリフト層よりも高濃度である第１導電型の蓄積層と
    を備え、
    前記蓄積層は、第１蓄積領域と、平面視における前記蓄積層と異なる領域との境界側において、前記第１蓄積領域よりも浅く形成された第２蓄積領域とを有し、
    前記半導体基板に形成されたトランジスタ部を更に備え、
    前記トランジスタ部は、
    前記半導体基板のおもて面に形成され、予め定められた方向に配列された複数のトレンチ部と、
    前記半導体基板のおもて面において、前記複数のトレンチ部の間に形成された前記ドリフト層よりも高濃度である第１導電型のエミッタ領域と
    を有し、
    前記第１蓄積領域または前記第２蓄積領域は、前記複数のトレンチ部の間に形成され、
    前記半導体基板のおもて面と平行な方向において、前記第２蓄積領域の深さが徐々に変化する
    半導体装置。
  11. 半導体基板と、
    前記半導体基板に形成された第１導電型のドリフト層と、
    前記半導体基板において、前記ドリフト層の上方に形成された第２導電型のベース領域と、
    前記ドリフト層と前記ベース領域との間に設けられ、前記ドリフト層よりも高濃度である第１導電型の蓄積層と
    を備え、
    前記蓄積層は、第１蓄積領域と、平面視における前記蓄積層と異なる領域との境界側において、前記第１蓄積領域よりも浅く形成された第２蓄積領域とを有し、
    前記半導体基板に形成されたトランジスタ部を更に備え、
    前記トランジスタ部は、
    前記半導体基板のおもて面に形成され、予め定められた方向に配列された複数のトレンチ部と、
    前記半導体基板のおもて面において、前記複数のトレンチ部の間に形成された前記ドリフト層よりも高濃度である第１導電型のエミッタ領域と、
    前記トランジスタ部の配列方向の一端において、前記複数のトレンチ部の間に前記エミッタ領域が形成されていない境界領域と
    を有し、
    前記第１蓄積領域または前記第２蓄積領域は、前記複数のトレンチ部の間に形成され、
    前記半導体基板に形成されたダイオード部を更に備え、
    前記境界領域は、前記トランジスタ部における前記ダイオード部との境界側に形成されている
    半導体装置。
  12. 前記第２蓄積領域は、前記ベース領域の深さ方向の中心位置と同一の深さに少なくとも形成された領域を含む
    請求項１から１１のいずれか一項に記載の半導体装置。
  13. 半導体基板と、
    前記半導体基板に形成された第１導電型のドリフト層と、
    前記半導体基板において、前記ドリフト層の上方に形成された第２導電型のベース領域と、
    前記ドリフト層と前記ベース領域との間に設けられ、前記ドリフト層よりも高濃度である第１導電型の蓄積層と
    を備え、
    前記蓄積層は、第１蓄積領域と、平面視における前記蓄積層と異なる領域との境界側において、前記第１蓄積領域よりも浅く形成された第２蓄積領域とを有し、
    前記半導体基板に形成されたトランジスタ部を更に備え、
    前記トランジスタ部は、
    前記半導体基板のおもて面に形成され、予め定められた方向に配列された複数のトレンチ部と、
    前記半導体基板のおもて面において、前記複数のトレンチ部の間に形成された前記ドリフト層よりも高濃度である第１導電型のエミッタ領域と
    を有し、
    前記第１蓄積領域または前記第２蓄積領域は、前記複数のトレンチ部の間に形成され、
    前記第２蓄積領域の下端の不純物濃度は、前記第１蓄積領域の下端の不純物濃度よりも低い
    半導体装置。
  14. 半導体基板と、
    前記半導体基板に形成された第１導電型のドリフト層と、
    前記半導体基板において、前記ドリフト層の上方に形成された第２導電型のベース領域と、
    前記ドリフト層と前記ベース領域との間に設けられ、前記ドリフト層よりも高濃度である第１導電型の蓄積層と
    を備え、
    前記蓄積層は、第１蓄積領域と、平面視における前記蓄積層と異なる領域との境界側において、前記第１蓄積領域よりも浅く形成された第２蓄積領域とを有し、
    前記半導体基板に形成されたトランジスタ部を更に備え、
    前記トランジスタ部は、
    前記半導体基板のおもて面に形成され、予め定められた方向に配列された複数のトレンチ部と、
    前記半導体基板のおもて面において、前記複数のトレンチ部の間に形成された前記ドリフト層よりも高濃度である第１導電型のエミッタ領域と
    を有し、
    前記第１蓄積領域または前記第２蓄積領域は、前記複数のトレンチ部の間に形成され、
    平面視で前記トランジスタ部が延伸する延伸方向側における前記半導体基板のおもて面に、第２導電型のウェル領域を更に備え、
    前記第２蓄積領域は、平面視で、前記蓄積層における前記ウェル領域との境界側に形成される
    半導体装置。
  15. 半導体基板と、
    前記半導体基板に形成された第１導電型のドリフト層と、
    前記半導体基板において、前記ドリフト層の上方に形成された第２導電型のベース領域と、
    前記ドリフト層と前記ベース領域との間に設けられ、前記ドリフト層よりも高濃度である第１導電型の蓄積層と、
    前記半導体基板のおもて面に形成され、予め定められた配列方向に配列された複数のトレンチ部と、
    前記複数のトレンチ部に挟まれた複数のメサ部と
    を備え、
    前記蓄積層は、前記複数のトレンチ部の配列方向の一端において、第１蓄積領域と、平面視における前記蓄積層と異なる領域との境界側において、前記第１蓄積領域よりも浅く形成された第２蓄積領域とを有し、
    エミッタ領域が設けられていない前記複数のメサ部において、前記第１蓄積領域または前記第２蓄積領域が設けられている
    半導体装置。
  16. 前記第１蓄積領域は、トランジスタ部において、前記複数のトレンチ部の間に前記エミッタ領域が形成された境界領域以外の領域にも設けられる
    請求項１から１５のいずれか一項に記載の半導体装置。
  17. 半導体基板と、
    前記半導体基板に形成された第１導電型のドリフト層と、
    前記半導体基板において、前記ドリフト層の上方に形成された第２導電型のベース領域と、
    前記ドリフト層と前記ベース領域との間に設けられ、前記ドリフト層よりも高濃度である第１導電型の蓄積層と
    を備え、
    前記蓄積層は、第１蓄積領域と、平面視における前記蓄積層と異なる領域との境界側において、前記第１蓄積領域よりも浅く形成された第２蓄積領域とを有し、
    前記半導体基板に形成されたトランジスタ部を更に備え、
    前記トランジスタ部は、
    前記半導体基板のおもて面に形成され、予め定められた方向に配列された複数のトレンチ部と、
    前記半導体基板のおもて面において、前記複数のトレンチ部の間に形成された前記ドリフト層よりも高濃度である第１導電型のエミッタ領域と
    を有し、
    前記第１蓄積領域または前記第２蓄積領域は、前記複数のトレンチ部の間に形成され、
    前記第１蓄積領域および前記第２蓄積領域は、前記ドリフト層に接続されている
    半導体装置。
  18. 半導体基板と、
    前記半導体基板に形成された第１導電型のドリフト層と、
    前記半導体基板において、前記ドリフト層の上方に形成された第２導電型のベース領域と、
    前記ドリフト層と前記ベース領域との間に設けられ、前記ドリフト層よりも高濃度である第１導電型の蓄積層と
    を備え、
    前記蓄積層は、第１蓄積領域と、平面視における前記蓄積層と異なる領域との境界側において、前記第１蓄積領域よりも浅く形成された第２蓄積領域とを有し、
    前記半導体基板に形成されたトランジスタ部を更に備え、
    前記トランジスタ部は、
    前記半導体基板のおもて面に形成され、予め定められた方向に配列された複数のトレンチ部と、
    前記半導体基板のおもて面において、前記複数のトレンチ部の間に形成された前記ドリフト層よりも高濃度である第１導電型のエミッタ領域と
    を有し、
    前記第１蓄積領域または前記第２蓄積領域は、前記複数のトレンチ部の間に形成され、
    前記複数のトレンチ部の延伸方向において、前記蓄積層の形成されていない領域に向かって、前記第２蓄積領域の深さが徐々に浅くなる
    半導体装置。
  19. 前記ベース領域は、前記複数のトレンチ部の延伸方向において、前記第２蓄積領域と前記ウェル領域との間に設けられる
    請求項１４に記載の半導体装置。
  20. 前記第１蓄積領域が設けられたメサ部と異なるメサ部において、前記第２蓄積領域が設けられている
    請求項１０から１９のいずれか一項に記載の半導体装置。
  21. 前記第１蓄積領域が設けられたメサ部において、前記第１蓄積領域および前記第２蓄積領域が前記複数のトレンチ部の延伸方向に並んで設けられている
    請求項１０から２０のいずれか一項に記載の半導体装置。
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