CN116490960A - 半导体装置 - Google Patents

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Abstract

提供一种半导体装置,其具备晶体管部和二极管部,该半导体装置具备:漂移区、基区、发射区、以及多个沟槽部,晶体管部具有边界区,该边界区被设置为与二极管部邻接,半导体装置具备寿命控制区,该寿命控制区在多个沟槽部的排列方向上,以越过边界区的方式从二极管部设置到设置有发射区的晶体管部,边界区具有第二导电型的插塞区,该第二导电型的插塞区被设置为沿多个沟槽部的延伸方向延伸,且掺杂浓度比基区的掺杂浓度高,在边界区中的正面,接触区与基区沿延伸方向交替地配置。

Description

半导体装置
技术领域
本发明涉及一种半导体装置。
背景技术
已知具备晶体管部和二极管部的半导体装置(例如,参照专利文献1和2)。
专利文献1:日本特开2018-073911号公报
专利文献2:国际公开第2019/176327号
发明内容
技术问题
在半导体装置中,期望降低反向恢复损耗Err。
技术方案
在本发明的第一方式中,提供一种半导体装置,其具备晶体管部和二极管部,该半导体装置具备:第一导电型的漂移区,其设置于半导体基板;第二导电型的基区,其设置于漂移区的上方;第一导电型的发射区,其设置于基区的上方,且掺杂浓度比漂移区的掺杂浓度高;第二导电型的接触区,其设置于基区的上方,且掺杂浓度比基区的掺杂浓度高;以及多个沟槽部,其设置于半导体基板的正面,晶体管部具有边界区,该边界区被设置为与二极管部邻接,半导体装置具备寿命控制区,该寿命控制区在多个沟槽部的排列方向上,以越过边界区的方式从二极管部设置到设置有发射区的晶体管部,边界区具有第二导电型的插塞区,该第二导电型的插塞区被设置为沿多个沟槽部的延伸方向延伸,且掺杂浓度比基区的掺杂浓度高,在边界区中的正面,接触区与基区沿延伸方向交替地配置。
边界区可以由被多个沟槽部中的两个沟槽部所夹而设置的一个台面部构成。
在除边界区以外的晶体管部中,接触区与发射区可以沿延伸方向交替地配置。边界区中的接触区的延伸方向上的位置可以与除边界区以外的晶体管部中的接触区的延伸方向上的位置对应地设置。
在边界区中,作为在正面露出的基区的比例的间隔剔除率可以为30%以上且80%以下。
在边界区中,插塞区沿延伸方向延伸的长度可以比接触区沿延伸方向延伸的长度长。
二极管部可以具有插塞区。边界区的插塞区可以具有与二极管部的插塞区相同的掺杂浓度。
边界区中的多个沟槽部可以为虚设沟槽部。
在排列方向上最接近边界区的发射区可以被虚设沟槽部所夹。
在边界区可以不设置发射区。
在边界区的下方,可以具备设置于半导体基板的背面的第二导电型的集电区。
在边界区的下方,可以具备设置于半导体基板的背面的第一导电型的阴极区。
寿命控制区可以在俯视时设置于半导体基板的整个面。
晶体管部可以具有第一导电型的蓄积区,该第一导电型的蓄积区设置于漂移区的上方,且掺杂浓度比漂移区的掺杂浓度高。蓄积区可以设置于边界区以及除边界区以外的晶体管部这两者。
蓄积区可以设置于晶体管部和二极管部这两者。
应予说明,上述发明内容并未列举本发明的全部特征。另外,这些特征组的子组合也能够成为发明。
附图说明
图1A示出半导体装置100的俯视图的一例。
图1B示出半导体装置100的图1A中的a-a’截面的一例。
图1C示出半导体装置100的图1A中的b-b’截面的一例。
图1D示出半导体装置100的图1A中的c-c’截面的一例。
图2示出半导体装置100的变形例。
图3示出半导体装置100的变形例。
图4示出半导体装置100的变形例。
图5示出比较例的半导体装置500。
图6A示出半导体装置100和半导体装置500的IV特性的一例。
图6B示出半导体装置100和半导体装置500的反向恢复特性的一例。
图7示出间隔剔除率[%]与反向恢复损耗Err的变化率[%]之间的关系。
符号说明
10:半导体基板;12:发射区;14:基区;15:接触区;16:蓄积区;17:阱区;18:漂移区;19:插塞区;21:正面;22:集电区;23:背面;24:集电电极;25:连接部;30:虚设沟槽部;38:层间绝缘膜;40:栅极沟槽部;41:延伸部分;43:连接部分;50:栅极金属层;52:发射电极;54:接触孔;55:接触孔;56:接触孔;70:晶体管部;71:台面部;80:二极管部;81:台面部;82:阴极区;90:边界区;91:台面部;100:半导体装置;150:寿命控制区;500:半导体装置;515:接触区;590:边界区;591:台面部
具体实施方式
以下,通过发明的实施方式对本发明进行说明,但是以下的实施方式并不限定权利要求书所涉及的发明。另外,在实施方式中所说明的特征的全部组合并不一定是发明的解决方案所必须的。
在本说明书中,将与半导体基板的深度方向平行的方向上的一侧称为“上”,将另一侧称为“下”。将基板、层或其他部件的两个主面中的一个面称为上表面,将另一个面称为下表面。“上”、“下”、“正”、“背”的方向不限于重力方向或安装半导体装置时的向基板等的安装方向。
在本说明书中,有时使用X轴、Y轴以及Z轴的正交坐标轴来说明技术事项。在本说明书中,将与半导体基板的上表面平行的面设为XY面,将半导体基板的深度方向设为Z轴。应予说明,在本说明书中,对于沿Z轴方向观察半导体基板的情况称为俯视。
在各实施例中,示出了将第一导电型设为N型,将第二导电型设为P型的例子,但也可以将第一导电型设为P型,将第二导电型设为N型。在该情况下,各实施例中的基板、层、区域等的导电型成为彼此相反的极性。
在本说明书中,前缀有N或P的层或区域分别表示电子或者空穴为多数载流子。另外,标记于N或P的+和-分别表示掺杂浓度比未标记+和-的层或区域的掺杂浓度高和低,++表示掺杂浓度比+的掺杂浓度高,--表示掺杂浓度比-的掺杂浓度低。
在本说明书中,掺杂浓度是指施主化或受主化的掺杂剂的浓度。因此,其单位为/cm-3。在本说明书中,有时将施主与受主的浓度差(即净掺杂浓度)设为掺杂浓度。在该情况下,掺杂浓度能够通过SR法测定。另外,也可以将施主和受主的化学浓度设为掺杂浓度。在该情况下,掺杂浓度能够通过SIMS法测定。如果没有特别限定,则可以使用上述的任一种作为掺杂浓度。如果没有特别限定,则可以将掺杂区中的掺杂浓度分布的峰值设为该掺杂区中的掺杂浓度。
图1A示出半导体装置100的俯视图的一例。本例的半导体装置100是具备晶体管部70和二极管部80的半导体芯片。例如,半导体装置100为反向导通IGBT(RC-IGBT:ReverseConducting IGBT)。
晶体管部70是将设置于半导体基板10的背面侧的集电区22投影到半导体基板10的上表面而得的区域。集电区22具有第二导电型。作为一例,本例的集电区22为P+型。晶体管部70包括IGBT等晶体管。晶体管部70包括位于晶体管部70与二极管部80之间的边界的边界区90。应予说明,边界区90可以在半导体基板10的背面侧具有阴极区82。
二极管部80是将设置于半导体基板10的背面侧的阴极区82投影到半导体基板10的上表面而得的区域。阴极区82具有第一导电型。作为一例,本例的阴极区82为N+型。二极管部80包括在半导体基板10的上表面与晶体管部70邻接地设置的续流二极管(FWD:FreeWheel Diode)等二极管。
在图1A中,示出了作为半导体装置100的边缘侧的芯片端部周边的区域,并省略了其他区域。例如,在本例的半导体装置100的Y轴方向上的负侧的区域可以设置边缘终端结构部。边缘终端结构部缓和半导体基板10的上表面侧的电场集中。边缘终端结构部具有例如保护环、场板、降低表面电场部以及将它们组合而成的结构。应予说明,在本例中,为了方便,对Y轴方向上的负侧的边缘进行说明,但是对于半导体装置100的其他边缘也是同样的。
半导体基板10可以是硅基板,可以是碳化硅基板,也可以是氮化镓等氮化物半导体基板等。本例的半导体基板10为硅基板。
本例的半导体装置100在半导体基板10的正面具备栅极沟槽部40、虚设沟槽部30、发射区12、基区14、接触区15以及阱区17。另外,本例的半导体装置100具备设置于半导体基板10的正面的上方的发射电极52和栅极金属层50。
发射电极52设置于栅极沟槽部40、虚设沟槽部30、发射区12、基区14、接触区15以及阱区17的上方。另外,栅极金属层50设置于栅极沟槽部40和阱区17的上方。
发射电极52和栅极金属层50由包含金属的材料形成。例如,发射电极52的至少一部分区域可以由铝、以铝为主要成分的合金(例如,铝-硅合金或铝-硅-铜合金等)形成。栅极金属层50的至少一部分区域可以由铝、以铝为主要成分的合金(例如铝-硅合金或铝-硅-铜合金等)形成。发射电极52和栅极金属层50可以在由铝等形成的区域的下层具有由钛或钛化合物等形成的阻挡金属。发射电极52和栅极金属层50被设置为彼此分离。
发射电极52和栅极金属层50隔着层间绝缘膜38而设置于半导体基板10的上方。层间绝缘膜38在图1A中被省略。在层间绝缘膜38以贯穿的方式设置有接触孔54、接触孔55以及接触孔56。
接触孔55将栅极金属层50与晶体管部70内的栅极导电部连接。在接触孔55的内部可以形成由钨等形成的插塞。
接触孔56将发射电极52与虚设沟槽部30内的虚设导电部连接。在接触孔56的内部也可以形成由钨等形成的插塞。
连接部25将发射电极52或栅极金属层50等正面侧电极与半导体基板10电连接。在一例中,连接部25设置于栅极金属层50与栅极导电部之间。连接部25还设置于发射电极52与虚设导电部之间。连接部25是掺杂有杂质的多晶硅等具有导电性的材料。在此,连接部25是掺杂有N型的杂质的多晶硅(N+)。连接部25隔着氧化膜等绝缘膜等设置于半导体基板10的正面21的上方。
栅极沟槽部40沿着预定的排列方向(在本例中为X轴方向)以预定的间隔排列。本例的栅极沟槽部40可以具有沿着与半导体基板10的正面平行且与排列方向垂直的延伸方向(在本例中为Y轴方向)延伸的两个延伸部分41、以及将两个延伸部分41连接的连接部分43。
连接部分43的至少一部分可以形成为曲线状。通过将栅极沟槽部40的两个延伸部分41的端部连接,从而能够缓和延伸部分41的端部处的电场集中。在栅极沟槽部40的连接部分43,栅极金属层50可以与栅极导电部连接。
虚设沟槽部30是与发射电极52电连接的沟槽部。与栅极沟槽部40同样地,虚设沟槽部30沿着预定的排列方向(在本例中为X轴方向)以预定的间隔排列。与栅极沟槽部40同样地,本例的虚设沟槽部30可以在半导体基板10的正面具有U字形状。即,虚设沟槽部30可以具有沿着延伸方向延伸的两个延伸部分31、以及将两个延伸部分31连接的连接部分33。
本例的晶体管部70具有使两个栅极沟槽部40和三个虚设沟槽部30重复排列的结构。即,本例的晶体管部70以2:3的比率具有栅极沟槽部40和虚设沟槽部30。例如,晶体管部70在两条延伸部分41之间具有一条延伸部分31。另外,晶体管部70以与栅极沟槽部40相邻的方式具有两条延伸部分31。
但是,栅极沟槽部40与虚设沟槽部30的比率不限于本例。栅极沟槽部40与虚设沟槽部30的比率可以为1:1,也可以为2:4。另外,也可以设为在晶体管部70中不设置虚设沟槽部30而全部设为栅极沟槽部40。
阱区17是设置于比后述的漂移区18更靠半导体基板10的正面侧的位置的第二导电型的区域。阱区17是设置于半导体装置100的边缘侧的阱区的一例。作为一例,阱区17为P+型。阱区17从有源区的设置有栅极金属层50一侧的端部起在预先确定的范围内形成。阱区17的扩散深度可以比栅极沟槽部40和虚设沟槽部30的深度深。栅极沟槽部40和虚设沟槽部30的、栅极金属层50侧的一部分区域形成于阱区17。栅极沟槽部40和虚设沟槽部30的延伸方向上的一端的底部可以被阱区17覆盖。
接触孔54在晶体管部70中形成于发射区12和接触区15的各区域的上方。另外,接触孔54在二极管部80中设置于基区14的上方。接触孔54在边界区90中设置于接触区15的上方。接触孔54在二极管部80中设置于基区14的上方。任一个接触孔54都没有设置在设置于Y轴方向两端的阱区17的上方。如此,在层间绝缘膜形成有一个或多个接触孔54。一个或多个接触孔54可以被设置为沿延伸方向延伸。应予说明,在接触孔54的下方可以设置插塞区19。关于插塞区19将在后面进行描述。
边界区90是设置于晶体管部70且与二极管部80邻接的区域。边界区90具有接触区15。由于边界区90具有接触区15,所以能够抽取在关断动作时残留于二极管部80的空穴,抑制由闩锁引起的损坏。本例的边界区90不具有发射区12。由此,能够抑制闩锁耐量的降低。本例的边界区90由被两个沟槽部所夹而设置的1个台面部91构成。通过将边界区90设为一个台面部91,从而能够将晶体管部70和二极管部80的有源区的面积维持得较宽,能够抑制电特性(例如,正向的电流电压特性等)的恶化。但是,边界区90也可以由三个以上的沟槽部和多个台面部91构成。
在一例中,边界区90的沟槽部为虚设沟槽部30。本例的边界区90以X轴方向上的两端成为虚设沟槽部30的方式配置。另外,在排列方向上最接近边界区90的发射区12被虚设沟槽部30所夹。通过采用该结构,从而能够抑制栅极电位的波动对电特性(例如,正向的电流电压特性等)的影响。
台面部71、台面部91以及台面部81是在与半导体基板10的正面平行的面内与沟槽部邻接地设置的台面部。台面部可以是半导体基板10的被相邻的两个沟槽部所夹的部分,且是从半导体基板10的正面起到各沟槽部的最深的底部的深度为止的部分。可以将各沟槽部的延伸部分设为一个沟槽部。即,可以将被两个延伸部分夹着的区域设为台面部。
台面部71被设置为在晶体管部70中与虚设沟槽部30和栅极沟槽部40中的至少一个邻接。台面部71在半导体基板10的正面具有阱区17、发射区12、基区14以及接触区15。在台面部71中,发射区12和接触区15在延伸方向上交替地设置。
台面部91设置于边界区90。台面部91在半导体基板10的正面具有基区14、接触区15以及阱区17。在台面部91,基区14和接触区15在延伸方向上交替地设置。如此,边界区90以间隔剔除的方式设置有接触区15,因此,能够抑制二极管动作时的过量的空穴的注入,从而降低反向恢复损耗Err、导通损耗Eon以及反向恢复浪涌电压。
台面部81在二极管部80中设置于被相邻的虚设沟槽部30所夹的区域。台面部81在半导体基板10的正面具有基区14和阱区17。
基区14是在晶体管部70和二极管部80中设置于半导体基板10的正面侧的第二导电型的区域。作为一例,基区14为P-型。基区14在半导体基板10的正面可以设置于台面部71和台面部91的Y轴方向上的两端部。应予说明,图1A仅示出该基区14的Y轴方向上的一个端部。
发射区12是掺杂浓度比漂移区18的掺杂浓度高的第一导电型的区域。作为一例,本例的发射区12为N+型。发射区12的掺杂剂的一例是砷(As)。发射区12被设置为在台面部71的正面与栅极沟槽部40接触。发射区12可以被设置为从夹着台面部71的两条沟槽部中的一条沟槽部起沿X轴方向延伸到另一条沟槽部。发射区12还设置于接触孔54的下方。
另外,发射区12可以与虚设沟槽部30接触,也可以不与虚设沟槽部30接触。本例的发射区12与虚设沟槽部30接触。发射区12可以不设置于台面部91。
接触区15是掺杂浓度比基区14的掺杂浓度高的第二导电型的区域。作为一例,本例的接触区15为P+型。本例的接触区15设置于台面部71以及台面部91的正面。接触区15可以从夹着台面部71或台面部91的两条沟槽部中的一条沟槽部起沿X轴方向设置到另一条沟槽部。接触区15可以与栅极沟槽部40接触,也可以不与栅极沟槽部40接触。另外,接触区15可以与虚设沟槽部30接触,也可以不与虚设沟槽部30接触。在本例中,接触区15与虚设沟槽部30和栅极沟槽部40接触。接触区15还设置于接触孔54的下方。接触区15也设置在接触孔54的下方。应予说明,接触区15还可以设置于台面部81。
在此,在除边界区90以外的晶体管部70中,沿延伸方向交替地配置有接触区15和发射区12。另外,边界区90中的接触区15的延伸方向上的位置与除边界区90以外的晶体管部70中的接触区15的延伸方向上的位置对应地设置。延伸方向上的位置对应地设置是指接触区15的延伸方向上的位置至少重叠地设置。在一例中,用于注入接触区15的掺杂剂的掩模被设置为以越过多个沟槽部的方式沿X轴方向延伸。由此,即使在台面部的X轴方向上的宽度变短的情况下,也能够提高图案化精度。另外,边界区90中的基区14的延伸方向上的位置可以与除边界区90以外的晶体管部70中的发射区12的延伸方向上的位置对应地设置。
应予说明,插塞区19以在接触孔54中沿延伸方向延伸而不进行间隔剔除的方式设置。插塞区19以越过在延伸方向上交替地排列的基区14和接触区15的方式沿延伸方向延伸于基区14和接触区15的上方。即,在边界区90中,插塞区19沿延伸方向延伸的长度比接触区15沿延伸方向延伸的长度长。另外,在边界区90中,插塞区19沿延伸方向延伸的长度可以比基区14沿延伸方向延伸的长度长。
图1B示出半导体装置100的图1A中的a-a’截面的一例。a-a’截面是通过台面部71的发射区12的XZ面。本例的a-a’截面通过台面部91的接触区15。本例的半导体装置100在a-a’截面中具有半导体基板10、层间绝缘膜38、发射电极52以及集电电极24。发射电极52形成于半导体基板10和层间绝缘膜38的上方。
漂移区18是设置于半导体基板10的第一导电型的区域。作为一例,本例的漂移区18为N-型。漂移区18可以是在半导体基板10中未形成其他掺杂区而残留的区域。即,漂移区18的掺杂浓度可以是半导体基板10的掺杂浓度。
缓冲区20是设置于漂移区18的下方的第一导电型的区域。作为一例,本例的缓冲区20为N型。缓冲区20的掺杂浓度比漂移区18的掺杂浓度高。缓冲区20可以作为防止从基区14的下表面侧扩展的耗尽层到达第二导电型的集电区22和第一导电型的阴极区82的场截止层而发挥功能。
集电区22在晶体管部70中设置于缓冲区20的下方。阴极区82在二极管部80中设置于缓冲区20的下方。集电区22与阴极区82之间的边界是晶体管部70与二极管部80之间的边界。
集电电极24形成于半导体基板10的背面23。集电电极24由金属等导电材料形成。
基区14是在台面部71、台面部91以及台面部81中设置于基区14的上方的第二导电型的区域。基区14被设置为与栅极沟槽部40接触。基区14可以被设置为与虚设沟槽部30接触。
发射区12在台面部71中设置于基区14与正面21之间。发射区12被设置为与栅极沟槽部40接触。发射区12可以与虚设沟槽部30接触,也可以不与虚设沟槽部30接触。应予说明,发射区12可以不设置于台面部91。
插塞区19是掺杂浓度比基区14和接触区15的掺杂浓度高的第二导电型的区域。作为一例,本例的插塞区19为P++型。本例的插塞区19设置于正面21。在a-a’截面,在台面部81和台面部91中,插塞区19设置于基区14的上方。本例的插塞区19与基区14接触。另外,插塞区19与相邻的沟槽部分离。插塞区19可以被设置为在台面部91和台面部81中沿着接触孔54在Y轴方向上延伸。本例的台面部81和台面部91的插塞区19具有相同的掺杂浓度,但也可以具有不同的掺杂浓度。
蓄积区16是设置于比漂移区18更靠半导体基板10的正面21侧的第一导电型的区域。作为一例,本例的蓄积区16为N+型。蓄积区16设置于晶体管部70。本例的蓄积区16设置于边界区90和除边界区90以外的晶体管部70这两者。除边界区90以外的晶体管部70是指形成有台面部71的区域。
另外,蓄积区16被设置为与栅极沟槽部40接触。蓄积区16可以与虚设沟槽部30接触,也可以不与虚设沟槽部30接触。蓄积区16的掺杂浓度比漂移区18的掺杂浓度高。蓄积区16的离子注入的剂量可以为1E12cm-2以上且1E13cm-2以下。另外,蓄积区16的离子注入剂量也可以为3E12cm-2以上且6E12cm-2以下。通过设置蓄积区16,从而能够提高载流子注入增强效应(IE效应),而降低晶体管部70的导通电压。应予说明,E是指10的幂,例如1E12cm-2是指1×1012cm-2
一个以上的栅极沟槽部40和一个以上的虚设沟槽部30设置于正面21。各沟槽部从正面21设置到漂移区18。在设置有发射区12、基区14、接触区15以及蓄积区16中的至少任意一个的区域中,各沟槽部还贯穿这些区域而到达漂移区18。沟槽部贯穿掺杂区并不限于以在形成掺杂区之后形成沟槽部的顺序进行制造的结构。在形成沟槽部之后,在沟槽部之间形成掺杂区而成的结构也包含于沟槽部贯穿掺杂区的结构中。
栅极沟槽部40具有形成于正面21的栅极沟槽、栅极绝缘膜42以及栅极导电部44。栅极绝缘膜42以覆盖栅极沟槽的内壁的方式形成。栅极绝缘膜42可以通过将栅极沟槽的内壁的半导体氧化或氮化而形成。栅极导电部44在栅极沟槽的内部形成于比栅极绝缘膜42靠内侧的位置。栅极绝缘膜42将栅极导电部44与半导体基板10进行绝缘。栅极导电部44由多晶硅等导电材料形成。栅极沟槽部40在正面21被层间绝缘膜38覆盖。
栅极导电部44在半导体基板10的深度方向上包括隔着栅极绝缘膜42与在台面部71侧相邻的基区14对置的区域。如果对栅极导电部44施加预定的电压,则在基区14中的与栅极沟槽接触的界面的表层形成由电子的反型层形成的沟道。
虚设沟槽部30可以具有与栅极沟槽部40相同的结构。虚设沟槽部30具有形成于正面21侧的虚设沟槽、虚设绝缘膜32以及虚设导电部34。虚设绝缘膜32以覆盖虚设沟槽的内壁的方式形成。虚设导电部34形成于虚设沟槽的内部,并且形成于比虚设绝缘膜32靠内侧的位置。虚设绝缘膜32将虚设导电部34与半导体基板10进行绝缘。虚设沟槽部30在正面21被层间绝缘膜38覆盖。
层间绝缘膜38设置于正面21。在层间绝缘膜38的上方设置有发射电极52。在层间绝缘膜38设置有用于将发射电极52与半导体基板10电连接的一个或多个接触孔54。接触孔55和接触孔56也同样地,可以被设置为贯穿层间绝缘膜38。
寿命控制区150是通过向半导体基板10的内部注入杂质等而有意地形成有寿命抑制剂的区域。寿命抑制剂是载流子的复合中心。寿命抑制剂可以是晶格缺陷。例如,寿命抑制剂可以是空位、复合空位、它们与构成半导体基板10的元素之间的复合缺陷、或者位错。另外,寿命抑制剂也可以是氦、氖等稀有气体元素或铂等金属元素等。寿命控制区150能够通过向半导体基板10注入氦等而形成。
寿命控制区150设置于半导体基板10的正面21侧。寿命控制区150设置于晶体管部70和二极管部80这两者。寿命控制区150可以通过从正面21侧注入杂质而形成,也可以通过从背面23侧注入杂质而形成。
寿命控制区150在排列方向上以越过边界区90的方式从二极管部80设置到设置有发射区12的晶体管部70。本例的寿命控制区150在俯视时设置于半导体基板10的整个面。因此,寿命控制区150能够不使用掩模而形成。用于形成寿命控制区150的杂质的剂量可以为0.5E10cm-2以上且1E13cm-2以下。另外,用于形成寿命控制区150的杂质的剂量也可以为5E10cm-2以上且5E11cm-2以下。
另外,本例的寿命控制区150通过从背面23侧的注入而形成。例如,寿命控制区150通过从背面23侧照射氦而形成。由此,能够避免对半导体装置100的正面21侧的影响。在此,寿命控制区150是通过从正面21侧的注入而形成还是通过从背面23侧的注入而形成,能够通过利用SR法或漏电流的测定来获取正面21侧的状态从而进行判断。
本例的集电区22设置于边界区90的下方的背面23。集电区22与阴极区82的边界位于晶体管部70与二极管部80之间的边界。
图1C示出半导体装置100的图1A中的b-b’截面的一例。b-b’截面是在台面部71中通过接触区15的XZ面。本例的b-b’截面在台面部91中也通过接触区15。
台面部71具有基区14、接触区15以及蓄积区16。台面部91具有基区14、接触区15、蓄积区16以及插塞区19。在b-b’截面中,台面部91与台面部71的不同之处在于,具有插塞区19。与a-a’截面同样地,台面部81具有基区14、蓄积区16以及插塞区19。
接触区15在台面部91中设置于基区14的上方。接触区15被设置为在台面部91中与虚设沟槽部30接触。
插塞区19在b-b’截面中设置于台面部91的接触区15的上方。本例的插塞区19与接触区15接触。插塞区19在a-a’截面和b-b’截面这两个截面中设置于台面部91。即,插塞区19被设置为在正面21沿延伸方向延伸。
与a-a’截面的情况同样地,寿命控制区150设置于晶体管部70和二极管部80这两者。本例的半导体装置100在晶体管部70和二极管部80这两者具备寿命控制区150,因此,关断时的空穴的逸出变得均一,晶体管部70与二极管部80的载流子平衡得到改善。
图1D示出半导体装置100的图1A中的c-c’截面的一例。c-c’截面是台面部91中的YZ截面。
在台面部91中,基区14和接触区15在正面21露出。基区14和接触区15在正面21以预先确定的间隔剔除率交替地排列。间隔剔除率由L1/(L1+L2)所示。即,间隔剔除率示出在边界区90中基区在正面21露出的比例。
长度L1是正面21侧的接触区15的底部之间的Y轴方向上的宽度。长度L1可以为2.2μm以上且30μm以下。例如,长度L1为2.2μm。长度L2是正面21侧的接触区15的底部的Y轴方向上的宽度。长度L2可以为0.5μm以上且5.0μm以下。例如,长度L2为0.6μm。长度L2可以比长度L1大。应予说明,接触区15的底部是指基区14与接触区15的边界在Y轴方向上成为大致平坦的部分。
本例的半导体装置100在边界区90中以预先确定的间隔剔除率交替地设置有基区14和接触区15,因此,能够使反向恢复电流Irp降低,并降低反向恢复损耗Err和浪涌电压。另外,半导体装置100能够抑制接触电阻的增加,抑制关断和反向恢复时的损坏。进一步地,半导体装置100在边界区90不设置发射区12,能够抑制闩锁耐量的降低。由此,半导体装置100能够改善二极管正向电压Vf与反向恢复损耗Err的权衡特性,降低反向恢复浪涌电压,抑制SW耐量的偏差。
图2示出半导体装置100的变形例。在本例中,示出图1A中的a-a’截面的一例。本例的半导体装置100与图1B的实施例的不同之处在于,在晶体管部70和二极管部80这两者具备蓄积区16。除了与图1B的实施例的不同之处以外,可以与图1B的实施例相同。
本例的蓄积区16设置于晶体管部70和二极管部80的整个面。由此,半导体装置100能够避免蓄积区16的掩模偏移的影响。台面部81具备基区14、蓄积区16以及插塞区19。蓄积区16设置于基区14与漂移区18之间。蓄积区16的掺杂浓度可以在晶体管部70和二极管部80中相同。
图3示出半导体装置100的变形例。在本例中,示出图1A中的a-a’截面的一例。本例的半导体装置100与图1B的实施例的不同之处在于,在边界区90的下方具备阴极区82。除了与图1B的实施例的不同之处以外,可以与图1B的实施例相同。
本例的阴极区82设置于边界区90的下方的背面23。集电区22与阴极区82的边界位于边界区90与除边界区90以外的晶体管部70之间的边界。本例的集电区22与阴极区82的边界设置于与台面部91邻接的虚设沟槽部30的下方,但不限于此。集电区22与阴极区82的边界也可以位于台面部91的下方。
图4示出半导体装置100的变形例。在本例中,示出图1A中的a-a’截面的一例。本例的半导体装置100与图1B的实施例的不同之处在于,不是将寿命控制区150设置于半导体基板10的整个面而是将寿命控制区150设置于半导体基板10的一部分。除了与图1B的实施例的不同之处以外,可以与图1B的实施例相同。
寿命控制区150在排列方向上以越过边界区90的方式从二极管部80设置到设置有发射区12的晶体管部70。本例的寿命控制区150设置于二极管部80的整个面和晶体管部70的一部分。长度L3是从集电区22与阴极区82之间的边界起到寿命控制区150的端部为止的排列方向上的长度。长度L3可以与半导体基板10的膜厚相同,也可以比半导体基板10的膜厚大。通过适当地设定长度L3,能够抑制载流子的注入。
图5示出比较例的半导体装置500。半导体装置500具备边界区590。边界区590的台面部591具有在半导体基板10的正面露出的接触区515。在本例的台面部591,在被Y轴方向的两端的基区14所夹的区域的整个面设置有接触区515。即,在台面部591,接触区515与基区14不交替地设置。
图6A示出半导体装置100和半导体装置500的IV特性的一例。半导体装置100的IV特性与半导体装置500的IV特性不存在大的差异。
图6B示出半导体装置100和半导体装置500的反向恢复特性的一例。如果对反向恢复时的图表进行比较,则可知在半导体装置100中,与半导体装置500相比,反向恢复损耗降低。如此,半导体装置100能够在不给IV特性带来大的影响的情况下提高反向恢复特性。
图7示出间隔剔除率[%]与反向恢复损耗Err的变化率[%]之间的关系。随着间隔剔除率变大,反向恢复损耗Err降低。间隔剔除率可以为20.0%以上,也可以为30.0%以上。间隔剔除率可以为80.0%以下,也可以为70.0%以下,还可以为60.0%以下。本例的半导体装置100通过适当地设定间隔剔除率,从而能够抑制闩锁的损坏,并且降低反向恢复损耗Err。
以上,使用实施方式对本发明进行了说明,但是本发明的技术范围并不限于上述实施方式所记载的范围。对本领域技术人员来说可以对上述实施方式进行各种变更或改进是显而易见的。根据权利要求书的记载,进行了那样的变更或改进的方式显然也可以包括在本发明的技术范围内。
应当注意的是,在权利要求书、说明书和附图中所示的装置、系统、程序和方法中的动作、顺序、步骤和阶段等各处理的执行顺序只要未特别明示“在……之前”,“事先”等,另外,不是在之后的处理中使用之前的处理的结果,就可以按任意顺序来实现。即使为方便起见,对权利要求书、说明书和附图中的动作流程使用“首先”、“接下来”等进行说明,也不表示必须按照该顺序实施。

Claims (14)

1.一种半导体装置,其特征在于,具备晶体管部和二极管部,
所述半导体装置具备:
第一导电型的漂移区,其设置于半导体基板;
第二导电型的基区,其设置于所述漂移区的上方;
第一导电型的发射区,其设置于所述基区的上方,且掺杂浓度比所述漂移区的掺杂浓度高;
第二导电型的接触区,其设置于所述基区的上方,且掺杂浓度比所述基区的掺杂浓度高;以及
多个沟槽部,其设置于所述半导体基板的正面,
所述晶体管部具有边界区,所述边界区被设置为与所述二极管部邻接,
所述半导体装置具备寿命控制区,所述寿命控制区在所述多个沟槽部的排列方向上,以越过所述边界区的方式从所述二极管部设置到设置有所述发射区的所述晶体管部,
所述边界区具有第二导电型的插塞区,所述第二导电型的插塞区被设置为沿所述多个沟槽部的延伸方向延伸,且掺杂浓度比所述基区的掺杂浓度高,
在所述边界区中的所述正面,所述接触区与所述基区沿所述延伸方向交替地配置。
2.根据权利要求1所述的半导体装置,其特征在于,
所述边界区由被所述多个沟槽部中的两个沟槽部所夹而设置的一个台面部构成。
3.根据权利要求1所述的半导体装置,其特征在于,
在除所述边界区以外的所述晶体管部中,所述接触区与所述发射区沿所述延伸方向交替地配置,
所述边界区中的所述接触区的所述延伸方向上的位置与除所述边界区以外的所述晶体管部中的所述接触区的所述延伸方向上的位置对应地设置。
4.根据权利要求1所述的半导体装置,其特征在于,
在所述边界区中,作为所述基区在所述正面露出的比例的间隔剔除率为30%以上且80%以下。
5.根据权利要求1所述的半导体装置,其特征在于,
在所述边界区中,所述插塞区沿所述延伸方向延伸的长度比所述接触区沿所述延伸方向延伸的长度长。
6.根据权利要求1所述的半导体装置,其特征在于,
所述二极管部具有所述插塞区,
所述边界区的所述插塞区具有与所述二极管部的所述插塞区相同的掺杂浓度。
7.根据权利要求1所述的半导体装置,其特征在于,
所述边界区中的所述多个沟槽部为虚设沟槽部。
8.根据权利要求1至7中任一项所述的半导体装置,其特征在于,
在所述排列方向上最接近所述边界区的所述发射区被虚设沟槽部所夹。
9.根据权利要求1至7中任一项所述的半导体装置,其特征在于,
在所述边界区不设置所述发射区。
10.根据权利要求1至7中任一项所述的半导体装置,其特征在于,
在所述边界区的下方,具备设置于所述半导体基板的背面的第二导电型的集电区。
11.根据权利要求1至7中任一项所述的半导体装置,其特征在于,
在所述边界区的下方,具备设置于所述半导体基板的背面的第一导电型的阴极区。
12.根据权利要求1至7中任一项所述的半导体装置,其特征在于,
所述寿命控制区在俯视时设置于所述半导体基板的整个面。
13.根据权利要求1至7中任一项所述的半导体装置,其特征在于,
所述晶体管部具有第一导电型的蓄积区,所述第一导电型的蓄积区设置于所述漂移区的上方,且掺杂浓度比所述漂移区的掺杂浓度高,
所述蓄积区设置于所述边界区以及除所述边界区以外的所述晶体管部这两者。
14.根据权利要求13所述的半导体装置,其特征在于,
所述蓄积区设置于所述晶体管部和所述二极管部这两者。
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