CN114503280A - 半导体装置及半导体装置的制造方法 - Google Patents

半导体装置及半导体装置的制造方法 Download PDF

Info

Publication number
CN114503280A
CN114503280A CN202180005621.7A CN202180005621A CN114503280A CN 114503280 A CN114503280 A CN 114503280A CN 202180005621 A CN202180005621 A CN 202180005621A CN 114503280 A CN114503280 A CN 114503280A
Authority
CN
China
Prior art keywords
contact
contact layer
region
trench
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202180005621.7A
Other languages
English (en)
Inventor
原田祐一
野口晴司
小宫山典宏
伊仓巧裕
樱井洋辅
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Electric Co Ltd filed Critical Fuji Electric Co Ltd
Publication of CN114503280A publication Critical patent/CN114503280A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0804—Emitter regions of bipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions
    • H01L29/0878—Impurity concentration or distribution
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41708—Emitter or collector electrodes for bipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333—Vertical insulated gate bipolar transistors
    • H01L29/66348—Vertical insulated gate bipolar transistors with a recessed gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7803—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device
    • H01L29/7804—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device the other device being a pn-junction diode
    • H01L29/7805—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device the other device being a pn-junction diode in antiparallel, e.g. freewheel diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/8613—Mesa PN junction diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

提供一种半导体装置，其具备：第一导电型的漂移区，其设置于半导体基板；第二导电型的基区，其设置于漂移区的上方；第一导电型的发射区，其设置于基区的上方；多个沟槽部，其在半导体基板的正面侧沿预先确定的排列方向排列；沟槽接触部，其在多个沟槽部中的相邻的两个沟槽部之间，设置于半导体基板的正面侧；以及第二导电型的接触层，其设置于沟槽接触部的下方，且掺杂浓度比基区的掺杂浓度高，沟槽接触部的下端比发射区的下端深，在沟槽接触部的侧壁，发射区与接触层接触。

Description

半导体装置及半导体装置的制造方法
技术领域
本发明涉及半导体装置及半导体装置的制造方法。
背景技术
以往，已知具备沟槽接触部的半导体装置(例如，参照专利文献1-3)。
专利文献1：日本特开2014-158013号公报
专利文献2：日本特开2013-065724号公报
专利文献3：国际公开第2018/052099号公报
发明内容
技术问题
期望改善具备沟槽接触部的半导体装置的破坏耐量。
技术方案
在本发明的第一方式中，提供一种半导体装置，其具备：第一导电型的漂移区，其设置于半导体基板；第二导电型的基区，其设置于漂移区的上方；第一导电型的发射区，其设置于基区的上方；多个沟槽部，其在半导体基板的正面侧，沿预先确定的排列方向排列；沟槽接触部，其在多个沟槽部中的相邻的两个沟槽部之间，设置于半导体基板的正面侧；以及第二导电型的接触层，其设置于沟槽接触部的下方，且掺杂浓度比基区的掺杂浓度高，沟槽接触部的下端比发射区的下端深，在沟槽接触部的侧壁，发射区与接触层接触。
在排列方向上，发射区的下端与基区接触的长度可以比接触层与多个沟槽部中的相邻于接触层的沟槽部之间的最短距离大。
在排列方向上，从沟槽接触部的侧壁底部起到接触层为止的最大距离可以比接触层与多个沟槽部中的相邻于接触层的沟槽部之间的最短距离大。
接触层与多个沟槽部中的相邻于接触层的沟槽部之间的最短距离可以为0.1μm以上。
接触层可以具有延伸区，该延伸区是比发射区的下端更向半导体基板的正面侧延伸的区域。
沟槽接触部可以具有大致平面形状的底面。
沟槽接触部可以具有向半导体基板的背面侧凹陷的凹状的底面。
接触层可以具有：第一接触层，其设置于沟槽接触部的侧壁；以及第二接触层，其在沟槽接触部的侧壁，设置于第一接触层的下方。
第一接触层与多个沟槽部中的相邻于第一接触层的沟槽部之间的最短距离可以比第二接触层与多个沟槽部中的相邻于第二接触层的沟槽部之间的最短距离大。
第一接触层的掺杂浓度可以比第二接触层的掺杂浓度低。
沟槽接触部可以被设置为沿多个沟槽部的延伸方向延伸。在作为沟槽接触部的延伸方向上的端部的终端部的侧壁可以设置有接触层。
终端部的侧壁可以被发射区和接触层覆盖。
终端部的侧壁可以被第二导电型的区域覆盖。
在半导体基板的正面可以具备掺杂浓度比基区的掺杂浓度高的第二导电型的接触区。终端部的侧壁可以被接触区、基区以及接触层覆盖。
在半导体基板的正面可以具备掺杂浓度比基区的掺杂浓度高的第二导电型的接触区。终端部的侧壁可以被接触区以及接触层覆盖。
在本发明的第二方式中，提供一种半导体装置的制造方法，其包括：在半导体基板设置第一导电型的漂移区的步骤；在漂移区的上方设置第二导电型的基区的步骤；在基区的上方设置第一导电型的发射区的步骤；在半导体基板的正面侧，沿预先确定的排列方向排列设置多个沟槽部的步骤；在多个沟槽部中的相邻的两个沟槽部之间，在半导体基板的正面侧设置沟槽接触部的步骤；以及在沟槽接触部的下方设置掺杂浓度比基区的掺杂浓度高的第二导电型的接触层的步骤，沟槽接触部的下端比发射区的下端深，在沟槽接触部的侧壁，发射区与接触层接触。
半导体装置的制造方法可以包括在设置沟槽接触部的接触孔的步骤之后，进行离子注入以形成接触层的步骤。
半导体装置的制造方法可以包括：在半导体基板的上方形成氧化膜掩模的步骤；以及将氧化膜掩模作为掩模，进行离子注入以形成接触层的步骤。
半导体装置的制造方法可以包括：在沟槽接触部的侧壁形成第一接触层的步骤；以及在沟槽接触部的侧壁，在第一接触层的下方形成第二接触层的步骤。用于形成第一接触层的离子注入的注入宽度可以比用于形成第二接触层的离子注入的注入宽度小。
半导体装置的制造方法可以包括：在沟槽接触部的侧壁形成第一接触层的步骤；以及在沟槽接触部的侧壁，在第一接触层的下方形成第二接触层的步骤。第一接触层的掺杂浓度可以比第二接触层的掺杂浓度小。
应予说明，上述发明内容并未列举本发明的全部特征。此外，这些特征组的子组合也能够成为发明。
附图说明
图1A示出实施例的半导体装置100的俯视图的一例。
图1B是示出图1A中的a-a’截面的一例的图。
图1C是示出图1A中的b-b’截面的一例的图。
图1D示出沟槽接触部27附近的放大图的一例。
图1E示出沟槽接触部27的周边的掺杂浓度分布的一例。
图1F示出将终端部28的附近放大而得的截面图的一例。
图2示出沟槽接触部27附近的放大图的一例。
图3示出将终端部28的附近放大而得的截面图的一例。
图4A示出实施例的半导体装置100的俯视图的一例。
图4B示出将图4A的终端部28的附近放大而得的截面图的一例。
图5示出一层结构的接触层19的制造方法的一例。
图6示出两层结构的接触层19的制造方法的一例。
图7示出比较例的半导体装置500的构成。
符号说明
10：半导体基板；12：发射区；14：基区；15：接触区；16：蓄积区；17：阱区；18：漂移区；19：接触层；21：正面；22：集电区；23：背面；24：集电电极；25：连接部；27：沟槽接触部；28：终端部；29：侧壁底部；30：虚设沟槽部；31：延伸部分；32：虚设绝缘膜；33：连接部分；34：虚设导电部；38：层间绝缘膜；40：栅极沟槽部；41：延伸部分；42：栅极绝缘膜；43：连接部分；44：栅极导电部；50：栅极金属层；52：发射电极；54：接触孔；55：接触孔；56：接触孔；70：晶体管部；71：台面部；80：二极管部；81：台面部；82：阴极区；90：边界部；91：台面部；100：半导体装置；500：半导体装置；512：发射区；519：接触层；527：沟槽接触部
具体实施方式
以下，通过发明的实施方式对本发明进行说明，但是以下的实施方式并不限定权利要求书所涉及的发明。此外，在实施方式中所说明的特征的全部组合并不一定是发明的解决方案所必须的。
在本说明书中，将与半导体基板的深度方向平行的方向上的一侧称为“上”，将另一侧称为“下”。将基板、层或其他部件的两个主面中的一个面称为上表面，将另一个面称为下表面。“上”、“下”、“正”、“背”的方向不限于重力方向或安装半导体装置时的向基板等的安装方向。
在本说明书中，有时使用X轴、Y轴以及Z轴的正交坐标轴来说明技术事项。在本说明书中，将与半导体基板的上表面平行的面设为XY面，将半导体基板的深度方向设为Z轴。应予说明，在本说明书中，对于沿Z轴方向观察半导体基板的情况称为俯视。
在各实施例中，示出了将第一导电型设为N型，将第二导电型设为P型的例子，但也可以将第一导电型设为P型，将第二导电型设为N型。在该情况下，各实施例中的基板、层、区域等的导电型分别成为相反的极性。
在本说明书中，前缀有n或p的层或区域分别表示电子或者空穴为多数载流子。此外，标记于n或p的+和-分别表示掺杂浓度比未标记+和-的层或区域的掺杂浓度高和低，++表示掺杂浓度比+的掺杂浓度高，--表示掺杂浓度比-的掺杂浓度低。
在本说明书中，掺杂浓度是指施主化或受主化的掺杂剂的浓度。因此，其单位为/cm3。在本说明书中，有时将施主和受主的浓度差(即净掺杂浓度)设为掺杂浓度。在该情况下，掺杂浓度能够通过SR法测定。此外，也可以将施主和受主的化学浓度设为掺杂浓度。在该情况下，掺杂浓度能够通过SIMS法测定。如果没有特别限定，则可以使用上述的任一种作为掺杂浓度。如果没有特别限定，则可以将掺杂区域中的掺杂浓度分布的峰值设为该掺杂区域中的掺杂浓度。
此外，在本说明书中，剂量是指在进行离子注入时注入到晶片的每单位面积的离子的个数。因此，其单位为/cm2。应予说明，半导体区域的剂量可以设为遍及该半导体区域的深度方向对掺杂浓度进行积分而得的积分浓度。该积分浓度的单位为/cm2。因此，可以将剂量和积分浓度处理为相同。积分浓度可以设为到半峰宽为止的积分值，在与其他半导体区域的光谱重叠的情况下，可以去除其他半导体区域的影响而导出。
因此，在本说明书中，能够将掺杂浓度的高低解读为剂量的高低。即，在一个区域的掺杂浓度比其他区域的掺杂浓度高的情况下，能够理解为该一个区域的剂量比其他区域的剂量高。
图1A示出实施例的半导体装置100的俯视图的一例。本例的半导体装置100是具备晶体管部70和二极管部80的半导体芯片。例如，半导体装置100为反向导通IGBT(RC-IGBT：Reverse Conducting IGBT)。应予说明，半导体装置100可以是IGBT，也可以是MOS晶体管。
晶体管部70是将设置于半导体基板10的背面侧的集电区22投影到半导体基板10的上表面而得的区域。集电区22具有第二导电型。作为一例，本例的集电区22为P+型。晶体管部70包括IGBT等晶体管。晶体管部70包括位于晶体管部70与二极管部80的边界的边界部90。
二极管部80是将设置于半导体基板10的背面侧的阴极区82投影到半导体基板10的上表面而得的区域。阴极区82具有第一导电型。作为一例，本例的阴极区82为N+型。二极管部80包括在半导体基板10的上表面与晶体管部70邻接地设置的续流二极管(FWD：FreeWheel Diode)等二极管。
在图1A中，示出了作为半导体装置100的边缘侧的芯片端部周边的区域，并省略了其他区域。例如，在本例的半导体装置100的Y轴方向上的负侧的区域可以设置有边缘终端结构部。边缘终端结构部缓和半导体基板10的上表面侧的电场集中。边缘终端结构部具有例如保护环、场板、降低表面电场以及将它们组合而成的结构。应予说明，在本例中，为了方便，对Y轴方向上的负侧的边缘进行说明，但是对于半导体装置100的其他边缘也是同样的。
半导体基板10可以是硅基板，可以是碳化硅基板，也可以是氮化镓等氮化物半导体基板等。本例的半导体基板10为硅基板。
本例的半导体装置100在半导体基板10的正面21具备栅极沟槽部40、虚设沟槽部30、发射区12、基区14、接触区15以及阱区17。关于正面21将在后面进行描述。此外，本例的半导体装置100具备设置于半导体基板10的正面21的上方的发射电极52和栅极金属层50。
发射电极52设置于栅极沟槽部40、虚设沟槽部30、发射区12、基区14、接触区15以及阱区17的上方。此外，栅极金属层50设置于栅极沟槽部40和阱区17的上方。
发射电极52和栅极金属层50由包含金属的材料形成。例如，发射电极52的至少一部分区域可以由铝、铝-硅合金或铝-硅-铜合金形成。栅极金属层50的至少一部分区域可以由铝、铝-硅合金或铝-硅-铜合金形成。发射电极52和栅极金属层50可以在由铝等形成的区域的下层具有由钛和/或钛化合物等形成的阻挡金属。发射电极52和栅极金属层50被设置为彼此分离。
发射电极52和栅极金属层50隔着层间绝缘膜38而设置于半导体基板10的上方。层间绝缘膜38在图1A中被省略。在层间绝缘膜38以贯穿的方式设置有接触孔54、接触孔55以及接触孔56。
接触孔55将栅极金属层50与晶体管部70内的栅极导电部连接。在接触孔55的内部可以形成有由钨等形成的插塞。
接触孔56将发射电极52与虚设沟槽部30内的虚设导电部连接。在接触孔56的内部也可以形成有由钨等形成的插塞。
连接部25将发射电极52或栅极金属层50等正面侧电极与半导体基板10电连接。在一例中，连接部25设置于栅极金属层50与栅极导电部之间。连接部25还设置于发射电极52与虚设导电部之间。连接部25是掺杂有杂质的多晶硅等具有导电性的材料。在此，连接部25是掺杂有N型的杂质的多晶硅(N+)。连接部25隔着氧化膜等绝缘膜等设置于半导体基板10的正面21的上方。
栅极沟槽部40沿着预先确定的排列方向(在本例中为X轴方向)以预先确定的间隔排列。本例的栅极沟槽部40可以具有沿着与半导体基板10的正面21平行且与排列方向垂直的延伸方向(在本例中为Y轴方向)延伸的两个延伸部分41、以及将两个延伸部分41连接的连接部分43。
优选连接部分43的至少一部分形成为曲线状。通过将栅极沟槽部40的两个延伸部分41的端部连接，从而能够缓和延伸部分41的端部处的电场集中。在栅极沟槽部40的连接部分43，栅极金属层50可以与栅极导电部连接。
虚设沟槽部30是与发射电极52电连接的沟槽部。与栅极沟槽部40同样地，虚设沟槽部30沿着预先确定的排列方向(在本例中为X轴方向)以预先确定的间隔排列。与栅极沟槽部40同样地，本例的虚设沟槽部30可以在半导体基板10的正面21具有U字形状。即，虚设沟槽部30可以具有沿着延伸方向延伸的两个延伸部分31、以及将两个延伸部分31连接的连接部分33。
本例的晶体管部70具有使两个栅极沟槽部40和3个虚设沟槽部30重复排列的结构。即，本例的晶体管部70以2：3的比率具有栅极沟槽部40和虚设沟槽部30。例如，晶体管部70在两条延伸部分41之间具有一条延伸部分31。此外，晶体管部70以与栅极沟槽部40相邻的方式具有两条延伸部分31。
但是，栅极沟槽部40与虚设沟槽部30的比率不限于本例。栅极沟槽部40与虚设沟槽部30的比率可以为1：1，也可以为2：4。此外，也可以设为在晶体管部70中不设置虚设沟槽部30而全部设为栅极沟槽部40的所谓的全栅(Fullgate)结构。
阱区17是设置于比后述的漂移区18更靠半导体基板10的正面21侧的位置的第二导电型的区域。阱区17是设置于半导体装置100的边缘侧的阱区的一例。作为一例，阱区17为P+型。阱区17从有源区的设置有栅极金属层50一侧的端部起在预先确定的范围内形成。阱区17的扩散深度可以比栅极沟槽部40和虚设沟槽部30的深度深。栅极沟槽部40和虚设沟槽部30的、栅极金属层50侧的一部分区域形成于阱区17。栅极沟槽部40和虚设沟槽部30的延伸方向上的一端的底部可以被阱区17覆盖。
接触孔54在晶体管部70中形成于发射区12和接触区15的各区域的上方。此外，接触孔54在二极管部80中设置于基区14的上方。接触孔54在边界部90中设置于接触区15的上方。接触孔54在二极管部80中设置于基区14的上方。任一个接触孔54都没有设置在设置于Y轴方向两端的阱区17的上方。如此，在层间绝缘膜形成有一个或多个接触孔54。一个或多个接触孔54可以被设置为沿延伸方向延伸。
沟槽接触部27将发射电极52与半导体基板10电连接。沟槽接触部27设置于接触孔54。沟槽接触部27被设置为沿延伸方向延伸。
终端部28是沟槽接触部27的延伸方向上的端部。终端部28在台面部71中设置于在正面21形成有接触区15的区域。终端部28可以在台面部81或台面部91中设置于在正面21形成有接触区15的区域。
边界部90是设置于晶体管部70且与二极管部80邻接的区域。边界部90具有接触区15。本例的边界部90不具有发射区12。在一例中，边界部90的沟槽部为虚设沟槽部30。本例的边界部90被配置为在X轴方向上的两端成为虚设沟槽部30。
台面部71、台面部91以及台面部81是在与半导体基板10的正面21平行的面内与沟槽部邻接地设置的台面部。台面部可以是半导体基板10的被相邻的两个沟槽部夹着的部分，且是从半导体基板10的正面21起到各沟槽部的最深的底部的深度为止的部分。可以将各沟槽部的延伸部分设为一个沟槽部。即，可以将被两个延伸部分夹着的区域设为台面部。
台面部71被设置为在晶体管部70中与虚设沟槽部30或栅极沟槽部40中的至少一个邻接。台面部71在半导体基板10的正面21具有阱区17、发射区12、基区14以及接触区15。在台面部71中，发射区12和接触区15在延伸方向上交替地设置。
台面部91设置于边界部90。台面部91在半导体基板10的正面21具有接触区15。本例的台面部91在Y轴方向上的负侧具有基区14和阱区17。
台面部81在二极管部80中设置于被相邻的虚设沟槽部30夹着的区域。台面部81在半导体基板10的正面21具有接触区15。本例的台面部81在Y轴方向上的负侧具有基区14和阱区17。
基区14是在晶体管部70和二极管部80中设置于半导体基板10的正面21侧的第二导电型的区域。作为一例，基区14为P-型。基区14在半导体基板10的正面21可以设置于台面部71和台面部91的Y轴方向上的两端部。应予说明，图1A仅示出该基区14的Y轴方向上的一个端部。
发射区12是掺杂浓度比漂移区18的掺杂浓度高的第一导电型的区域。作为一例，本例的发射区12为N+型。发射区12的掺杂剂的一例是砷(As)。发射区12被设置为在台面部71的正面21与栅极沟槽部40接触。发射区12可以被设置为从夹着台面部71的2条沟槽部中的一条沟槽部起沿X轴方向延伸到另一条沟槽部。发射区12还设置于接触孔54的下方。
此外，发射区12可以与虚设沟槽部30接触，也可以不与虚设沟槽部30接触。本例的发射区12与虚设沟槽部30接触。发射区12可以不设置于台面部81和台面部91。
接触区15是掺杂浓度比基区14的掺杂浓度高的第二导电型的区域。作为一例，本例的接触区15为P+型。本例的接触区15设置于台面部71、台面部81以及台面部91的正面21。接触区15可以从夹着台面部71、台面部81或台面部91的2条沟槽部中的一条沟槽部起沿X轴方向设置到另一条沟槽部。接触区15可以与栅极沟槽部40接触，也可以不与栅极沟槽部40接触。此外，接触区15可以与虚设沟槽部30接触，也可以不与虚设沟槽部30接触。在本例中，接触区15与虚设沟槽部30和栅极沟槽部40接触。接触区15还设置于接触孔54的下方。
图1B是示出图1A中的a-a’截面的一例的图。a-a’截面是在晶体管部70中通过发射区12的XZ面。本例的半导体装置100在a-a’截面中具有半导体基板10、层间绝缘膜38、发射电极52以及集电电极24。发射电极52形成于半导体基板10和层间绝缘膜38的上方。
漂移区18是设置于半导体基板10的第一导电型的区域。作为一例，本例的漂移区18为N-型。漂移区18可以是在半导体基板10中未形成其他掺杂区而残留的区域。即，漂移区18的掺杂浓度可以是半导体基板10的掺杂浓度。
缓冲区20是设置于漂移区18的下方的第一导电型的区域。作为一例，本例的缓冲区20为N型。缓冲区20的掺杂浓度比漂移区18的掺杂浓度高。缓冲区20可以作为防止从基区14的下表面侧扩展的耗尽层到达第二导电型的集电区22和第一导电型的阴极区82的场截止层发挥功能。
集电区22在晶体管部70中设置于缓冲区20的下方。阴极区82在二极管部80中设置于缓冲区20的下方。集电区22与阴极区82之间的边界是晶体管部70与二极管部80之间的边界。
集电电极24形成于半导体基板10的背面23。集电电极24由金属等导电材料形成。
基区14是在台面部71、台面部91以及台面部81中设置于漂移区18的上方的第二导电型的区域。基区14被设置为与栅极沟槽部40接触。基区14可以被设置为与虚设沟槽部30接触。
发射区12设置于基区14与正面21之间。本例的发射区12设置于台面部71，未设置于台面部81和台面部91。发射区12被设置为与栅极沟槽部40接触。发射区12可以与虚设沟槽部30接触，也可以不与虚设沟槽部30接触。
接触区15在台面部81和台面部91中设置于基区14的上方。接触区15被设置为在台面部81和台面部91中与虚设沟槽部30接触。在其他截面中，接触区15可以设置于台面部71的正面21。
沟槽接触部27具有填充于接触孔54的导电性的材料。沟槽接触部27设置于多个沟槽部中的相邻的两个沟槽部之间。沟槽接触部27被设置为在正面21侧与接触层19接触。本例的沟槽接触部27被设置为从正面21起贯穿发射区12。沟槽接触部27可以具有与发射电极52相同的材料。
沟槽接触部27的下端比发射区12的下端深。通过设置沟槽接触部27，从而使基区14的阻力降低，少数载流子(例如空穴)的抽取变得容易。由此，能够提高由少数载流子引起的闩锁(Latch-up)耐量等破坏耐量。
沟槽接触部27具有大致平面形状的底面。沟槽接触部27的底面被接触层19覆盖。本例的沟槽接触部27具有侧壁倾斜的锥形形状。但是，沟槽接触部27的侧壁也可以被设置为相对于正面21大致垂直。
接触层19设置于沟槽接触部27的下方。接触层19是掺杂浓度比基区14的掺杂浓度高的第二导电型的区域。作为一例，本例的接触层19为P+型。例如，接触层19是通过将硼(B)或氟化硼(BF2)进行离子注入而形成。接触层19的掺杂浓度可以与接触区15的掺杂浓度相同。接触层19通过抽取少数载流子来抑制闩锁。
接触层19设置于沟槽接触部27的侧壁和底面。本例的接触层19设置于台面部71、台面部81以及台面部91中的每一个。接触层19可以被设置为沿Y轴方向延伸。
在沟槽接触部27的侧壁，发射区12与接触层19接触。本例的沟槽接触部27的侧壁被发射区12和接触层19覆盖。即，沟槽接触部27不与基区14接触。
在本例中，通过发射区12与接触层19接触，能够抑制来自发射区12的载流子的注入，而提高破坏耐量。此外，即使在半导体装置100流通了大电流的情况下，也能够通过接触层19使少数载流子的抽取效率提高，并使基区14的电位稳定。
蓄积区16是设置于比漂移区18更靠半导体基板10的正面21侧的位置的第一导电型的区域。作为一例，本例的蓄积区16为N+型。蓄积区16设置于晶体管部70和二极管部80。但是，也可以不设置蓄积区16。
此外，蓄积区16被设置为与栅极沟槽部40接触。蓄积区16可以与虚设沟槽部30接触，也可以不与虚设沟槽部30接触。蓄积区16的掺杂浓度比漂移区18的掺杂浓度高。蓄积区16的离子注入的剂量可以为1E12cm-2以上且1E13cm-2以下。此外，蓄积区16的离子注入剂量也可以为3E12cm-2以上且6E12cm-2以下。通过设置蓄积区16，从而能够提高载流子注入增强效应(IE效应)，而降低晶体管部70的导通电压。应予说明，E是指10的幂，例如1E12cm-2是指1×1012cm-2。
一个以上的栅极沟槽部40和一个以上的虚设沟槽部30设置于正面21。各沟槽部被设置为从正面21起到漂移区18。在设置有发射区12、基区14、接触区15以及蓄积区16中的至少任意一个的区域中，各沟槽部还贯穿这些区域而到达漂移区18。沟槽部贯穿掺杂区并不限于以在形成掺杂区之后形成沟槽部的顺序进行制造的情况。在形成沟槽部之后，在沟槽部之间形成掺杂区的情况也包含于沟槽部贯穿掺杂区中。
栅极沟槽部40具有形成于正面21的栅极沟槽、栅极绝缘膜42以及栅极导电部44。栅极绝缘膜42以覆盖栅极沟槽的内壁的方式形成。栅极绝缘膜42可以通过将栅极沟槽的内壁的半导体氧化或氮化而形成。栅极导电部44在栅极沟槽的内部形成于比栅极绝缘膜42靠内侧的位置。栅极绝缘膜42将栅极导电部44与半导体基板10进行绝缘。栅极导电部44由多晶硅等导电材料形成。栅极沟槽部40在正面21被层间绝缘膜38覆盖。
栅极导电部44在半导体基板10的深度方向上包括隔着栅极绝缘膜42与在台面部71侧相邻的基区14对置的区域。如果对栅极导电部44施加预定的电压，则在基区14中的与栅极沟槽接触的界面的表层形成有由电子的反型层形成的沟道。
虚设沟槽部30可以具有与栅极沟槽部40相同的结构。虚设沟槽部30具有形成于正面21侧的虚设沟槽、虚设绝缘膜32以及虚设导电部34。虚设绝缘膜32以覆盖虚设沟槽的内壁的方式形成。虚设导电部34形成于虚设沟槽的内部，并且形成于比虚设绝缘膜32靠内侧的位置。虚设绝缘膜32将虚设导电部34与半导体基板10进行绝缘。虚设沟槽部30在正面21被层间绝缘膜38覆盖。
层间绝缘膜38设置于正面21。在层间绝缘膜38的上方设置有发射电极52。在层间绝缘膜38设置有用于将发射电极52与半导体基板10电连接的一个或多个接触孔54。接触孔55和接触孔56也同样地，可以被设置为贯穿层间绝缘膜38。
图1C是示出图1A中的b-b’截面的一例的图。b-b’截面是在晶体管部70中通过接触区15的XZ面。
台面部71在b-b’截面中具有基区14、接触区15、蓄积区16以及接触层19。台面部91与a-a’截面的情况同样地，具有接触区15、蓄积区16以及接触层19。在b-b’截面中，台面部71具有与台面部91相同的结构。台面部81与a-a’截面的情况同样地，具有基区14、接触区15、蓄积区16以及接触层19。
图1D示出沟槽接触部27附近的放大图的一例。在本例中，使用虚设沟槽部30与栅极沟槽部40之间的台面部71进行说明，但台面部81或台面部91也可以是同样的结构。
台面宽度WM是台面部的X轴方向上的宽度。台面部71、台面部81以及台面部91可以具有相同的台面宽度WM。本例的台面宽度WM为0.8以上且1.5μm以下。
长度A是在排列方向上发射区12的下端与基区14接触的长度。例如，长度A比0.1μm大且比0.3μm小。
长度B是接触层19与多个沟槽部中的相邻的沟槽部之间的最短距离。为了形成沟道，接触层19被设置为与相邻的沟槽部分离。例如，长度B为0.1μm以上。由此，能够避免对栅极阈值电压Vth的影响，并且提高破坏耐量。
长度A比长度B大。即，少数载流子通过的基区14的宽度比发射区12的下表面小。由此，容易在少数载流子移动到发射区12的附近之前，利用接触层19抽取少数载流子。
延伸区E是在接触层19中比发射区12的下端更向正面21侧延伸的区域。通过设置延伸区E，能够使发射区12与接触层19可靠地接触。此外，由于少数载流子的抽取效率提高，因此变得容易抑制闩锁。
长度C是接触层19的上端深度与发射区12的下端深度之差。即，长度C是指延伸区E向发射区12的延伸量。长度C越大，表示接触层19越向发射区12延伸。
长度D是在排列方向上的、从沟槽接触部27的侧壁底部29起到接触层19为止的最大距离。本例的长度D比长度B大。即，接触层19延伸到比沟槽接触部27的侧壁底部29更靠近沟槽部的位置。由此，容易将少数载流子引导到接触层19，并能够抑制通过接触层19与沟槽部之间而朝向发射区12的少数载流子的量。
沟槽接触部27具有向背面23侧凹陷的凹状的底面。本例的沟槽接触部27的凹状的底面从侧壁底部29朝向沟槽接触部27的中心凹陷。沟槽接触部27的底面可以以圆弧上凹陷。沟槽接触部27的凹状的底面通过用于形成沟槽接触部27的接触孔54的蚀刻而形成。
长度L1是发射区12的下端与沟槽接触部27的底面之差。长度L1越大，沟槽接触部27被设置为越从发射区12延伸，变得越容易抽取少数载流子。本例的半导体装置100由于使接触层19与发射区12接触，所以即使在长度L1变大的情况下，也能够抑制来自发射区12的载流子的注入。
长度L2是从正面21起到虚设导电部34的上端或栅极导电部44的上端为止的距离。在虚设导电部34或栅极导电部44的上端具有凹陷的情况下，长度L2可以是从正面21起到虚设导电部34或栅极导电部44的最上端为止的距离。例如，长度L2为0.1μm以上且0.4μm以下。
深度D12是从正面21起到发射区12的下端为止的深度。例如，深度D12为0.3μm以上且0.7μm以下。深度D12可以比长度L2大。即，发射区12被设置为从正面21起延伸到与虚设导电部34或栅极导电部44对置的深度。
深度D27是从正面21起到沟槽接触部27的底面为止的深度。本例的深度D27是从正面21起到沟槽接触部27的侧壁的下端为止的深度。深度D27比深度D12大。例如，深度D27为0.5μm以上且1.0μm以下。
图1E示出沟槽接触部27的周边的掺杂浓度分布的一例。纵轴表示掺杂浓度(cm-2)，横轴表示从接触层19的上端起向深度方向的距离(μm)。实线表示Z-Z’位置处的掺杂浓度分布。虚线表示与实线相同深度的发射区12的掺杂浓度。
接触层19是通过隔着沟槽接触部27进行离子注入而形成。接触层19具有一个峰，但也可以具有多个峰。接触层19的峰位置可以形成于比发射区12的下端深的位置。本例的接触层19的峰大约为1E20cm-2。
应予说明，本例的掺杂浓度的分布只不过为一例。为了实现本申请说明书所公开的半导体装置100，可以适当变更掺杂浓度的峰的大小和深度等。
图1F示出将终端部28的附近放大而得的截面图的一例。该图示出通过终端部28的XZ面。
沟槽接触部27的终端部28的侧壁被第二导电型的区域覆盖。本例的沟槽接触部27的终端部28的侧壁被接触区15和接触层19覆盖。如此，接触层19可以被设置为与发射区12接触，也可以被设置为与接触区15接触。
长度A’是在排列方向上接触区15的下端与基区14接触的长度。例如，长度A比0.1μm大且比0.3μm小。
深度D15是从正面21起到接触区15的下端为止的深度。例如，深度D15为0.3μm以上且0.7μm以下。深度D15可以比长度L2大。此外，深度D15可以与发射区12的深度D12相同，也可以与发射区12的深度D12不同。
图2示出沟槽接触部27附近的放大图的一例。本例的接触层19包括接触层19a和接触层19b这两层的接触层。接触层19a是第一接触层的一例，接触层19b是第二接触层的一例。
接触层19a设置于沟槽接触部27的侧壁。接触层19a被设置为与发射区12接触。接触层19a具有比发射区12的下端更向正面21延伸的延伸区E。即使在沟槽接触部27被设置为从发射区12向背面23侧突出的情况下，接触层19a也与发射区12接触。因此，能够使少数载流子的抽取效率提高而抑制闩锁。
接触层19b在沟槽接触部27的侧壁设置于接触层19a的下方。接触层19b在沟槽接触部27的侧壁以与接触层19a接触的方式设置。即，沟槽接触部27的侧壁被发射区12、接触层19a以及接触层19b覆盖。
接触层19a的掺杂浓度可以与接触层19b的掺杂浓度相同。此外，接触层19a和接触层19b的掺杂浓度也可以与接触区15的掺杂浓度相同。此外，接触层19a的掺杂浓度可以比接触层19b的掺杂浓度低。
长度B1是接触层19a与多个沟槽部中的相邻的沟槽部之间的最短距离。长度B2是接触层19b与多个沟槽部中的相邻的沟槽部之间的最短距离。长度B1比长度B2大。由此，接触层19b能够可靠地抽取少数载流子。
图3示出将终端部28的附近放大而得的截面图的一例。该图示出通过终端部28的XZ面。在本例中，对与图1D的截面图的不同之处特别进行说明。
终端部28的侧壁被第二导电型的区域覆盖。在本例的终端部28的侧壁设置有接触层19。终端部28的侧壁被基区14、接触区15以及接触层19覆盖。如此，在正面21设置有接触区15的情况下，接触层19可以被设置为与接触区15分离。
图4A示出实施例的半导体装置100的俯视图的一例。本例的半导体装置100与图1A的俯视图的不同之处在于，正面21的终端部28设置于发射区12。在本例中，对与图1A的截面图的不同之处特别进行说明。
基区14在台面部71中以与发射区12邻接的方式设置。发射区12和接触区15在正面21沿Y轴方向交替地设置。本例的终端部28设置于形成有发射区12的区域。
图4B示出将图4A的终端部28的附近放大而得的截面图的一例。该图示出通过终端部28的XZ面。本例的半导体装置100与图1F的截面图的不同之处在于，在终端部28的正面21设置有发射区12。在本例中，对与图1F的截面图的不同之处特别进行说明。
沟槽接触部27的终端部28的侧壁被发射区12和接触层19覆盖。如图1D所示，接触层19被设置为与发射区12接触。
图5示出一层结构的接触层19的制造方法的一例。
在步骤S100中，在半导体基板10形成发射区12和基区14。此外，在正面21的发射区12的上表面形成有层间绝缘膜38。
在步骤S102中，通过贯穿发射区12而蚀刻到基区14，从而形成接触孔54。在此，通过对层间绝缘膜38进行蚀刻，从而在半导体基板10的上方形成氧化膜掩模。
在步骤S104中，将层间绝缘膜38作为掩模，进行离子注入以形成接触层19。虚线表示注入有接触层19的掺杂剂的区域。
在步骤S106中，通过热处理形成接触层19。接触层19可以被设置为通过热处理而向发射区12延伸。由此，在沟槽接触部27的侧壁，发射区12与接触层19接触。
应予说明，在本例中，在设置了沟槽接触部27的接触孔54之后，进行离子注入以形成接触层19。即，将层间绝缘膜38作为掩模，将接触层19的掺杂剂进行离子注入，因此，接触层19相对于沟槽接触部27的位置对准精度提高。
图6示出两层结构的接触层19的制造方法的一例。
在步骤S200中，注入用于形成接触层19a的掺杂剂。虚线表示注入有接触层19a的掺杂剂的区域。
在步骤S202中，通过热处理使接触层19a活化。可以省略用于使接触层19a活化的热处理，并与接触层19b一起进行热处理。
在步骤S204中，通过贯穿发射区12而蚀刻到基区14，从而形成接触孔54。在接触孔54的侧壁，残留有接触层19a的一部分。
在步骤S206中，将用于形成接触层19b的掺杂剂进行离子注入并进行热处理。接触层19b形成于接触层19a的下方。虚线表示注入有接触层19b的掺杂剂的区域。
用于形成接触层19a的离子注入的注入宽度可以比用于形成接触层19b的离子注入的注入宽度小。此外，接触层19a的掺杂浓度可以比接触层19b的掺杂浓度小。由此，能够使接触层19b形成为比接触层19a大的范围。
图7示出比较例的半导体装置500的构成。在本例中，示出与图1A的a-a’截面相对应的截面图。
接触层519在沟槽接触部527的侧壁与发射区512分离。因此，在半导体装置500中，难以抑制来自发射区512的载流子的注入。
与此相对，在半导体装置100中，由于接触层19与发射区12接触，所以能够抑制来自发射区12的载流子的注入而提高破坏耐量。
以上，使用实施方式对本发明进行了说明，但是本发明的技术范围并不限于上述实施方式所记载的范围。对本领域技术人员来说可以对上述实施方式进行各种变更或改进是显而易见的。根据权利要求书的记载，进行了那样的变更或改进的方式显然也可以包括在本发明的技术范围内。
应当注意的是，在权利要求书、说明书和附图中所示的装置、系统、程序和方法中的动作、顺序、步骤和阶段等各处理的执行顺序只要未特别明示“在……之前”，“事先”等，此外，不是在之后的处理中使用之前的处理的结果，就可以按任意顺序来实现。即使为方便起见，对权利要求书、说明书和附图中的动作流程使用“首先”、“接下来”等进行说明，也不表示必须按照该顺序实施。
权利要求书(按照条约第19条的修改)
1.(修改后)一种半导体装置，其特征在于，具备：
第一导电型的漂移区，其设置于半导体基板；
第二导电型的基区，其设置于所述漂移区的上方；
第一导电型的发射区，其设置于所述基区的上方；
多个沟槽部，其在所述半导体基板的正面侧，沿预先确定的排列方向排列；
沟槽接触部，其在所述多个沟槽部中的相邻的两个沟槽部之间，设置于所述半导体基板的正面侧；以及
第二导电型的接触层，其设置于所述沟槽接触部的下方，且掺杂浓度比所述基区的掺杂浓度高，
所述沟槽接触部的下端比所述发射区的下端深，
在所述沟槽接触部的侧壁，所述发射区在所述半导体基板的正面露出，
在所述沟槽接触部的侧壁，所述发射区与所述接触层接触。
2.根据权利要求1所述的半导体装置，其特征在于，
在所述排列方向上，所述发射区的下端与所述基区接触的长度比所述接触层与所述多个沟槽部中的相邻于所述接触层的沟槽部之间的最短距离大。
3.根据权利要求1或2所述的半导体装置，其特征在于，
在所述排列方向上，从所述沟槽接触部的侧壁底部起到所述接触层为止的最大距离比所述接触层与所述多个沟槽部中的相邻于所述接触层的沟槽部之间的最短距离大。
4.根据权利要求1至3中任一项所述的半导体装置，其特征在于，
所述接触层与所述多个沟槽部中的相邻于所述接触层的沟槽部之间的最短距离为0.1μm以上。
5.根据权利要求1至4中任一项所述的半导体装置，其特征在于，
所述接触层具有延伸区，所述延伸区是比所述发射区的下端更向所述半导体基板的正面侧延伸的区域。
6.根据权利要求1至5中任一项所述的半导体装置，其特征在于，
所述沟槽接触部具有大致平面形状的底面。
7.根据权利要求1至5中任一项所述的半导体装置，其特征在于，
所述沟槽接触部具有向所述半导体基板的背面侧凹陷的凹状的底面。
8.根据权利要求1至7中任一项所述的半导体装置，其特征在于，
所述接触层具有：
第一接触层，其设置于所述沟槽接触部的侧壁；以及
第二接触层，其在所述沟槽接触部的侧壁，设置于所述第一接触层的下方。
9.根据权利要求8所述的半导体装置，其特征在于，
所述第一接触层与所述多个沟槽部中的相邻于所述第一接触层的沟槽部之间的最短距离比所述第二接触层与所述多个沟槽部中的相邻于所述第二接触层的沟槽部之间的最短距离大。
10.根据权利要求8或9所述的半导体装置，其特征在于，
所述第一接触层的掺杂浓度比所述第二接触层的掺杂浓度低。
11.根据权利要求1至10中任一项所述的半导体装置，其特征在于，
所述沟槽接触部被设置为沿所述多个沟槽部的延伸方向延伸，
在作为所述沟槽接触部的所述延伸方向上的端部的终端部的侧壁设置有所述接触层。
12.根据权利要求11所述的半导体装置，其特征在于，
所述终端部的侧壁被所述发射区和所述接触层覆盖。
13.根据权利要求11所述的半导体装置，其特征在于，
所述终端部的侧壁被第二导电型的区域覆盖。
14.根据权利要求13所述的半导体装置，其特征在于，
所述半导体装置在所述半导体基板的正面具备掺杂浓度比所述基区的掺杂浓度高的第二导电型的接触区，
所述终端部的侧壁被所述接触区、所述基区以及所述接触层覆盖。
15.根据权利要求13所述的半导体装置，其特征在于，
所述半导体装置在所述半导体基板的正面具备掺杂浓度比所述基区的掺杂浓度高的第二导电型的接触区，
所述终端部的侧壁被所述接触区以及所述接触层覆盖。
16.(修改后)一种半导体装置的制造方法，其特征在于，包括：
在半导体基板设置第一导电型的漂移区的步骤；
在所述漂移区的上方设置第二导电型的基区的步骤；
在所述基区的上方设置第一导电型的发射区的步骤；
在所述半导体基板的正面侧，沿预先确定的排列方向排列设置多个沟槽部的步骤；
在所述多个沟槽部中的相邻的两个沟槽部之间，在所述半导体基板的正面侧设置沟槽接触部的步骤；以及
在所述沟槽接触部的下方设置掺杂浓度比所述基区的掺杂浓度高的第二导电型的接触层的步骤，
所述沟槽接触部的下端比所述发射区的下端深，
在所述沟槽接触部的侧壁，所述发射区在所述半导体基板的正面露出，
在所述沟槽接触部的侧壁，所述发射区与所述接触层接触。
17.根据权利要求16所述的半导体装置的制造方法，其特征在于，
所述半导体装置的制造方法包括在设置所述沟槽接触部的接触孔的步骤之后，进行离子注入以形成所述接触层的步骤。
18.根据权利要求16或17所述的半导体装置的制造方法，其特征在于，
所述半导体装置的制造方法包括：
在所述半导体基板的上方形成氧化膜掩模的步骤；以及
将所述氧化膜掩模作为掩模，进行离子注入以形成所述接触层的步骤。
19.根据权利要求16至18中任一项所述的半导体装置的制造方法，其特征在于，
所述半导体装置的制造方法包括：
在所述沟槽接触部的侧壁形成第一接触层的步骤；以及
在所述沟槽接触部的侧壁，在所述第一接触层的下方形成第二接触层的步骤，
用于形成所述第一接触层的离子注入的注入宽度比用于形成所述第二接触层的离子注入的注入宽度小。
20.根据权利要求16至18中任一项所述的半导体装置的制造方法，其特征在于，
所述半导体装置的制造方法包括：
在所述沟槽接触部的侧壁形成第一接触层的步骤；以及
在所述沟槽接触部的侧壁，在所述第一接触层的下方形成第二接触层的步骤，
所述第一接触层的掺杂浓度比所述第二接触层的掺杂浓度小。
21.(追加)根据权利要求1至15中任一项所述的半导体装置，其特征在于，
所述半导体装置具备第一导电型的蓄积区，所述第一导电型的蓄积区设置于所述漂移区的所述半导体基板正面侧，且掺杂浓度比所述漂移区的掺杂浓度大。
22.(追加)根据权利要求16至20中任一项所述的半导体装置的制造方法，其特征在于，
所述半导体装置的制造方法包括在所述漂移区的所述半导体基板正面侧，形成掺杂浓度比所述漂移区的掺杂浓度大的第一导电型的蓄积区的步骤。

Claims (20)

1.一种半导体装置，其特征在于，具备：
第一导电型的漂移区，其设置于半导体基板；
第二导电型的基区，其设置于所述漂移区的上方；
第一导电型的发射区，其设置于所述基区的上方；
多个沟槽部，其在所述半导体基板的正面侧，沿预先确定的排列方向排列；
沟槽接触部，其在所述多个沟槽部中的相邻的两个沟槽部之间，设置于所述半导体基板的正面侧；以及
第二导电型的接触层，其设置于所述沟槽接触部的下方，且掺杂浓度比所述基区的掺杂浓度高，
所述沟槽接触部的下端比所述发射区的下端深，
在所述沟槽接触部的侧壁，所述发射区与所述接触层接触。
2.根据权利要求1所述的半导体装置，其特征在于，
在所述排列方向上，所述发射区的下端与所述基区接触的长度比所述接触层与所述多个沟槽部中的相邻于所述接触层的沟槽部之间的最短距离大。
3.根据权利要求1或2所述的半导体装置，其特征在于，
在所述排列方向上，从所述沟槽接触部的侧壁底部起到所述接触层为止的最大距离比所述接触层与所述多个沟槽部中的相邻于所述接触层的沟槽部之间的最短距离大。
4.根据权利要求1至3中任一项所述的半导体装置，其特征在于，
所述接触层与所述多个沟槽部中的相邻于所述接触层的沟槽部之间的最短距离为0.1μm以上。
5.根据权利要求1至4中任一项所述的半导体装置，其特征在于，
所述接触层具有延伸区，所述延伸区是比所述发射区的下端更向所述半导体基板的正面侧延伸的区域。
6.根据权利要求1至5中任一项所述的半导体装置，其特征在于，
所述沟槽接触部具有大致平面形状的底面。
7.根据权利要求1至5中任一项所述的半导体装置，其特征在于，
所述沟槽接触部具有向所述半导体基板的背面侧凹陷的凹状的底面。
8.根据权利要求1至7中任一项所述的半导体装置，其特征在于，
所述接触层具有：
第一接触层，其设置于所述沟槽接触部的侧壁；以及
第二接触层，其在所述沟槽接触部的侧壁，设置于所述第一接触层的下方。
9.根据权利要求8所述的半导体装置，其特征在于，
所述第一接触层与所述多个沟槽部中的相邻于所述第一接触层的沟槽部之间的最短距离比所述第二接触层与所述多个沟槽部中的相邻于所述第二接触层的沟槽部之间的最短距离大。
10.根据权利要求8或9所述的半导体装置，其特征在于，
所述第一接触层的掺杂浓度比所述第二接触层的掺杂浓度低。
11.根据权利要求1至10中任一项所述的半导体装置，其特征在于，
所述沟槽接触部被设置为沿所述多个沟槽部的延伸方向延伸，
在作为所述沟槽接触部的所述延伸方向上的端部的终端部的侧壁设置有所述接触层。
12.根据权利要求11所述的半导体装置，其特征在于，
所述终端部的侧壁被所述发射区和所述接触层覆盖。
13.根据权利要求11所述的半导体装置，其特征在于，
所述终端部的侧壁被第二导电型的区域覆盖。
14.根据权利要求13所述的半导体装置，其特征在于，
所述半导体装置在所述半导体基板的正面具备掺杂浓度比所述基区的掺杂浓度高的第二导电型的接触区，
所述终端部的侧壁被所述接触区、所述基区以及所述接触层覆盖。
15.根据权利要求13所述的半导体装置，其特征在于，
所述半导体装置在所述半导体基板的正面具备掺杂浓度比所述基区的掺杂浓度高的第二导电型的接触区，
所述终端部的侧壁被所述接触区以及所述接触层覆盖。
16.一种半导体装置的制造方法，其特征在于，包括：
在半导体基板设置第一导电型的漂移区的步骤；
在所述漂移区的上方设置第二导电型的基区的步骤；
在所述基区的上方设置第一导电型的发射区的步骤；
在所述半导体基板的正面侧，沿预先确定的排列方向排列设置多个沟槽部的步骤；
在所述多个沟槽部中的相邻的两个沟槽部之间，在所述半导体基板的正面侧设置沟槽接触部的步骤；以及
在所述沟槽接触部的下方设置掺杂浓度比所述基区的掺杂浓度高的第二导电型的接触层的步骤，
所述沟槽接触部的下端比所述发射区的下端深，
在所述沟槽接触部的侧壁，所述发射区与所述接触层接触。
17.根据权利要求16所述的半导体装置的制造方法，其特征在于，
所述半导体装置的制造方法包括在设置所述沟槽接触部的接触孔的步骤之后，进行离子注入以形成所述接触层的步骤。
18.根据权利要求16或17所述的半导体装置的制造方法，其特征在于，
所述半导体装置的制造方法包括：
在所述半导体基板的上方形成氧化膜掩模的步骤；以及
将所述氧化膜掩模作为掩模，进行离子注入以形成所述接触层的步骤。
19.根据权利要求16至18中任一项所述的半导体装置的制造方法，其特征在于，
所述半导体装置的制造方法包括：
在所述沟槽接触部的侧壁形成第一接触层的步骤；以及
在所述沟槽接触部的侧壁，在所述第一接触层的下方形成第二接触层的步骤，
用于形成所述第一接触层的离子注入的注入宽度比用于形成所述第二接触层的离子注入的注入宽度小。
20.根据权利要求16至18中任一项所述的半导体装置的制造方法，其特征在于，
所述半导体装置的制造方法包括：
在所述沟槽接触部的侧壁形成第一接触层的步骤；以及
在所述沟槽接触部的侧壁，在所述第一接触层的下方形成第二接触层的步骤，
所述第一接触层的掺杂浓度比所述第二接触层的掺杂浓度小。
CN202180005621.7A 2020-04-16 2021-03-08 半导体装置及半导体装置的制造方法 Pending CN114503280A (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2020073309 2020-04-16
JP2020-073309 2020-04-16
PCT/JP2021/008891 WO2021210293A1 (ja) 2020-04-16 2021-03-08 半導体装置および半導体装置の製造方法

Publications (1)

Publication Number Publication Date
CN114503280A true CN114503280A (zh) 2022-05-13

Family

ID=78085302

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202180005621.7A Pending CN114503280A (zh) 2020-04-16 2021-03-08 半导体装置及半导体装置的制造方法

Country Status (5)

Country Link
US (1) US20220216314A1 (zh)
JP (2) JP7384274B2 (zh)
CN (1) CN114503280A (zh)
DE (1) DE112021000105T5 (zh)
WO (1) WO2021210293A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117497574A (zh) * 2023-08-31 2024-02-02 海信家电集团股份有限公司 半导体装置

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116348995A (zh) 2021-05-19 2023-06-27 富士电机株式会社 半导体装置及制造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009246225A (ja) * 2008-03-31 2009-10-22 Rohm Co Ltd 半導体装置
JP5075280B2 (ja) 2009-10-23 2012-11-21 パナソニック株式会社 半導体装置およびその製造方法
JP5562917B2 (ja) * 2011-09-16 2014-07-30 株式会社東芝 半導体装置及びその製造方法
JP5831526B2 (ja) 2013-01-17 2015-12-09 株式会社デンソー 半導体装置およびその製造方法
JP6881463B2 (ja) 2016-09-14 2021-06-02 富士電機株式会社 Ｒｃ−ｉｇｂｔおよびその製造方法
JP2018206842A (ja) * 2017-05-31 2018-12-27 ルネサスエレクトロニクス株式会社 半導体装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117497574A (zh) * 2023-08-31 2024-02-02 海信家电集团股份有限公司 半导体装置
CN117497574B (zh) * 2023-08-31 2024-05-14 海信家电集团股份有限公司 半导体装置

Also Published As

Publication number Publication date
WO2021210293A1 (ja) 2021-10-21
DE112021000105T5 (de) 2022-06-30
JP2024010217A (ja) 2024-01-23
JPWO2021210293A1 (zh) 2021-10-21
JP7384274B2 (ja) 2023-11-21
US20220216314A1 (en) 2022-07-07

Similar Documents

Publication Publication Date Title
CN108780809B (zh) Rc-igbt及其制造方法
JP7020570B2 (ja) 半導体装置およびその製造方法
JP2024010217A (ja) 半導体装置および半導体装置の製造方法
US20220278094A1 (en) Semiconductor device
JP2023139265A (ja) 半導体装置
US11699727B2 (en) Semiconductor device
US11094787B2 (en) Method of manufacturing semiconductor device and semiconductor device
CN116364771A (zh) 半导体装置及其制造方法
US20240096965A1 (en) Semiconductor device
US20230335627A1 (en) Semiconductor device
US20230299077A1 (en) Semiconductor device
US20240088221A1 (en) Semiconductor device
WO2023084939A1 (ja) 半導体装置の製造方法および半導体装置
JP7364027B2 (ja) 半導体装置およびその製造方法
US20230036039A1 (en) Semiconductor device
JP2024009540A (ja) 半導体装置
CN117199110A (zh) 半导体装置
CN114127930A (zh) 半导体装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination