CN116348995A - 半导体装置及制造方法 - Google Patents

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Abstract

本发明提供一种半导体装置(100)，其具备：第一导电型的发射区(12)，其与栅极沟槽部(40)接触；第二导电型的接触区(15)，其在栅极沟槽部的长度方向上与发射区交替地配置；第一沟槽接触部(54‑1)，其设置到接触区的内部；第二沟槽接触部(54‑2)，其设置到发射区的内部；第二导电型的第一插塞部(201)，其被设置为与第一沟槽接触部的下端接触，且浓度比基区的浓度高；以及第二导电型的第二插塞部(202)，其被设置为与第二沟槽接触部的下端接触，并设置到比第一插塞部更靠下表面侧的位置，且浓度比基区的浓度高。

Description

半导体装置及制造方法
技术领域
本发明涉及半导体装置及制造方法。
背景技术
以往，已知设置有接触沟槽的半导体装置(例如，参照专利文献1)。
专利文献1：国际公开第2018/052099号
发明内容
技术方案
在本发明的第一方式中，提供一种半导体装置。半导体装置可以具备具有上表面和下表面并具有第一导电型的漂移区的半导体基板。半导体装置可以具备设置于上表面与漂移区之间的第二导电型的基区。半导体装置可以具备从上表面设置到漂移区并且在上表面沿长度方向延伸地设置的栅极沟槽部。半导体装置可以具备设置于上表面与基区之间并且与栅极沟槽部接触的第一导电型的发射区。半导体装置可以具备设置于上表面与基区之间并且在栅极沟槽部的长度方向上与发射区交替地配置的第二导电型的接触区。半导体装置可以具备从上表面设置到接触区的内部的第一沟槽接触部。半导体装置可以具备从上表面设置到发射区的内部的第二沟槽接触部。半导体装置可以具备被设置为与第一沟槽接触部的下端接触且浓度比基区的浓度高的第二导电型的第一插塞部。半导体装置可以具备被设置为与第二沟槽接触部的下端接触并且设置到比第一插塞部更靠下表面侧的位置且浓度比基区的浓度高的第二导电型的第二插塞部。
接触区、第一插塞部以及第二插塞部可以包含相同元素的受主。
第二插塞部的下端可以配置于比发射区的下端更靠下表面侧的位置。
第二插塞部的下端可以配置于比接触区的下端更靠上表面侧的位置。
第一插塞部的下端可以配置于与接触区的下端相同的深度位置，或者配置于比接触区的下端更靠上侧的位置。
第二插塞部的下端的深度位置可以配置于比第一插塞部的下端的深度位置更靠下表面侧0.1μm以上的位置。
第二插塞部的下端的深度位置可以配置于比第一插塞部的下端的深度位置更靠下表面侧0.3μm以上的位置。
第二插塞部的受主浓度的峰值可以比第一插塞部的受主浓度的峰值小。
半导体装置可以具备沟槽部，该沟槽部被设置为在与长度方向垂直的排列方向上与栅极沟槽部相邻，该沟槽部从上表面设置到漂移区，且沿长度方向延伸地设置。半导体装置可以具备台面部，该台面部被栅极沟槽部和沟槽部所夹。台面部的排列方向上的宽度可以比栅极沟槽部的排列方向上的宽度小。
第一插塞部可以具有与第一沟槽接触部的侧面接触的第一部分。第二插塞部可以具有与第二沟槽接触部的侧面接触的第二部分。第二部分的宽度可以比第一部分的宽度小。
第一插塞部和第二插塞部可以包含硼。半导体基板可以包含硅。在第一沟槽接触部与半导体基板之间的边界以及第二沟槽接触部与半导体基板之间的边界可以设置有硅化物部。硅化物部可以包含硼。
在本发明的第二方式中，提供一种半导体装置。上述半导体装置可以具备半导体基板，该半导体基板具有上表面和下表面并具有第一导电型的漂移区。上述半导体装置可以具备第二导电型的基区，该第二导电型的基区设置于上表面与漂移区之间。上述任一半导体装置可以具备栅极沟槽部，该栅极沟槽部从上表面设置到漂移区，并且在上表面沿长度方向延伸地设置。上述任一半导体装置可以具备第一导电型的发射区，该第一导电型的发射区设置于上表面与基区之间，并且与栅极沟槽部接触。上述任一半导体装置可以具备第二导电型的接触区，该第二导电型的接触区设置于上表面与基区之间，并且在栅极沟槽部的长度方向上与发射区交替地配置。上述任一半导体装置可以具备沟槽接触部，该沟槽接触部从上表面设置到接触区的内部，并且从上表面设置到发射区的内部。上述任一半导体装置可以具备第二导电型的插塞部，该第二导电型的插塞部被设置为与沟槽接触部的下端接触，并且浓度比基区的浓度高，该第二导电型的插塞部设置得比接触区浅。
在上述任一半导体装置中，沟槽接触部可以具备从上表面设置到接触区的内部的第一沟槽接触部。在上述任一半导体装置中，沟槽接触部可以具备从上表面设置到发射区的内部的第二沟槽接触部。在上述任一半导体装置中，插塞部可以具备被设置为与第一沟槽接触部的下端接触的第一插塞部。在上述任一半导体装置中，插塞部可以具备被设置为与第二沟槽接触部的下端接触，并设置到与第一插塞部相同的深度的位置的第二插塞部。
在上述任一半导体装置中，沟槽接触部可以具备从上表面设置到接触区的内部的第一沟槽接触部。在上述任一半导体装置中，沟槽接触部可以具备从上表面设置到发射区的内部的第二沟槽接触部。在上述任一半导体装置中，插塞部可以具备被设置为与第一沟槽接触部的下端接触的第一插塞部。在上述任一半导体装置中，插塞部可以具备被设置为与第二沟槽接触部的下端接触并设置到比第一插塞部更靠下表面侧的位置的第二插塞部。
在本发明的第三方式中，提供一种半导体装置的制造方法。制造方法可以包括上表面侧结构形成步骤，在该上表面侧结构形成步骤中，在具有上表面和下表面并具有第一导电型的漂移区的半导体基板，形成设置于上表面与漂移区之间的第二导电型的基区、从上表面设置到漂移区且在上表面沿长度方向延伸地设置的栅极沟槽部、设置于上表面与基区之间且与栅极沟槽部接触的第一导电型的发射区、以及设置于上表面与基区之间且在栅极沟槽部的长度方向上与发射区交替地配置的第二导电型的接触区。制造方法可以包括沟槽形成步骤，在该沟槽形成步骤中，形成从上表面设置到接触区的内部的第一沟槽接触部以及从上表面设置到发射区的内部的第二沟槽接触部。制造方法可以包括插塞注入步骤，在该插塞注入步骤中，经由第一沟槽接触部和第二沟槽接触部向半导体基板注入第二导电型的掺杂剂。制造方法可以包括插塞退火步骤，在该插塞退火步骤中，对半导体基板进行退火，从而形成与第一沟槽接触部的下端接触的第二导电型的第一插塞部、以及与第二沟槽接触部的下端接触并设置到比第一插塞部更靠下表面侧的位置的第二导电型的第二插塞部。
应予说明，上述发明内容并未列举本发明的全部必要特征。另外，这些特征组的子组合也能够成为发明。
附图说明
图1是半导体装置100的俯视图的一例。
图2是图1中的区域A的放大图。
图3是示出图2中的c-c截面的一例的图。
图4是示出图2中的b-b截面的一例的图。
图5是并排示出b-b截面和c-c截面的图。
图6是示出图2中的d-d截面的一例的图。
图7A是示出b-b截面和c-c截面的另一例的图。
图7B是示出图2中的d-d截面的另一例的图。
图7C是示出图2中的d-d截面的另一例的图。
图8是示出b-b截面和c-c截面的另一例的图。
图9是将第二沟槽接触部54-2和第二插塞部202的附近放大的图。
图10是将第一沟槽接触部54-1和第一插塞部201的附近放大的图。
图11是示出第二沟槽接触部54-2和第二插塞部202的附近的另一例的图。
图12A是示出半导体装置100的制造方法的一例的图。
图12B是示出半导体装置100的制造方法的一例的图。
图13是示出图12B中的e-e线和f-f线处的受主浓度分布的一例的图。
图14是示出图2中的e-e截面的一例的图。
符号说明
10：半导体基板；11：阱区；12：发射区；14：基区；15：接触区；16：蓄积区；18：漂移区；20：缓冲区；21：上表面；22：集电区；23：下表面；24：集电极；29：直线部分；30：虚设沟槽部；31：前端部；32：虚设绝缘膜；34：虚设导电部；38：层间绝缘膜；39：直线部分；40：栅极沟槽部；41：前端部；42：栅极绝缘膜；44：栅极导电部；52：发射极；54：沟槽接触部；60、61：台面部；70：晶体管部；80：二极管部；81：延长区；82：阴极区；90：边缘终端结构部；92：保护环；100：半导体装置；102：端边；112：栅极焊盘；130：外周栅极布线；131：有源侧栅极布线；160：有源部；201：第一插塞部；202：第二插塞部；211：第一部分；212：第二部分；221：阻挡金属；231：硅化物部
具体实施方式
以下，通过发明的实施方式对本发明进行说明，但是以下的实施方式并不限定权利要求书所涉及的发明。另外，在实施方式中所说明的特征的全部组合并不一定是发明的解决方案所必须的。
除非特别说明，否则本说明书的单位制为SI单位制。虽然有时以cm表示长度的单位，但是各计算可以在换算为米(m)之后进行。在本说明书中，将与半导体基板的深度方向平行的方向上的一侧称为“上”，将另一侧称为“下”。将基板、层或其他部件的两个主面中的一个面称为上表面，将另一个面称为下表面。“上”、“下”的方向不限于重力方向或安装半导体装置时的方向。
在本说明书中，有时使用X轴、Y轴以及Z轴的直角坐标轴来说明技术事项。直角坐标轴只不过确定构成要素的相对位置，并不限定特定的方向。例如，Z轴并不限定表示相对于地面的高度方向。应予说明，+Z轴方向和-Z轴方向是彼此反向的方向。在不记载正负而记载为Z轴方向的情况下，是指与+Z轴和-Z轴平行的方向。
在本说明书中，将与半导体基板的上表面和下表面平行的正交轴设为X轴和Y轴。另外，将与半导体基板的上表面和下表面垂直的轴设为Z轴。在本说明书中，有时将Z轴的方向称为深度方向。另外，在本说明书中，有时将包含X轴和Y轴在内且与半导体基板的上表面和下表面平行的方向称为水平方向。在本说明书中，在称为半导体基板的上表面侧的情况下，是指从半导体基板的深度方向上的中央起到上表面为止的区域。在称为半导体基板的下表面侧的情况下，是指从半导体基板的深度方向上的中央起到下表面为止的区域。
在本说明书中，称为“相同”或“相等”的情况还可以包括具有因制造偏差等引起的误差的情况。该误差为例如10％以内。
在本说明书中，将掺杂有杂质的掺杂区的导电型设为P型或N型进行说明。在本说明书中，杂质有时特别是指N型的施主和P型的受主中的某一种，有时记载为掺杂剂。在本说明书中，掺杂是指向半导体基板导入施主或受主，设为呈现N型的导电型的半导体或呈现P型的导电型的半导体。
在本说明书中，掺杂浓度是指热平衡状态下的施主的浓度或受主的浓度。在本说明书中，净掺杂浓度是指将施主浓度设为正离子的浓度，将受主浓度设为负离子的浓度，并包括电荷的极性在内而进行相加所得到的实质浓度。作为一例，如果将施主浓度设为ND，将受主浓度设为NA，则任意位置处的实质的净掺杂浓度为ND-NA。
施主具有向半导体供给电子的功能。受主具有从半导体接受电子的功能。施主和受主不限于杂质本身。例如，存在于半导体中的空位(V)、氧(O)和氢(H)结合而成的VOH缺陷作为供给电子的施主而发挥功能。
在本说明书中，在记载为P+型或N+型的情况下，是指掺杂浓度比P型或N型的掺杂浓度高，在记载为P-型或N-型的情况下，是指掺杂浓度比P型或N型的掺杂浓度低。另外，在本说明书中，在记载为P++型或N++型的情况下，是指掺杂浓度比P+型或N+型的掺杂浓度高。
在本说明书中，化学浓度是指与电活化的状态无关而测定的杂质的原子密度。化学浓度(原子密度)例如可以通过二次离子质谱法(SIMS)进行测量。上述的净掺杂浓度可以通过电压-电容测定法(CV法)进行测定。另外，可以将通过扩展电阻测定法(SR法)测量的载流子密度作为净掺杂浓度。通过CV法或SR法测量的载流子密度可以作为热平衡状态下的值。另外，在N型的区域中，施主浓度比受主浓度大得多，因此可以将该区域中的载流子密度作为施主浓度。同样地，在P型的区域中，可以将该区域中的载流子密度作为受主浓度。
另外，在施主、受主或净掺杂的浓度分布具有峰的情况下，可以将该峰值作为该区域中的施主、受主或净掺杂的浓度。在施主、受主或净掺杂的浓度大致均匀的情况下等，可以将该区域中的施主、受主或净掺杂的浓度的平均值作为施主、受主或净掺杂的浓度。
通过SR法测量的载流子密度可以比施主或受主的浓度低。在测定扩展电阻时电流所流通的范围内，有时半导体基板的载流子迁移率比结晶状态的值低。载流子迁移率的降低是因为晶格缺陷等引起的晶体结构的紊乱(无序)而使载流子散乱而产生的。
根据通过CV法或SR法测量的载流子密度而计算出的施主或受主的浓度可以低于表示施主或受主的元素的化学浓度。作为一例，在硅的半导体中成为施主的磷或砷的施主浓度或者成为受主的硼(Boron)的受主浓度是它们的化学浓度的99％左右。另一方面，在硅的半导体中成为施主的氢的施主浓度是氢的化学浓度的0.1％至10％左右。
图1是示出半导体装置100的一例的俯视图。在图1中，示出将各部件投影到半导体基板10的上表面而成的位置。在图1中，仅示出半导体装置100的一部分部件，并省略一部分部件。
半导体装置100具备半导体基板10。半导体基板10是由半导体材料形成的基板。作为一例，半导体基板10是硅基板，但半导体基板10的材料并不限于硅。
半导体基板10在俯视时具有端边102。在本说明书中简称为俯视的情况是指从半导体基板10的上表面侧观察的情况。本例的半导体基板10具有在俯视时彼此相对的两组端边102。在图1中，X轴和Y轴与某一端边102平行。另外，Z轴与半导体基板10的上表面垂直。
在半导体基板10设置有有源部160。有源部160是在半导体装置100动作的情况下在半导体基板10的上表面与下表面之间供主电流沿深度方向流通的区域。在有源部160的上方设置有发射极，但在图1中进行了省略。
在有源部160设置有包括IGBT(Insulated Gate Bipolar Transistor：绝缘栅双极型晶体管)等晶体管元件的晶体管部70和包括FWD(Free Wheeling Diode：续流二极管)等二极管元件的二极管部80中的至少一方。在图1的例子中，晶体管部70和二极管部80沿半导体基板10的上表面的预定的排列方向(在本例中为X轴方向)交替地配置。在另一例中，在有源部160也可以仅设置有晶体管部70和二极管部80中的一方。
在图1中，在配置有晶体管部70的区域标记符号“I”，在配置有二极管部80的区域标记符号“F”。在本说明书中，有时将在俯视时与排列方向垂直的方向称为延伸方向(在图1中为Y轴方向)。晶体管部70和二极管部80可以分别在延伸方向上具有长边。即，晶体管部70的Y轴方向上的长度比X轴方向上的宽度大。同样地，二极管部80的Y轴方向上的长度比X轴方向上的宽度大。晶体管部70和二极管部80的延伸方向与后述的各沟槽部的长边方向可以相同。
二极管部80在与半导体基板10的下表面接触的区域具有N+型的阴极区。在本说明书中，将设置有阴极区的区域称为二极管部80。即，二极管部80是在俯视时与阴极区重叠的区域。在半导体基板10的下表面，在除阴极区以外的区域可以设置有P+型的集电区。在本说明书中，有时将二极管部80沿Y轴方向延长到后述的栅极布线的延长区81也包含于二极管部80。在延长区81的下表面设置有集电区。
晶体管部70在与半导体基板10的下表面接触的区域具有P+型的集电区。另外，晶体管部70在半导体基板10的上表面侧周期性地配置有N型的发射区、P型的基区、具有栅极导电部以及栅极绝缘膜的栅极结构。
半导体装置100可以在半导体基板10的上方具有1个以上的焊盘。本例的半导体装置100具有栅极焊盘112。半导体装置100也可以具有阳极焊盘、阴极焊盘以及电流检测焊盘等焊盘。各焊盘配置于端边102的附近。端边102的附近是指俯视时的端边102与发射极之间的区域。在安装半导体装置100时，各焊盘可以经由导线等布线而连接于外部的电路。
在栅极焊盘112施加栅极电位。栅极焊盘112电连接于有源部160的栅极沟槽部的导电部。半导体装置100具备将栅极焊盘112与栅极沟槽部连接的栅极布线。在图1中，对栅极布线标记有斜阴影线。
本例的栅极布线具有外周栅极布线130和有源侧栅极布线131。外周栅极布线130在俯视时配置于有源部160与半导体基板10的端边102之间。本例的外周栅极布线130在俯视时包围有源部160。也可以将在俯视时被外周栅极布线130包围的区域设为有源部160。另外，外周栅极布线130与栅极焊盘112连接。外周栅极布线130配置于半导体基板10的上方。外周栅极布线130可以是包含铝等的金属布线。
有源侧栅极布线131设置于有源部160。通过在有源部160设置有源侧栅极布线131，从而能够针对半导体基板10的各区域降低从栅极焊盘112起算的布线长度的不均匀。
有源侧栅极布线131与有源部160的栅极沟槽部连接。有源侧栅极布线131配置于半导体基板10的上方。有源侧栅极布线131可以是由掺杂有杂质的多晶硅等半导体形成的布线。
有源侧栅极布线131可以与外周栅极布线130连接。本例的有源侧栅极布线131被设置为以横穿有源部160的方式沿X轴方向从一侧的外周栅极布线130延伸到另一侧的外周栅极布线130。有源侧栅极布线131可以设置于有源部160的Y轴方向上的大致中央。在有源部160被有源侧栅极布线131分割的情况下，在各个分割区域中，晶体管部70和二极管部80可以沿X轴方向交替地配置。
另外，半导体装置100也可以具备作为由多晶硅等形成的PN结二极管的未图示的温度感测部、和/或模拟设置于有源部160的晶体管部的动作的未图示的电流检测部。
本例的半导体装置100在俯视时在有源部160与端边102之间具备边缘终端结构部90。本例的边缘终端结构部90配置于外周栅极布线130与端边102之间。边缘终端结构部90缓和半导体基板10的上表面侧的电场集中。边缘终端结构部90可以具备包围有源部160而被设置为环状的保护环92、场板以及降低表面电场部中的至少一种。
图2是图1中的区域A的放大图。区域A是包括晶体管部70、二极管部80、以及有源侧栅极布线131的区域。本例的半导体装置100具备设置于半导体基板10的上表面侧的内部的栅极沟槽部40、虚设沟槽部30、阱区11、发射区12、基区14以及接触区15。栅极沟槽部40和虚设沟槽部30分别是沟槽部的一例。另外，本例的半导体装置100具备设置于半导体基板10的上表面的上方的发射极52和有源侧栅极布线131。发射极52和有源侧栅极布线131彼此分离地设置。
在发射极52和有源侧栅极布线131与半导体基板10的上表面之间设置有层间绝缘膜，但在图2中进行了省略。在本例的层间绝缘膜以贯穿该层间绝缘膜的方式设置有沟槽接触部54。本例的沟槽接触部54到达半导体基板10的内部。在沟槽接触部54的内部填充有导电部件。在本说明书中，有时将沟槽接触部54的内部的导电部件作为发射极52的一部分进行说明。发射极52经由沟槽接触部54与半导体基板10连接。在沟槽接触部54的内部，可以填充与设置于层间绝缘膜之上的发射极52相同的材料，也可以填充与该发射极52不同的材料。在图2中，对各个沟槽接触部54标记有斜阴影线。
发射极52设置于栅极沟槽部40、虚设沟槽部30、阱区11、发射区12、基区14以及接触区15的上方。发射极52经由沟槽接触部54与半导体基板10的上表面的发射区12、接触区15以及基区14电连接。另外，发射极52通过设置于层间绝缘膜的接触孔而与虚设沟槽部30内的虚设导电部连接。发射极52可以在虚设沟槽部30的Y轴方向上的前端与虚设沟槽部30的虚设导电部连接。
有源侧栅极布线131通过设置于层间绝缘膜的接触孔而与栅极沟槽部40连接。有源侧栅极布线131可以在栅极沟槽部40的Y轴方向上的前端部41与栅极沟槽部40的栅极导电部连接。有源侧栅极布线131不与虚设沟槽部30内的虚设导电部连接。
发射极52由包含金属的材料形成。在图2中，示出设置有发射极52的范围。例如，发射极52的至少一部分区域由AlSi、AlSiCu等金属合金形成。发射极52可以在由包含铝(Al)的材料等形成的区域的下层具有由钛和/或钛化合物等形成的阻挡金属。发射极52可以包含填充在沟槽接触内的钨。在沟槽接触的内部，可以从靠近半导体基板10的一侧起依次层叠阻挡金属和钨。钨和层间绝缘膜之上的发射极52可以由包含铝的材料形成。
阱区11被设置为与有源侧栅极布线131重叠。阱区11被设置为在与有源侧栅极布线131不重叠的范围内也以预定的宽度延伸。本例的阱区11被设置为从沟槽接触部54的Y轴方向上的端部向有源侧栅极布线131侧远离。阱区11是掺杂浓度比基区14的掺杂浓度高的第二导电型的区域。本例的基区14为P-型，阱区11为P+型。
晶体管部70和二极管部80分别具有沿排列方向排列有多个的沟槽部。在本例的晶体管部70沿着排列方向交替地设置有1个以上的栅极沟槽部40和1个以上的虚设沟槽部30。在本例的二极管部80沿着排列方向设置有多个虚设沟槽部30。在本例的二极管部80未设置栅极沟槽部40。
本例的栅极沟槽部40可以具有沿着与排列方向垂直的延伸方向延伸的两个直线部分39(沟槽的沿着延伸方向为直线状的部分)、以及连接两个直线部分39的前端部41。图2中的延伸方向为Y轴方向。栅极沟槽部40的长度方向与延伸方向相同。
前端部41的至少一部分优选在俯视时设置为曲线状。通过前端部41将两个直线部分39的Y轴方向上的端部彼此连接，从而能够缓和直线部分39的端部处的电场集中。
在晶体管部70中，虚设沟槽部30设置于栅极沟槽部40的各个直线部分39之间。在各个直线部分39之间可以设置有一个虚设沟槽部30，也可以设置有多个虚设沟槽部30。虚设沟槽部30可以具有沿延伸方向延伸的直线形状，也可以与栅极沟槽部40同样地具有直线部分29和前端部31。图2所示的半导体装置100包括不具有前端部31的直线形状的虚设沟槽部30、以及具有前端部31的虚设沟槽部30这两者。
阱区11的扩散深度可以比栅极沟槽部40和虚设沟槽部30的深度深。栅极沟槽部40和虚设沟槽部30的Y轴方向上的端部在俯视时设置于阱区11。即，在各沟槽部的Y轴方向上的端部，各沟槽部的深度方向上的底部被阱区11覆盖。由此，能够缓和各沟槽部的该底部处的电场集中。
在排列方向上，在各沟槽部之间设置有台面部。台面部是指在半导体基板10的内部被沟槽部所夹的区域。作为一例，台面部的上端是半导体基板10的上表面。台面部的下端的深度位置与沟槽部的下端的深度位置相同。本例的台面部被设置为在半导体基板10的上表面沿着沟槽在延伸方向(Y轴方向)上延伸。在本例中，在晶体管部70设置有台面部60，并且在二极管部80设置有台面部61。在本说明书中简称为台面部的情况是指各个台面部60和台面部61。
在各个台面部设置基区14。将台面部中在半导体基板10的上表面露出的基区14中的、被配置为最接近有源侧栅极布线131的区域设为基区14-e。在图2中，示出了配置于各个台面部的延伸方向上的一侧的端部的基区14-e，但在各个台面部的另一侧的端部也配置有基区14-e。在各个台面部，可以在俯视时被基区14-e所夹的区域设置有第一导电型的发射区12和第二导电型的接触区15中的至少一方。本例的发射区12为N+型，接触区15为P+型。发射区12和接触区15在深度方向上可以设置于基区14与半导体基板10的上表面之间。
晶体管部70的台面部60具有在半导体基板10的上表面露出的发射区12。发射区12被设置为与栅极沟槽部40接触。与栅极沟槽部40接触的台面部60可以设置有在半导体基板10的上表面露出的接触区15。
台面部60中的接触区15和发射区12分别从X轴方向上的一侧的沟槽部设置到另一侧的沟槽部。作为一例，台面部60的接触区15和发射区12沿着沟槽部的延伸方向(Y轴方向)交替地配置。
在另一例中，台面部60的接触区15和发射区12可以沿着沟槽部的延伸方向(Y轴方向)设置为条纹状。例如，在与沟槽部接触的区域设置有发射区12，在被发射区12所夹的区域设置有接触区15。
在二极管部80的台面部61未设置发射区12。在台面部61的上表面可以设置有基区14和接触区15。在台面部61的上表面被基区14-e所夹的区域，可以以与各个基区14-e接触的方式设置接触区15。在台面部61的上表面被接触区15所夹的区域可以设置有基区14。基区14可以配置于被接触区15所夹的整个区域。
在各个台面部的上方设置有沟槽接触部54。沟槽接触部54配置于被基区14-e所夹的区域。本例的沟槽接触部54设置于接触区15、基区14以及发射区12这些各区域的上方。沟槽接触部54不设置于与基区14-e和阱区11对应的区域。沟槽接触部54可以配置于台面部60的排列方向(X轴方向)上的中央。
在二极管部80中，在与半导体基板10的下表面邻接的区域设置有N+型的阴极区82。在半导体基板10的下表面，在未设置阴极区82的区域可以设置有P+型的集电区22。阴极区82和集电区22设置于半导体基板10的下表面23与缓冲区20之间。在图2中，用虚线示出阴极区82与集电区22之间的边界。
阴极区82被配置为在Y轴方向上远离阱区11。由此，能够确保掺杂浓度较高且形成到深的位置为止的P型的区域(阱区11)与阴极区82之间的距离而提高耐压。本例的阴极区82的Y轴方向上的端部被配置为比沟槽接触部54的Y轴方向上的端部更远离阱区11。在另一例中，阴极区82的Y轴方向上的端部可以配置于阱区11与沟槽接触部54之间。
图3是示出图2中的c-c截面的一例的图。c-c截面是在台面部60中通过接触区15的XZ面。如上所述，台面部60是被在X轴方向上相邻配置的两个沟槽部所夹的区域。图3的例子的台面部60被栅极沟槽部40和虚设沟槽部30所夹。半导体装置100在该截面具有半导体基板10、层间绝缘膜38、发射极52以及集电极24。
层间绝缘膜38设置于半导体基板10的上表面。层间绝缘膜38是包含添加有硼或磷等杂质的硅酸盐玻璃等绝缘膜、热氧化膜、以及其他绝缘膜中的至少一层的膜。在层间绝缘膜38设置有在图2中说明的沟槽接触部54。
发射极52设置于层间绝缘膜38的上方。发射极52通过层间绝缘膜38的沟槽接触部54而与半导体基板10的上表面21接触。集电极24设置于半导体基板10的下表面23。发射极52和集电极24由铝等金属材料形成。在本说明书中，将连结发射极52和集电极24的方向(Z轴方向)称为深度方向。
半导体基板10具有N型或N-型的漂移区18。在台面部60，从半导体基板10的上表面21侧起依次设置有P+型的接触区15和P-型的基区14。在基区14的下方设置有漂移区18。在台面部60可以设置有N+型的蓄积区16。蓄积区16配置于基区14与漂移区18之间。
接触区15在半导体基板10的上表面21露出，并且与台面部60的两侧的沟槽部接触。接触区15的掺杂浓度为基区14的掺杂浓度以上。即，接触区15的掺杂浓度可以与基区14的掺杂浓度相同。在该情况下，基区14作为接触区15而在上表面21露出。另外，接触区15的掺杂浓度可以比基区14的掺杂浓度高。在该情况下，浓度比基区14的浓度高的P型区域在上表面21露出。
基区14设置于接触区15的下方。本例的基区14被设置为与接触区15接触。基区14可以与台面部60的两侧的沟槽部接触。
蓄积区16设置于基区14的下方。蓄积区16是掺杂浓度比漂移区18的掺杂浓度高的N+型的区域。蓄积区16可以具有磷或氢施主等施主的浓度峰。通过在漂移区18与基区14之间设置高浓度的蓄积区16，从而能够提高载流子注入增强效应(IE效应)而降低导通电压。蓄积区16可以被设置为覆盖各台面部60中的基区14的整个下表面。
在漂移区18之下可以设置有N+型的缓冲区20。缓冲区20的掺杂浓度比漂移区18的掺杂浓度高。缓冲区20可以具有掺杂浓度比漂移区18的掺杂浓度高的浓度峰。浓度峰的掺杂浓度是指浓度峰的顶点处的掺杂浓度。另外，漂移区18的掺杂浓度可以使用掺杂浓度分布大致平坦的区域中的掺杂浓度的平均值。
缓冲区20可以通过离子注入氢(质子)或磷等N型掺杂剂而形成。本例的缓冲区20通过离子注入氢而形成。缓冲区20可以作为防止从基区14的下端扩展的耗尽层到达P+型的集电区22和N+型的阴极区82的场截止层而发挥功能。
在缓冲区20之下设置有P+型的集电区22。集电区22的受主浓度比基区14的受主浓度高。集电区22可以包含与基区14相同的受主，也可以包含与基区14不同的受主。集电区22的受主为例如硼。
集电区22在半导体基板10的下表面23露出，并与集电极24连接。集电极24可以与半导体基板10的整个下表面23接触。发射极52和集电极24由铝等金属材料形成。
在半导体基板10的上表面21侧设置有1个以上栅极沟槽部40和1个以上虚设沟槽部30。各沟槽部从半导体基板10的上表面21起贯穿基区14而到达漂移区18。在设置有发射区12、接触区15以及蓄积区16中的至少任一者的区域中，各沟槽部还贯穿这些掺杂区而到达漂移区18。沟槽部贯穿掺杂区并不限于以在形成掺杂区之后形成沟槽部的顺序进行制造的结构。在形成沟槽部之后，在沟槽部之间形成掺杂区而成的方法也包含于沟槽部贯穿掺杂区的方法中。
栅极沟槽部40具有设置于半导体基板10的上表面21的栅极沟槽、栅极绝缘膜42以及栅极导电部44。栅极绝缘膜42被设置为覆盖栅极沟槽的内壁。栅极绝缘膜42可以通过将栅极沟槽的内壁的半导体氧化或氮化而形成。栅极导电部44在栅极沟槽的内部设置于比栅极绝缘膜42更靠内侧的位置。即，栅极绝缘膜42将栅极导电部44与半导体基板10绝缘。栅极导电部44由多晶硅等导电材料形成。
栅极导电部44在深度方向上可以设置得比基区14长。该截面中的栅极沟槽部40在半导体基板10的上表面21被层间绝缘膜38覆盖。栅极导电部44电连接于栅极布线。如果对栅极导电部44施加预定的栅极电压，则在基区14中的与栅极沟槽部40接触的界面的表层形成由电子的反型层形成的沟道。
虚设沟槽部30在该截面可以具有与栅极沟槽部40相同的结构。虚设沟槽部30具有设置于半导体基板10的上表面21的虚设沟槽、虚设绝缘膜32以及虚设导电部34。虚设导电部34电连接于发射极52。虚设绝缘膜32被设置为覆盖虚设沟槽的内壁。虚设导电部34设置于虚设沟槽的内部，并且设置于比虚设绝缘膜32更靠内侧的位置。虚设绝缘膜32将虚设导电部34与半导体基板10绝缘。虚设导电部34可以由与栅极导电部44相同的材料形成。例如，虚设导电部34由多晶硅等导电材料形成。虚设导电部34在深度方向上可以具有与栅极导电部44相同的长度。
本例的栅极沟槽部40和虚设沟槽部30在半导体基板10的上表面21被层间绝缘膜38覆盖。应予说明，虚设沟槽部30和栅极沟槽部40的底部可以是向下侧凸出的曲面状(在截面中为曲线状)。
将沟槽接触部54中的配置于接触区15的上方的部分设为第一沟槽接触部54-1，将配置于发射区12的上方的部分设为第二沟槽接触部54-2(参照图4)。第一沟槽接触部54-1至少从半导体基板10的上表面21起设置到接触区15的内部为止。本例的第一沟槽接触部54-1从层间绝缘膜38的上端起设置到接触区15的内部为止。第一沟槽接触部54-1的下端的深度位置配置于接触区15的上端的深度位置与下端的深度位置之间。
在台面部60设置与第一沟槽接触部54-1的下端接触的第一插塞部201。第一插塞部201是浓度比基区14的浓度高的第二导电型(在本例中为P++型)的区域。第一插塞部201可以是浓度比接触区15的浓度高的区域。例如，在相同的深度位置进行比较的情况下，第一插塞部201的掺杂浓度比接触区15的掺杂浓度高。第一插塞部201可以通过在形成接触区15之后向接触区15的内部进一步注入受主而形成。第一插塞部201可以比接触区15浅，可以是与接触区15相同的深度，也可以比接触区15深。在本例中，第一插塞部201比接触区15浅。
图4是示出图2中的b-b截面的一例的图。b-b截面是在台面部60中通过发射区12的XZ面。相对于图3所示的结构，半导体装置100在该截面代替第一沟槽接触部54-1而具有第二沟槽接触部54-2，代替接触区15而具有发射区12，代替第一插塞部201而具有第二插塞部202。其他结构可以与图3所示的结构相同。
第二沟槽接触部54-2至少从半导体基板10的上表面21起设置到发射区12的内部为止。本例的第二沟槽接触部54-2从层间绝缘膜38的上端起设置到发射区12的内部为止。第二沟槽接触部54-2的下端的深度位置配置于发射区12的上端的深度位置与下端的深度位置之间。第一沟槽接触部54-1和第二沟槽接触部54-2的下端的深度位置可以相同。
在台面部60设置有与第二沟槽接触部54-2的下端接触的第二插塞部202。第二插塞部202是浓度比基区14的浓度高的第二导电型(在本例中为P++型)的区域。
第二插塞部202可以通过在形成发射区12之后向发射区12的内部注入受主而形成。第一插塞部201和第二插塞部202可以是分别以相同的剂量且在相同的深度位置注入受主而形成的区域。其中，第一插塞部201是向P型的接触区15进一步注入受主而得的区域，与此相对，第二插塞部202是向N型的发射区12注入受主而反转为P型的区域。因此，第二插塞部202可以是净掺杂浓度比第一插塞部201的净掺杂浓度低的区域。
图5是并排示出b-b截面和c-c截面的图。在图5中，将台面部60的附近放大，并省略半导体基板10的下表面23(参照图3、图4)侧。第二插塞部202设置到比第一插塞部201更靠下表面23侧的位置。即，第二插塞部202的下端的深度位置Z202配置于比第一插塞部201的下端的深度位置Z201更靠下表面23侧的位置。由此，易于将从发射区12的下方朝向上表面21的空穴载流子抽取到发射极52。即，能够降低空穴载流子通过的路径的电阻，因此能够减小该路径中的电压降，抑制所谓的闩锁。第二插塞部202的下端的深度位置Z202可以配置于比第一插塞部201的下端的深度位置Z201更靠下表面23侧为0.1μm以上的位置，也可以配置于比第一插塞部201的下端的深度位置Z201更靠下表面23侧为0.3μm以上的位置。
第二插塞部202的下端的深度位置Z202优选配置于比发射区12的下端的深度位置Z12更靠下表面23侧的位置。深度位置Z202可以配置于基区14的内部。由此，更易于抽取从发射区12的下方朝向上表面21的空穴载流子。
接触区15、第一插塞部201以及第二插塞部202可以包含相同元素的受主。在接触区15、第一插塞部201以及第二插塞部202中，浓度(atoms/cm3)最高的受主的元素可以彼此相同。该元素为例如硼，但并不限于此。通过将接触区15和第一插塞部201的受主设为相同元素，从而能够容易地将第二插塞部202形成到比第一插塞部201更靠下表面23侧的位置。
通常，杂质的浓度差越大，该杂质的扩散系数越大。即，例如在向预定的注入区域注入硼的情况下，在注入区域的附近已经存在的硼的浓度越低，新注入的硼越易于扩散。在为了形成插塞部而注入硼等受主的情况下，在接触区15，不仅存在形成基区14的受主，还存在形成掺杂浓度比基区14的掺杂浓度高的接触区15的受主。即，硼等受主已经以高浓度存在。例如，在向第一沟槽接触部54-1的下端注入受主的情况下，由于在第一沟槽接触部54-1的下端存在形成浓度比基区14的浓度高的接触区15的受主，所以所注入的受主与从注入前就存在的受主之间的浓度差小。因此，浓度梯度变小，受主扩散时的通量小，并不那么进行扩散。另一方面，在发射区12，硼等受主仅存在形成基区14的程度。而且，在第二沟槽接触部54-2的下端的深度位置，受主的浓度朝向下表面23侧减小。由此，在向第二沟槽接触部54-2的下端注入受主的情况下，所注入的受主的浓度与基区14的受主的浓度的浓度差比接触区15的情况(即第二沟槽接触部54-2的下端)大。因此，浓度梯度变得比较大，受主扩散时的通量变大。由此，所注入的受主有时主要朝向浓度低的下表面23侧而在发射区12的内部较深地扩散，进而也扩散到基区14。因此，在对半导体基板10进行了退火的情况下，注入到发射区12的受主比注入到接触区15的受主向下表面23侧扩散到更宽的范围。因此，能够将第二插塞部202设置到比第一插塞部201更靠下表面23侧的位置。
将以半导体基板10的上表面21为基准的沟槽接触部54的Z轴方向上的深度设为L1。另外，将发射区12的Z轴方向上的宽度设为L2。另外，将第二插塞部202的比发射区12向下侧突出的部分的Z轴方向上的长度设为L3。深度L1可以为宽度L2的一半以下。通过减小深度L1，从而易于向沟槽接触部54的内部填充金属材料，能够降低半导体装置的不合格率。即使减小深度L1，也能够在下表面23侧较长地形成第二插塞部202，因此能够抑制闩锁。另外，通过减小深度L1，从而能够降低第二插塞部202的受主扩散到栅极沟槽部40与基区14之间的界面的可能性，能够抑制晶体管部70的阈值电压的波动。深度L1可以为宽度L2的1/4以下。深度L1可以为0.2μm以上且0.6μm以下。深度L1可以为0.3μm以上，也可以为0.5μm以下。宽度L2可以为0.3μm以上且0.7μm以下。宽度L2可以为0.4μm以上，也可以为0.6μm以下。
长度L3可以比宽度L2小。长度L3可以为宽度L2的一半以下。如果使长度L3过大，则第二插塞部202的受主扩散到栅极沟槽部40与基区14之间的界面的可能性变高，存在晶体管部70的阈值电压发生波动的情况。长度L3可以比0μm大且为0.4μm以下。长度L3可以为0.1μm以上，也可以为0.3μm以下。
将第二插塞部202的上端部的深度位置设为Zp2。第二插塞部202的上端部可以与第二沟槽接触部54-2的侧壁接触。将从上表面21起到第二插塞部202的上端部的深度位置Zp2为止的宽度设为La2。将从深度位置Zp2起到深度位置Z12为止的宽度设为Lb2。宽度La2可以比宽度Lb2小。由此，能够在将第二沟槽接触部54-2与发射区12的接触电阻维持得较小的同时易于抽取空穴，能够抑制闩锁。
将第一插塞部201的上端部的深度位置设为Zp5。第一插塞部201的上端部可以与第一沟槽接触部54-1的侧壁接触。将从上表面21起到第一插塞部201的上端部的深度位置Zp5为止的宽度设为La5。将从深度位置Zp5起到深度位置Z15为止的宽度设为Lb5。宽度La5可以比宽度Lb5小。另外，宽度La2可以比宽度La5小。由此，能够易于从第二沟槽接触部54-2抽取空穴，并且能够抑制闩锁。
第一插塞部201的下端的深度位置Z201可以是与接触区15的下端的深度位置Z15相同的深度，也可以配置于比深度位置Z15更靠上表面21侧的位置。接触区15的下端的深度位置Z15可以配置于比发射区12的下端的深度位置Z12更靠下表面23侧的位置。第二插塞部202的下端的深度位置Z202可以配置于比接触区15的下端的深度位置Z15更靠下表面23侧的位置。
第一插塞部201的下端的深度位置Z201可以配置于比发射区12的下端的深度位置Z12更靠下表面23侧的位置。由此，易于抽取来自下表面23侧的空穴载流子，能够抑制闩锁。深度位置Z201也可以配置于比深度位置Z12更靠上表面21侧的位置。
应予说明，在图3至图5中，对晶体管部70的台面部60的结构进行了说明。二极管部80的台面部61相对于台面部60的结构，代替发射区12和接触区15而具有基区14。另外，台面部61相对于台面部60的结构，代替集电区22而具有阴极区82。台面部61可以具有沟槽接触部54。沟槽接触部54设置到与第一沟槽接触部54-1和第二沟槽接触部54-2相同的深度位置。台面部61可以具有与沟槽接触部54的下端接触的P++型的插塞部。台面部61的插塞部可以形成到与第一插塞部201相同的深度位置，或者形成到比第一插塞部201更深的位置。台面部61的插塞部可以形成得比第二插塞部202更浅。基区14和该插塞部可以包含相同元素的受主。
图6是示出图2中的d-d截面的一例的图。d-d截面是在台面部60中通过沟槽接触部54的YZ面。在图6中，与图5同样地省略了下表面23侧的区域。另外，在图6中，省略了层间绝缘膜38。
如图2所示，在台面部60的上表面，沿着Y轴方向交替地配置有发射区12和接触区15。将沟槽接触部54中的在俯视时位于接触区15的内部的区域设为第一沟槽接触部54-1，将在俯视时位于发射区12的内部的区域设为第二沟槽接触部54-2。如图6所示，第一沟槽接触部54-1和第二沟槽接触部54-2沿着Y轴方向交替地配置。在第一沟槽接触部54-1之下配置有第一插塞部201，在第二沟槽接触部54-2之下配置有第二插塞部202。即，沿着Y轴方向交替地配置有第一插塞部201和第二插塞部202。如上所述，第二插塞部202的下端的深度位置Z202配置于比第一插塞部201的下端的深度位置Z201更靠下表面23侧的位置。
图7A是示出b-b截面和c-c截面的另一例的图。对于本例的半导体装置100而言，第一插塞部201、第二插塞部202以及接触区15的相对位置与图5所示的例子不同。其他结构与图5所示的例子相同。
本例的第二插塞部202的下端的深度位置Z202配置于比接触区15的下端的深度位置Z15更靠上表面21侧的位置。第一插塞部201的下端的深度位置Z201也可以配置于比接触区15的下端的深度位置Z15更靠上表面21侧的位置。例如，通过将沟槽接触部54形成得浅，从而能够将深度位置Z201和深度位置Z202形成得比深度位置Z15更浅。通过将各个插塞部形成得浅，从而能够抑制插塞部的受主扩散到栅极沟槽部40的附近，能够抑制晶体管部70的阈值电压的波动。另外，通过将接触区15形成得深，从而也易于从接触区15抽取从发射区12的下方朝向上表面21的空穴载流子。
图7B是示出图2中的d-d截面的另一例的图。本例的半导体装置100具有图7A所示的结构。如图7A中所说明的那样，本例的插塞部(即，第一插塞部201和第二插塞部202)设置得比接触区15更浅。即，第一插塞部201的下端的深度位置Z201和第二插塞部202的下端的深度位置Z202这两者配置于比接触区15的下端的深度位置Z15靠上表面21侧的位置。第二插塞部202可以设置到比第一插塞部201更靠下表面23侧的位置。在图7B的例子中，第一插塞部201的下端的深度位置Z201、第二插塞部202的下端的深度位置Z202以及接触区15的下端的深度位置Z15从上表面21侧起依次以深度位置Z201、深度位置Z202、深度位置Z15的顺序配置。
将第一插塞部201的Y轴方向上的长度设为Y201，将第二插塞部202的Y轴方向上的长度设为Y202。可以将半导体基板10的上表面21处的发射区12的长度和接触区15的长度设为长度Y201和长度Y202。上表面21处的发射区12的长度和接触区15的长度可以在与沟槽接触部54接触的位置进行测定。如图7B所示，在第一插塞部201和第二插塞部202的深度位置不同的情况下，也可以将该深度位置变化的Y轴方向上的位置设为第一插塞部201与第二插塞部202之间的边界位置。
第一插塞部201的长度Y201可以比第二插塞部202的长度Y202长，可以与第二插塞部202的长度Y202相同，也可以比第二插塞部202的长度Y202短。在本说明书中公开的各个例子中也是同样的。
图7C是示出图2中的d-d截面的另一例的图。在本例中，也与图7B的例子同样地，插塞部(即，第一插塞部201和第二插塞部202)设置得比接触区15更浅。但是，在本例中，第一插塞部201的下端的深度位置Z201与第二插塞部202的下端的深度位置Z202相同。其他结构与图7B的例子相同。应予说明，深度位置相同是指可以包含±10％以内的误差。即，在从上表面21起到深度位置Z201为止的距离D201与从上表面21起到深度位置Z202为止的距离D202的差的绝对值|D201-D202|相对于距离D201和距离D202中的至少一方为10％以下的情况下，可以视为深度位置Z201和深度位置Z202相同。在本说明书中，各插塞部的深度方向上的位置或距离可以在各插塞部的Y轴方向上的中央进行测定，也可以使用在Y轴方向上的多个部位测定出的平均值，还可以使用通过其他方法测定出的值。
本例的接触区15是在上表面21的附近注入掺杂剂离子，并通过热处理使掺杂剂扩散而形成的。因此，在Z轴方向上越远离上表面21，接触区15的掺杂浓度越低。在接触区15的深度位置Z15比第一插塞部201的深度位置Z201和第二插塞部202的深度位置Z202深足够多的情况下，深度位置Z201和深度位置Z202处的接触区15的掺杂浓度低，且接近基区14的掺杂浓度。因此，从第一沟槽接触部54-1的下端注入到接触区15的掺杂剂与从第二沟槽接触部54-2的下端注入到发射区12或基区14的掺杂剂的扩散深度有时成为同等程度。在该情况下，如本例那样，第一插塞部201和第二插塞部202的深度实质上相同。
从上表面21起到接触区15的下端为止的距离D15可以是从上表面21起到第一插塞部201和第二插塞部202的下端为止的距离D20的1.5倍以上，也可以是从上表面21起到第一插塞部201和第二插塞部202的下端为止的距离D20的1.75倍以上，还可以是从上表面21起到第一插塞部201和第二插塞部202的下端为止的距离D20的2倍以上。可以将从上表面21起到第一插塞部201的下端为止的距离与从上表面21起到第二插塞部202的下端为止的距离的平均值用作距离D20。从上表面21起到接触区15的下端为止的距离D15可以在接触区15的Y轴方向上的中央进行测定，也可以使用在Y轴方向上的多个部位测定出的平均值，还可以使用通过其他方法测定出的值。
图8是示出b-b截面和c-c截面的另一例的图。将台面部60的X轴方向上的宽度设为X60，将栅极沟槽部40的X轴方向上的宽度设为X40，将沟槽接触部54的X轴方向上的宽度设为X54。宽度X60和宽度X40可以是半导体基板10的上表面21处的宽度。宽度X54可以是沟槽接触部54的底面的宽度，也可以是半导体基板10的上表面21的高度处的宽度。
台面部60的宽度X60可以比栅极沟槽部40的宽度X40小。通过使台面部60细微化，从而能够提高载流子注入增强效应(IE效应)，降低导通电阻。另外，即使将第二沟槽接触部54-2形成得浅，也能够将第二插塞部202形成得深，因此，即使在将台面部60细微化的情况下，也能够容易地形成沟槽接触部54。
台面部60的宽度X60可以为1μm以下，也可以为0.8μm以下，还可以为0.6μm以下。沟槽接触部54的宽度X54可以为台面部60的宽度X60的一半以下。宽度X54可以为0.15μm以上且0.4μm以下。
图9是将第二沟槽接触部54-2和第二插塞部202的附近放大的图。本例的第二插塞部202具有与第二沟槽接触部54-2的侧面接触的第二部分212。沟槽接触部54的侧面可以是指相对于XY面的倾斜度为45度以上且90度以下的面。沟槽接触部54的侧面也可以是指从半导体基板10的上表面21起到沟槽接触部54的一半深度为止的面。
本例的第二插塞部202通过在向第二沟槽接触部54-2填充金属材料之前，经由第二沟槽接触部54-2注入受主而形成。在该情况下，受主也从第二沟槽接触部54-2的侧面被注入。如果以使发射区12反转为P型的程度，从第二沟槽接触部54-2的侧面注入受主，则在第二沟槽接触部54-2的侧面形成P型的第二部分212。第二部分212的掺杂浓度可以比基区14的掺杂浓度低，也可以比基区14的掺杂浓度高。
图10是将第一沟槽接触部54-1和第一插塞部201的附近放大的图。与图9所示的第二插塞部202同样地，本例的第一插塞部201具有与第一沟槽接触部54-1的侧面接触的第一部分211。
将第一部分211的X轴方向上的宽度设为X211，将第二部分212的X轴方向上的宽度设为X212。宽度X211和宽度X212可以是半导体基板10的上表面21处的宽度。第二部分212的宽度X212可以比第一部分211的宽度X211小。从各个沟槽接触部54的侧面注入的受主的量比从沟槽接触部54的底面注入的受主的量少。因此，对于远离第二沟槽接触部54-2的侧面的发射区12而言，即使受主到达也难以反转为P型。因此，第二部分212的宽度X212变小。另一方面，如果从第一沟槽接触部54-1的侧面注入受主，则受主所到达的范围的P型浓度上升，因此，存在第一部分211的宽度X211比宽度X212大的情况。
另外，将第一插塞部201的X轴方向上的宽度设为X201，将第二插塞部202的X轴方向上的宽度设为X202。可以将各插塞部的X轴方向上的最大宽度设为各插塞部的宽度。从沟槽接触部54的底面注入比较多的受主。因此，各插塞部呈现最大宽度的深度位置可以是比沟槽接触部54的下端更靠下表面23侧的位置。
第一插塞部201的宽度X201可以比第二插塞部202的宽度X202小。如上所述，与接触区15相比，受主在发射区12中易于扩散。因此，从第二沟槽接触部54-2的底面注入的大量的受主在发射区12中也沿X轴方向扩散得很广，存在宽度X202比宽度X201大的情况。
图11是示出第二沟槽接触部54-2和第二插塞部202的附近的另一例的图。本例的半导体装置100具备阻挡金属221和硅化物部231。其他结构与在图1至图11中说明的任一方式的半导体装置100相同。
阻挡金属221沿着沟槽接触部54的底面和侧面设置。阻挡金属221配置于半导体基板10与包含铝或钨等的电极之间。阻挡金属221可以进一步沿着层间绝缘膜38的侧面设置，也可以进一步沿着层间绝缘膜38的上表面设置。阻挡金属221可以由包含钛的金属形成。阻挡金属221也可以是层叠有氮化钛膜和钛膜而成的层叠膜。
硅化物部231设置于第二沟槽接触部54-2与半导体基板10之间的边界。本例的硅化物部231设置于阻挡金属221与半导体基板10之间的边界。硅化物部231可以是利用半导体基板10所包含的硅将阻挡金属221所包含的金属硅化而形成的部分。本例的硅化物部231为钛硅化物。
本例的第二插塞部202包含硼。硅化物部231也可以含有硼。第二插塞部202的硼可以扩散到硅化物部231的内部。硅化物部231中的与第二插塞部202接触的部分可以包含硼。在图11中，示出了第二沟槽接触部54-2和第二插塞部202，但在第一沟槽接触部54-1和第一插塞部201的附近，也可以设置阻挡金属221和硅化物部231。第一沟槽接触部54-1的硅化物部231的半导体基板10侧的整个界面与接触区15或第一插塞部201接触。第一沟槽接触部54-1的硅化物部231的整个该界面可以包含硼。
图12A和图12B是示出半导体装置100的制造方法的一例的图。在图12A和图12B中，示出了制造工序的一部分。在图12A和图12B中，与图5同样地并排示出了通过发射区12的截面和通过接触区15的截面。在图12A和图12B中，示出了台面部60的上表面21侧的结构。
首先，在上表面侧结构形成步骤S1201中，形成半导体基板10的上表面21的附近的结构。在上表面侧结构形成步骤S1201中，在具有漂移区18的半导体基板10形成基区14、发射区12、接触区15、栅极沟槽部40、虚设沟槽部30、以及层间绝缘膜38。在上表面侧结构形成步骤S1201中，还可以进一步形成蓄积区16。
接下来，在沟槽形成步骤S1202中，对层间绝缘膜38和半导体基板10的上表面21进行蚀刻，形成第一沟槽接触部54-1和第二沟槽接触部54-2。第一沟槽接触部54-1设置到接触区15的内部，第二沟槽接触部54-2设置到发射区12的内部。但是，在该阶段，不向第一沟槽接触部54-1和第二沟槽接触部54-2的内部填充金属材料。在本例中，将形成于层间绝缘膜38和半导体基板10的槽称为沟槽接触部54。
接下来，在插塞注入步骤S1203中，经由各自的沟槽接触部54向半导体基板10注入第二导电型的掺杂剂。该掺杂剂优选为与为了形成接触区15而注入的掺杂剂相同的元素。本例的掺杂剂为硼。在插塞注入步骤S1203中，以使所注入的掺杂剂的浓度峰配置于发射区12和接触区15的内部的方式，设定掺杂剂离子的加速能量。对于第一沟槽接触部54-1和第二沟槽接触部54-2，可以以相同的剂量(ions/cm2)注入掺杂剂离子。
接下来，在插塞退火步骤S1204中，对半导体基板10进行退火。由此，形成第一插塞部201和第二插塞部202。如上所述，受主在发射区12中的扩散系数比受主在接触区15中的扩散系数大。因此，第二插塞部202形成在比第一插塞部201更宽的范围。在插塞退火步骤S1204中，可以在退火炉中对整个半导体基板10进行退火。在插塞退火步骤S1204中，可以在第二插塞部202至少到达基区14的温度和时间的条件下对半导体基板10进行退火。
可以在插塞退火步骤S1204之后向沟槽接触部54的内部填充金属材料。另外，可以在插塞退火步骤S1204之后形成发射极52。另外，可以在插塞退火步骤S1204之后形成半导体基板10的下表面23侧的缓冲区20、集电区22、阴极区82以及集电极24。
图13是示出图12B中的e-e线和f-f线处的受主浓度分布的一例的图。e-e线是通过第二插塞部202和基区14的一部分且与Z轴平行的线。f-f线是通过第一插塞部201和基区14的一部分且与Z轴平行的线。
如图12A和图12B中所说明的那样，硼等受主相对于第一插塞部201和第二插塞部202的剂量是相同的。但是，受主在第二插塞部202中比在第一插塞部201中扩散到更大的范围。因此，第二插塞部202的受主浓度的峰值D2可以比第一插塞部201的受主浓度的峰值D1小。在第一插塞部201中受主浓度呈现峰值的深度位置Z1与在第二插塞部202中受主浓度呈现峰值的深度位置Z2可以相同也可以不同。另外，在第一插塞部201和第二插塞部202中的至少一方，与沟槽接触部54的下端接触的位置的受主浓度可以呈现最大值。
如上所述，第二插塞部202的下端的深度位置Z202配置于比第一插塞部201的下端的深度位置Z201更靠下表面23侧的位置。深度位置Z202和深度位置Z201可以是受主浓度的斜率的绝对值从沟槽接触部54的下端朝向下表面23侧最初呈现减小的变化点的位置。如上所述，注入到第二插塞部202的受主向下表面23侧扩散得很广，因此，呈现该极小值的位置配置于比第一插塞部201更靠下表面23侧的位置。
第一插塞部201的受主浓度的峰值D1可以为1×1020/cm3以上。峰值D1可以为1×1021/cm3以下。应予说明，接触区15中的受主浓度的峰值可以比峰值D1小。接触区15中的受主浓度的峰值可以为1×1019/cm3以上且小于1×1020/cm3。第二插塞部202的受主浓度的峰值D2可以比接触区15中的受主浓度的峰值高。深度位置Z201处的基区14的受主浓度D3和深度位置Z202处的基区14的受主浓度D4为例如1×1016/cm3以上且5×1017/cm3以下。受主浓度D4可以比受主浓度D3低。
根据本例，第二插塞部202的峰值D2比第一插塞部201的峰值D1小。如上所述，在经由沟槽接触部54注入受主之前，第二沟槽接触部54-2的下端的受主浓度(/cm3)与第一沟槽接触部54-1的下端的受主浓度相比，至少低一个数量级左右。因此，在发射区12的内部，被注入的受主主要朝向下表面23侧扩散。因此，峰值D2小于峰值D1。另外，在发射区12的内部，能够使受主在上表面21向水平的方向的扩散比较少，能够抑制晶体管部70的阈值电压的波动。另外，通过提高第二插塞部202的峰值D2，从而易于抽取空穴载流子。
图14是示出图2中的e-e截面的一例的图。除e-e截面以外的结构与在图1至图13中说明的任一方式相同。e-e截面是在台面部60中通过栅极沟槽部40的附近的YZ面。在e-e截面中，未形成第一插塞部201和第二插塞部202。在X轴方向上，e-e截面与栅极沟槽部40之间的距离可以是栅极沟槽部40与沟槽接触部54之间的距离的1/10以下。在图14中，与图5同样地省略了下表面23侧的区域。另外，在图14中，省略了层间绝缘膜38。
在该截面中，在半导体基板10的上表面21，沿着Y轴方向交替地设置有发射区12和接触区15。接触区15可以形成到比发射区12更深的位置。
在Y轴方向上，将发射区12的长度设为Y12，将接触区15的长度设为Y15。可以使用上表面21中的发射区12与接触区15之间的边界位置来测定各区域的长度。发射区12的长度Y12可以比接触区15的长度Y15短，也可以与接触区15的长度Y15相同，还可以比接触区15的长度Y15长。
以上，使用实施方式对本发明进行了说明，但是本发明的技术范围并不限于上述实施方式所记载的范围。对本领域技术人员来说可以对上述实施方式进行各种变更或改进是显而易见的。根据权利要求书的记载，进行了那样的变更或改进的方式显然也可以包括在本发明的技术范围内。
应当注意的是，在权利要求书、说明书和附图中所示的装置、系统、程序和方法中的动作、顺序、步骤和阶段等各处理的执行顺序只要未特别明示“在……之前”，“事先”等，另外，不是在之后的处理中使用之前的处理的结果，就可以按任意顺序来实现。即使为方便起见，对权利要求书、说明书和附图中的动作流程使用“首先”、“接下来”等进行说明，也不表示必须按照该顺序实施。

Claims (15)

1.一种半导体装置，其特征在于，具备：
半导体基板，其具有上表面和下表面，并具有第一导电型的漂移区；
第二导电型的基区，其设置于所述上表面与所述漂移区之间；
栅极沟槽部，其从所述上表面设置到所述漂移区，并且在所述上表面沿长度方向延伸地设置；
第一导电型的发射区，其设置于所述上表面与所述基区之间，并且与所述栅极沟槽部接触；
第二导电型的接触区，其设置于所述上表面与所述基区之间，并且在所述栅极沟槽部的长度方向上与所述发射区交替地配置；
第一沟槽接触部，其从所述上表面设置到所述接触区的内部；
第二沟槽接触部，其从所述上表面设置到所述发射区的内部；
第二导电型的第一插塞部，其被设置为与所述第一沟槽接触部的下端接触，且浓度比所述基区的浓度高；以及
第二导电型的第二插塞部，其被设置为与所述第二沟槽接触部的下端接触，并设置到比所述第一插塞部更靠所述下表面侧的位置，且浓度比所述基区的浓度高。
2.根据权利要求1所述的半导体装置，其特征在于，
所述接触区、所述第一插塞部以及所述第二插塞部包含相同元素的受主。
3.根据权利要求1所述的半导体装置，其特征在于，
所述第二插塞部的下端配置于比所述发射区的下端更靠下表面侧的位置。
4.根据权利要求3所述的半导体装置，其特征在于，
所述第二插塞部的下端配置于比所述接触区的下端更靠上表面侧的位置。
5.根据权利要求1至4中任一项所述的半导体装置，其特征在于，
所述第一插塞部的下端配置于与所述接触区的下端相同的深度位置，或者配置于比所述接触区的下端更靠上侧的位置。
6.根据权利要求1至4中任一项所述的半导体装置，其特征在于，
所述第二插塞部的下端的深度位置配置于比所述第一插塞部的下端的深度位置更靠下表面侧0.1μm以上的位置。
7.根据权利要求6所述的半导体装置，其特征在于，
所述第二插塞部的下端的深度位置配置于比所述第一插塞部的下端的深度位置更靠下表面侧0.3μm以上的位置。
8.根据权利要求1至4中任一项所述的半导体装置，其特征在于，
所述第二插塞部的受主浓度的峰值比所述第一插塞部的受主浓度的峰值小。
9.根据权利要求1至4中任一项所述的半导体装置，其特征在于，
所述半导体装置还具备：
沟槽部，其被设置为在与所述长度方向垂直的排列方向上与所述栅极沟槽部相邻，并从所述上表面设置到所述漂移区，且沿所述长度方向延伸地设置；以及
台面部，其被所述栅极沟槽部和所述沟槽部所夹，
所述台面部的所述排列方向上的宽度比所述栅极沟槽部的所述排列方向上的宽度小。
10.根据权利要求1至4中任一项所述的半导体装置，其特征在于，
所述第一插塞部具有与所述第一沟槽接触部的侧面接触的第一部分，
所述第二插塞部具有与所述第二沟槽接触部的侧面接触的第二部分，
所述第二部分的宽度比所述第一部分的宽度小。
11.根据权利要求1至4中任一项所述的半导体装置，其特征在于，
所述第一插塞部和所述第二插塞部包含硼，
所述半导体基板包含硅，
在所述第一沟槽接触部与所述半导体基板之间的边界以及所述第二沟槽接触部与所述半导体基板之间的边界设置有硅化物部，
所述硅化物部包含硼。
12.一种半导体装置，其特征在于，具备：
半导体基板，其具有上表面和下表面，并具有第一导电型的漂移区；
第二导电型的基区，其设置于所述上表面与所述漂移区之间；
栅极沟槽部，其从所述上表面设置到所述漂移区，并且在所述上表面沿长度方向延伸地设置；
第一导电型的发射区，其设置于所述上表面与所述基区之间，并且与所述栅极沟槽部接触；
第二导电型的接触区，其设置于所述上表面与所述基区之间，并且在所述栅极沟槽部的长度方向上与所述发射区交替地配置；
沟槽接触部，其从所述上表面设置到所述接触区的内部，并且从所述上表面设置到所述发射区的内部；以及
第二导电型的插塞部，其被设置为与所述沟槽接触部的下端接触，且浓度比所述基区的浓度高，所述第二导电型的插塞部设置得比所述接触区浅。
13.根据权利要求12所述的半导体装置，其特征在于，
所述沟槽接触部具备：
第一沟槽接触部，其从所述上表面设置到所述接触区的内部；以及
第二沟槽接触部，其从所述上表面设置到所述发射区的内部，
所述插塞部具备：
第一插塞部，其被设置为与所述第一沟槽接触部的下端接触；以及
第二插塞部，其被设置为与所述第二沟槽接触部的下端接触，并设置到与所述第一插塞部相同的深度的位置。
14.根据权利要求12所述的半导体装置，其特征在于，
所述沟槽接触部具备：
第一沟槽接触部，其从所述上表面设置到所述接触区的内部；以及
第二沟槽接触部，其从所述上表面设置到所述发射区的内部，
所述插塞部具备：
第一插塞部，其被设置为与所述第一沟槽接触部的下端接触；以及
第二插塞部，其被设置为与所述第二沟槽接触部的下端接触，并且设置到比所述第一插塞部更靠所述下表面侧的位置。
15.一种制造方法，其特征在于，包括：
上表面侧结构形成步骤，在具有上表面和下表面并具有第一导电型的漂移区的半导体基板形成第二导电型的基区、栅极沟槽部、第一导电型的发射区、以及第二导电型的接触区，所述第二导电型的基区设置于所述上表面与所述漂移区之间，所述栅极沟槽部从所述上表面设置到所述漂移区且在所述上表面沿长度方向延伸地设置，所述第一导电型的发射区设置于所述上表面与所述基区之间且与所述栅极沟槽部接触，所述第二导电型的接触区设置于所述上表面与所述基区之间且在所述栅极沟槽部的长度方向上与所述发射区交替地配置；
沟槽形成步骤，形成第一沟槽接触部和第二沟槽接触部，所述第一沟槽接触部从所述上表面设置到所述接触区的内部，所述第二沟槽接触部从所述上表面设置到所述发射区的内部；
插塞注入步骤，经由所述第一沟槽接触部和所述第二沟槽接触部向所述半导体基板注入第二导电型的掺杂剂；以及
插塞退火步骤，对所述半导体基板进行退火，从而形成与所述第一沟槽接触部的下端接触的第二导电型的第一插塞部、以及与所述第二沟槽接触部的下端接触并设置到比所述第一插塞部更靠所述下表面侧的位置的第二导电型的第二插塞部。
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