CN117096184A - 半导体装置 - Google Patents

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semiconductor substrate
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Abstract

提供一种半导体装置，其抑制半导体装置的开关损耗。所述半导体装置具备设置于漂移区与半导体基板的下表面之间的第二导电型的集电区，所述集电区包括第一区和第二区，所述第二区对于所述漂移区的载流子的注入效率低于所述第一区对于漂移区的载流子的注入效率，在将俯视时的所述第一区在所述集电区的单位面积中所占的面积设为S1，将所述第二区的面积设为S2，将所述第一区的所述注入效率设为η1，将所述第二区的所述注入效率设为η2的情况下，由下式给出的平均注入效率ηC为0.1以上且0.4以下：ηC＝(S1×η1+S2×η2)/(S1+S2)。

Description

半导体装置
技术领域
本发明涉及半导体装置。
背景技术
以往，已知有具备IGBT等的半导体装置(例如参照专利文献1、2)。
专利文献1：日本特开2015-023118号公报
专利文献2：日本特开2018-049866号公报
发明内容
技术问题
在半导体装置中，优选抑制开关损耗。
技术方案
为了解决上述课题，在本发明的第一方式中，提供一种半导体装置。上述半导体装置可以具备半导体基板，该半导体基板具有上表面和下表面，且设置有第一导电型的漂移区。上述半导体装置可以具备第一导电型的发射区，所述第一导电型的发射区与所述半导体基板的所述上表面接触地设置且掺杂浓度高于所述漂移区的掺杂浓度。上述任一半导体装置可以具备与所述发射区接触地设置的第二导电型的基区。上述任一半导体装置可以具备设置在所述漂移区与所述半导体基板的所述下表面之间的第二导电型的集电区。在上述任一半导体装置中，所述集电区可以包括第一区和第二区，所述第二区对于所述漂移区的载流子的注入效率低于所述第一区对于所述漂移区的载流子的注入效率。在上述任一半导体装置中，将在俯视时所述第一区在所述集电区的单位面积中所占的面积设为S1，将在俯视时所述第二区在所述集电区的单位面积中所占的面积S2，将所述第一区的所述注入效率设为η1，将所述第二区的所述注入效率设为η2的情况下，由下式给出的平均注入效率ηC可以为0.1以上且0.4以下，
ηC＝(S1×η1+S2×η2)/(S1+S2)。
在上述任一半导体装置中，所述第一区中的所述集电区的掺杂浓度可以高于所述第二区中的所述集电区的掺杂浓度。
在上述任一半导体装置中，在将所述第一区中的所述集电区的所述掺杂浓度设为D1，将所述第二区中的所述集电区的所述掺杂浓度设为D2的情况下，由下式给出的平均掺杂浓度DC可以为1×1015/cm3以上且1×1018/cm3以下，
DC＝(S1×D1+S2×D2)/(S1+S2)。
在上述任一半导体装置中，所述第二区中的所述集电区的所述掺杂浓度可以为1×1015/cm3以上且1×1017/cm3以下。
在上述任一半导体装置中，所述第二区中的所述集电区的所述掺杂浓度可以高于所述漂移区的掺杂浓度。
上述任一半导体装置可以具备缓冲区，所述缓冲区形成在所述第二区与所述漂移区之间，且掺杂浓度高于所述漂移区的掺杂浓度。在上述任一半导体装置中，所述第二区中的所述集电区的所述掺杂浓度可以高于所述第二区与所述缓冲区的PN结部中的施主浓度。
在上述任一半导体装置中，所述第一区中的所述集电区的所述掺杂浓度D1可以高于所述平均掺杂浓度DC。在上述任一半导体装置中，所述平均掺杂浓度DC可以高于所述第二区中的所述集电区的所述掺杂浓度D2。在上述任一半导体装置中，所述第二区的面积S2相对于所述第一区的面积S1的比例α可以由下式给出，
α＝S2/S1。
在上述任一半导体装置中，比例β可以由包括所述第一区中的所述集电区的所述掺杂浓度D1的下式给出，
β＝(D1/DC-1)+D2/(DC-D2)。
在上述任一半导体装置中，所述比例α可以为所述比例β以上。
在上述任一半导体装置中，所述第一区中的所述集电区可以在所述半导体基板的深度方向上比所述第二区中的所述集电区厚。
在上述任一半导体装置中，所述第二区的第二导电型的杂质浓度可以高于所述第一区的第二导电型的杂质浓度。
在上述任一半导体装置中，俯视时的两个所述第一区之间的距离可以为所述漂移区中的少数载流子的扩散长度以下。
上述任一半导体装置可以具备包括所述发射区和所述基区的有源部。上述任一半导体装置可以具备第二导电型的阱区，该第二导电型的阱区在俯视时包围所述有源部，并与所述半导体基板的所述上表面接触地设置。上述任一半导体装置可以具备配置在所述阱区与所述半导体基板的端边之间的边缘终端结构部。在所述有源部可以设置有所述第一区和所述第二区这双方。在所述边缘终端结构部可以设置有所述第二区，不设置所述第一区。
在上述任一半导体装置中，可以在与所述阱区重叠的位置设置所述第二区，不设置所述第一区。
在上述任一半导体装置中，所述边缘终端结构部的所述第二区可以延伸设置至与所述有源部的所述发射区重叠的位置。
上述任一半导体装置可以具备栅极沟槽部，该栅极沟槽部从所述半导体基板的所述上表面设置至所述漂移区，并与所述发射区和所述基区接触。在上述任一半导体装置中，所述第一区可以设置在与所述栅极沟槽部重叠的位置。
上述任一半导体装置可以具备接触区，该接触区与所述半导体基板的所述上表面接触地设置，且掺杂浓度高于所述基区的掺杂浓度。在上述任一半导体装置中，所述第一区的接触面积比可以高于所述第二区的接触面积比。所述接触面积比可以是在所述半导体基板的所述上表面露出的所述接触区的面积相对于单位面积的比例。
在本发明的第二方式中，提供一种半导体装置。上述半导体装置可以具备半导体基板，该半导体基板具有上表面和下表面，且设置有第一导电型的漂移区。上述半导体装置可以具备第一导电型的发射区，该发射区设置在所述漂移区与所述半导体基板的所述上表面之间，且掺杂浓度高于所述漂移区的掺杂浓度。上述任一半导体装置可以具备与所述发射区接触地设置的第二导电型的基区。上述任一半导体装置可以具备设置在所述漂移区与所述半导体基板的所述下表面之间的第二导电型的集电区。在上述任一半导体装置中，所述集电区可以包括第一区和第二区，所述第二区对于所述漂移区的载流子的注入效率低于所述第一区对于所述漂移区的载流子的注入效率。在上述任一半导体装置中，在将俯视时所述第一区在所述集电区的单位面积中所占的面积设为S1，将俯视时所述第二区在所述集电区的单位面积中所占的面积设为S2，将所述第一区中的所述集电区的所述掺杂浓度设为D1，将所述第二区中的所述集电区的所述掺杂浓度设为D2的情况下，由下式给出的平均掺杂浓度DC可以为1×1015/cm3以上且1×1018/cm3以下，
DC＝(S1×D1+S2×D2)/(S1+S2)。
应予说明，上述发明内容并未列举本发明的全部必要特征。另外，这些特征组的子组合也能够成为发明。
附图说明
图1是示出本发明的一个实施方式的半导体装置100的一例的俯视图。
图2是图1中的区域D的放大图。
图3是示出图2中的e-e截面的一例的图。
图4A是示出俯视时的第一区26和第二区28的配置例的图。
图4B是示出第二区28的面积S2相对于第一区26的面积S1的特性的图。
图5是示出俯视时的第一区26和第二区28的配置例的图。
图6是示出图1的a-a截面的一例的图。
图7是示出a-a截面的另一例的图。
图8是示出俯视时的发射区12和接触区15的配置例的图。
图9是示出a-a截面的另一例的图。
图10是示出俯视时的发射区12和接触区15的配置例的图。
图11是示出图1的b-b截面的一例的图。
图12是示出图1的b-b截面的一例的图。
图13是示出图3的线c-c处的净掺杂浓度分布的一例的图。
图14是示出第一区26和第二区28的另一例的图。
图15是示出注入于集电区22的P型杂质的剂量的设定值与集电区22的掺杂浓度的偏差之间的关系的图。
符号说明
10…半导体基板、11…阱区、12…发射区、14…基区、15…接触区、16…蓄积区、18…漂移区、20…缓冲区、21…上表面、22…集电区、23…下表面、24…集电极、26…第一区、27…掺杂浓度峰、28…第二区、29…直线部分、30…虚设沟槽部、31…前端部、32…虚设绝缘膜、34…虚设导电部、38…层间绝缘膜、39…直线部分、40…栅极沟槽部、41…前端部、42…栅极绝缘膜、44…栅极导电部、52…发射电极、54…接触孔、60、61…台面部、70…晶体管部、80…二极管部、81…延长区、82…阴极区、90…边缘终端结构部、92…保护环、93…场板、94…布线、95…沟道截止部、96…电极、100…半导体基板、130…外周栅极布线、131…有源侧栅极布线、132…栅极流道、160…有源部、162…端边、164…栅极焊盘
具体实施方式
以下，通过发明的实施方式对本发明进行说明，但以下的实施方式并不限于权利要求书所涉及的发明。另外，实施方式中说明的特征的全部组合并不一定是发明的技术方案所必须的。
在本说明书中，将与半导体基板的深度方向平行的方向上的一侧称为“上”，将另一侧称为“下”。将基板、层或其他部件的两个主面中的一个面称为上表面，将另一个面称为下表面。“上”、“下”的方向并不限于重力方向或半导体装置的实际安装时的方向。
在本说明书中，有时使用X轴、Y轴以及Z轴的正交坐标轴来说明技术事项。正交坐标轴仅仅确定构成要素的相对位置，并不限定特定的方向。例如，Z轴并不限定地表示相对于地面的高度方向。应予说明，+Z轴方向和-Z轴方向是相互反向的方向。在不记载正负而记载为Z轴方向的情况下，是指与+Z轴和-Z轴平行的方向。
在本说明书中，将与半导体基板的上表面和下表面平行的正交轴设为X轴和Y轴。另外，将与半导体基板的上表面和下表面垂直的轴设为Z轴。在本说明书中，有时将Z轴的方向称为深度方向。另外，在本说明书中，包括X轴和Y轴在内，有时将与半导体基板的上表面和下表面平行的方向称为水平方向。
有时将从半导体基板的深度方向上的中心到半导体基板的上表面为止的区域称为上表面侧。同样地，有时将从半导体基板的深度方向上的中心到半导体基板的下表面为止的区域称为下表面侧。
在本说明书中，在称为“相同”或“相等”的情况下，也可以包括具有由制造偏差等引起的误差的情况。该误差例如为10％以内。
在本说明书中，将掺杂有杂质的掺杂区的导电类型设为P型或N型进行说明。在本说明书中，杂质有时特别是指N型的施主或P型的受主中的某一个，有时记载为掺杂剂。在本说明书中，掺杂是指向半导体基板导入施主或受主，制成呈现N型的导电型的半导体或呈现P型的导电型的半导体。
在本说明书中，掺杂浓度是指热平衡状态下的施主的浓度或受主的浓度。在本说明书中，净掺杂浓度是指，将施主浓度设为正离子的浓度，将受主浓度设为负离子的浓度，包括电荷的极性在内相加而得到的净浓度。作为一例，如果将施主浓度设为ND，将受主浓度设为NA，则任意位置处的净的净掺杂浓度为ND-NA。在本说明书中，有时将净掺杂浓度简称为掺杂浓度。
施主具有向半导体供给电子的功能。受主具有从半导体获取电子的功能。施主和受主不限于杂质本身。例如，存在于半导体中的空位(V)、氧(O)及氢(H)键合而成的VOH缺陷作为供给电子的施主发挥功能。在本说明书中，有时将VOH缺陷称为氢施主。
在本说明书中，半导体基板整体分布有N型的体施主。体施主是在制造作为半导体基板的基础的晶锭时由在晶锭内大致均匀地包含的掺杂剂形成的施主。本例的体施主是除了氢以外的元素。体施主的掺杂剂例如为磷、锑、砷、硒或硫，但并不限于此。本例的体施主是磷。体施主也包含在P型区域中。半导体基板可以是从半导体的晶锭切出的晶片，也可以是将晶片单片化而成的芯片。半导体的晶锭可以通过直拉单晶制造法(CZ法)、磁控拉晶法(MCZ法)、区熔法(FZ法)中的任一种来制造。本例中的晶锭通过MCZ法制造。通过MCZ法制造的基板中所含的氧浓度为1×1017～7×1017/cm3。通过FZ法制造的基板中所含的氧浓度为1×1015～5×1016/cm3。氧浓度高时，有容易生成氢施主的趋势。体施主浓度可以使用分布在整个半导体基板中的体施主的化学浓度，也可以是该化学浓度的90％至100％之间的值。另外，半导体基板也可以使用不含磷等掺杂剂的无掺杂基板。在该情况下，无掺杂基板的体施主浓度(D0)例如为1×1010/cm3以上且5×1012/cm3以下。无掺杂基板的体施主浓度(D0)优选为1×1011/cm3以上。无掺杂基板的体施主浓度(D0)优选为5×1012/cm3以下。应予说明，本发明中的各浓度可以是室温下的值。作为一例，室温下的值可以使用300K(开尔文)(约26.9℃)时的值。
在本说明书中，在记载为P+型或N+型的情况下，意味着掺杂浓度高于P型或N型的掺杂浓度，在记载为P-型或N-型的情况下，意味着掺杂浓度低于P型或N型的掺杂浓度。另外，在本说明书中，在记载为P++型或N++型的情况下，是指掺杂浓度高于P+型或N+型的掺杂浓度。除非另有说明，否则本说明书中的单位制是SI单位制。有时以cm表示长度的单位，但各计算可以换算为米(m)后进行。
在本说明书中，化学浓度是指不依赖于电活化的状态而测定的杂质的原子密度。化学浓度例如可以通过二次离子质谱法(SIMS)来测量。上述净掺杂浓度可以通过电压-电容测定法(CV法)进行测定。另外，可以将通过扩展电阻测定法(SR法)测量的载流子浓度作为净掺杂浓度。通过CV法或SR法测量的载流子浓度可以设为热平衡状态下的值。另外，在N型的区域中，施主浓度比受主浓度大很多，因此也可以将该区域中的载流子浓度作为施主浓度。同样地，在P型区域中，也可以将该区域中的载流子浓度作为受主浓度。在本说明书中，有时将N型区域的掺杂浓度称为施主浓度，将P型区域的掺杂浓度称为受主浓度。
在施主、受主或净掺杂的浓度分布具有峰的情况下，可以将该峰值作为该区域中的施主、受主或净掺杂的浓度。在施主、受主或净掺杂的浓度大致均匀的情况下等，可以将该区域中的施主、受主或净掺杂的浓度的平均值作为施主、受主或净掺杂的浓度。在本说明书中，每单位体积的浓度表示使用atoms/cm3或/cm3。该单位用于半导体基板内的施主或受主浓度、或者化学浓度。也可以省略atoms标记。
通过SR法测量的载流子浓度也可以低于施主或受主的浓度。在测定扩展电阻时有电流流动的范围内，半导体基板的载流子迁移率有时低于结晶状态的值。载流子迁移率的降低是由于晶格缺陷等引起的晶体结构的紊乱(无序)使载流子散射而产生的。
根据通过CV法或SR法测量的载流子浓度而算出的施主或受主的浓度可以低于表示施主或受主的元素的化学浓度。作为一例，在硅的半导体中成为施主的磷或砷的施主浓度、或者成为受主的硼(boron)的受主浓度为它们的化学浓度的99％左右。另一方面，在硅的半导体中成为施主的氢的施主浓度为氢的化学浓度的0.1％至10％左右。
图1是示出本发明的一个实施方式的半导体装置100的一例的俯视图。在图1中，示出了将各部件投影到半导体基板10的上表面而得的位置。在图1中，仅示出半导体装置100的一部分的部件，省略另一部分的部件。
半导体装置100具备半导体基板10。半导体基板10是由半导体材料形成的基板。作为一例，半导体基板10为硅基板。半导体基板10在俯视时具有端边162。在本说明书中简称为俯视的情况下，是指从半导体基板10的上表面侧观察。本例的半导体基板10具有在俯视时彼此面对的两组端边162。在图1中，X轴和Y轴与某一个端边162平行。另外，Z轴与半导体基板10的上表面垂直。
在半导体基板10设置有有源部160。有源部160是在半导体装置100动作的情况下供主电流在半导体基板10的上表面与下表面之间沿深度方向流动的区域。在有源部160的上方设置有发射电极，但在图1中省略。有源部160可以指在俯视时与发射电极重叠的区域。另外，在俯视时被有源部160夹持的区域也可以包含于有源部160。
在有源部160设置有包含IGBT(Insulated Gate Bipolar Transistor：绝缘栅双极型晶体管)等晶体管元件的晶体管部70。在有源部160还可以设置有包含续流二极管(FWD)等二极管元件的二极管部80。在图1的例子中，晶体管部70和二极管部80沿着半导体基板10的上表面的预定的排列方向(在本例中为X轴方向)交替地配置。本例的半导体装置100是反向导通型IGBT(RC-IGBT)。
在图1中，对配置晶体管部70的区域标注符号“I”，对配置二极管部80的区域标注符号“F”。在本说明书中，有时将俯视时与排列方向垂直的方向称为延伸方向(在图1中为Y轴方向)。晶体管部70和二极管部80可以分别在延伸方向上具有长边。即，晶体管部70的Y轴方向上的长度大于X轴方向上的宽度。同样地，二极管部80的Y轴方向上的长度大于X轴方向上的宽度。晶体管部70和二极管部80的延伸方向与后述的各沟槽部的长边方向可以相同。
二极管部80在与半导体基板10的下表面接触的区域具有N+型的阴极区。在本说明书中，将设置有阴极区的区域称为二极管部80。即，二极管部80是在俯视时与阴极区重叠的区域。在半导体基板10的下表面，可以在除阴极区以外的区域设置P+型的集电区。在本说明书中，有时将二极管部80沿Y轴方向延长至后述的栅极布线的延长区81也包含于二极管部80。在延长区81的下表面设置有集电区。
晶体管部70在与半导体基板10的下表面接触的区域具有P+型的集电区。另外，晶体管部70在半导体基板10的上表面侧周期性地配置有N型的发射区、P型的基区、具有栅极导电部和栅极绝缘膜的栅极结构。
半导体装置100可以在半导体基板10的上方具有一个以上的焊盘。本例的半导体装置100具有栅极焊盘164。半导体装置100也可以具有阳极焊盘、阴极焊盘和电流检测焊盘等焊盘。各焊盘配置于端边162的附近。端边162的附近是指俯视时的端边162与发射电极之间的区域。在半导体装置100的实际安装时，各焊盘可以经由导线等布线与外部的电路连接。
对栅极焊盘164施加栅极电位。栅极焊盘164与有源部160的栅极沟槽部的导电部电连接。半导体装置100具备将栅极焊盘164与栅极沟槽部连接的栅极布线。在图1中，对栅极布线标注斜线的阴影。
本例的栅极布线具有外周栅极布线130和有源侧栅极布线131。外周栅极布线130在俯视时配置在有源部160与半导体基板10的端边162之间。本例的外周栅极布线130在俯视时包围有源部160。也可以将在俯视时被外周栅极布线130包围的区域设为有源部160。另外，在栅极布线的下方形成有阱区。阱区是比后述的基区浓度高的P型区，并从半导体基板10的上表面形成至比基区深的位置。也可以将在俯视时被阱区包围的区域设为有源部160。
外周栅极布线130与栅极焊盘164连接。外周栅极布线130配置在半导体基板10的上方。外周栅极布线130可以是包含铝等的金属布线。
有源侧栅极布线131设置于有源部160。通过在有源部160设置有源侧栅极布线131，对于半导体基板10的各区域来说，能够减少距栅极焊盘164的布线长度的偏差。
外周栅极布线130和有源侧栅极布线131与有源部160的栅极沟槽部连接。外周栅极布线130和有源侧栅极布线131配置在半导体基板10的上方。外周栅极布线130和有源侧栅极布线131可以是由掺杂有杂质的多晶硅等半导体形成的布线。
有源侧栅极布线131可以与外周栅极布线130连接。本例的有源侧栅极布线131以在Y轴方向上的大致中央横穿有源部160的方式沿X轴方向从夹着有源部160的一个外周栅极布线130延伸到另一个外周栅极布线130而设置。在通过有源侧栅极布线131分割有源部160的情况下，在各个分割区域中，可以沿X轴方向交替地配置有晶体管部70和二极管部80。
半导体装置100可以具备未图示的温度感测部和/或未图示的电流检测部，该温度感测部为由多晶硅等形成的PN结二极管，该电流检测部模拟设置在有源部160的晶体管部的工作。
在俯视时，本例的半导体装置100在有源部160与端边162之间具备边缘终端结构部90。本例的边缘终端结构部90配置在外周栅极布线130与端边162之间。边缘终端结构部90缓和半导体基板10的上表面侧的电场集中。边缘终端结构部90可以具备包围有源部160而设置为环状的保护环、场板和降低表面电场中的至少一者。
图2是图1中的区域D的放大图。区域D是包含晶体管部70、二极管部80以及有源侧栅极布线131的区域。本例的半导体装置100具备设置于半导体基板10的上表面侧的内部的栅极沟槽部40、虚设沟槽部30、阱区11、发射区12、基区14和接触区15。栅极沟槽部40和虚设沟槽部30分别是沟槽部的一例。另外，本例的半导体装置100具备设置于半导体基板10的上表面的上方的发射电极52和有源侧栅极布线131。发射电极52和有源侧栅极布线131相互分离地设置。
在发射电极52与半导体基板10的上表面之间以及有源侧栅极布线131与半导体基板10的上表面之间设置有层间绝缘膜，但在图2中省略。在本例的层间绝缘膜，以贯通该层间绝缘膜的方式设置有接触孔54。在图2中，对各个接触孔54标注斜线的阴影线。
发射电极52设置于栅极沟槽部40、虚设沟槽部30、阱区11、发射区12、基区14和接触区15的上方。发射电极52通过接触孔54与半导体基板10的上表面的发射区12、接触区15和基区14接触。另外，发射电极52通过设置于层间绝缘膜的接触孔而与虚设沟槽部30内的虚设导电部连接。发射电极52可以在Y轴方向上的虚设沟槽部30的前端与虚设沟槽部30的虚设导电部连接。虚设沟槽部30的虚设导电部可以不与发射电极52和栅极导电部连接，也可以被控制为不同于发射电极52的电位和栅极导电部的电位的电位。
有源侧栅极布线131通过设置于层间绝缘膜的接触孔而与栅极沟槽部40连接。有源侧栅极布线131可以在Y轴方向上的栅极沟槽部40的前端部41与栅极沟槽部40的栅极导电部连接。有源侧栅极布线131不与虚设沟槽部30内的虚设导电部连接。
发射电极52由包含金属的材料形成。在图2中，示出了设置有发射电极52的范围。例如，发射电极52的至少一部分区域由铝或铝-硅合金、例如AlSi、AlSiCu等金属合金形成。发射电极52可以在由铝等形成的区域的下层具有由钛、钛化合物等形成的阻挡金属。而且，也可以具有在接触孔内以与阻挡金属和铝等接触的方式埋入钨等而形成的插塞。
阱区11与有源侧栅极布线131重叠地设置。阱区11在不与有源侧栅极布线131重叠的范围也以预定的宽度延伸地设置。本例的阱区11与接触孔54的Y轴方向的端部向有源侧栅极布线131侧分离地设置。阱区11是掺杂浓度高于基区14的掺杂浓度的第二导电型的区域。本例的基区14为P型，阱区11为P+型。
晶体管部70和二极管部80分别具有在排列方向上排列有多个的沟槽部。在本例的晶体管部70，沿着排列方向交替地设置有一个以上的栅极沟槽部40和一个以上的虚设沟槽部30。在本例的二极管部80，沿着排列方向设置有多个虚设沟槽部30。在本例的二极管部80不设置栅极沟槽部40。
本例的栅极沟槽部40可以具有沿着与排列方向垂直的延伸方向延伸的两个直线部分39(沿着延伸方向呈直线状的沟槽的部分)和将两个直线部分39连接的前端部41。图2中的延伸方向为Y轴方向。
优选前端部41的至少一部分在俯视时设置成曲线状。前端部41通过将两个直线部分39的Y轴方向上的端部彼此连接，从而能够缓和直线部分39的端部处的电场集中。
在晶体管部70中，虚设沟槽部30设置于栅极沟槽部40的各个直线部分39之间。在各个直线部分39之间可以设置有一条虚设沟槽部30，也可以设置有多条虚设沟槽部30。虚设沟槽部30可以具有沿延伸方向延伸的直线形状，也可以与栅极沟槽部40同样地具有直线部分29和前端部31。图2所示的半导体装置100包括不具有前端部31的直线形状的虚设沟槽部30和具有前端部31的虚设沟槽部30这两者。
阱区11的扩散深度可以比栅极沟槽部40和虚设沟槽部30的深度深。栅极沟槽部40和虚设沟槽部30的Y轴方向的端部在俯视时设置于阱区11。即，在各沟槽部的Y轴方向的端部，各沟槽部的深度方向的底部被阱区11覆盖。由此，能够缓和各沟槽部的该底部处的电场集中。
在排列方向上，在各沟槽部之间设置有台面部。台面部是指在半导体基板10的内部被沟槽部夹持的区域。作为一例，台面部的上端是半导体基板10的上表面。台面部的下端的深度位置与沟槽部的下端的深度位置相同。本例的台面部在半导体基板10的上表面沿着沟槽在延伸方向(Y轴方向)上延伸地设置。在本例中，在晶体管部70设置有台面部60，在二极管部80设置有台面部61。在本说明书中，在简称为台面部的情况下，分别是指台面部60和台面部61。
在各个台面部设置有基区14。将台面部中在半导体基板10的上表面露出的基区14中的最靠近有源侧栅极布线131而配置的区域设为基区14-e。在图2中，示出了配置于各个台面部的延伸方向上的一个端部的基区14-e，但在各个台面部的另一个端部也配置有基区14-e。在各个台面部，在俯视时被基区14-e夹持的区域，可以设置有第一导电型的发射区12和第二导电型的接触区15中的至少一者。本例的发射区12为N+型，接触区15为P+型。发射区12和接触区15在深度方向上可以设置在基区14与半导体基板10的上表面之间。
晶体管部70的台面部60具有与半导体基板10的上表面接触(即在上表面露出)的发射区12。发射区12与栅极沟槽部40接触地设置。与栅极沟槽部40接触的台面部60可以设置有在半导体基板10的上表面露出的接触区15。
台面部60中的接触区15和发射区12分别从X轴方向上的一个沟槽部设置到另一个沟槽部。作为一例，台面部60的接触区15和发射区12沿着沟槽部的延伸方向(Y轴方向)交替地配置。
在另一例中，台面部60的接触区15和发射区12可以沿着沟槽部的延伸方向(Y轴方向)设置成条纹状。例如，在与沟槽部接触的区域设置有发射区12，在被发射区12夹持的区域设置有接触区15。
在二极管部80的台面部61不设置发射区12。在台面部61的上表面可以设置基区14和接触区15。在台面部61的上表面，在被基区14-e夹持的区域，可以与各个基区14-e接触地设置有接触区15。在台面部61的上表面，在被接触区15夹持的区域可以设置基区14。基区14可以配置于被接触区15夹持的整个区域。
在各个台面部的上方设置有接触孔54。接触孔54配置于被基区14-e夹持的区域。本例的接触孔54设置于接触区15、基区14和发射区12的各区域的上方。接触孔54不设置于与基区14-e和阱区11对应的区域。接触孔54可以配置在台面部60的排列方向(X轴方向)上的中央。
在二极管部80中，在与半导体基板10的下表面相邻的区域设置有N+型的阴极区82。在半导体基板10的下表面，在未设置阴极区82的区域可以设置有P+型的集电区22。阴极区82和集电区22设置在半导体基板10的下表面23与缓冲区20之间。在图2中，用虚线表示阴极区82与集电区22的边界。
阴极区82在Y轴方向上与阱区11分离地配置。由此，能够确保掺杂浓度比较高且形成至深的位置的P型的区域(阱区11)与阴极区82的距离，提高耐压。本例的阴极区82的Y轴方向上的端部配置为比接触孔54的Y轴方向上的端部远离阱区11。在其他例子中，阴极区82的Y轴方向上的端部可以配置在阱区11与接触孔54之间。
图3是示出图2中的e-e截面的一例的图。e-e截面是通过发射区12和阴极区82的XZ面。本例的半导体装置100在该截面中具有半导体基板10、层间绝缘膜38、发射电极52和集电极24。
层间绝缘膜38设置在半导体基板10的上表面。层间绝缘膜38是包含添加有硼或磷等杂质的硅酸盐玻璃等绝缘膜、热氧化膜、以及其他绝缘膜中的至少一层的膜。在层间绝缘膜38设置有在图2中说明的接触孔54。
发射电极52设置于层间绝缘膜38的上方。发射电极52通过层间绝缘膜38的接触孔54与半导体基板10的上表面21接触。集电极24设置于半导体基板10的下表面23。发射电极52和集电极24由铝等金属材料形成。在本说明书中，将连结发射电极52和集电极24的方向(Z轴方向)称为深度方向。
半导体基板10具有N型或N-型的漂移区18。漂移区18分别设置于晶体管部70和二极管部80。
在晶体管部70的台面部60，从半导体基板10的上表面21侧起依次设置有N+型的发射区12和P型的基区14。在基区14的下方设置有漂移区18。在台面部60可以设置有N+型的蓄积区16。蓄积区16配置在基区14与漂移区18之间。蓄积区16是掺杂浓度高于漂移区18的掺杂浓度的N+型的区域。通过在漂移区18与基区14之间设置高浓度的蓄积区16，能够提高载流子注入促进效果(IE效果)，降低导通电压。蓄积区16可以以覆盖各台面部60中的基区14的整个下表面的方式设置。蓄积区16可以设置于二极管部80的各台面部61，也可以不设置于二极管部80的各台面部61。
发射区12在半导体基板10的上表面21露出，并且与栅极沟槽部40接触地设置。发射区12可以与台面部60的两侧的沟槽部接触。发射区12的掺杂浓度高于漂移区18的掺杂浓度。
基区14设置于发射区12的下方。本例的基区14与发射区12接触地设置。基区14可以与台面部60的两侧的沟槽部接触。
在二极管部80的台面部61，以与半导体基板10的上表面21接触的方式设置有P型的基区14。在基区14的下方设置有漂移区18。有时将二极管部80的基区14称为阳极区。
在晶体管部70和二极管部80的每一个中，在漂移区18之下可以设置有N+型的缓冲区20。缓冲区20的掺杂浓度高于漂移区18的掺杂浓度。缓冲区20可以具有掺杂浓度高于漂移区18的掺杂浓度的浓度峰。浓度峰的掺杂浓度是指浓度峰的顶点处的掺杂浓度。另外，漂移区18的掺杂浓度可以使用掺杂浓度分布大致平坦的区域中的掺杂浓度的平均值。
缓冲区20在半导体基板10的深度方向(Z轴方向)上可以具有两个以上的浓度峰。缓冲区20的浓度峰例如可以设置在与氢(质子)或磷的化学浓度峰相同的深度位置。缓冲区20可以作为防止从基区14的下端扩展的耗尽层到达P+型的集电区22和N+型的阴极区82的场截止层发挥功能。
在晶体管部70中，在缓冲区20之下设置有P+型的集电区22。集电区22的受主浓度高于基区14的受主浓度。集电区22可以包含与基区14相同的受主，也可以包含与基区14不同的受主。集电区22的受主例如是硼。
在二极管部80中，在缓冲区20之下设置有N+型的阴极区82。阴极区82的施主浓度高于漂移区18的施主浓度。阴极区82的施主例如为氢或磷。应予说明，成为各区域的施主和受主的元素不限于上述例。集电区22和阴极区82在半导体基板10的下表面23露出，并与集电极24连接。集电极24可以与半导体基板10的整个下表面23接触。发射电极52和集电极24由铝等金属材料形成。
在半导体基板10的上表面21侧设置有一个以上的栅极沟槽部40和一个以上的虚设沟槽部30。各沟槽部从半导体基板10的上表面21贯通基区14而设置到基区14的下方。在设置有发射区12、接触区15和蓄积区中的至少任一者的区域中，各沟槽部也贯通这些掺杂区。沟槽部贯通掺杂区并不限定于以形成掺杂区后形成沟槽部的顺序进行制造。在形成沟槽部之后在沟槽部之间形成掺杂区的情况也包括在沟槽部贯通掺杂区的情况中。
如上所述，在晶体管部70设置有栅极沟槽部40和虚设沟槽部30。在二极管部80设置有虚设沟槽部30，不设置栅极沟槽部40。在本例中，二极管部80与晶体管部70在X轴方向上的边界是阴极区82与集电区22的边界。
栅极沟槽部40具有设置于半导体基板10的上表面21的栅极沟槽、栅极绝缘膜42和栅极导电部44。栅极绝缘膜42以覆盖栅极沟槽的内壁的方式设置。栅极绝缘膜42可以通过将栅极沟槽的内壁的半导体氧化或氮化而形成。栅极导电部44在栅极沟槽的内部设置于比栅极绝缘膜42靠内侧的位置。即，栅极绝缘膜42将栅极导电部44与半导体基板10绝缘。栅极导电部44由多晶硅等导电材料形成。
栅极导电部44在深度方向上可以设置得比基区14长。该截面处的栅极沟槽部40在半导体基板10的上表面21被层间绝缘膜38覆盖。栅极导电部44与栅极布线电连接。如果对栅极导电部44施加预定的栅极电压，则在基区14中的与栅极沟槽部40接触的界面的表层形成由电子的反型层形成的沟道。
虚设沟槽部30在该截面可以具有与栅极沟槽部40相同的结构。虚设沟槽部30具有设置于半导体基板10的上表面21的虚设沟槽、虚设绝缘膜32和虚设导电部34。虚设导电部34与发射电极52电连接。虚设绝缘膜32以覆盖虚设沟槽的内壁的方式设置。虚设导电部34设置于虚设沟槽的内部，并且设置在比虚设绝缘膜32靠内侧的位置。虚设绝缘膜32将虚设导电部34与半导体基板10绝缘。虚设导电部34可以由与栅极导电部44相同的材料形成。例如虚设导电部34由多晶硅等导电材料形成。虚设导电部34在深度方向上可以具有与栅极导电部44相同的长度。
本例的栅极沟槽部40和虚设沟槽部30在半导体基板10的上表面21被层间绝缘膜38覆盖。应予说明，虚设沟槽部30和栅极沟槽部40的底部可以是向下侧凸出的曲面状(在截面中为曲线状)。在本说明书中，将栅极沟槽部40的下端的深度位置设为Zt。
在半导体装置100中，优选开关损耗低。特别是在将半导体装置100用于动作频率为20kHz以上的高速动作的产品的情况下，半导体装置100的开关损耗有时成为产品中的主导性的损耗。因此，如果例如半导体装置100的关断损耗Eoff低，则能够降低产品损耗。
如果降低集电区22的载流子的注入效率，则能够减小关断损耗Eoff。另一方面，如果降低集电区22的注入效率，则集电区22的注入效率相对于设计值的偏差的比例变大，半导体装置100的个体间或批次间的特性偏差变大。
例如能够通过减小集电区22的掺杂浓度来降低注入效率，但集电区22的掺杂浓度相对于设计值的偏差的比例变大。在这样的情况下，集电区22的薄层电阻的偏差变大。如果集电区22的薄层电阻的偏差变大，则半导体装置100的导通电压、闩锁耐量的偏差等变大。另外，在并联使用多个半导体装置100的电路中，如果半导体装置100的导通电压产生偏差，则有时电流集中于特定的装置而使电路的耐量降低。
本例的集电区22具有第一区26和第二区28。本例的第一区26和第二区28在XY面中并列配置。第一区26和第二区28分别在半导体基板10的下表面23露出。另外，第一区26和第二区28各自的上表面与N型的区域接触。在本例中，第一区26和第二区28各自的上表面与缓冲区20接触，但也可以与漂移区18接触。
第二区28的载流子(在本例中为空穴)对于漂移区18的注入效率低于第一区26的载流子(在本例中为空穴)对于漂移区18的注入效率。注入效率如下所述。例如，将空穴的电流密度设为Jp，将电子的电流密度设为Jn。集电区22的注入效率是少数载流子的电流密度相对于总电流密度的比率。在本例中，漂移区18的导电型为N型，集电区22的导电型为P型，因此漂移区18的少数载流子为空穴。在该情况下，集电区22中的注入效率能够由式(1)定义：
Jp/(Jp+Jn)…式(1)。
应予说明，注入效率是集电极24或发射电极52等电极中的效率，但在本例中，由于从集电区22注入少数载流子，因此有时是指集电区22中的注入效率。
通过设置注入效率比较低的第二区28，能够降低集电区22的整体的注入效率。由此，能够降低半导体装置100的关断损耗Eoff。另外，由于第一区26的注入效率比较大，因此能够减小第一区26的注入效率的偏差。在集电区22的注入效率中，第一区26的注入效率成为主导性的，因此通过减小第一区26的注入效率的偏差，能够抑制集电区22的整体的注入效率的偏差。
本例的第二区28的掺杂浓度低于第一区26的掺杂浓度。可以将各区域的掺杂浓度的最大值用作各区域的掺杂浓度。如式(1)所示，通过减小第二区28的掺杂浓度，能够减小第二区28的注入效率。在本例中，第一区26和第二区28的Z轴方向上的厚度可以相同。第一区26的Z轴方向上的厚度也可以大于第二区28的Z轴方向上的厚度。第一区26的厚度可以是第二区28的厚度的1.5倍以上。第一区26的厚度可以是第二区28的厚度的2倍以下。
图4A是示出俯视时的第一区26和第二区28的配置例的图。在图4A中，示出晶体管部70的一部分。将第一区26在集电区22的单位面积中所占的面积设为S1，将第二区28在集电区22的单位面积中所占的面积设为S2。图4A中的单位面积是集电区22的一部分，但单位面积也可以是集电区22的整体。在该情况下，可以将半导体装置100中的第一区26的总面积设为S1，将第二区28的总面积设为S2。
将第一区26的注入效率设为η1，将第二区28的注入效率设为η2(η1>η2)，用式(2)定义平均注入效率ηC：
ηC＝(S1×η1+S2×η2)/(S1+S2)…式(2)。
平均注入效率ηC为0.1以上且0.4以下。由此，能够充分降低半导体装置100的平均注入效率ηC，降低关断损耗。平均注入效率ηC可以为0.15以上，也可以为0.2以上。平均注入效率ηC可以为0.35以下，也可以为0.3以下。如上所述，注入效率是相对于总电流密度的少数载流子的电流密度。在本例中，注入效率是相对于总电流密度的空穴的电流密度。在导通时，在漂移区18蓄积过剩的少数载流子和多数载流子，产生电导率调制。在少数载流子的电流密度的比例为上述范围的情况下，蓄积于漂移区18的集电区22侧的少数载流子的浓度变低，能够相对地提高发射区12侧的少数载流子的浓度。由此，能够降低关断损耗。如果平均注入效率ηC为0.5以上，则关断损耗比较增大。因此，平均注入效率ηC可以至少为0.5以下。
注入效率η1可以为0.5以上。由此，能够抑制注入效率η1的偏差。注入效率η2可以为0.3以下。由此，能够减小平均注入效率ηC，降低半导体装置100的开关损耗。注入效率η1可以是注入效率η2的1.2倍以上，可以是1.5倍以上，也可以是2倍以上，还可以是3倍以上。
第一区26的面积S1可以与第二区28的面积S2相同，也可以与第二区28的面积不同。面积S1可以小于面积S2。由此，容易减小平均注入效率ηC和平均掺杂浓度DC，降低关断损耗。面积S1可以为面积S2的80％以下，也可以为50％以下。
将第一区26中的集电区22的掺杂浓度设为D1，将第二区28中的集电区22的掺杂浓度设为D2(D1>D2)，用式(3)定义平均掺杂浓度DC：
DC＝(S1×D1+S2×D2)/(S1+S2)…式(3)。
平均掺杂浓度DC可以为1×1015/cm3以上且1×1018/cm3以下。由此，能够充分降低集电区22的平均掺杂浓度DC，降低关断损耗。平均掺杂浓度DC可以为5×1015/cm3以上，也可以为1×1016/cm3以上。平均掺杂浓度DC可以为5×1017/cm3以下，也可以为1×1017/cm3以下。
掺杂浓度D1可以为1×1016/cm3以上，也可以为1×1017/cm3以上，还可以为1×1018/cm3以上。由此，能够抑制掺杂浓度D1的偏差。掺杂浓度D1可以为1×1021/cm3以下，也可以为1×1020/cm3以下，还可以为1×1019/cm3以下。
掺杂浓度D2低于平均掺杂浓度DC。掺杂浓度D2可以为1×1017/cm3以下，可以为5×1016/cm3以下，也可以为1×1016/cm3以下，还可以为5×1015/cm3以下。由此，能够减小平均掺杂浓度DC，降低半导体装置100的开关损耗。掺杂浓度D2可以为半导体基板10的掺杂剂的浓度以上，也可以为漂移区18的掺杂浓度以上。掺杂浓度D2可以为1×1014/cm3以上，也可以为1×1015/cm3以上。由此，能够减小与集电极24之间的接触电阻。掺杂浓度D1可以为掺杂浓度D2的2倍以上，可以为3倍以上，可以为5倍以上，可以为10倍以上，可以为30倍以上，可以为50倍以上，也可以为100倍以上。
半导体装置100可以满足式(2)和式(3)中的至少一者。由此，能够抑制特性的偏差，并且降低关断损耗。半导体装置100也可以满足式(2)和式(3)这双方。
如图4A所示，第一区26和第二区28可以分别是在Y轴方向上具有长边的条纹形状。第一区26和第二区28的Y轴方向的长度可以相同，也可以不同。本例的第一区26和第二区28在X轴方向上交替地配置。第一区26的X轴方向上的宽度W1可以与第二区28的X轴方向宽度W2相同，也可以不同。宽度W1可以小于宽度W2。由此，容易减小平均注入效率ηC和平均掺杂浓度DC，降低关断损耗。宽度W1可以是宽度W2的80％以下，也可以是50％以下。
图4B是示出第二区28的面积S2相对于第一区26的面积S1的特性的图。在图4B中，示出了第一区26的掺杂浓度D1为1×1017/cm3、8×1016/cm3、5×1016/cm3、3×1016/cm3或2×1016/cm3的情况下的5种特性。集电区22的第一区26中的掺杂浓度D1可以高于平均掺杂浓度DC。平均掺杂浓度DC可以高于第二区28中的集电区22的掺杂浓度D2。将集电区22中的第二区28的面积S2相对于第一区26的面积S1的比例设为α。比例α由下式给出。
α＝S2/S1…式(4)
在此，用下式定义比例β。
β＝(D1/DC-1)+D2/(DC-D2)…式(5)
比例β是能够估算在第一区26的掺杂浓度为D1且第二区28的掺杂浓度为D2的情况下，只要第二区28的面积S2为第一区26的面积S1的几倍以上，便能够得到期望的平均掺杂浓度DC的指标。比例α可以为比例β以上。
式(5)的右边的第一项是表示将第二区28的面积S2设为第一区26的面积S1的至少几倍的项。右边的第二项是与第二区28的掺杂浓度D2相应的校正项。在第二区28的掺杂浓度D2与第一区26的掺杂浓度D1相比足够小的情况下，第二项实质上为0。第二区28的掺杂浓度D2越接近第一区26的掺杂浓度D1的值，则为了得到目标的平均掺杂浓度DC，必须使第二区28的面积S2越大。
如图4B所示，如果第二区28的掺杂浓度D2比平均掺杂浓度DC小得多，则比例β实质上不依赖于第一区26的掺杂浓度D1而稳定。通过使比例β稳定，平均掺杂浓度DC的波动和/或偏差被抑制，导通电压稳定。第二区28的掺杂浓度D2可以是平均掺杂浓度DC的0.8倍以下，可以是0.6倍以下，可以是0.4倍以下，可以是0.2倍以下，也可以是0.1倍以下。第二区28的掺杂浓度D2可以实质上是平均掺杂浓度DC的零倍。例如第二区28的掺杂浓度D2相对于平均掺杂浓度DC可以为10-5倍以上，可以为10-4倍以上，可以为0.001倍以上，可以为0.01倍以上，也可以为0.1倍以上。
第一区26的掺杂浓度D1可以为平均掺杂浓度DC以上，可以为平均掺杂浓度DC的1.5倍以上，可以为2倍以上，也可以为3倍以上。第一区26的掺杂浓度D1可以是平均掺杂浓度DC的100倍以下，可以是30倍以下，可以是10倍以下，也可以是5倍以下。
在此，如图4A所示，平均掺杂浓度DC可以根据单位面积中的式(3)求出。在第一区26和第二区28呈条纹状分布的情况下，可以将分布方向(在图4A中为X轴方向)上的第一区26的单位长度L1置换为式(3)的S1，将第二区28的单位长度L2置换为式(3)的S2来进行计算。
图5是示出俯视时的第一区26和第二区28的配置例的图。在本例中，第一区26在Y轴方向上也离散地配置这一点与图4A的例子不同。其他结构与图4A的例子相同。本例的第一区26和第二区28构成为用虚线表示的晶胞(或单位晶格)规则地铺满集电区22。本例的平均掺杂浓度DC可以根据式(3)求出。可以将晶胞中的第一区26的面积设为s1，将晶胞中的第二区28的面积设为s2，将式(3)中的第一区26的面积S1置换为s1，将第二区28的面积S2置换为s2来进行计算。
图6是示出图1的a-a截面的一例的图。a-a截面是通过晶体管部70的XZ面。在图6中，示出了X轴方向上的第一区26和第二区28的配置例。第一区26和第二区28以外的结构与图1至图5中说明的例子相同。
在本例中，至少一个第一区26设置于与栅极沟槽部40重叠的位置。所有的第一区26可以设置于与栅极沟槽部40重叠的位置。第一区26与栅极沟槽部40重叠是指在设置有第一区26的X轴方向的范围内配置有至少一个栅极沟槽部40。第一区26也可以与虚设沟槽部30重叠。通过将第一区26配置在栅极沟槽部40的下方，能够使栅极结构的下方的载流子密度增大，降低导通电压。配置于一个第一区26的上方的栅极沟槽部40的条数可以多于配置于一个第二区28的上方的栅极沟槽部40的条数。由此，能够降低晶体管部70的整体的导通电压。配置于一个第一区26的上方的栅极沟槽部40的条数可以与配置于一个第二区28的上方的栅极沟槽部40的条数相同，也可以少于配置于一个第二区28的上方的栅极沟槽部40的条数。
如图6所示，在至少一个栅极沟槽部40的下方可以设置有第二区28。在各个虚设沟槽部30的下方可以设置有第二区28。可以在全部虚设沟槽部30的下方设置第二区28，也可以在至少一个虚设沟槽部30的下方设置第一区26。
图7是示出a-a截面的另一例的图。在本例中，半导体基板10的上表面21处的接触区15的配置与图6的例子不同。其他结构与图6的例子相同。接触区15是与半导体基板10的上表面21接触地设置且掺杂浓度高于基区14的掺杂浓度的P+型的区域。
在本例的台面部60的上表面露出发射区12和接触区15中的任一者。在本例中，相比于第二区28，对于第一区26配置更多的接触区15。由此，容易经由接触区15抽出从第一区26注入的空穴，能够抑制闩锁耐量的降低。
图8是示出俯视时的发射区12和接触区15的配置例的图。在图8中，对接触区15标注斜线的阴影。在本例的各台面部60的上表面，在Y轴方向上交替地配置有发射区12和接触区15。将在半导体基板10的上表面21露出的接触区15的面积SC相对于单位面积SR的比例SC/SR设为接触面积比。单位面积SR可以是一个台面部60的整个上表面的面积。第一区26的接触面积比R1可以高于第二区28的接触面积比R2。各区域的接触面积比可以是俯视时与各区域重叠的区域的接触面积比。由此，能够使将从第一区26注入的空穴向发射电极52抽出的路径低电阻化，能够抑制闩锁效应。接触面积比R1可以为接触面积比R2的1.2倍以上，可以为1.5倍以上，也可以为2倍以上。
在本例中，第一区26中的一个接触区15的Y轴方向上的长度大于第二区28中的一个接触区15的Y轴方向上的长度。发射区12的Y轴方向上的长度在第一区26和第二区28中可以相同，也可以不同。在另一例中，第一区26中的一个发射区12的Y轴方向上的长度可以小于第二区28中的一个发射区12的Y轴方向上的长度。在该情况下，接触区15的Y轴方向上的长度在第一区26和第二区28中可以相同，也可以不同。
在本例中，将与第一区26重叠的台面部60设为台面部60-a，将不与第一区26重叠的台面部60设为台面部60-b。与第一区26和第二区28这两者重叠的台面部60也可以设为台面部60-a。可以将台面部60-a中的接触面积比设为第一区26的接触面积比。可以将台面部60-b中的接触面积比设为第二区28的接触面积比。
图9是示出a-a截面的另一例的图。在本例中，半导体基板10的上表面21处的接触区15的配置与图7的例子不同。其他结构与图7的例子相同。本例的接触区15在X轴方向上与发射区12并排配置。
图10是示出俯视时的发射区12和接触区15的配置例的图。在图10中，对接触区15标注斜线的阴影。在本例的各台面部60的上表面，在X轴方向上与发射区12相邻的接触区15以与在Y轴方向上与发射区12相邻的接触区15相连的方式配置。在本例中，第一区26的接触面积比R1高于第二区28的接触面积比R2。另外，通过配置与发射区12相邻的接触区15，从而能够在发射区12的旁边形成将从第一区26注入的空穴抽出到发射电极52的路径，因此能够使该路径低电阻化，能够抑制闩锁效应。接触面积比R1可以为接触面积比R2的1.2倍以上，可以为1.5倍以上，也可以为2倍以上。接触区15与斜线的阴影的接触区15-1和接触区15-2可以具有相同的掺杂浓度分布。
半导体装置100可以具有与栅极沟槽部40接触的接触区15-2和与虚设沟槽部30接触的接触区15-1。在本例中，针对各个虚设沟槽部30，在X轴方向的两侧配置有接触区15-1。
设置于第一区26的接触区15-2的面积比(接触区15-2的面积相对于第一区26的面积)高于设置于第二区28的接触区15-2的面积比。在本例中，针对第一区26的至少一个栅极沟槽部40设置有一个接触区15-2，在第二区28不设置接触区15-2。
图11是示出图1的b-b截面的一例的图。b-b截面是通过边缘终端结构部90和有源部160(晶体管部70)的一部分的XZ面。边缘终端结构部90可以具备一个以上的保护环92。边缘终端结构部90可以具备一个以上的场板93。保护环92是与半导体基板10的上表面21接触地设置的P+型的区域。保护环92包围有源部160。场板93是配置在半导体基板10的上表面21的上方的金属部件。在场板93与半导体基板10之间可以设置有层间绝缘膜38。场板93与保护环92可以电连接，也可以不电连接。在本例中，场板93与保护环92经由设置于半导体基板10的上表面的多晶硅的布线94而连接。
在比保护环92和场板93靠外侧的位置，可以设置沟道截止部95和电极96。沟道截止部95防止从有源部160延伸的耗尽层到达半导体基板10的端边162。沟道截止部95是浓度高于漂移区18的浓度的P型或N型的区域。电极96与沟道截止部95连接。可以对电极96施加与集电极24相同的电位。
在有源部160与边缘终端结构部90之间设置有外周栅极布线130。在外周栅极布线130与半导体基板10之间可以设置有多晶硅的栅极流道132。在外周栅极布线130和栅极流道132的下方设置有阱区11。阱区11可以与发射电极52连接。阱区11可以与基区14接触。
在有源部160设置有第一区26和第二区28这两者。在边缘终端结构部90可以设置有第二区28而不设置第一区26。通过在整个边缘终端结构部90设置第二区28，从而能够减小针对边缘终端结构部90的空穴注入效率，提高边缘终端结构部90的动态耐压。由此，能够提高半导体装置100的过电压耐量(钳位耐量)。
边缘终端结构部90的第二区28-1可以延伸至阱区11的下方。第二区28-1可以与整个阱区11重叠。即，可以在与阱区11重叠的位置设置第二区28-1，而不设置第一区26。第二区28-1可以延伸至与发射电极52重叠的位置。第二区28-1可以延伸至有源部160。在本例中，将阱区11的与端边162相反的一侧的端部设为有源部160的端部。通过使第二区28-1延伸，从而容易提高边缘终端结构部90的耐压。
图12是示出有源部160中的第二区28-1的配置例的图。图12将第二区28-1的有源部160侧的端部的附近放大。本例的第二区28-1设置为延伸至与有源部160的发射区12-1重叠的位置。本例的发射区12-1是在X轴方向上最靠近边缘终端结构部90的发射区12。第二区28-1的X轴方向的端部可以与发射区12-1重叠。第二区28-1的X轴方向的端部可以设置于与设置有发射区12-1的台面部60的接触孔54重叠的位置。在该台面部60的下方可以设置有第一区26与第二区28-1的边界。通过图11和图12那样的结构，能够提高边缘终端结构部90的耐压，并且抑制晶体管部70的特性偏差，降低关断损耗。
图13是示出图3的c-c线处的净掺杂浓度分布的一例的图。c-c线通过第二区28、缓冲区20以及漂移区18的一部分。缓冲区20的掺杂浓度高于漂移区18的掺杂浓度Dd。本例的缓冲区20具有配置于深度方向的不同位置的一个以上的掺杂浓度峰27。
第二区28中的集电区的掺杂浓度D2高于漂移区18的掺杂浓度Dd。第一区26中的集电区的掺杂浓度D1也可以高于漂移区18的掺杂浓度Dd。在图13中，用单点划线表示第一区26的掺杂浓度。掺杂浓度D1可以是掺杂浓度Dd的10倍以上，可以是50倍以上，也可以是100倍以上。由此，能够抑制掺杂浓度D1的偏差。
将第二区28与缓冲区20之间的PN结部的深度位置设为Z1。将深度位置Z1处的施主浓度设为ND1。施主浓度是为了形成缓冲区20而注入的磷或氢等施主的浓度。在图13中，用虚线表示深度位置Z1附近的施主和受主的浓度。
第二区28中的集电区的掺杂浓度D2高于深度位置Z1处的施主浓度ND1。由此，能够使低浓度的第二区28可靠地成为P型。掺杂浓度D2可以是施主浓度ND1的5倍以上，也可以是10倍以上。掺杂浓度D2可以高于掺杂浓度峰27的掺杂浓度。在缓冲区20具有多个掺杂浓度峰27的情况下，掺杂浓度D2可以高于多个掺杂浓度峰27各自的掺杂浓度。
图14是示出第一区26和第二区28的另一例的图。在图1至图13的例子中，说明了通过第一区26的掺杂浓度D1和第二区28的掺杂浓度D2来调整注入效率的例子。在本例中，调整第一区26和第二区28的注入效率的方法不同。除了调整第一区26和第二区28的注入效率的方法以外，与图1至图13中说明的任一例相同。例如在俯视时设置第一区26和第二区28的位置和范围与在图1至图13中说明的任一例相同。
将第一区26中的集电区22的厚度设为T1。将第二区28中的集电区22的厚度设为T2。厚度是半导体基板10的深度方向(Z轴方向)上的长度。在本例中，厚度T1大于厚度T2。如式(1)所示，通过使厚度T1大于厚度T2，从而能够使第一区26的注入效率高于第二区28的注入效率。厚度T1可以为厚度T2的2倍以上，可以为4倍以上，也可以为10倍以上。厚度T1可以为厚度T2的20倍以下。厚度T1可以为0.3μm以上，也可以为0.4μm以上，还可以为0.5μm以上。厚度T2可以为0.2μm以下，也可以为0.15μm以下，还可以为0.1μm以下。
第一区26中的掺杂浓度D1和第二区28中的掺杂浓度D2可以与图1～图13中说明的例子同样地为D1>D2，第一区26中的掺杂浓度D1和第二区28中的掺杂浓度D2也可以相同。
另外，第二区28的P型杂质的浓度可以高于第一区26的P型杂质的浓度。通过利用激光退火对第一区26进行局部退火，可以使注入于第一区26的P型的杂质活化。第二区28可以不被激光退火。针对第二区28的P型杂质的剂量(ions/cm2)可以多于针对第一区26的P型杂质的剂量。通过增加针对第二区28的剂量且不对第二区28进行退火，能够降低第二区28与集电极24的接触电阻，并且减小第二区28的厚度T2。第二区28的P型杂质的浓度可以为第一区26的P型杂质的浓度的2倍以上，可以为5倍以上，也可以为10倍以上。第二区28中的掺杂浓度D2可以高于第一区26中的掺杂浓度D1。
俯视时的两个第一区26之间的距离(在本例中为第二区28的宽度W2)可以为漂移区18中的少数载流子即空穴的扩散长度以下。扩散长度Lp是载流子到消失为止移动的距离，由下式给出。
其中，DP为空穴的扩散系数，τP为空穴的寿命的平均值。由此，能够抑制从第二区28注入的空穴对半导体装置100的动作造成的影响。两个第一区26之间的距离可以为扩散长度LP的80％以下，也可以为50％以下。
图15是示出向集电区22注入的P型杂质的剂量的设定值与集电区22的掺杂浓度的偏差之间的关系的图。集电区22的掺杂浓度是注入P型杂质并退火后的值。掺杂浓度的偏差可以是多个半导体装置100中的掺杂浓度的标准偏差。在图15的例子中虽然示出了掺杂浓度的偏差，但半导体装置100的导通电压也同样地产生偏差。
即使在设定了恒定的剂量的情况下，由于剂量的偏差、退火条件的偏差等，掺杂浓度也会产生偏差。如果剂量的设定值变小，则偏差所占的比例变大。因此，如图15所示，存在剂量的设定值越小，掺杂浓度的偏差越大的趋势。在图15的例子中，如果剂量的设定值超过1×1012/cm2，则掺杂浓度的偏差大致恒定。
针对第一区26的剂量可以为1×1012/cm2以上。可以将在深度方向上的半峰全宽的范围内对第一区26的掺杂浓度的峰波形进行积分而得的值用作第一区26的剂量。针对第一区26的剂量可以为1×1013/cm2以上，也可以为1×1014/cm2以上。
以上，用实施方式对本发明进行了说明，但本发明的技术范围并不限定于上述实施方式所记载的范围。对于本领域技术人员而言，能够对上述实施方式施加各种变更或改良是显而易见的。根据权利要求书的记载明确可知，施加了这样的变更或改良的方式也能够包含在本发明的技术范围内。
需要注意的是，权利要求书、说明书及附图中所示的装置、系统、程序以及方法中的动作、顺序、步骤和阶段等各处理的执行顺序只要没有特别明示“先于”、“早于”等，另外，只要在后续的处理中不使用前面的处理的结果，则能够以任意的顺序实现。关于权利要求书、说明书以及附图中的动作流程，尽管为了方便而使用“首先”、“接下来”等进行了说明，也并不意味着必须按照该顺序实施。

Claims (16)

1.一种半导体装置，其特征在于，具备：
半导体基板，其具有上表面和下表面，且设置有第一导电型的漂移区；
第一导电型的发射区，其与所述半导体基板的所述上表面接触地设置，且掺杂浓度高于所述漂移区的掺杂浓度；
第二导电型的基区，其与所述发射区接触地设置；以及
第二导电型的集电区，其设置在所述漂移区与所述半导体基板的所述下表面之间，
所述集电区包括第一区和第二区，所述第二区对于所述漂移区的载流子的注入效率低于所述第一区对于所述漂移区的载流子的注入效率，
在将俯视时所述第一区在所述集电区的单位面积中所占的面积设为S1，将俯视时所述第二区在所述集电区的单位面积中所占的面积设为S2，将所述第一区的所述注入效率设为η1，将所述第二区的所述注入效率设为η2的情况下，由下式给出的平均注入效率ηC为0.1以上且0.4以下，
ηC＝(S1×η1+S2×η2)/(S1+S2)。
2.根据权利要求1所述的半导体装置，其特征在于，
所述第一区中的所述集电区的掺杂浓度高于所述第二区中的所述集电区的掺杂浓度。
3.根据权利要求2所述的半导体装置，其特征在于，
在将所述第一区中的所述集电区的所述掺杂浓度设为D1，将所述第二区中的所述集电区的所述掺杂浓度设为D2的情况下，由下式给出的平均掺杂浓度DC为1×1015/cm3以上且1×1018/cm3以下，
DC＝(S1×D1+S2×D2)/(S1+S2)。
4.根据权利要求3所述的半导体装置，其特征在于，
所述第二区中的所述集电区的所述掺杂浓度为1×1015/cm3以上且1×1017/cm3以下。
5.根据权利要求3所述的半导体装置，其特征在于，
所述第二区中的所述集电区的所述掺杂浓度高于所述漂移区的掺杂浓度。
6.根据权利要求3所述的半导体装置，其特征在于，
所述半导体装置还具备缓冲区，所述缓冲区形成在所述第二区与所述漂移区之间，且所述缓冲区的掺杂浓度高于所述漂移区的掺杂浓度，
所述第二区中的所述集电区的所述掺杂浓度高于所述第二区与所述缓冲区的PN结部中的施主浓度。
7.根据权利要求3所述的半导体装置，其特征在于，
所述第一区中的所述集电区的所述掺杂浓度D1高于所述平均掺杂浓度DC，
所述平均掺杂浓度DC高于所述第二区中的所述集电区的所述掺杂浓度D2，
所述第二区的面积S2相对于所述第一区的面积S1的比例α由下式给出，
α＝S2/S1，
比例β由包含所述第一区中的所述集电区的所述掺杂浓度D1的下式给出，β＝(D1/DC-1)+D2/(DC-D2)，
所述比例α为所述比例β以上。
8.根据权利要求1所述的半导体装置，其特征在于，
所述第一区中的所述集电区在所述半导体基板的深度方向上比所述第二区中的所述集电区厚。
9.根据权利要求8所述的半导体装置，其特征在于，
所述第二区的第二导电型的杂质浓度高于所述第一区的第二导电型的杂质浓度。
10.根据权利要求8所述的半导体装置，其特征在于，
在俯视时，两个所述第一区之间的距离为所述漂移区中的少数载流子的扩散长度以下。
11.根据权利要求1至10中任一项所述的半导体装置，其特征在于，
所述半导体装置具备：
有源部，其包括所述发射区和所述基区；
第二导电型的阱区，其在俯视时包围所述有源部，且与所述半导体基板的所述上表面接触地设置；以及
边缘终端结构部，其配置于所述阱区与所述半导体基板的端边之间，
在所述有源部设置有所述第一区和所述第二区这双方，
在所述边缘终端结构部设置有所述第二区，不设置所述第一区。
12.根据权利要求11所述的半导体装置，其特征在于，
在与所述阱区重叠的位置设置有所述第二区，不设置所述第一区。
13.根据权利要求11所述的半导体装置，其特征在于，
所述边缘终端结构部的所述第二区延伸设置至与所述有源部的所述发射区重叠的位置。
14.根据权利要求1至10中任一项所述的半导体装置，其特征在于，
所述半导体装置还具备栅极沟槽部，所述栅极沟槽部从所述半导体基板的所述上表面设置至所述漂移区，并与所述发射区和所述基区接触，
所述第一区设置于与所述栅极沟槽部重叠的位置。
15.根据权利要求1至10中任一项所述的半导体装置，其特征在于，
所述半导体装置还具备接触区，所述接触区与所述半导体基板的所述上表面接触地设置，且所述接触区的掺杂浓度高于所述基区的掺杂浓度，
所述第一区的接触面积比高于所述第二区的接触面积比，
所述接触面积比是在所述半导体基板的所述上表面露出的所述接触区的面积相对于单位面积的比例。
16.一种半导体装置，其特征在于，具备：
半导体基板，其具有上表面和下表面，且设置有第一导电型的漂移区；
第一导电型的发射区，其设置在所述漂移区与所述半导体基板的所述上表面之间，且掺杂浓度高于所述漂移区的掺杂浓度；
第二导电型的基区，其与所述发射区接触地设置；以及
第二导电型的集电区，其设置在所述漂移区与所述半导体基板的所述下表面之间，
所述集电区包括第一区和第二区，所述第二区对于所述漂移区的载流子的注入效率低于所述第一区对于所述漂移区的载流子的注入效率，
在将俯视时所述第一区在所述集电区的单位面积中所占的面积设为S1，将俯视时所述第二区在所述集电区的单位面积中所占的面积设为S2，将所述第一区中的所述集电区的所述掺杂浓度设为D1，将所述第二区中的所述集电区的所述掺杂浓度设为D2的情况下，由下式给出的平均掺杂浓度DC为1×1015/cm3以上且1×1018/cm3以下，
DC＝(S1×D1+S2×D2)/(S1+S2)。
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