JP7473075B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関する。
従来、プロトンを半導体基板に注入してバッファ領域を形成し、ヘリウムを半導体基板に注入してキャリアライフタイムを調整する技術が知られている(例えば、特許文献1参照)。
特許文献1 米国特許出願公開第2014/217463号明細書
解決しようとする課題
バッファ領域のような高濃度領域と、ライフタイム調整部とが、容易に形成可能な構成を有することが好ましい。
一般的開示
上記課題を解決するために、本発明の一つの態様においては、半導体装置を提供する。半導体装置は、全体にバルク・ドナーが分布した半導体基板を備えてよい。半導体装置は、半導体基板に設けられ、水素のドーズ量が3×1015/cm以上である高濃度水素ピークを備えてよい。半導体装置は、半導体基板の深さ方向において高濃度水素ピークと重なる位置を含み、バルク・ドナー濃度よりもドナー濃度が高い高濃度領域を備えてよい。半導体装置は、深さ方向において高濃度水素ピークと重なる位置に設けられ、キャリアライフタイムが極小値を示すライフタイム調整部を備えてよい。
高濃度水素ピークの水素のドーズ量が1×1016/cm以上であってよい。
高濃度水素ピークの水素化学濃度が、2×1018/cm以上であってよい。
高濃度領域の深さ方向のキャリア密度分布は、高濃度水素ピークと重なる位置に配置された谷と、谷に隣り合って配置されたピークとを含んでよい。
高濃度水素ピークを、深さ方向の異なる位置に複数備えてよい。
高濃度水素ピークの深さ方向の半値全幅内におけるキャリア密度が、谷またはキンクを有してよい。
高濃度水素ピークにおける頂点とは異なる位置に、キャリア密度ピークの頂点が配置されていてよい。
半導体装置は、半導体基板の上面に設けられたゲート構造を備えてよい。高濃度水素ピークは、半導体基板の下面に向かって水素化学濃度が減少する下側裾を有してよい。高濃度水素ピークは、半導体基板の上面に向かって下側裾よりも水素化学濃度が急峻に減少する上側裾を有してよい。
高濃度水素ピークは、半導体基板の下面側の領域に配置されていてよい。
半導体装置は、半導体基板の上面に設けられたトレンチ部を備えてよい。半導体基板は、トレンチ部の下端から半導体基板の下面に向かってドナー濃度を積分した積分値が、半導体基板の臨界積分濃度に達する臨界深さ位置を有してよい。高濃度水素ピークの頂点が、臨界深さ位置よりも半導体基板の下面側に配置されていてよい。
深さ方向における空孔密度分布は、深さ方向において高濃度水素ピークと重なって配置された空孔密度ピークを有してよい。空孔密度分布は、空孔密度ピークよりも半導体基板の下面側に配置された下側平坦部を有してよい。空孔密度分布は、空孔密度ピークよりも半導体基板の上面側に配置され、下側平坦部よりも低密度の上側平坦部を有してよい。空孔密度ピークの深さ方向における半値全幅は、高濃度水素ピークの深さ方向の半値全幅よりも小さくてよい。
半導体装置は、高濃度水素ピークよりも半導体基板の上面側に配置され、ドナー濃度がピークを示す上面側ドナーピークを備えてよい。半導体装置は、深さ方向において上面側ドナーピークと重なる位置に設けられ、水素のドーズ量が3×1015/cmより小さい低濃度水素ピークを備えてよい。
低濃度水素ピークの深さ方向の半値全幅内におけるキャリアライフタイムは、極小値を有さなくてよい。
低濃度水素ピークが設けられた深さ位置における低濃度水素ピークの濃度に対する空孔濃度の比が、高濃度水素ピークが設けられた深さ位置における高濃度水素ピークの濃度に対する空孔濃度の比よりも小さくてよい。
高濃度水素ピークの半値全幅の範囲と、低濃度水素ピークの半値全幅の範囲とが互いに離れていてよい。
半導体装置は、半導体基板の下面に接して設けられ、アクセプタ濃度ピークを有するコレクタ領域を備えてよい。アクセプタ濃度ピークの半値全幅の範囲と、高濃度水素ピークの半値全幅の範囲とが互いに離れていてよい。
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
半導体装置100の一例を示す断面図である。 図1のa-a線に示した位置における、水素化学濃度、キャリア密度、ドナー濃度、空孔密度、および、キャリアライフタイムの深さ方向の分布例を示している。 図1のa-a線に示した位置における、キャリア密度、空孔密度、および、キャリアライフタイムの他の分布例を示している。 比較例に係るキャリア密度、空孔密度、および、キャリアライフタイムの分布を示している。 半導体装置100の上面図の一例である。 図5における領域Eの拡大図である。 図6におけるb-b断面の一例を示す図である。 図7のc-c線に示した位置における、水素化学濃度、キャリア密度、空孔密度、および、キャリアライフタイムの深さ方向の分布例を示している。 c-c線における水素化学濃度、キャリア密度、空孔密度、および、キャリアライフタイムの他の分布例を示している。 c-c線における水素化学濃度、キャリア密度、空孔密度、および、キャリアライフタイムの他の分布例を示している。 図7のd-d線に示した位置における、水素化学濃度、キャリア密度、空孔密度、および、キャリアライフタイムの深さ方向の分布例を示している。
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
本明細書においては半導体基板の深さ方向と平行な方向における一方の側を「上」、他方の側を「下」と称する。基板、層またはその他の部材の2つの主面のうち、一方の面を上面、他方の面を下面と称する。「上」、「下」の方向は、重力方向または半導体装置の実装時における方向に限定されない。
本明細書では、X軸、Y軸およびZ軸の直交座標軸を用いて技術的事項を説明する場合がある。直交座標軸は、構成要素の相対位置を特定するに過ぎず、特定の方向を限定するものではない。例えば、Z軸は地面に対する高さ方向を限定して示すものではない。なお、+Z軸方向と-Z軸方向とは互いに逆向きの方向である。正負を記載せず、Z軸方向と記載した場合、+Z軸および-Z軸に平行な方向を意味する。
本明細書では、半導体基板の上面および下面に平行な直交軸をX軸およびY軸とする。また、半導体基板の上面および下面と垂直な軸をZ軸とする。本明細書では、Z軸の方向を深さ方向と称する場合がある。また、本明細書では、X軸およびY軸を含めて、半導体基板の上面および下面に平行な方向を、水平方向と称する場合がある。本明細書において半導体基板の上面側と称した場合、半導体基板の深さ方向における中央から上面までの領域を指す。半導体基板の下面側と称した場合、半導体基板の深さ方向における中央から下面までの領域を指す。
本明細書において「同一」または「等しい」のように称した場合、製造ばらつき等に起因する誤差を有する場合も含んでよい。当該誤差は、例えば10%以内である。
本明細書においては、不純物がドーピングされたドーピング領域の導電型をP型またはN型として説明している。本明細書においては、不純物とは、特にN型のドナーまたはP型のアクセプタのいずれかを意味する場合があり、ドーパントと記載する場合がある。本明細書においては、ドーピングとは、半導体基板にドナーまたはアクセプタを導入し、N型の導電型を示す半導体またはP型の導電型を示す半導体とすることを意味する。
本明細書においては、ドーピング濃度とは、熱平衡状態におけるドナーの濃度またはアクセプタの濃度を意味する。本明細書においては、ネット・ドーピング濃度とは、ドナー濃度を正イオンの濃度とし、アクセプタ濃度を負イオンの濃度として、電荷の極性を含めて足し合わせた正味の濃度を意味する。一例として、ドナー濃度をN、アクセプタ濃度をNとすると、任意の位置における正味のネット・ドーピング濃度はN-Nとなる。
ドナーは、半導体に電子を供給する機能を有している。アクセプタは、半導体から電子を受け取る機能を有している。ドナーおよびアクセプタは、不純物自体には限定されない。例えば、半導体中に存在する空孔(V)、酸素(O)および水素(H)が結合したVOH欠陥は、電子を供給するドナーとして機能する。
本明細書においてP+型またはN+型と記載した場合、P型またはN型よりもドーピング濃度が高いことを意味し、P-型またはN-型と記載した場合、P型またはN型よりもドーピング濃度が低いことを意味する。また、本明細書においてP++型またはN++型と記載した場合には、P+型またはN+型よりもドーピング濃度が高いことを意味する。
本明細書において化学濃度とは、電気的な活性化の状態によらずに測定される不純物の原子密度を指す。化学濃度(原子密度)は、例えば二次イオン質量分析法(SIMS)により計測できる。上述したネット・ドーピング濃度は、電圧-容量測定法(CV法)により測定できる。また、拡がり抵抗測定法(SR法)により計測されるキャリア密度を、ネット・ドーピング濃度としてよい。CV法またはSR法により計測されるキャリア密度は、熱平衡状態における値としてよい。また、N型の領域においては、ドナー濃度がアクセプタ濃度よりも十分大きいので、当該領域におけるキャリア密度を、ドナー濃度としてもよい。同様に、P型の領域においては、当該領域におけるキャリア密度を、アクセプタ濃度としてもよい。
また、ドナー、アクセプタまたはネット・ドーピングの濃度分布がピークを有する場合、当該ピーク値を当該領域におけるドナー、アクセプタまたはネット・ドーピングの濃度としてよい。ドナー、アクセプタまたはネット・ドーピングの濃度がほぼ均一な場合等においては、当該領域におけるドナー、アクセプタまたはネット・ドーピングの濃度の平均値をドナー、アクセプタまたはネット・ドーピングの濃度としてよい。本明細書において、単位体積当りの濃度表示にatоms/cm、または、/cmを用いる。この単位は、半導体基板内のドナーまたはアクセプタ濃度、または、化学濃度に用いられる。atоms表記は省略してもよい。本明細書の単位系は、特に断りがなければSI単位系である。長さの単位をcmで表示することがあるが、諸計算はメートル(m)に換算してから行ってよい。
SR法により計測されるキャリア密度が、ドナーまたはアクセプタの濃度より低くてもよい。拡がり抵抗を測定する際に電流が流れる範囲において、半導体基板のキャリア移動度が結晶状態の値よりも低い場合がある。キャリア移動度の低下は、格子欠陥等による結晶構造の乱れ(ディスオーダー)により、キャリアが散乱されることで生じる。
CV法またはSR法により計測されるキャリア密度から算出したドナーまたはアクセプタの濃度は、ドナーまたはアクセプタを示す元素の化学濃度よりも低くてよい。一例として、シリコンの半導体においてドナーとなるリンまたはヒ素のドナー濃度、あるいはアクセプタとなるボロン(ホウ素)のアクセプタ濃度は、これらの化学濃度の99%程度である。一方、シリコンの半導体においてドナーとなる水素のドナー濃度は、水素の化学濃度の0.1%から10%程度である。
図1は、半導体装置100の一例を示す断面図である。半導体装置100は半導体基板10を備える。半導体基板10は、半導体材料で形成された基板である。一例として半導体基板10はシリコン基板である。
半導体基板10には、絶縁ゲート型バイポーラトランジスタ(IGBT)等のトランジスタ素子、および、還流ダイオード(FWD)等のダイオード素子の少なくとも一方が形成されている。図1においては、トランジスタ素子およびダイオード素子の、各電極および半導体基板10の内部に設けられた各領域を省略している。
本例の半導体基板10は、N型のバルク・ドナーが全体に分布している。バルク・ドナーは、半導体基板10の元となるインゴットの製造時に、インゴット内に略一様に含まれたドーパントによるドナーである。本例のバルク・ドナーは、水素以外の元素である。バルク・ドナーのドーパントは、例えばV族、VI族の元素であり、例えばリン、アンチモン、ヒ素、セレンまたは硫黄であるが、これに限定されない。本例のバルク・ドナーは、リンである。バルク・ドナーは、P型の領域にも含まれている。半導体基板10は、半導体のインゴットから切り出したウエハであってよく、ウエハを個片化したチップであってもよい。半導体のインゴットは、チョクラルスキー法(CZ法)、磁場印加型チョクラルスキー法(MCZ法)、フロートゾーン法(FZ法)のいずれかで製造されてよい。
MCZ法で製造された基板に含まれる酸素化学濃度は一例として1×1017~7×1017atoms/cmである。FZ法で製造された基板に含まれる酸素化学濃度は一例として1×1015~5×1016atoms/cmである。バルク・ドナー濃度は、半導体基板10の全体に分布しているバルク・ドナーの化学濃度を用いてよく、当該化学濃度の90%から100%の間の値であってもよい。リンなどのV族、VI族のドーパントがドープされた半導体基板では、バルク・ドナー濃度は、1×1011/cm以上、3×1013/cm以下であってよい。V族、VI族のドーパントがドープされた半導体基板のバルク・ドナー濃度は、好ましくは1×1012/cm以上、1×1013/cm以下である。また、半導体基板10は、リン等のバルク・ドーパントを実質的に含まないノンドープ基板を用いてもよい。その場合、ノンドーピング基板のバルク・ドナー濃度(NB0)は例えば1×1010/cm以上、5×1012/cm以下である。ノンドーピング基板のバルク・ドナー濃度(NB0)は、好ましくは1×1011/cm以上である。ノンドーピング基板のバルク・ドナー濃度(NB0)は、好ましくは5×1012/cm以下である。
半導体基板10は、上面21および下面23を有する。上面21および下面23は、半導体基板10の2つの主面である。本明細書では、上面21および下面23と平行な面における直交軸をX軸およびY軸、上面21および下面23と垂直な軸をZ軸とする。上面21には、トランジスタ部のゲート構造が設けられてよい。ゲート構造とは、ゲート電極(例えば後述するゲート導電部44)およびゲート絶縁膜(例えば後述するゲート絶縁膜42)を含む構造である。
半導体基板10には、所定の深さ位置Z1に、水素イオンが下面23から注入されている。水素イオンを注入する半導体基板10の主面は下面23に限らなくてよく、上面21であってもよい。本明細書においては、下面23からのZ軸方向の距離を、深さ位置と称する場合がある。本明細書では、半導体基板10の深さ方向における中央位置を、深さ位置Zcとする。深さ位置Z1は、下面23からのZ軸方向の距離がZ1の位置である。本例の深さ位置Z1は、半導体基板10の下面23側(深さ位置Zcと下面23との間の領域)に配置されている。深さ位置Z1に水素イオンを注入するとは、水素イオンが半導体基板10の内部を通過する平均距離(飛程とも称される)が、Z1であることを指す。水素イオンは、所定の深さ位置Z1に応じた加速エネルギーで加速されて、半導体基板10の内部に導入される。
水素イオンが半導体基板10の内部を通過した領域を通過領域106とする。図1の例では、半導体基板10の下面23から、深さ位置Z1までが通過領域106である。一部の水素イオンは、深さ位置Z1よりも上面21側まで半導体基板10を通過する。所定の濃度の水素イオンが通過した領域を、通過領域106としてよい。例えば所定の濃度は、深さ位置Z1に注入された水素の化学濃度の半分の値であってよい。この場合、通過領域106は、水素化学濃度分布の半値幅だけ、深さ位置Z1よりも上面21側の領域を含む。水素イオンは、XY面における半導体基板10の全面に注入されてよく、一部の領域だけに注入されてもよい。本例では、半導体基板10の全面に水素イオンが注入されている。
半導体基板10において水素イオンが通過した通過領域106には、単原子空孔(V)、複原子空孔(VV)等の、空孔を主体とする格子欠陥が形成されている。空孔に隣接する原子は、ダングリング・ボンドを有する。格子欠陥には格子間原子や転位等も含まれ、広義ではドナーやアクセプタも含まれ得るが、本明細書では空孔を主体とする格子欠陥を空孔型格子欠陥、空孔型欠陥、あるいは単に格子欠陥と称する場合がある。空孔を主体とする格子欠陥は、電子および正孔のキャリアの再結合中心として機能する場合がある。また、半導体基板10への水素イオン注入により、格子欠陥が多く形成されることで、半導体基板10の結晶性が強く乱れることがある。本明細書では、この結晶性の乱れをディスオーダーと称する場合がある。
また、半導体基板10の全体には酸素が含まれる。当該酸素は、半導体のインゴットの製造時において、意図的にまたは意図せずに導入される。また水素イオンを注入することで、通過領域106には水素が含まれる。また、水素イオンを注入した後に半導体基板10を熱処理(本明細書ではアニールと称する場合がある)することで、通過領域106に水素イオンが拡散する。本例では、通過領域106の全体に水素が分布している。
半導体基板10に水素イオンが注入された後、半導体基板10の内部には、水素(H)、空孔(V)および酸素(O)が結合し、VOH欠陥が形成される。また、半導体基板10をアニールすることで水素が拡散し、VOH欠陥の形成が促進される。また、通過領域106を形成した後にアニールすることで、水素が空孔と結合できるので、水素が下面23から半導体基板10の外部に放出されるのを抑制できる。
VOH欠陥は、電子を供給するドナーとして機能する。本明細書では、VOH欠陥を単に水素ドナーまたはドナーと称する場合がある。本例の半導体基板10では、通過領域106に水素ドナーが形成される。各位置における水素ドナーのドーピング濃度は、各位置における水素の化学濃度よりも低い。水素の化学濃度に対する水素ドナー(VOH欠陥)のドーピング濃度割合は、0.1%~30%(すなわち0.001以上、0.3以下)の値であってよい。本例では、水素の化学濃度に対する水素ドナー(VOH欠陥)のドーピング濃度割合は1%~5%である。なお、特に断りがなければ、本明細書では、水素の化学濃度分布に相似する分布を有するVOH欠陥も、通過領域106の空孔欠陥の分布に相似するVOH欠陥も、水素ドナー、またはドナーとしての水素と称する。
半導体基板10の通過領域106に水素ドナーを形成することで、通過領域106におけるドナー濃度を、バルク・ドナーのドーピング濃度(単に、バルク・ドナー濃度と称する場合がある)よりも高くできる。これにより、局所的なN型領域を容易に形成できる。また、水素イオンの飛程を大きくすることで通過領域106をZ軸方向に大きくすることができる。この場合、バルク・ドナーよりもドナー濃度が高い高濃度領域を、広範囲に形成できる。通常は、半導体基板10に形成すべき素子の特性、特に定格電圧または耐圧に対応させて、所定のバルク・ドナー濃度を有する半導体基板10を準備しなければならない。これに対して、通過領域106を大きく形成する場合には、水素イオンのドーズ量を制御することで、半導体基板10のドナー濃度を調整できる。このため、素子の特性等に対応していないバルク・ドナー濃度の半導体基板を用いて、半導体装置100を製造できる。半導体基板10の製造時におけるバルク・ドナー濃度のバラツキは比較的に大きいが、水素イオンのドーズ量は比較的に高精度に制御できる。このため、水素イオンを注入することで生じる格子欠陥の濃度も高精度に制御でき、通過領域のドナー濃度を高精度に制御できる。
深さ位置Z1は、下面23を基準として、半導体基板10の厚みの半分以下の範囲に配置されていてよく、半導体基板10の厚みの1/4以下の範囲に配置されていてもよい。深さ位置Z1は、上面21を基準として、半導体基板10の厚みの半分以下の範囲に配置されていてもよく、半導体基板10の厚みの1/4以下の範囲に配置されていてもよい。
水素イオンを注入した直後において、深さ位置Z1の近傍には多くの格子欠陥が形成される。一方で、深さ位置Z1の近傍には、水素が多く存在する。半導体基板10をアニールすると、格子欠陥は水素と結合して水素ドナーとなる。このため通常は、深さ位置Z1の近傍の格子欠陥は、ほとんどが水素ドナーとなり、深さ位置Z1の近傍には格子欠陥がほとんど残留しない。
一方で、水素イオンのドーズ量が一定値を超えると、半導体基板10をアニールしても、深さ位置Z1の近傍に格子欠陥が多く残留していると考えられる現象が確認された。これは、水素イオンのドーズ量が一定値を超えると、深さ位置Z1の近傍における半導体基板10の結晶性が、アニールでは回復できない程度に乱されてしまうためと推測できる。
格子欠陥が多く残留している領域では、キャリアが格子欠陥に捕捉されるので、キャリアのライフタイムが短くなる。キャリアのライフタイムを調整することで、半導体装置100のターンオフ時間等の特性を調整できる。本例では、深さ位置Z1に対する水素イオンのドーズ量を一定値以上とすることで、簡易な製造工程で、深さ位置Z1にライフタイム調整部241を形成するとともに、バルク・ドナーよりも高濃度の高濃度領域を通過領域106に形成できる。
図2は、図1のa-a線に示した位置における、水素化学濃度、キャリア密度、ドナー濃度、空孔密度、および、キャリアライフタイムの深さ方向の分布例を示している。本例の高濃度領域107のドナー濃度は、水素ドナーの濃度である。図2は、深さ位置Z1に水素イオンを注入し、アニールを行った後の各分布を示している。
図2の横軸は、下面23からの深さ位置を示しており、縦軸は、単位体積当たりの化学濃度または密度を対数軸で示している。ただし、キャリアライフタイムのグラフにおける縦軸は、時間(秒)を示している。図2における化学濃度は、例えばSIMS法で計測される。キャリア密度は例えばSR法で計測される。図2においては、バルク・ドナー濃度Dを破線で示している。バルク・ドナー濃度Dは、半導体基板10の全体で均一であってよい。本例の半導体基板10は一例としてMCZ基板である。
半導体基板10の深さ位置Z1には、高濃度水素ピーク201が設けられる。高濃度水素ピーク201は、深さ方向における水素化学濃度分布のピークである。高濃度水素ピーク201は、頂点202、上側裾203および下側裾204を有する。頂点202は、水素化学濃度が極大値を示す点である。頂点202の深さ位置をZ1とする。下側裾204は、頂点202から半導体基板10の下面23に向かって、水素化学濃度が単調に減少するスロープである。上側裾203は、頂点202から半導体基板10の上面21に向かって、水素化学濃度が単調に減少するスロープである。本例では、下面23から水素イオンを注入したので、頂点202から下面23の間には、比較的に多くの水素イオンが存在する。上側裾203は、下側裾204よりも、水素化学濃度が急峻に減少してよい。
本例では、下面23から深さ位置Z1に、1×1016ions/cmのドーズ量で水素イオンを注入している。なお、水素等の不純物ピークのドーズ量は、当該ピークの深さ方向における半値全幅の範囲で、当該不純物の化学濃度を積分した値を用いてもよい。あるいは、当該ピークのピーク濃度に半値全幅を乗じた値を、水素等の不純物ピークのドーズ量として用いてもよい。一方、当該ピークにおいて、ピーク濃度の10%以上の濃度となる深さ方向の範囲の幅を10%全幅と定義する。水素等の不純物ピークのドーズ量を、当該ピークの深さ方向における10%全幅の範囲で、当該不純物の化学濃度を積分した値を用いてもよい。図2の例では、高濃度水素ピーク201の半値全幅W201の範囲で水素化学濃度を積分した値を、高濃度水素ピーク201の水素ドーズ量としてよい。図2の例では、半値全幅W201の下端位置をZ1a、上端位置をZ1bとする。
半導体基板10に水素イオンを注入してアニールすることで、通過領域106に水素ドナーが形成される。これにより、通過領域106には、バルク・ドナー濃度Dよりもドナー濃度が高い高濃度領域107が形成される。高濃度領域107は、半導体基板10の深さ方向において、高濃度水素ピーク201と重なる位置を含む。つまり高濃度領域107は、高濃度水素ピーク201の半値全幅W201の範囲の少なくとも一部を含む。高濃度領域107は、下面23から、高濃度水素ピーク201の上端位置Z1bまで設けられてよい。高濃度領域107において、ドナー濃度分布は、水素化学濃度分布と対応する形状を有してよい。例えばドナー濃度分布は、高濃度水素ピーク201と重なる位置に、ドナー濃度ピーク221を有してよい。
深さ位置Z1に高ドーズ量で水素イオンを注入すると、アニール後においても、深さ位置Z1の近傍に空孔が残留する。本例の空孔密度分布は、深さ位置Z1において空孔密度ピーク231を有する。空孔密度ピーク231は、頂点232を有する。頂点232は、空孔密度が極大値を示す点である。
空孔密度ピーク231は、高濃度水素ピーク201と重なって配置されている。ピークが重なるとは、一方のピークの頂点が、他方のピークの半値全幅の範囲内に配置されていることを指す。本例では、空孔密度ピーク231の頂点232は、高濃度水素ピーク201の半値全幅W201の範囲内に配置されている。頂点232は、深さ位置Z1に配置されていてもよい。
空孔密度ピーク231が配置された領域では、空孔にキャリアが捕捉される頻度が高くなるので、キャリアライフタイムが短くなる。これにより、高濃度水素ピーク201と重なる位置には、キャリアライフタイムが極小値を示すライフタイム調整部241が設けられる。ライフタイム調整部241は、深さ位置Z1に設けられてよい。
なお、キャリア密度は、ドナー濃度と同様の分布となる。ただし、深さ位置Z1の近傍のキャリアライフタイムが短く、キャリアの移動度が結晶における値よりも小さい。そのため、深さ位置Z1の近傍におけるキャリア密度は、ドナー濃度よりも低下する。本例のキャリア密度分布は、高濃度水素ピーク201と重なる位置に配置された谷211と、谷211と隣り合って配置されたピーク212およびピーク213を有する。谷211は、キャリア密度が極小値を示す部分であり、ピーク212およびピーク213は、キャリア密度が極大値を示す部分である。
本例の谷211、ピーク212およびピーク213は、高濃度水素ピーク201の半値全幅W201の範囲内に配置されている。谷211は、ピーク212およびピーク213の間に配置されてよい。ピーク212は、谷211よりも下面23側に配置されており、ピーク213は、谷211よりも上面21側に配置されている。ピーク212の頂点におけるキャリア密度は、ピーク213の頂点におけるキャリア密度よりも高くてよい。
なお、高濃度水素ピーク201の半値全幅W201の範囲内で、キャリア密度分布が谷211を有する場合、谷211の位置にライフタイム調整部241が設けられていると推定できる。また、高濃度水素ピーク201の半値全幅W201の範囲内で、空孔密度ピーク231が存在する場合、空孔密度ピーク231の位置にライフタイム調整部241が設けられていると推定してもよい。
本例のドナー濃度分布は、谷211の位置において極小値を示さない。ドナー濃度は、高濃度水素ピーク201の下端位置Z1aから深さ位置Z1に向かって、単調に増加していてよい。単調に増加とは、下端位置Z1aから深さ位置Z1に向かって、ドナー濃度が減少する領域が存在しないことを指す。
空孔密度分布は、上側裾233および下側裾234を有する。下側裾234は、頂点232から半導体基板10の下面23に向かって、空孔密度が減少するスロープである。上側裾233は、頂点232から半導体基板10の上面21に向かって、空孔密度が減少するスロープである。上側裾233は、下側裾234よりも、空孔密度が急峻に減少してよい。
また、空孔密度分布は、空孔密度ピーク231よりも半導体基板10の下面23側に配置された下側平坦部236と、空孔密度ピーク231よりも半導体基板10の上面21側に配置された上側平坦部235とを有する。それぞれの平坦部は、深さ方向において空孔密度がほぼ一定となる領域である。ほぼ一定とは、例えば空孔密度の変動幅が±50%以内の状態である。上側平坦部235は、下側平坦部236よりも空孔密度が低くてよい。平坦部の空孔密度は、平均値を用いてよい。空孔密度分布の半値全幅(本例では、空孔密度ピーク231の半値全幅)は、水素化学濃度分布の半値全幅(本例では、高濃度水素ピーク201の半値全幅W201)よりも小さくてよい。キャリアライフタイム分布の半値全幅は、水素化学濃度分布の半値全幅よりも小さくてよい。
本例では、深さ位置Z1よりも下面23側の領域のほうが、深さ位置Z1よりも上面21側の領域よりも空孔密度が高い。高濃度領域107を、後述するバッファ領域に適用した場合、空乏層は上面21側から広がる。空孔密度が高い領域を下面23側に配置することで、空孔密度が高い領域まで空乏層が広がることを抑制でき、リーク電流を低減できる。
図3は、図1のa-a線に示した位置における、キャリア密度、空孔密度、および、キャリアライフタイムの他の分布例を示している。本例では、下面23から深さ位置Z1に、3×1015ions/cmのドーズ量で水素イオンを注入している。他の構造または製造工程は、図2の例と同様である。水素化学濃度分布およびドナー濃度分布の形状は、図2の例と同様である。ただし、水素のドーズ量に応じて、水素化学濃度およびドナー濃度のピーク値は異なる。ドナー濃度分布は、図3に示したキャリア密度分布に対して、深さ位置Z1の近傍における形状が異なる。深さ位置Z1の近傍におけるドナー濃度Dの分布を、キャリア密度分布のグラフに破線で示している。他の図においても同様である。
本例においても、高濃度水素ピーク201の半値全幅W201の範囲において、キャリア密度分布は、谷211、ピーク212およびピーク213を有している。このため、谷211の位置において、キャリアライフタイムが極小値を示すライフタイム調整部241、および、空孔密度ピーク231が配置されていることがわかる。
なお、キャリア密度分布は、深さ位置Z1の近傍において、谷211に代えてキンクを有していてもよい。キンクは、キャリア密度を深さ方向に微分した微分値が極小値を示す部分である。
また、キャリア密度分布におけるピーク212またはピーク213の深さ位置は、高濃度水素ピーク201の頂点202の深さ位置Z1とは異なっている。つまり、空孔密度ピーク231の存在により、深さ位置Z1の近傍におけるキャリア密度に谷211が現れて、キャリア密度の頂点の位置が変化している。ピーク212またはピーク213の深さ位置は、ドナー濃度ピーク221の頂点の深さ位置と異なっていてもよい。これによっても、深さ位置Z1の近傍にライフタイム調整部241および空孔密度ピーク231が配置されていることがわかる。
また、キャリア密度分布のピーク212を中心とした半値全幅は、ドナー濃度ピーク221の半値全幅よりも大きくてよい。つまり、空孔密度ピーク231の存在により、深さ位置Z1の近傍におけるキャリア密度のピークがつぶれていてよい。これによっても、深さ位置Z1の近傍にライフタイム調整部241および空孔密度ピーク231が配置されていることがわかる。また、ピーク212およびピーク213の頂点におけるキャリア密度は、ドナー濃度ピーク221の頂点におけるドナー濃度よりも低くてよい。
図4は、比較例に係るキャリア密度、空孔密度、および、キャリアライフタイムの分布を示している。本例では、下面23から深さ位置Z1に、1×1015ions/cmのドーズ量で水素イオンを注入している。他の構造または製造工程は、図2の例と同様である。水素化学濃度分布およびドナー濃度分布の形状は、図2の例と同様であるので、図4では省略している。ただし、水素のドーズ量に応じて、水素化学濃度およびドナー濃度のピーク値は異なる。
本例のキャリア密度分布は、水素ピークの半値全幅W201の範囲おいて、谷211またはキンクを有さない。本例のキャリア密度分布は、ドナー濃度分布とほぼ同等である。また、深さ位置Z1には空孔密度の明瞭なピークが現れず、キャリアライフタイムも明瞭な極小値を有さない。つまり、本例のドーズ量では、深さ位置Z1にライフタイム調整部241が形成されなかった。これは、水素イオンのドーズ量が少ないため、半導体基板10の結晶性の乱れが、アニールにより回復できる程度であるためと推測できる。水素イオンの注入により形成された空孔密度ピークは、アニールにより水素と結合して、ほとんどが水素ドナーとなっている。
図2から図4において説明したように、高濃度水素ピーク201の水素イオンのドーズ量を、3×1015ions/cm以上、3×1016ions/cm以下とすることで、高濃度領域107およびライフタイム調整部241を、共通の製造工程で形成できる。高濃度水素ピーク201の水素イオンのドーズ量は、1×1016ions/cm以上であってよく、3×1016ions/cm以上であってもよい。また、高濃度水素ピーク201の頂点202における水素化学濃度Hは、2×1018atoms/cm以上、2×1019atoms/cm以下であってよい。水素化学濃度Hは、7×1018atoms/cm以上であってよく、2×1019atoms/cm以上であってもよい。
図5は、半導体装置100の上面図の一例である。図5においては、各部材を半導体基板10の上面に投影した位置を示している。図5においては、半導体装置100の一部の部材だけを示しており、一部の部材は省略している。
半導体装置100は、図1から図4において説明した半導体基板10を備えている。半導体基板10は、上面視において端辺102を有する。本明細書で単に上面視と称した場合、半導体基板10の上面側から見ることを意味している。本例の半導体基板10は、上面視において互いに向かい合う2組の端辺102を有する。図5においては、X軸およびY軸は、いずれかの端辺102と平行である。またZ軸は、半導体基板10の上面と垂直である。
半導体基板10には活性部160が設けられている。活性部160は、半導体装置100が動作した場合に半導体基板10の上面と下面との間で、深さ方向に主電流が流れる領域である。活性部160の上方には、エミッタ電極が設けられているが図5では省略している。
活性部160には、IGBT等のトランジスタ素子を含むトランジスタ部70と、還流ダイオード(FWD)等のダイオード素子を含むダイオード部80の少なくとも一方が設けられている。図5の例では、トランジスタ部70およびダイオード部80は、半導体基板10の上面における所定の配列方向(本例ではX軸方向)に沿って、交互に配置されている。他の例では、活性部160には、トランジスタ部70およびダイオード部80の一方だけが設けられていてもよい。
図5においては、トランジスタ部70が配置される領域には記号「I」を付し、ダイオード部80が配置される領域には記号「F」を付している。本明細書では、上面視において配列方向と垂直な方向を延伸方向(図5ではY軸方向)と称する場合がある。トランジスタ部70およびダイオード部80は、それぞれ延伸方向に長手を有してよい。つまり、トランジスタ部70のY軸方向における長さは、X軸方向における幅よりも大きい。同様に、ダイオード部80のY軸方向における長さは、X軸方向における幅よりも大きい。トランジスタ部70およびダイオード部80の延伸方向と、後述する各トレンチ部の長手方向とは同一であってよい。
ダイオード部80は、半導体基板10の下面と接する領域に、N+型のカソード領域を有する。本明細書では、カソード領域が設けられた領域を、ダイオード部80と称する。つまりダイオード部80は、上面視においてカソード領域と重なる領域である。半導体基板10の下面には、カソード領域以外の領域には、P+型のコレクタ領域が設けられてよい。本明細書では、ダイオード部80を、後述するゲート配線までY軸方向に延長した延長領域81も、ダイオード部80に含める場合がある。延長領域81の下面には、コレクタ領域が設けられている。
トランジスタ部70は、半導体基板10の下面と接する領域に、P+型のコレクタ領域を有する。また、トランジスタ部70は、半導体基板10の上面側に、N型のエミッタ領域、P型のベース領域、ゲート導電部およびゲート絶縁膜を有するゲート構造が周期的に配置されている。
半導体装置100は、半導体基板10の上方に1つ以上のパッドを有してよい。本例の半導体装置100は、ゲートパッド112を有している。半導体装置100は、アノードパッド、カソードパッドおよび電流検出パッド等のパッドを有してもよい。各パッドは、端辺102の近傍に配置されている。端辺102の近傍とは、上面視における端辺102と、エミッタ電極との間の領域を指す。半導体装置100の実装時において、各パッドは、ワイヤ等の配線を介して外部の回路に接続されてよい。
ゲートパッド112には、ゲート電位が印加される。ゲートパッド112は、活性部160のゲートトレンチ部の導電部に電気的に接続される。半導体装置100は、ゲートパッド112とゲートトレンチ部とを接続するゲート配線を備える。図5においては、ゲート配線に斜線のハッチングを付している。
本例のゲート配線は、外周ゲート配線130と、活性側ゲート配線131とを有している。外周ゲート配線130は、上面視において活性部160と半導体基板10の端辺102との間に配置されている。本例の外周ゲート配線130は、上面視において活性部160を囲んでいる。上面視において外周ゲート配線130に囲まれた領域を活性部160としてもよい。また、外周ゲート配線130は、ゲートパッド112と接続されている。外周ゲート配線130は、半導体基板10の上方に配置されている。外周ゲート配線130は、アルミニウム等を含む金属配線であってよい。
活性側ゲート配線131は、活性部160に設けられている。活性部160に活性側ゲート配線131を設けることで、半導体基板10の各領域について、ゲートパッド112からの配線長のばらつきを低減できる。
活性側ゲート配線131は、活性部160のゲートトレンチ部と接続される。活性側ゲート配線131は、半導体基板10の上方に配置されている。活性側ゲート配線131は、不純物がドープされたポリシリコン等の半導体で形成された配線であってよい。
活性側ゲート配線131は、外周ゲート配線130と接続されてよい。本例の活性側ゲート配線131は、Y軸方向の略中央で一方の外周ゲート配線130から他方の外周ゲート配線130まで、活性部160を横切るように、X軸方向に延伸して設けられている。活性側ゲート配線131により活性部160が分割されている場合、それぞれの分割領域において、トランジスタ部70およびダイオード部80がX軸方向に交互に配置されてよい。
また、半導体装置100は、ポリシリコン等で形成されたPN接合ダイオードである不図示の温度センス部や、活性部160に設けられたトランジスタ部の動作を模擬する不図示の電流検出部を備えてもよい。
本例の半導体装置100は、活性部160と端辺102との間に、エッジ終端構造部90を備える。本例のエッジ終端構造部90は、外周ゲート配線130と端辺102との間に配置されている。エッジ終端構造部90は、半導体基板10の上面側の電界集中を緩和する。エッジ終端構造部90は、複数のガードリング92を有する。ガードリング92は、半導体基板10の上面と接するP型の領域である。ガードリング92は、上面視において活性部160を囲んでいてよい。複数のガードリング92は、外周ゲート配線130と端辺102との間において、所定の間隔で配置されている。外側に配置されたガードリング92は、一つ内側に配置されたガードリング92を囲んでいてよい。外側とは、端辺102に近い側を指し、内側とは、外周ゲート配線130に近い側を指す。複数のガードリング92を設けることで、活性部160の上面側における空乏層を外側に伸ばすことができ、半導体装置100の耐圧を向上できる。エッジ終端構造部90は、活性部160を囲んで環状に設けられたフィールドプレートおよびリサーフのうちの少なくとも一つを更に備えていてもよい。
図6は、図5における領域Eの拡大図である。領域Eは、トランジスタ部70、ダイオード部80、および、活性側ゲート配線131を含む領域である。本例の半導体装置100は、半導体基板10の上面側の内部に設けられたゲートトレンチ部40、ダミートレンチ部30、ウェル領域11、エミッタ領域12、ベース領域14およびコンタクト領域15を備える。ゲートトレンチ部40およびダミートレンチ部30は、それぞれがトレンチ部の一例である。また、本例の半導体装置100は、半導体基板10の上面の上方に設けられたエミッタ電極52および活性側ゲート配線131を備える。エミッタ電極52および活性側ゲート配線131は互いに分離して設けられる。
エミッタ電極52および活性側ゲート配線131と、半導体基板10の上面との間には層間絶縁膜が設けられるが、図6では省略している。本例の層間絶縁膜には、コンタクトホール54が、当該層間絶縁膜を貫通して設けられる。図6においては、それぞれのコンタクトホール54に斜線のハッチングを付している。
エミッタ電極52は、ゲートトレンチ部40、ダミートレンチ部30、ウェル領域11、エミッタ領域12、ベース領域14およびコンタクト領域15の上方に設けられる。エミッタ電極52は、コンタクトホール54を通って、半導体基板10の上面におけるエミッタ領域12、コンタクト領域15およびベース領域14と接触する。また、エミッタ電極52は、層間絶縁膜に設けられたコンタクトホールを通って、ダミートレンチ部30内のダミー導電部と接続される。エミッタ電極52は、Y軸方向におけるダミートレンチ部30の先端において、ダミートレンチ部30のダミー導電部と接続されてよい。
活性側ゲート配線131は、層間絶縁膜に設けられたコンタクトホールを通って、ゲートトレンチ部40と接続する。活性側ゲート配線131は、Y軸方向におけるゲートトレンチ部40の先端部41において、ゲートトレンチ部40のゲート導電部と接続されてよい。活性側ゲート配線131は、ダミートレンチ部30内のダミー導電部とは接続されない。
エミッタ電極52は、金属を含む材料で形成される。図6においては、エミッタ電極52が設けられる範囲を示している。例えば、エミッタ電極52の少なくとも一部の領域はアルミニウムまたはアルミニウム‐シリコン合金、例えばAlSi、AlSiCu等の金属合金で形成される。エミッタ電極52は、アルミニウム等で形成された領域の下層に、チタンやチタン化合物等で形成されたバリアメタルを有してよい。さらにコンタクトホール内において、バリアメタルとアルミニウム等に接するようにタングステン等を埋め込んで形成されたプラグを有してもよい。
ウェル領域11は、活性側ゲート配線131と重なって設けられている。ウェル領域11は、活性側ゲート配線131と重ならない範囲にも、所定の幅で延伸して設けられている。本例のウェル領域11は、コンタクトホール54のY軸方向の端から、活性側ゲート配線131側に離れて設けられている。ウェル領域11は、ベース領域14よりもドーピング濃度の高い第2導電型の領域である。本例のベース領域14はP-型であり、ウェル領域11はP+型である。
トランジスタ部70およびダイオード部80のそれぞれは、配列方向に複数配列されたトレンチ部を有する。本例のトランジスタ部70には、配列方向に沿って1以上のゲートトレンチ部40と、1以上のダミートレンチ部30とが交互に設けられている。本例のダイオード部80には、複数のダミートレンチ部30が、配列方向に沿って設けられている。本例のダイオード部80には、ゲートトレンチ部40が設けられていない。
本例のゲートトレンチ部40は、配列方向と垂直な延伸方向に沿って延伸する2つの直線部分39(延伸方向に沿って直線状であるトレンチの部分)と、2つの直線部分39を接続する先端部41を有してよい。図6における延伸方向はY軸方向である。
先端部41の少なくとも一部は、上面視において曲線状に設けられることが好ましい。2つの直線部分39のY軸方向における端部どうしを先端部41が接続することで、直線部分39の端部における電界集中を緩和できる。
トランジスタ部70において、ダミートレンチ部30はゲートトレンチ部40のそれぞれの直線部分39の間に設けられる。それぞれの直線部分39の間には、1本のダミートレンチ部30が設けられてよく、複数本のダミートレンチ部30が設けられていてもよい。ダミートレンチ部30は、延伸方向に延伸する直線形状を有してよく、ゲートトレンチ部40と同様に、直線部分29と先端部31とを有していてもよい。図6に示した半導体装置100は、先端部31を有さない直線形状のダミートレンチ部30と、先端部31を有するダミートレンチ部30の両方を含んでいる。
ウェル領域11の拡散深さは、ゲートトレンチ部40およびダミートレンチ部30の深さよりも深くてよい。ゲートトレンチ部40およびダミートレンチ部30のY軸方向の端部は、上面視においてウェル領域11に設けられる。つまり、各トレンチ部のY軸方向の端部において、各トレンチ部の深さ方向の底部は、ウェル領域11に覆われている。これにより、各トレンチ部の当該底部における電界集中を緩和できる。
配列方向において各トレンチ部の間には、メサ部が設けられている。メサ部は、半導体基板10の内部において、トレンチ部に挟まれた領域を指す。一例としてメサ部の上端は半導体基板10の上面である。メサ部の下端の深さ位置は、トレンチ部の下端の深さ位置と同一である。本例のメサ部は、半導体基板10の上面において、トレンチに沿って延伸方向(Y軸方向)に延伸して設けられている。本例では、トランジスタ部70にはメサ部60が設けられ、ダイオード部80にはメサ部61が設けられている。本明細書において単にメサ部と称した場合、メサ部60およびメサ部61のそれぞれを指している。
それぞれのメサ部には、ベース領域14が設けられる。メサ部において半導体基板10の上面に露出したベース領域14のうち、活性側ゲート配線131に最も近く配置された領域をベース領域14-eとする。図6においては、それぞれのメサ部の延伸方向における一方の端部に配置されたベース領域14-eを示しているが、それぞれのメサ部の他方の端部にもベース領域14-eが配置されている。それぞれのメサ部には、上面視においてベース領域14-eに挟まれた領域に、第1導電型のエミッタ領域12および第2導電型のコンタクト領域15の少なくとも一方が設けられてよい。本例のエミッタ領域12はN+型であり、コンタクト領域15はP+型である。エミッタ領域12およびコンタクト領域15は、深さ方向において、ベース領域14と半導体基板10の上面との間に設けられてよい。
トランジスタ部70のメサ部60は、半導体基板10の上面に露出したエミッタ領域12を有する。エミッタ領域12は、ゲートトレンチ部40に接して設けられている。ゲートトレンチ部40に接するメサ部60は、半導体基板10の上面に露出したコンタクト領域15が設けられていてよい。
メサ部60におけるコンタクト領域15およびエミッタ領域12のそれぞれは、X軸方向における一方のトレンチ部から、他方のトレンチ部まで設けられる。一例として、メサ部60のコンタクト領域15およびエミッタ領域12は、トレンチ部の延伸方向(Y軸方向)に沿って交互に配置されている。
他の例においては、メサ部60のコンタクト領域15およびエミッタ領域12は、トレンチ部の延伸方向(Y軸方向)に沿ってストライプ状に設けられていてもよい。例えばトレンチ部に接する領域にエミッタ領域12が設けられ、エミッタ領域12に挟まれた領域にコンタクト領域15が設けられる。
ダイオード部80のメサ部61には、エミッタ領域12が設けられていない。メサ部61の上面には、ベース領域14およびコンタクト領域15が設けられてよい。メサ部61の上面においてベース領域14-eに挟まれた領域には、それぞれのベース領域14-eに接してコンタクト領域15が設けられてよい。メサ部61の上面においてコンタクト領域15に挟まれた領域には、ベース領域14が設けられてよい。ベース領域14は、コンタクト領域15に挟まれた領域全体に配置されてよい。
それぞれのメサ部の上方には、コンタクトホール54が設けられている。コンタクトホール54は、ベース領域14-eに挟まれた領域に配置されている。本例のコンタクトホール54は、コンタクト領域15、ベース領域14およびエミッタ領域12の各領域の上方に設けられる。コンタクトホール54は、ベース領域14-eおよびウェル領域11に対応する領域には設けられない。コンタクトホール54は、メサ部60の配列方向(X軸方向)における中央に配置されてよい。
ダイオード部80において、半導体基板10の下面と隣接する領域には、N+型のカソード領域82が設けられる。半導体基板10の下面において、カソード領域82が設けられていない領域には、P+型のコレクタ領域22が設けられてよい。図6においては、カソード領域82およびコレクタ領域22の境界を点線で示している。
カソード領域82は、Y軸方向においてウェル領域11から離れて配置されている。これにより、比較的にドーピング濃度が高く、且つ、深い位置まで形成されているP型の領域(ウェル領域11)と、カソード領域82との距離を確保して、耐圧を向上できる。本例のカソード領域82のY軸方向における端部は、コンタクトホール54のY軸方向における端部よりも、ウェル領域11から離れて配置されている。他の例では、カソード領域82のY軸方向における端部は、ウェル領域11とコンタクトホール54との間に配置されていてもよい。
図7は、図6におけるb-b断面の一例を示す図である。b-b断面は、エミッタ領域12およびカソード領域82を通過するXZ面である。本例の半導体装置100は、当該断面において、半導体基板10、層間絶縁膜38、エミッタ電極52およびコレクタ電極24を有する。層間絶縁膜38は、半導体基板10の上面に設けられている。層間絶縁膜38は、ホウ素またはリン等の不純物が添加されたシリケートガラス等の絶縁膜、熱酸化膜、および、その他の絶縁膜の少なくとも一層を含む膜である。層間絶縁膜38には、図6において説明したコンタクトホール54が設けられている。
エミッタ電極52は、層間絶縁膜38の上方に設けられる。エミッタ電極52は、層間絶縁膜38のコンタクトホール54を通って、半導体基板10の上面21と接触している。コレクタ電極24は、半導体基板10の下面23に設けられる。エミッタ電極52およびコレクタ電極24は、アルミニウム等の金属材料で形成されている。本明細書において、エミッタ電極52とコレクタ電極24とを結ぶ方向(Z軸方向)を深さ方向と称する。
半導体基板10は、N-型のドリフト領域18を有する。ドリフト領域18のドーピング濃度は、バルク・ドナー濃度と一致してよい。他の例では、ドリフト領域18のドーピング濃度は、バルク・ドナー濃度より高くてもよい。ドリフト領域18は、トランジスタ部70およびダイオード部80のそれぞれに設けられている。
トランジスタ部70のメサ部60には、N+型のエミッタ領域12およびP-型のベース領域14が、半導体基板10の上面21側から順番に設けられている。ベース領域14の下方にはドリフト領域18が設けられている。メサ部60には、N+型の蓄積領域16が設けられてもよい。蓄積領域16は、ベース領域14とドリフト領域18との間に配置される。
エミッタ領域12は半導体基板10の上面21に露出しており、且つ、ゲートトレンチ部40と接して設けられている。エミッタ領域12は、メサ部60の両側のトレンチ部と接していてよい。エミッタ領域12は、ドリフト領域18よりもドーピング濃度が高い。
ベース領域14は、エミッタ領域12の下方に設けられている。本例のベース領域14は、エミッタ領域12と接して設けられている。ベース領域14は、メサ部60の両側のトレンチ部と接していてよい。
蓄積領域16は、ベース領域14の下方に設けられている。蓄積領域16は、ドリフト領域18よりもドーピング濃度が高いN+型の領域である。ドリフト領域18とベース領域14との間に高濃度の蓄積領域16を設けることで、キャリア注入促進効果(IE効果)を高めて、オン電圧を低減できる。蓄積領域16は、各メサ部60におけるベース領域14の下面全体を覆うように設けられてよい。
ダイオード部80のメサ部61には、半導体基板10の上面21に接して、P-型のベース領域14が設けられている。ベース領域14の下方には、ドリフト領域18が設けられている。メサ部61において、ベース領域14の下方に蓄積領域16が設けられていてもよい。
トランジスタ部70およびダイオード部80のそれぞれにおいて、ドリフト領域18よりも下面23側にはN+型のバッファ領域20が設けられてよい。バッファ領域20のドーピング濃度は、ドリフト領域18のドーピング濃度よりも高い。バッファ領域20は、ドリフト領域18よりもドナー濃度の高い1つまたは複数のドナー濃度ピークを有する。バッファ領域20は、ベース領域14の下端から広がる空乏層が、P+型のコレクタ領域22およびN+型のカソード領域82に到達することを防ぐフィールドストップ層として機能してよい。
本例では、図1から図3において説明した深さ位置Z1が、半導体基板10の下面23側のバッファ領域20に含まれる。つまり、高濃度水素ピーク201、ピーク212、谷211、ピーク213、ドナー濃度ピーク221、空孔密度ピーク231およびライフタイム調整部241は、バッファ領域20に含まれる。上述したように、高濃度水素ピーク201、ピーク212、谷211、ピーク213、ドナー濃度ピーク221、空孔密度ピーク231およびライフタイム調整部241は、半導体基板10のXY面の全体に設けられてよく、一部に設けられてもよい。本例では、高濃度水素ピーク201、ピーク212、谷211、ピーク213、ドナー濃度ピーク221、空孔密度ピーク231およびライフタイム調整部241は、トランジスタ部70およびダイオード部80の両方に設けられている。
トランジスタ部70において、バッファ領域20の下には、P+型のコレクタ領域22が設けられる。コレクタ領域22のアクセプタ濃度は、ベース領域14のアクセプタ濃度より高い。コレクタ領域22は、ベース領域14と同一のアクセプタを含んでよく、異なるアクセプタを含んでもよい。コレクタ領域22のアクセプタは、例えばボロンである。
ダイオード部80において、バッファ領域20の下には、N+型のカソード領域82が設けられる。カソード領域82のドナー濃度は、ドリフト領域18のドナー濃度より高い。カソード領域82のドナーは、例えば水素またはリンである。なお、各領域のドナーおよびアクセプタとなる元素は、上述した例に限定されない。コレクタ領域22およびカソード領域82は、半導体基板10の下面23に露出しており、コレクタ電極24と接続している。コレクタ電極24は、半導体基板10の下面23全体と接触してよい。エミッタ電極52およびコレクタ電極24は、アルミニウム等の金属材料で形成される。
半導体基板10の上面21側には、1以上のゲートトレンチ部40、および、1以上のダミートレンチ部30が設けられる。各トレンチ部は、半導体基板10の上面21から、ベース領域14を貫通して、ドリフト領域18に到達している。エミッタ領域12、コンタクト領域15および蓄積領域16の少なくともいずれかが設けられている領域においては、各トレンチ部はこれらのドーピング領域も貫通して、ドリフト領域18に到達している。トレンチ部がドーピング領域を貫通するとは、ドーピング領域を形成してからトレンチ部を形成する順序で製造したものに限定されない。トレンチ部を形成した後に、トレンチ部の間にドーピング領域を形成したものも、トレンチ部がドーピング領域を貫通しているものに含まれる。
上述したように、トランジスタ部70には、ゲートトレンチ部40およびダミートレンチ部30が設けられている。ダイオード部80には、ダミートレンチ部30が設けられ、ゲートトレンチ部40が設けられていない。本例においてダイオード部80とトランジスタ部70のX軸方向における境界は、カソード領域82とコレクタ領域22の境界である。
ゲートトレンチ部40は、半導体基板10の上面21に設けられたゲートトレンチ、ゲート絶縁膜42およびゲート導電部44を有する。ゲートトレンチ部40は、ゲート構造の一例である。ゲート絶縁膜42は、ゲートトレンチの内壁を覆って設けられる。ゲート絶縁膜42は、ゲートトレンチの内壁の半導体を酸化または窒化して形成してよい。ゲート導電部44は、ゲートトレンチの内部においてゲート絶縁膜42よりも内側に設けられる。つまりゲート絶縁膜42は、ゲート導電部44と半導体基板10とを絶縁する。ゲート導電部44は、ポリシリコン等の導電材料で形成される。
ゲート導電部44は、深さ方向において、ベース領域14よりも長く設けられてよい。当該断面におけるゲートトレンチ部40は、半導体基板10の上面21において層間絶縁膜38により覆われる。ゲート導電部44は、ゲート配線に電気的に接続されている。ゲート導電部44に所定のゲート電圧が印加されると、ベース領域14のうちゲートトレンチ部40に接する界面の表層に電子の反転層によるチャネルが形成される。
ダミートレンチ部30は、当該断面において、ゲートトレンチ部40と同一の構造を有してよい。ダミートレンチ部30は、半導体基板10の上面21に設けられたダミートレンチ、ダミー絶縁膜32およびダミー導電部34を有する。ダミー導電部34は、ゲートパッドとは異なる電極に接続されてよい。例えば、ゲートパッドとは異なる外部回路に接続する図示しないダミーパッドに、ダミー導電部34を接続し、ゲート導電部44とは異なる制御を行ってもよい。また、ダミー導電部34をエミッタ電極52に電気的に接続させてもよい。ダミー絶縁膜32は、ダミートレンチの内壁を覆って設けられる。ダミー導電部34は、ダミートレンチの内部に設けられ、且つ、ダミー絶縁膜32よりも内側に設けられる。ダミー絶縁膜32は、ダミー導電部34と半導体基板10とを絶縁する。ダミー導電部34は、ゲート導電部44と同一の材料で形成されてよい。例えばダミー導電部34は、ポリシリコン等の導電材料で形成される。ダミー導電部34は、深さ方向においてゲート導電部44と同一の長さを有してよい。
本例のゲートトレンチ部40およびダミートレンチ部30は、半導体基板10の上面21において層間絶縁膜38により覆われている。なお、ダミートレンチ部30およびゲートトレンチ部40の底部は、下側に凸の曲面状(断面においては曲線状)であってよい。
図8は、図7のc-c線に示した位置における、水素化学濃度、キャリア密度、空孔密度、および、キャリアライフタイムの深さ方向の分布例を示している。本例では、深さ位置Z1に、水素イオンを1×1016ions/cmのドーズ量で注入している。バッファ領域20における水素化学濃度分布、ドナー濃度分布、空孔密度分布、キャリアライフタイム分布は、図2の例と同様である。本例のバッファ領域20は、図2に示すように、単一のドナー濃度ピーク221を有する。他の例のバッファ領域20は、複数のドナー濃度ピーク221を有していてもよい。
本例のキャリア密度分布は、カソード領域82においてドナー濃度ピークを有している。カソード領域82におけるドナーは、リン等の水素ドナー以外のドナーであってよい。本例によれば、高濃度のバッファ領域20の形成と、ライフタイム調整部241の形成とを、共通の工程で実施できる。
図9は、c-c線における水素化学濃度、キャリア密度、空孔密度、および、キャリアライフタイムの他の分布例を示している。本例では、複数の深さ位置(図9では深さ位置Z1および深さ位置Z2)のそれぞれに、高濃度水素ピーク201を形成している。つまり、複数の深さ位置のそれぞれに対して、3×1015ions/cm以上のドーズ量で、水素イオンを注入している。半導体基板10のアニールは、複数の深さ位置に水素イオンを注入した後に一括して行ってよく、それぞれの深さ位置に水素イオンを注入する毎に行ってもよい。
本例では、深さ位置Z1および深さ位置Z2の両方にライフタイム調整部241が形成される。本例によれば、複数のライフタイム調整部241を容易に形成できる。複数の深さ位置に対する水素ドーズ量は、同一であってよく、異なっていてもよい。本例では、2つの高濃度水素ピーク201-1、202-2が、ともにバッファ領域20に配置されている。他の例では、少なくとも一つの高濃度水素ピーク201が、バッファ領域20以外の領域に設けられてもよい。例えば少なくとも一つの高濃度水素ピーク201は、半導体基板10の上面21側の領域に配置されてよい。上面21側に配置された高濃度水素ピーク201は、上面21から水素イオンを注入してよく、下面23から水素イオンを注入してもよい。この場合も、高濃度水素ピークから水素イオンの注入面まで、高濃度領域107が形成される。
図10は、c-c線における水素化学濃度、キャリア密度、空孔密度、および、キャリアライフタイムの他の分布例を示している。なお、深さ位置Z1の近傍以外において、ドナー濃度分布はキャリア密度分布と同様である。深さ位置Z1の近傍におけるドナー濃度Dの分布を破線で示している。
本例の半導体装置100は、高濃度水素ピーク201よりも半導体基板10の上面21側に配置された、低濃度水素ピーク207を有する。低濃度水素ピーク207は、深さ位置Z3に頂点208を有する。深さ位置Z3に対する水素イオンのドーズ量は、3×1015ions/cmより小さい。深さ位置Z3に対する水素イオンのドーズ量は、1×1013ions/cm以上、1×1015ions/cm以下であってよい。
深さ位置Z3に水素イオンを注入するので、深さ位置Z3にはドナー濃度がピークを示す上面側ドナーピーク215が形成される。図10においては、上面側ドナーピーク215を、キャリア密度分布のグラフに実線で示している。キャリア密度分布は、上面側ドナーピーク215と同一の位置に、同一の形状のピークを有してよい。低濃度水素ピーク207は、上面側ドナーピーク215と重なる位置に設けられる。低濃度水素ピーク207の頂点208の深さ位置と、上面側ドナーピーク215の頂点216の深さ位置は一致していてよい。
深さ位置Z3に対する水素ドーズ量が低いので、深さ位置Z3の近傍に形成された空孔欠陥は、ほぼすべてが水素で終端され、水素ドナーになる。このため、低濃度水素ピーク207の深さ方向の半値全幅W207の範囲内において、空孔密度分布は明瞭なピークを有さず、また、キャリアライフタイム分布は明瞭な極小値を有さない。
半値全幅W207の範囲内において、空孔密度分布は、微小なピークを有していてもよい。ただし、半値全幅W201の範囲に設けられた空孔密度ピーク231に比べて、半値全幅W207の範囲における空孔密度は十分小さい。一例として、深さ位置Z1における空孔密度をV、深さ位置Z3における空孔密度をVとする。また、低濃度水素ピーク207の頂点208における水素化学濃度をHp3とする。
深さ位置Z3における低濃度水素ピーク207の濃度Hp3に対する空孔密度の比( /Hp3)をRとする。また、深さ位置Z1における高濃度水素ピーク201の濃度Hp1に対する空孔密度の比( /Hp1)をRとする。比Rは、比Rより小さい。比Rは、比Rの1/10以下であってよく、1/100以下であってもよい。
また、高濃度水素ピーク201の半値全幅W201の範囲と、低濃度水素ピーク207の半値全幅W207の範囲とが互いに離れていることが好ましい。つまり、半値全幅W207の下端位置Z3aは、半値全幅W201の上端位置Z1bよりも上面21側に配置されていることが好ましい。これにより、例えば、深さ位置Z1に水素イオンを注入したことによって、深さ位置Z3における半導体基板10の結晶性が大きく乱れることを抑制できる。このため、深さ位置Z3においては、格子欠陥を水素で終端して水素ドナーを形成しやすくなる。下端位置Z3aと上端位置Z1bとの距離は、半値全幅W201の半分より大きくよく、半値全幅W201より大きくてもよい。
本例によれば、複数の深さ位置に水素イオンを注入することで、深さ方向に長いバッファ領域20を形成できる。また、バッファ領域20にライフタイム調整部241を容易に形成できる。また、ライフタイム調整部241よりも上面21側に上面側ドナーピーク215を設けるので、空乏層がライフタイム調整部241まで到達することを抑制できる。
上面側ドナーピーク215の頂点216におけるドナー濃度は、ドナー濃度ピーク221の頂点におけるドナー濃度よりも低い。頂点216におけるドナー濃度は、ピーク212のドナー濃度より大きくてよく、小さくてもよい。頂点216におけるドナー濃度は、ピーク213のドナー濃度より大きくてよく、小さくてもよい。頂点216におけるドナー濃度は、谷211のドナー濃度より大きくてよく、小さくてもよい。
本明細書では、ゲートトレンチ部40の下端から半導体基板10の下面23に向かってドナー濃度を積分した積分値を積分濃度と称する。半導体基板10は、積分濃度が臨界積分濃度に達する臨界深さ位置を有する。臨界積分濃度ncは、例えば下式で示される。
nc=εs×Ec/q
ただし、εsは半導体基板10を形成する材料の誘電率であり、qは電荷素量であり、Ecは半導体基板10の絶縁破壊電界強度である。例えば半導体基板10がシリコン基板の場合、Ecは1.8×10~2.5×10(V/cm)であり、ncは1.2×1012~1.6×1012(/cm)である。
また、コレクタ電極24およびエミッタ電極52間に順バイアスが印加され、電界強度の最大値が半導体基板10の絶縁破壊電界強度に達してアバランシェ降伏が発生した場合において、ドリフト領域18の特定位置までが空乏化する場合に、ゲートトレンチ部40の下端から当該特定位置までドナー濃度を積分した値が、臨界積分濃度に対応する。
高濃度水素ピーク201の頂点202は、臨界深さ位置よりも、半導体基板10の下面23側に配置されることが好ましい。これにより、アバランシェ降伏が発生した場合でも、空孔密度ピーク231に空乏層が到達することを抑制して、リーク電流を抑制できる。図10に示したように、上面側ドナーピーク215を設けることで、高濃度水素ピーク201よりも上面21側に臨界深さ位置を配置しやすくなる。
図11は、図7のd-d線に示した位置における、水素化学濃度、キャリア密度、空孔密度、および、キャリアライフタイムの深さ方向の分布例を示している。本例では、図8に示した例に対して、カソード領域82に代えて、コレクタ領域22を有している。他の分布は、図8に示した例と同様である。
コレクタ領域22は、キャリア密度分布のグラフに示されるように、アクセプタ濃度ピークを有する。アクセプタ濃度ピークの半値全幅をW22とする。コレクタ領域22の半値全幅W22と、高濃度水素ピーク201の半値全幅W201とは、互いに離れていることが好ましい。半値全幅W22と半値全幅W201の距離は、半値全幅W201の半分以上であってよく、半値全幅W201以上であってもよい。
本例では、高濃度水素ピーク201の水素ドーズ量が大きく、ドナー濃度ピーク221が大きくなりやすい。高濃度水素ピーク201とコレクタ領域22との距離を大きくすることで、ドナー濃度ピーク221が、コレクタ領域22の濃度に影響を与えることを抑制できる。
なお図8に示したように、カソード領域82の半値全幅W82と、高濃度水素ピーク201の半値全幅W201も、互いに離れていることが好ましい。半値全幅W82と半値全幅W201の距離は、半値全幅W201の半分以上であってよく、半値全幅W201以上であってもよい。カソード領域82の半値全幅W82と高濃度水素ピーク201の半値全幅W201との距離は、コレクタ領域22の半値全幅W22と高濃度水素ピーク201の半値全幅W201との距離に比べて、小さくてよく、同一であってよく、大きくてもよい。また、図9、図10の例は、図7のc-c線の断面としたが、図7のd-d線の断面であってもよい。この場合、図9および図10のカソード領域82をコレクタ領域22に置き換えればよい。
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。
請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
10・・・半導体基板、11・・・ウェル領域、12・・・エミッタ領域、14・・・ベース領域、15・・・コンタクト領域、16・・・蓄積領域、18・・・ドリフト領域、20・・・バッファ領域、21・・・上面、22・・・コレクタ領域、23・・・下面、24・・・コレクタ電極、29・・・直線部分、30・・・ダミートレンチ部、31・・・先端部、32・・・ダミー絶縁膜、34・・・ダミー導電部、38・・・層間絶縁膜、39・・・直線部分、40・・・ゲートトレンチ部、41・・・先端部、42・・・ゲート絶縁膜、44・・・ゲート導電部、52・・・エミッタ電極、54・・・コンタクトホール、60、61・・・メサ部、70・・・トランジスタ部、80・・・ダイオード部、81・・・延長領域、82・・・カソード領域、90・・・エッジ終端構造部、92・・・ガードリング、100・・・半導体装置、102・・・端辺、106・・・通過領域、107・・・高濃度領域、112・・・ゲートパッド、130・・・外周ゲート配線、131・・・活性側ゲート配線、160・・・活性部、201・・・高濃度水素ピーク、202・・・頂点、203・・・上側裾、204・・・下側裾、207・・・低濃度水素ピーク、208・・・頂点、211・・・谷、212、213・・・ピーク、215・・・上面側ドナーピーク、216・・・頂点、221・・・ドナー濃度ピーク、231・・・空孔密度ピーク、232・・・頂点、233・・・上側裾、234・・・下側裾、235・・・上側平坦部、236・・・下側平坦部、241・・・ライフタイム調整部

Claims (17)

  1. 全体にバルク・ドナーが分布した半導体基板と、
    前記半導体基板に設けられ、水素のドーズ量が3×1015/cm以上である高濃度水素ピークと、
    前記半導体基板の深さ方向において前記高濃度水素ピークと重なる位置を含み、バルク・ドナー濃度よりもドナー濃度が高い高濃度領域と、
    前記深さ方向において前記高濃度水素ピークと重なる位置に設けられ、キャリアライフタイムが極小値を示すライフタイム調整部と
    を備える半導体装置。
  2. 前記高濃度水素ピークの水素のドーズ量が1×1016/cm以上である
    請求項1に記載の半導体装置。
  3. 前記高濃度水素ピークの水素化学濃度が、2×1018/cm以上である
    請求項1または2に記載の半導体装置。
  4. 前記高濃度領域の前記深さ方向のキャリア密度分布は、前記高濃度水素ピークと重なる位置に配置された谷と、前記谷に隣り合って配置されたピークとを含む
    請求項1から3のいずれか一項に記載の半導体装置。
  5. 前記高濃度水素ピークを、前記深さ方向の異なる位置に複数備える
    請求項1から4のいずれか一項に記載の半導体装置。
  6. 前記高濃度水素ピークの前記深さ方向の半値全幅内におけるキャリア密度が、谷またはキンクを有する
    請求項1から5のいずれか一項に記載の半導体装置。
  7. 前記高濃度水素ピークにおける頂点とは異なる位置に、キャリア密度ピークの頂点が配置されている
    請求項1から6のいずれか一項に記載の半導体装置。
  8. 前記半導体基板の上面に設けられたゲート構造を更に備え、
    前記高濃度水素ピークは、前記半導体基板の下面に向かって水素化学濃度が減少する下側裾と、前記半導体基板の上面に向かって前記下側裾よりも前記水素化学濃度が急峻に減少する上側裾とを含む
    請求項1に記載の半導体装置。
  9. 前記高濃度水素ピークは、前記半導体基板の下面側の領域に配置されている
    請求項8に記載の半導体装置。
  10. 前記半導体基板の上面に設けられたトレンチ部を更に備え、
    前記半導体基板は、前記トレンチ部の下端から前記半導体基板の下面に向かってドナー濃度を積分した積分値が、前記半導体基板の臨界積分濃度に達する臨界深さ位置を有し、
    前記高濃度水素ピークの頂点が、前記臨界深さ位置よりも前記半導体基板の下面側に配置されている
    請求項8または9に記載の半導体装置。
  11. 前記深さ方向における空孔密度分布は、
    前記深さ方向において前記高濃度水素ピークと重なって配置された空孔密度ピークと、
    前記空孔密度ピークよりも前記半導体基板の下面側に配置された下側平坦部と、
    前記空孔密度ピークよりも前記半導体基板の上面側に配置され、前記下側平坦部よりも低密度の上側平坦部と
    を有する請求項8から10のいずれか一項に記載の半導体装置。
  12. 前記空孔密度ピークの前記深さ方向における半値全幅は、前記高濃度水素ピークの前記深さ方向の半値全幅よりも小さい
    請求項11に記載の半導体装置。
  13. 前記高濃度水素ピークよりも前記半導体基板の上面側に配置され、ドナー濃度がピークを示す上面側ドナーピークと、
    前記深さ方向において前記上面側ドナーピークと重なる位置に設けられ、水素のドーズ量が3×1015/cmより小さい低濃度水素ピークと
    を更に備える請求項8から12のいずれか一項に記載の半導体装置。
  14. 前記低濃度水素ピークの前記深さ方向の半値全幅内におけるキャリアライフタイムは、極小値を有さない
    請求項13に記載の半導体装置。
  15. 前記低濃度水素ピークが設けられた深さ位置における前記低濃度水素ピークの濃度に対する空孔濃度の比が、前記高濃度水素ピークが設けられた深さ位置における前記高濃度水素ピークの濃度に対する空孔濃度の比よりも小さい
    請求項13または14に記載の半導体装置。
  16. 前記高濃度水素ピークの半値全幅の範囲と、前記低濃度水素ピークの半値全幅の範囲とが互いに離れている
    請求項13から15のいずれか一項に記載の半導体装置。
  17. 前記半導体基板の下面に接して設けられ、アクセプタ濃度ピークを有するコレクタ領域を更に備え、
    前記アクセプタ濃度ピークの半値全幅の範囲と、前記高濃度水素ピークの半値全幅の範囲とが互いに離れている
    請求項8から16のいずれか一項に記載の半導体装置。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002368001A (ja) 2001-06-07 2002-12-20 Denso Corp 半導体装置及びその製造方法
WO2013147275A1 (ja) 2012-03-30 2013-10-03 富士電機株式会社 半導体装置の製造方法
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Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9627517B2 (en) 2013-02-07 2017-04-18 Infineon Technologies Ag Bipolar semiconductor switch and a manufacturing method therefor

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002368001A (ja) 2001-06-07 2002-12-20 Denso Corp 半導体装置及びその製造方法
WO2013147275A1 (ja) 2012-03-30 2013-10-03 富士電機株式会社 半導体装置の製造方法
WO2014208404A1 (ja) 2013-06-26 2014-12-31 富士電機株式会社 半導体装置および半導体装置の製造方法
WO2016204227A1 (ja) 2015-06-17 2016-12-22 富士電機株式会社 半導体装置および半導体装置の製造方法
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