JP7268743B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関する。
従来、ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）等の半導体素子において、ドリフト領域の下方にＮ＋型のバッファ領域を設ける構造が知られている（例えば特許文献１参照）。
特許文献１ ＷＯ２０１３／１４７２７５号
 解決しようとする課題
バッファ領域における電界集中を緩和することが好ましい。
一般的開示
上記課題を解決するために、本発明の一つの態様においては、半導体装置を提供する。半導体装置は、半導体基板に設けられた第１導電型のドリフト領域を備えてよい。半導体装置は、ドリフト領域と半導体基板の下面との間に設けられ、ドリフト領域よりもドーピング濃度が高い濃度ピークを、半導体基板の深さ方向に３つ以上有する第１導電型のバッファ領域を備えてよい。３つ以上の濃度ピークは、半導体基板の下面に最も近い最浅ピークを含んでよい。３つ以上の濃度ピークは、最浅ピークよりも半導体基板の下面から離れた位置に配置された高濃度ピークを含んでよい。３つ以上の濃度ピークは、高濃度ピークよりも半導体基板の下面から離れた位置に配置され、ドーピング濃度が高濃度ピークの１／５以下である１つ以上の低濃度ピークを含んでよい。
バッファ領域は、濃度ピークと対応する水素濃度ピークを有してよい。半導体装置は、バッファ領域と半導体基板の下面との間に設けられた、第２導電型のコレクタ領域を備えてよい。
低濃度ピークは、濃度ピークのうち、半導体基板の下面から最も離れて配置された最深ピークであってよい。
３つ以上の濃度ピークは、半導体基板の下面から最も離れて配置された最深ピークを含み、低濃度ピークは、高濃度ピークと、最深ピークとの間に配置されていてよい。
３つ以上の濃度ピークは、低濃度ピークを２つ以上含んでよい。
２つ以上の低濃度ピークは、濃度ピークのうち、半導体基板の下面から最も遠くに配置された２つ以上の濃度ピークであってよい。
低濃度ピークのドーピング濃度は、半導体基板のバルク・ドナー濃度の５０倍以下であってよい。
低濃度ピークのドーピング濃度は、半導体基板の深さ方向の中央におけるドーピング濃度の５０倍以下であってよい。
３つ以上の濃度ピークは、半導体基板の下面から最も離れて配置された第１ピークと、深さ方向において第１ピークと隣り合う第２ピークとを含んでよい。第１ピークおよび第２ピークのドーピング濃度のピーク値の平均値は、高濃度ピークのドーピング濃度のピーク値の１／５以下であってよい。
第１ピークおよび第２ピークのドーピング濃度のピーク値の平均値は、半導体基板のバルク・ドナー濃度の５０倍以下であってよい。
第１ピークおよび第２ピークのドーピング濃度のピーク値の平均値は、半導体基板の深さ方向の中央におけるドーピング濃度の５０倍以下であってよい。
バッファ領域は再結合中心を含んでよい。再結合中心の深さ方向における密度ピークが、最浅ピークと、高濃度ピークとの間に配置されていてよい。
密度ピークが、最浅ピークと高濃度ピークとの間において最浅ピークよりに配置されていてよい。
濃度ピークのうち、半導体基板の下面から最も離れて配置された最深ピークのドーピング濃度は、最深ピークと深さ方向において隣り合う濃度ピークのドーピング濃度の１．１倍以上、５倍以下であってよい。
濃度ピークのうち、半導体基板の下面から最も離れて配置された最深ピークのドーピング濃度は、１．０×１０１４ａｔｏｍｓ／ｃｍ３以上、５．０×１０１４ａｔｏｍｓ／ｃｍ３以下であってよい。
バッファ領域は、半導体基板の下面と、半導体基板の深さ方向の中央との間に配置されていてよい。
濃度ピークのうち、半導体基板の下面から最も離れて配置された最深ピークは、半導体基板の上面と、半導体基板の深さ方向の中央との間に配置されていてよい。
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
本発明の一つの実施形態に係る半導体装置１００の一例を示す上面図である。 図１における領域Ａの拡大図である。 図２におけるｂ－ｂ断面の一例を示す図である。 図３のｄ－ｄ線の位置における、深さ方向のドーピング濃度分布の一例を示す図である。 バッファ領域２０におけるドーピング濃度分布の拡大図である。 短絡状態の半導体装置１００のターンオン時におけるゲート電圧波形の一例を示す図である。 実施例に係る半導体基板１０の深さ方向における電界分布の一例を示す図である。 実施例および比較例における、短絡状態の電界強度分布の一例を示す図である。 実施例に係る半導体装置１００の電界分布を、エミッタ／コレクタ間に印加する電圧毎に示す図である。 バッファ領域２０における水素の化学濃度分布の一例を示す図である。 半導体装置１００のｂ－ｂ断面の他の例を示す図である。 図１１のｄ－ｄ線におけるドーピング濃度分布の一例を示す図である。 図１１のｄ－ｄ線におけるドーピング濃度分布の他の例を示す図である。 バッファ領域２０におけるドーピング濃度分布の他の例を示す図である。 半導体装置１００のｂ－ｂ断面の他の例を示す図である。 図１５に示したバッファ領域２０におけるドーピング濃度分布の一例を示す図である。
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
本明細書においては半導体基板の深さ方向と平行な方向における一方の側を「上」、他方の側を「下」と称する。基板、層またはその他の部材の２つの主面のうち、一方の面を上面、他方の面を下面と称する。「上」、「下」の方向は、重力方向または半導体装置の実装時における方向に限定されない。
本明細書では、Ｘ軸、Ｙ軸およびＺ軸の直交座標軸を用いて技術的事項を説明する場合がある。直交座標軸は、構成要素の相対位置を特定するに過ぎず、特定の方向を限定するものではない。例えば、Ｚ軸は地面に対する高さ方向を限定して示すものではない。なお、＋Ｚ軸方向と－Ｚ軸方向とは互いに逆向きの方向である。正負を記載せず、Ｚ軸方向と記載した場合、＋Ｚ軸および－Ｚ軸に平行な方向を意味する。
本明細書では、半導体基板の上面および下面に平行な直交軸をＸ軸およびＹ軸とする。また、半導体基板の上面および下面と垂直な軸をＺ軸とする。本明細書では、Ｚ軸の方向を深さ方向と称する場合がある。また、本明細書では、Ｘ軸およびＹ軸を含めて、半導体基板の上面および下面に平行な方向を、水平方向と称する場合がある。
本明細書において「同一」または「等しい」のように称した場合、製造ばらつき等に起因する誤差を有する場合も含んでよい。当該誤差は、例えば１０％以内である。
本明細書においては、不純物がドーピングされたドーピング領域の導電型をＰ型またはＮ型として説明している。本明細書においては、不純物とは、特にＮ型のドナーまたはＰ型のアクセプタのいずれかを意味する場合があり、ドーパントと記載する場合がある。本明細書においては、ドーピングとは、半導体基板にドナーまたはアクセプタを導入し、Ｎ型の導電型を示す半導体またはＰ型の導電型を示す半導体とすることを意味する。
本明細書においては、ドーピング濃度とは、熱平衡状態におけるドナーの濃度またはアクセプタの濃度を意味する。本明細書においては、ネット・ドーピング濃度とは、ドナー濃度を正イオンの濃度とし、アクセプタ濃度を負イオンの濃度として、電荷の極性を含めて足し合わせた正味の濃度を意味する。一例として、ドナー濃度をＮＤ、アクセプタ濃度をＮＡとすると、任意の位置における正味のネット・ドーピング濃度はＮＤ－ＮＡとなる。本明細書では、ネット・ドーピング濃度を単にドーピング濃度と記載する場合がある。
ドナーは、半導体に電子を供給する機能を有している。アクセプタは、半導体から電子を受け取る機能を有している。ドナーおよびアクセプタは、不純物自体には限定されない。例えば、半導体中に存在する空孔（Ｖ）、酸素（Ｏ）および水素（Ｈ）が結合したＶＯＨ欠陥は、電子を供給するドナーとして機能する。本明細書では、ＶＯＨ欠陥を水素ドナーと称する場合がある。
本明細書においてＰ＋型またはＮ＋型と記載した場合、Ｐ型またはＮ型よりもドーピング濃度が高いことを意味し、Ｐ－型またはＮ－型と記載した場合、Ｐ型またはＮ型よりもドーピング濃度が低いことを意味する。また、本明細書においてＰ＋＋型またはＮ＋＋型と記載した場合には、Ｐ＋型またはＮ＋型よりもドーピング濃度が高いことを意味する。
本明細書において化学濃度とは、電気的な活性化の状態によらずに測定される不純物の濃度を指す。化学濃度は、例えば二次イオン質量分析法（ＳＩＭＳ）により計測できる。上述したネット・ドーピング濃度は、電圧－容量測定法（ＣＶ法）により測定できる。また、拡がり抵抗測定法（ＳＲ法）により計測されるキャリア濃度を、ネット・ドーピング濃度としてよい。ＣＶ法またはＳＲ法により計測されるキャリア濃度は、熱平衡状態における値としてよい。また、Ｎ型の領域においては、ドナー濃度がアクセプタ濃度よりも十分大きいので、当該領域におけるキャリア濃度を、ドナー濃度としてもよい。同様に、Ｐ型の領域においては、当該領域におけるキャリア濃度を、アクセプタ濃度としてもよい。本明細書では、Ｎ型領域のドーピング濃度をドナー濃度と称する場合があり、Ｐ型領域のドーピング濃度をアクセプタ濃度と称する場合がある。
また、ドナー、アクセプタまたはネット・ドーピングの濃度分布がピークを有する場合、当該ピーク値を当該領域におけるドナー、アクセプタまたはネット・ドーピングの濃度としてよい。ドナー、アクセプタまたはネット・ドーピングの濃度がほぼ均一な場合等においては、当該領域におけるドナー、アクセプタまたはネット・ドーピングの濃度の平均値をドナー、アクセプタまたはネット・ドーピングの濃度としてよい。
ＳＲ法により計測されるキャリア濃度が、ドナーまたはアクセプタの濃度より低くてもよい。拡がり抵抗を測定する際に電流が流れる範囲において、半導体基板のキャリア移動度が結晶状態の値よりも低い場合がある。キャリア移動度の低下は、格子欠陥等による結晶構造の乱れ（ディスオーダー）により、キャリアが散乱されることで生じる。
ＣＶ法またはＳＲ法により計測されるキャリア濃度から算出したドナーまたはアクセプタの濃度は、ドナーまたはアクセプタを示す元素の化学濃度よりも低くてよい。一例として、シリコンの半導体においてドナーとなるリンまたはヒ素のドナー濃度、あるいはアクセプタとなるボロン（ホウ素）のアクセプタ濃度は、これらの化学濃度の９９％程度である。一方、シリコンの半導体においてドナーとなる水素のドナー濃度は、水素の化学濃度の０．１％から１０％程度である。本明細書の単位系は、特に断りがなければＳＩ単位系である。長さの単位をｃｍ等で表示することがあるが、諸計算はメートル（ｍ）に換算してから行ってよい。
図１は、本発明の一つの実施形態に係る半導体装置１００の一例を示す上面図である。図１においては、各部材を半導体基板１０の上面に投影した位置を示している。図１においては、半導体装置１００の一部の部材だけを示しており、一部の部材は省略している。
半導体装置１００は、半導体基板１０を備えている。半導体基板１０は、上面視において端辺１０２を有する。本明細書で単に上面視と称した場合、半導体基板１０の上面側から見ることを意味している。本例の半導体基板１０は、上面視において互いに向かい合う２組の端辺１０２を有する。図１においては、Ｘ軸およびＹ軸は、いずれかの端辺１０２と平行である。またＺ軸は、半導体基板１０の上面と垂直である。
半導体基板１０には活性部１６０が設けられている。活性部１６０は、半導体装置１００が動作した場合に半導体基板１０の上面と下面との間で、深さ方向に主電流が流れる領域である。活性部１６０の上方には、エミッタ電極が設けられているが図１では省略している。
活性部１６０には、ＩＧＢＴ等のトランジスタ素子を含むトランジスタ部７０と、還流ダイオード（ＦＷＤ）等のダイオード素子を含むダイオード部８０の少なくとも一方が設けられている。図１の例では、トランジスタ部７０およびダイオード部８０は、半導体基板１０の上面における所定の配列方向（本例ではＸ軸方向）に沿って、交互に配置されている。他の例では、活性部１６０には、トランジスタ部７０およびダイオード部８０の一方だけが設けられていてもよい。
図１においては、トランジスタ部７０が配置される領域には記号「Ｉ」を付し、ダイオード部８０が配置される領域には記号「Ｆ」を付している。本明細書では、上面視において配列方向と垂直な方向を延伸方向（図１ではＹ軸方向）と称する場合がある。トランジスタ部７０およびダイオード部８０は、それぞれ延伸方向に長手を有してよい。つまり、トランジスタ部７０のＹ軸方向における長さは、Ｘ軸方向における幅よりも大きい。同様に、ダイオード部８０のＹ軸方向における長さは、Ｘ軸方向における幅よりも大きい。トランジスタ部７０およびダイオード部８０の延伸方向と、後述する各トレンチ部の長手方向とは同一であってよい。
ダイオード部８０は、半導体基板１０の下面と接する領域に、Ｎ＋型のカソード領域を有する。本明細書では、カソード領域が設けられた領域を、ダイオード部８０と称する。つまりダイオード部８０は、上面視においてカソード領域と重なる領域である。半導体基板１０の下面のカソード領域以外の領域には、Ｐ＋型のコレクタ領域が設けられてよい。本明細書では、ダイオード部８０を、後述するゲート配線までＹ軸方向に延長した延長領域８１も、ダイオード部８０に含める場合がある。延長領域８１の下面には、コレクタ領域が設けられている。
トランジスタ部７０は、半導体基板１０の下面と接する領域に、Ｐ＋型のコレクタ領域を有する。また、トランジスタ部７０は、半導体基板１０の上面側にゲート構造が周期的に配置されている。ゲート構造は、Ｎ型のエミッタ領域、Ｐ型のベース領域、ゲート導電部およびゲート絶縁膜を有する。
半導体装置１００は、半導体基板１０の上方に１つ以上のパッドを有してよい。本例の半導体装置１００は、ゲートパッド１１２を有している。半導体装置１００は、アノードパッド、カソードパッドおよび電流検出パッド等のパッドを有してもよい。各パッドは、端辺１０２の近傍に配置されている。端辺１０２の近傍とは、上面視における端辺１０２と、エミッタ電極との間の領域を指す。半導体装置１００の実装時において、各パッドは、ワイヤ等の配線を介して外部の回路に接続されてよい。
ゲートパッド１１２には、ゲート電位が印加される。ゲートパッド１１２は、活性部１６０のゲートトレンチ部の導電部に電気的に接続される。半導体装置１００は、ゲートパッド１１２とゲートトレンチ部とを接続するゲート配線を備える。図１においては、ゲート配線に斜線のハッチングを付している。
本例のゲート配線は、外周ゲート配線１３０と、活性側ゲート配線１３１とを有している。外周ゲート配線１３０は、上面視において活性部１６０と半導体基板１０の端辺１０２との間に配置されている。本例の外周ゲート配線１３０は、上面視において活性部１６０を囲んでいる。上面視において外周ゲート配線１３０に囲まれた領域を活性部１６０としてもよい。また、外周ゲート配線１３０は、ゲートパッド１１２と接続されている。外周ゲート配線１３０は、半導体基板１０の上方に配置されている。外周ゲート配線１３０は、アルミニウム等を含む金属配線であってよい。
活性側ゲート配線１３１は、活性部１６０に設けられている。活性部１６０に活性側ゲート配線１３１を設けることで、半導体基板１０の各領域について、ゲートパッド１１２からの配線長のバラツキを低減できる。
活性側ゲート配線１３１は、活性部１６０のゲートトレンチ部と接続される。活性側ゲート配線１３１は、半導体基板１０の上方に配置されている。活性側ゲート配線１３１は、不純物がドープされたポリシリコン等の半導体で形成された配線であってよい。
活性側ゲート配線１３１は、外周ゲート配線１３０と接続されてよい。本例の活性側ゲート配線１３１は、一方の外周ゲート配線１３０から他方の外周ゲート配線１３０まで、Ｙ軸方向の略中央で活性部１６０を横切るように、Ｘ軸方向に延伸して設けられている。活性側ゲート配線１３１により活性部１６０が分割されている場合、それぞれの分割領域において、トランジスタ部７０およびダイオード部８０がＸ軸方向に交互に配置されてよい。
また、半導体装置１００は、ポリシリコン等で形成されたＰＮ接合ダイオードである不図示の温度センス部や、活性部１６０に設けられたトランジスタ部の動作を模擬する不図示の電流検出部を備えてもよい。
本例の半導体装置１００は、活性部１６０と端辺１０２との間に、エッジ終端構造部９０を備える。本例のエッジ終端構造部９０は、外周ゲート配線１３０と端辺１０２との間に配置されている。エッジ終端構造部９０は、半導体基板１０の上面側の電界集中を緩和する。エッジ終端構造部９０は、活性部１６０を囲んで環状に設けられたガードリング、フィールドプレートおよびリサーフのうちの少なくとも一つを更に備えていてもよい。
図２は、図１における領域Ａの拡大図である。領域Ａは、トランジスタ部７０、ダイオード部８０、および、活性側ゲート配線１３１を含む領域である。本例の半導体装置１００は、半導体基板１０の上面側の内部に設けられたゲートトレンチ部４０、ダミートレンチ部３０、ウェル領域１１、エミッタ領域１２、ベース領域１４およびコンタクト領域１５を備える。ゲートトレンチ部４０およびダミートレンチ部３０は、それぞれがトレンチ部の一例である。また、本例の半導体装置１００は、半導体基板１０の上面の上方に設けられたエミッタ電極５２および活性側ゲート配線１３１を備える。エミッタ電極５２および活性側ゲート配線１３１は互いに分離して設けられる。
エミッタ電極５２および活性側ゲート配線１３１と、半導体基板１０の上面との間には層間絶縁膜が設けられるが、図１では省略している。本例の層間絶縁膜には、コンタクトホール５４が、当該層間絶縁膜を貫通して設けられる。図２においては、それぞれのコンタクトホール５４に斜線のハッチングを付している。
エミッタ電極５２は、ゲートトレンチ部４０、ダミートレンチ部３０、ウェル領域１１、エミッタ領域１２、ベース領域１４およびコンタクト領域１５の上方に設けられる。エミッタ電極５２は、コンタクトホール５４を通って、半導体基板１０の上面におけるエミッタ領域１２、コンタクト領域１５およびベース領域１４と接触する。また、エミッタ電極５２は、層間絶縁膜に設けられたコンタクトホールを通って、ダミートレンチ部３０内のダミー導電部と接続される。エミッタ電極５２は、Ｙ軸方向におけるダミートレンチ部３０の先端において、ダミートレンチ部３０のダミー導電部と接続されてよい。
活性側ゲート配線１３１は、層間絶縁膜に設けられたコンタクトホールを通って、ゲートトレンチ部４０と接続する。活性側ゲート配線１３１は、Ｙ軸方向におけるゲートトレンチ部４０の先端部４１において、ゲートトレンチ部４０のゲート導電部と接続されてよい。活性側ゲート配線１３１は、ダミートレンチ部３０内のダミー導電部とは接続されない。
エミッタ電極５２は、金属を含む材料で形成される。図２においては、エミッタ電極５２が設けられる範囲を示している。例えば、エミッタ電極５２の少なくとも一部の領域はアルミニウム等の金属、または、アルミニウム等を含む金属合金で形成される。金属合金は、例えばアルミニウム‐シリコン合金、アルミニウム－シリコン－銅合金である。エミッタ電極５２は、アルミニウム等で形成された領域の下層に、チタンやチタン化合物等で形成されたバリアメタルを有してよい。さらにコンタクトホール内において、タングステン等を埋め込んで形成されたプラグを有してもよい。プラグは、バリアメタルとアルミニウム等に接するように設けられる。
ウェル領域１１は、活性側ゲート配線１３１と重なって設けられている。ウェル領域１１は、活性側ゲート配線１３１と重ならない範囲にも、所定の幅で延伸して設けられている。本例のウェル領域１１は、コンタクトホール５４のＹ軸方向の端から、活性側ゲート配線１３１側に離れて設けられている。ウェル領域１１は、ベース領域１４よりもドーピング濃度の高い第２導電型の領域である。本例のベース領域１４はＰ－型であり、ウェル領域１１はＰ＋型である。
トランジスタ部７０およびダイオード部８０のそれぞれは、配列方向に複数配列されたトレンチ部を有する。本例のトランジスタ部７０には、配列方向に沿って１つ以上のゲートトレンチ部４０と、１つ以上のダミートレンチ部３０とが交互に設けられている。本例のダイオード部８０には、複数のダミートレンチ部３０が、配列方向に沿って設けられている。本例のダイオード部８０には、ゲートトレンチ部４０が設けられていない。
本例のゲートトレンチ部４０は、配列方向と垂直な延伸方向に沿って延伸する２つの直線部分３９（延伸方向に沿って直線状であるトレンチの部分）と、２つの直線部分３９を接続する先端部４１を有してよい。図２における延伸方向はＹ軸方向である。
先端部４１の少なくとも一部は、上面視において曲線状に設けられることが好ましい。２つの直線部分３９のＹ軸方向における端部どうしを先端部４１が接続することで、直線部分３９の端部における電界集中を緩和できる。
トランジスタ部７０において、ダミートレンチ部３０はゲートトレンチ部４０のそれぞれの直線部分３９の間に設けられる。それぞれの直線部分３９の間には、１本のダミートレンチ部３０が設けられてよく、複数本のダミートレンチ部３０が設けられていてもよい。ダミートレンチ部３０は、延伸方向に延伸する直線形状を有してよく、ゲートトレンチ部４０と同様に、直線部分２９と先端部３１とを有していてもよい。図２に示した半導体装置１００は、先端部３１を有さない直線形状のダミートレンチ部３０と、先端部３１を有するダミートレンチ部３０の両方を含んでいる。
ウェル領域１１の拡散深さは、ゲートトレンチ部４０およびダミートレンチ部３０の深さよりも深くてよい。ゲートトレンチ部４０およびダミートレンチ部３０のＹ軸方向の端部は、上面視においてウェル領域１１に設けられる。つまり、各トレンチ部のＹ軸方向の端部において、各トレンチ部の深さ方向の底部は、ウェル領域１１に覆われている。これにより、各トレンチ部の当該底部における電界集中を緩和できる。
配列方向において各トレンチ部の間には、メサ部が設けられている。メサ部は、半導体基板１０の内部において、トレンチ部に挟まれた領域を指す。一例としてメサ部の上端は半導体基板１０の上面である。メサ部の下端の深さ位置は、トレンチ部の下端の深さ位置と同一である。本例のメサ部は、半導体基板１０の上面において、トレンチ部に沿って延伸方向（Ｙ軸方向）に延伸して設けられている。本例では、トランジスタ部７０にはメサ部６０が設けられ、ダイオード部８０にはメサ部６１が設けられている。本明細書において単にメサ部と称した場合、メサ部６０およびメサ部６１のそれぞれを指している。
それぞれのメサ部には、ベース領域１４が設けられる。メサ部において半導体基板１０の上面に露出したベース領域１４のうち、活性側ゲート配線１３１に最も近く配置された領域をベース領域１４－ｅとする。図２においては、それぞれのメサ部の延伸方向における一方の端部に配置されたベース領域１４－ｅを示しているが、それぞれのメサ部の他方の端部にもベース領域１４－ｅが配置されている。それぞれのメサ部には、上面視においてベース領域１４－ｅに挟まれた領域に、第１導電型のエミッタ領域１２および第２導電型のコンタクト領域１５の少なくとも一方が設けられてよい。本例のエミッタ領域１２はＮ＋型であり、コンタクト領域１５はＰ＋型である。エミッタ領域１２およびコンタクト領域１５は、深さ方向において、ベース領域１４と半導体基板１０の上面との間に設けられてよい。
トランジスタ部７０のメサ部６０は、半導体基板１０の上面に露出したエミッタ領域１２を有する。エミッタ領域１２は、ゲートトレンチ部４０に接して設けられている。ゲートトレンチ部４０に接するメサ部６０は、半導体基板１０の上面に露出したコンタクト領域１５が設けられていてよい。
メサ部６０におけるコンタクト領域１５およびエミッタ領域１２のそれぞれは、Ｘ軸方向における一方のトレンチ部から、他方のトレンチ部まで設けられる。一例として、メサ部６０のコンタクト領域１５およびエミッタ領域１２は、トレンチ部の延伸方向（Ｙ軸方向）に沿って交互に配置されている。
他の例においては、メサ部６０のコンタクト領域１５およびエミッタ領域１２は、トレンチ部の延伸方向（Ｙ軸方向）に沿ってストライプ状に設けられていてもよい。例えばトレンチ部に接する領域にエミッタ領域１２が設けられ、エミッタ領域１２に挟まれた領域にコンタクト領域１５が設けられる。
ダイオード部８０のメサ部６１には、エミッタ領域１２が設けられていない。メサ部６１の上面には、ベース領域１４およびコンタクト領域１５が設けられてよい。メサ部６１の上面においてベース領域１４－ｅに挟まれた領域には、それぞれのベース領域１４－ｅに接してコンタクト領域１５が設けられてよい。メサ部６１の上面においてコンタクト領域１５に挟まれた領域には、ベース領域１４が設けられてよい。ベース領域１４は、コンタクト領域１５に挟まれた領域全体に配置されてよい。
それぞれのメサ部の上方には、コンタクトホール５４が設けられている。コンタクトホール５４は、ベース領域１４－ｅに挟まれた領域に配置されている。本例のコンタクトホール５４は、コンタクト領域１５、ベース領域１４およびエミッタ領域１２の各領域の上方に設けられる。コンタクトホール５４は、ベース領域１４－ｅおよびウェル領域１１に対応する領域には設けられない。コンタクトホール５４は、配列方向（Ｘ軸方向）におけるメサ部６０の中央に配置されてよい。
ダイオード部８０において、半導体基板１０の下面と隣接する領域には、Ｎ＋型のカソード領域８２が設けられる。半導体基板１０の下面において、カソード領域８２が設けられていない領域には、Ｐ＋型のコレクタ領域２２が設けられてよい。カソード領域８２およびコレクタ領域２２は、半導体基板１０の下面２３と、後述するバッファ領域２０との間に設けられている。図２においては、カソード領域８２およびコレクタ領域２２の境界を点線で示している。
カソード領域８２は、Ｙ軸方向においてウェル領域１１から離れて配置されている。これにより、比較的にドーピング濃度が高く、且つ、深い位置まで形成されているＰ型の領域（ウェル領域１１）と、カソード領域８２との距離を確保して、耐圧を向上できる。本例のカソード領域８２のＹ軸方向における端部は、コンタクトホール５４のＹ軸方向における端部よりも、ウェル領域１１から離れて配置されている。他の例では、カソード領域８２のＹ軸方向における端部は、ウェル領域１１とコンタクトホール５４との間に配置されていてもよい。
図３は、図２におけるｂ－ｂ断面の一例を示す図である。ｂ－ｂ断面は、エミッタ領域１２およびカソード領域８２を通過するＸＺ面である。本例の半導体装置１００は、当該断面において、半導体基板１０、層間絶縁膜３８、エミッタ電極５２およびコレクタ電極２４を有する。層間絶縁膜３８は、半導体基板１０の上面２１に設けられている。層間絶縁膜３８は、ホウ素またはリン等の不純物が添加されたシリケートガラス等の絶縁膜、熱酸化膜、および、その他の絶縁膜の少なくとも一層を含む膜である。層間絶縁膜３８には、図２において説明したコンタクトホール５４が設けられている。
エミッタ電極５２は、層間絶縁膜３８の上方に設けられる。エミッタ電極５２は、層間絶縁膜３８のコンタクトホール５４を通って、半導体基板１０の上面２１と接触している。コレクタ電極２４は、半導体基板１０の下面２３に設けられる。エミッタ電極５２およびコレクタ電極２４は、アルミニウム等の金属材料で形成されている。本明細書において、エミッタ電極５２とコレクタ電極２４とを結ぶ方向（Ｚ軸方向）を深さ方向と称する。
半導体基板１０は、Ｎ－型のドリフト領域１８を有する。ドリフト領域１８は、トランジスタ部７０およびダイオード部８０のそれぞれに設けられている。
トランジスタ部７０のメサ部６０には、Ｎ＋型のエミッタ領域１２およびＰ－型のベース領域１４が、半導体基板１０の上面２１側から順番に設けられている。ベース領域１４の下方にはドリフト領域１８が設けられている。メサ部６０には、Ｎ＋型の蓄積領域１６が設けられてもよい。蓄積領域１６は、ベース領域１４とドリフト領域１８との間に配置される。
エミッタ領域１２は半導体基板１０の上面２１に露出しており、且つ、ゲートトレンチ部４０と接して設けられている。エミッタ領域１２は、メサ部６０の両側のトレンチ部と接していてよい。エミッタ領域１２は、ドリフト領域１８よりもドーピング濃度が高い。
ベース領域１４は、エミッタ領域１２の下方に設けられている。本例のベース領域１４は、エミッタ領域１２と接して設けられている。ベース領域１４は、メサ部６０の両側のトレンチ部と接していてよい。
蓄積領域１６は、ベース領域１４の下方に設けられている。蓄積領域１６は、ドリフト領域１８よりもドーピング濃度が高いＮ＋型の領域である。ドリフト領域１８とベース領域１４との間に高濃度の蓄積領域１６を設けることで、キャリア注入促進効果（ＩＥ効果）を高めて、オン電圧を低減できる。蓄積領域１６は、各メサ部６０におけるベース領域１４の下面全体を覆うように設けられてよい。
ダイオード部８０のメサ部６１には、半導体基板１０の上面２１に接して、Ｐ－型のベース領域１４が設けられている。ベース領域１４の下方には、ドリフト領域１８が設けられている。メサ部６１において、ベース領域１４の下方に蓄積領域１６が設けられていてもよい。
トランジスタ部７０およびダイオード部８０のそれぞれにおいて、ドリフト領域１８の下にはＮ＋型のバッファ領域２０が設けられてよい。バッファ領域２０のドーピング濃度は、ドリフト領域１８のドーピング濃度よりも高い。バッファ領域２０は、ドリフト領域１８よりもドーピング濃度の高い濃度ピーク２５を有する。濃度ピーク２５のドーピング濃度とは、濃度ピーク２５の頂点におけるドーピング濃度を指す。また、ドリフト領域１８のドーピング濃度は、ドーピング濃度分布がほぼ平坦な領域におけるドーピング濃度の平均値を用いてよい。ドーピング濃度分布がほぼ平坦な領域とは、ドーピング濃度の変動が±１０％以内の領域であってよい。本例のバッファ領域２０は、半導体基板１０の深さ方向（Ｚ軸方向）において、３つ以上の濃度ピーク２５を有する。バッファ領域２０の濃度ピーク２５は、例えば水素（プロトン）またはリンの濃度ピークと同一の深さ位置に設けられていてよい。バッファ領域２０は、ベース領域１４の下端から広がる空乏層が、Ｐ＋型のコレクタ領域２２およびＮ＋型のカソード領域８２に到達することを防ぐフィールドストップ層として機能してよい。
トランジスタ部７０において、バッファ領域２０の下には、Ｐ＋型のコレクタ領域２２が設けられる。コレクタ領域２２のアクセプタ濃度は、ベース領域１４のアクセプタ濃度より高い。コレクタ領域２２は、ベース領域１４と同一のアクセプタを含んでよく、異なるアクセプタを含んでもよい。コレクタ領域２２のアクセプタは、例えばボロンである。
ダイオード部８０において、バッファ領域２０の下には、Ｎ＋型のカソード領域８２が設けられる。カソード領域８２のドナー濃度は、ドリフト領域１８のドナー濃度より高い。カソード領域８２のドナーは、例えば水素またはリンである。なお、各領域のドナーおよびアクセプタとなる元素は、上述した例に限定されない。コレクタ領域２２およびカソード領域８２は、半導体基板１０の下面２３に露出しており、コレクタ電極２４と接続している。コレクタ電極２４は、半導体基板１０の下面２３全体と接触してよい。エミッタ電極５２およびコレクタ電極２４は、アルミニウム等の金属材料で形成される。
半導体基板１０の上面２１側には、１つ以上のゲートトレンチ部４０、および、１つ以上のダミートレンチ部３０が設けられる。各トレンチ部は、半導体基板１０の上面２１から、ベース領域１４を貫通して、ドリフト領域１８に到達している。エミッタ領域１２、コンタクト領域１５および蓄積領域１６の少なくともいずれかが設けられている領域においては、各トレンチ部はこれらのドーピング領域も貫通して、ドリフト領域１８に到達している。トレンチ部がドーピング領域を貫通するとは、ドーピング領域を形成してからトレンチ部を形成する順序で製造したものに限定されない。トレンチ部を形成した後に、トレンチ部の間にドーピング領域を形成したものも、トレンチ部がドーピング領域を貫通しているものに含まれる。
上述したように、トランジスタ部７０には、ゲートトレンチ部４０およびダミートレンチ部３０が設けられている。ダイオード部８０には、ダミートレンチ部３０が設けられ、ゲートトレンチ部４０が設けられていない。本例においてダイオード部８０とトランジスタ部７０のＸ軸方向における境界は、カソード領域８２とコレクタ領域２２の境界である。
ゲートトレンチ部４０は、半導体基板１０の上面２１に設けられたゲートトレンチ、ゲート絶縁膜４２およびゲート導電部４４を有する。ゲート絶縁膜４２は、ゲートトレンチの内壁を覆って設けられる。ゲート絶縁膜４２は、ゲートトレンチの内壁の半導体を酸化または窒化して形成してよい。ゲート導電部４４は、ゲートトレンチの内部においてゲート絶縁膜４２よりも内側に設けられる。つまりゲート絶縁膜４２は、ゲート導電部４４と半導体基板１０とを絶縁する。ゲート導電部４４は、ポリシリコン等の導電材料で形成される。
ゲート導電部４４は、深さ方向において、ベース領域１４よりも長く設けられてよい。当該断面におけるゲートトレンチ部４０は、半導体基板１０の上面２１において層間絶縁膜３８により覆われる。ゲート導電部４４は、ゲート配線に電気的に接続されている。ゲート導電部４４に所定のゲート電圧が印加されると、ベース領域１４のうちゲートトレンチ部４０に接する界面の表層に電子の反転層によるチャネルが形成される。
ダミートレンチ部３０は、当該断面において、ゲートトレンチ部４０と同一の構造を有してよい。ダミートレンチ部３０は、半導体基板１０の上面２１に設けられたダミートレンチ、ダミー絶縁膜３２およびダミー導電部３４を有する。ダミー導電部３４は、エミッタ電極５２に電気的に接続されている。ダミー絶縁膜３２は、ダミートレンチの内壁を覆って設けられる。ダミー導電部３４は、ダミートレンチの内部に設けられ、且つ、ダミー絶縁膜３２よりも内側に設けられる。ダミー絶縁膜３２は、ダミー導電部３４と半導体基板１０とを絶縁する。ダミー導電部３４は、ゲート導電部４４と同一の材料で形成されてよい。例えばダミー導電部３４は、ポリシリコン等の導電材料で形成される。ダミー導電部３４は、深さ方向においてゲート導電部４４と同一の長さを有してよい。
本例のゲートトレンチ部４０およびダミートレンチ部３０は、半導体基板１０の上面２１において層間絶縁膜３８により覆われている。なお、ダミートレンチ部３０およびゲートトレンチ部４０の底部は、下側に凸の曲面状（断面においては曲線状）であってよい。
図４は、図３のｄ－ｄ線の位置における、深さ方向のドーピング濃度分布の一例を示す図である。上述したように、キャリア濃度分布を、ドーピング濃度分布として用いてよい。ｄ－ｄ線は、トランジスタ部７０において、エミッタ領域１２からコレクタ領域２２まで通過する。図４の縦軸は、対数軸である。なお、図４以降においては、トランジスタ部７０におけるバッファ領域２０のドーピング濃度分布を説明するが、ダイオード部８０におけるバッファ領域２０も同様のドーピング濃度分布を有する。
本例のドリフト領域１８のドーピング濃度は、バルク・ドナー濃度Ｄｂである。本例の半導体基板１０は、第１導電型（Ｎ型）のバルク・ドナーが全体に分布している。バルク・ドナーは、半導体基板１０の元となるインゴットの製造時に、インゴット内に略一様に含まれたドーパントによるドナーである。本例のバルク・ドナーは、水素以外の元素である。バルク・ドナーのドーパントは、例えばアンチモン、ヒ素、セレン、硫黄であるが、これに限定されない。本例のバルク・ドナーは、リンである。バルク・ドナーは、Ｐ型の領域にも含まれている。半導体基板１０は、半導体のインゴットから切り出したウエハであってよく、ウエハを個片化したチップであってもよい。半導体のインゴットは、チョクラルスキー法（ＣＺ法）、磁場印加型チョクラルスキー法（ＭＣＺ法）、フロートゾーン法（ＦＺ法）のいずれかで製造されよい。本例におけるインゴットは、ＭＣＺ法で製造されている。バルク・ドナー濃度Ｄｂは、半導体基板１０の全体に分布しているドナーの化学濃度を用いてよく、当該化学濃度の９０％から１００％の間の値であってもよい。
本例のバッファ領域２０におけるドーピング濃度分布は、深さ方向において異なる位置に設けられた３つ以上の濃度ピーク２５を有する。図４の例では４つの濃度ピーク２５－１、２５－２、２５－３、２５－４を示しているが、濃度ピーク２５の数はこれに限定されない。本例において濃度ピーク２５は、ドナー濃度のピークである。複数の濃度ピーク２５は、水素またはリン等の不純物を、バッファ領域２０の複数の深さ位置に注入することで形成できる。バッファ領域２０は、濃度ピーク２５と対応する位置に、水素またはリン等の不純物の濃度ピークを有していてよい。不純物の濃度ピークは、不純物の化学濃度分布におけるピークである。複数の濃度ピーク２５を設けることで、空乏層がコレクタ領域２２に達することを、より抑制できる。
本例のバッファ領域２０は、全ての濃度ピーク２５が、半導体基板１０の下面２３側に設けられている。下面２３側とは、下面２３と、半導体基板１０の深さ方向における中央Ｚｃとの間の領域を指す。他の例では、少なくとも一つの濃度ピーク２５は、半導体基板１０の上面２１側に設けられていてもよい。上面２１側とは、上面２１と、半導体基板１０の深さ方向における中央Ｚｃとの間の領域を指す。
図５は、バッファ領域２０におけるドーピング濃度分布の拡大図である。図５においては、半導体装置１００に係る実施例を実線で示しており、比較例を破線で示している。実施例に係るバッファ領域２０は３つ以上の濃度ピーク２５を有しており、比較例に係るバッファ領域２０は３つ以上の濃度ピーク１２５を有している。
複数の濃度ピーク２５は、半導体基板１０の下面２３に最も近い最浅ピークを含む。本例では、濃度ピーク２５－１が最浅ピークに相当する。本例の濃度ピーク２５－１は、コレクタ領域２２に最も近い濃度ピーク２５である。ダイオード部８０のバッファ領域２０においては、濃度ピーク２５－１は、カソード領域８２に最も近い濃度ピーク２５である。カソード領域８２は、濃度ピーク２５とは異なる不純物を注入することで形成されてよい。例えばカソード領域８２はリン等の不純物濃度ピークを有し、バッファ領域２０は水素等の不純物濃度ピークを有する。
複数の濃度ピーク２５は、最浅ピーク（濃度ピーク２５－１）よりも、下面２３から離れた位置に配置された高濃度ピークを含む。高濃度ピークは、最浅ピークに最も近い濃度ピーク２５－２であってよく、他の濃度ピーク２５であってもよい。図５の例では、濃度ピーク２５－１に最も近い濃度ピーク２５－２が高濃度ピークに相当する。
複数の濃度ピーク２５は、高濃度ピークよりも下面２３から離れた位置に配置され、ドーピング濃度のピーク値が高濃度ピークのピーク値の１／５以下である低濃度ピークを含む。低濃度ピークは、複数の濃度ピーク２５のうち、下面２３から最も離れて配置された最深ピーク（本例では濃度ピーク２５－４）であってよい。低濃度ピークは、最深ピーク以外の濃度ピーク２５であってもよい。つまり低濃度ピークは、高濃度ピークと最深ピークとの間の濃度ピーク２５であってもよい。
また、低濃度ピークが２つ以上設けられていてもよい。低濃度ピークは、深さ方向に隣り合って配置されることが好ましい。複数の濃度ピーク２５のうち、下面２３から最も遠くに配置された２つ以上の濃度ピークが、低濃度ピークであってよい。図５の例では、最深ピークである濃度ピーク２５－４と、最深ピークの次に下面２３から離れた位置に設けられた濃度ピーク２５－３とが、低濃度ピークである。図５の例においては、濃度ピーク２５－３のドーピング濃度のピーク値Ｄ３と、濃度ピーク２５－４のドーピング濃度のピーク値Ｄ４のいずれもが、濃度ピーク２５－２のドーピング濃度のピーク値Ｄ２の１／５以下である。
直列に接続された２つの半導体装置１００が同時にオンする短絡状態等においては、半導体装置１００のエミッタ／コレクタ間に高電圧が印加される場合がある。この場合、バッファ領域２０における最深ピーク（本例では濃度ピーク２５－４、濃度ピーク１２５－４）の近傍に、電界が集中しやすくなる。このため、濃度ピーク１２５－３および濃度ピーク１２５－４等のように、最深ピークの近傍におけるドーピング濃度を高くすると、電界の集中が促進されてしまう。電界が集中すると、半導体装置１００のターンオフ時等においてゲート電圧が振動しやすくなる。
本例の濃度ピーク２５は、高濃度ピーク（濃度ピーク２５－２）よりも深い位置に、ドーピング濃度が十分小さい低濃度ピークを設けている。このため、バッファ領域２０の深い位置における電界集中を緩和できる。上述したように、低濃度ピークは複数設けられていてもよい。これにより、比較的に低濃度のバッファ領域２０を、ドリフト領域１８側に長く形成できる。図５の例では、バッファ領域２０は２つの低濃度ピークを有しているが、他の例では、バッファ領域２０は３つ以上の低濃度ピークを有していてもよい。また、最深ピークは、半導体基板１０の上面２１側に設けられていてもよい。バッファ領域２０のドリフト領域１８側を低濃度領域としつつ、低濃度領域を深さ方向に長く形成することで、電界集中を緩和しつつ、フィールドストップ機能を維持しやすくなる。
低濃度ピークのドーピング濃度のピーク値は、高濃度ピークのドーピング濃度のピーク値の１／５以下であってよく、１／１０以下であってよく、１／２０以下であってもよい。低濃度ピークのドーピング濃度を低くすることで、電界集中をより緩和できる。
また、低濃度ピークのドーピング濃度のピーク値は、バルク・ドナー濃度Ｄｂよりも高い。低濃度ピークのドーピング濃度のピーク値は、半導体基板１０のバルク・ドナー濃度Ｄｂの５０倍以下であってもよい。ドリフト領域１８のドーピング濃度を、バルク・ドナー濃度Ｄｂとして用いてよい。低濃度ピークのドーピング濃度のピーク値は、バルク・ドナー濃度Ｄｂの２０倍以下であってよく、１０倍以下であってよく、８倍以下であってよく、５倍以下であってよく、３倍以下であってよく、２倍以下であってもよい。
濃度ピーク２５－１、２５－２、２５－３、２５－４の深さ方向における位置を、それぞれＺ１、Ｚ２、Ｚ３、Ｚ４とする。濃度ピーク２５－４と、濃度ピーク２５－２との深さ方向における距離はＺ４－Ｚ２である。また、濃度ピーク２５－１と、濃度ピーク２５－２との深さ方向における距離はＺ２－Ｚ１である。距離Ｚ４－Ｚ２は、距離Ｚ２－Ｚ１より大きくてよい。また、濃度ピーク２５－３と、濃度ピーク２５－４との距離はＺ４－Ｚ３である。濃度ピーク２５－３と、濃度ピーク２５－２との距離はＺ３－Ｚ２である。距離Ｚ４－Ｚ３は、距離Ｚ３－Ｚ２より大きくてよい。また、距離Ｚ４－Ｚ３は、距離Ｚ２－Ｚ１より大きくてよい。
また、濃度ピーク２５－４と、濃度ピーク２５－３のドーピング濃度のピーク値の平均値が、高濃度ピークのドーピング濃度のピーク値の１／５以下であってよく、１／１０以下であってよく、１／２０以下であってもよい。ドーピング濃度のピーク値の平均値とは、相加平均（Ｄ３＋Ｄ４）／２であってよく、相乗平均（Ｄ３×Ｄ４）１／２であってもよい。濃度ピーク２５－４と、濃度ピーク２５－３のドーピング濃度のピーク値の平均値は、バルク・ドナー濃度Ｄｂよりも高い。濃度ピーク２５－４と、濃度ピーク２５－３のドーピング濃度のピーク値の平均値が、バルク・ドナー濃度Ｄｂの５０倍以下であってよく、２０倍以下であってよく、１０倍以下であってよく、８倍以下であってよく、５倍以下であってよく、３倍以下であってよく、２倍以下であってもよい。最も深い２つの濃度ピーク２５のドーピング濃度の平均値を小さくすることで、ドリフト領域１８の近傍のバッファ領域２０における電界集中を緩和できる。
図６は、短絡状態の半導体装置１００のターンオン時におけるゲート電圧波形の一例を示す図である。図６においては、比較例および実施例を示している。比較例および実施例は、それぞれ図５に示したドーピング濃度分布を有している。バッファ領域２０のドーピング濃度分布以外の構造は、比較例および実施例で同一である。本例においてエミッタ電極５２とコレクタ電極２４の間には２００Ｖが印加されている。
比較例においては、時刻ｔ０でゲート電圧が立ち上がった直後に発振が生じている。これは、図５に示したように、濃度ピーク１２５－４および濃度ピーク１２５－３のドーピング濃度が高く、バッファ領域２０のドリフト領域１８側の部分に電界が集中したためと考えられる。これに対して実施例では、ゲート電圧における発振が抑制されていることがわかる。
図７は、実施例に係る半導体基板１０の深さ方向における電界分布の一例を示す図である。本例の半導体基板１０には、エミッタ電極５２と、コレクタ電極２４との間に２００Ｖが印加されている。また、図７においては、半導体装置１００の短絡状態における電界分布と、静的動作時（例えばスイッチング後に電圧および電流が安定した状態）における電界分布を示している。
静的状態での電界強度分布は、上面２１側から、下面２３側に向かって徐々に低下する。静的状態においては、バッファ領域２０の最深ピークの位置Ｚ４までは、空乏層が広がっていない。
一方、短絡状態での電界強度分布は、電子と正孔の濃度がほぼ等しいことから、上面２１側から位置Ｚ４に向かってわずかに上昇し、位置Ｚ４の近傍で電界ピークを有する。短絡状態では、空乏層は位置Ｚ２の近傍まで広がっている。
図８は、実施例および比較例における、短絡状態の電界強度分布の一例を示す図である。実施例の電界強度分布は、図７に示した例と同一である。比較例においては、図５に示したように、濃度ピーク１２５－４のドーピング濃度が比較的に高い。このため、比較例では、コレクタ領域２２から注入される正孔濃度が電子濃度に比べて相対的に低くなり、位置Ｚ４近傍における電界ピークが大きくなっている。また、上面２１側の電界が小さくなっている。これにより、図６に示したように、比較例のゲート電圧波形には振動が生じてしまう。実施例においては、位置Ｚ４近傍における電界ピークを緩和できている。また、上面２１側から位置Ｚ４にかけて、ほぼ均一な電界強度分布になっている。このため、図６に示したようにゲート電圧波形における振動を抑制できる。
図９は、実施例に係る半導体装置１００の電界分布を、エミッタ／コレクタ間に印加する電圧毎に示す図である。本例においては、エミッタコレクタ間電圧を、１００Ｖから８００Ｖまで、１００Ｖずつ増加させている。いずれの例においても、位置Ｚ４近傍の電界強度と、上面２１側の電界強度との差が小さくなっている。これにより、ゲート電圧の発振を抑制できる。
図１０は、バッファ領域２０における水素の化学濃度分布の一例を示す図である。本例における各濃度ピーク２５は、プロトン等の水素イオンを下面２３側から注入して形成されている。この場合、バッファ領域２０は、それぞれの濃度ピーク２５と対応する深さ位置に、水素濃度ピーク１２６を有する。２つのピークの深さ位置が対応するとは、例えば一方のピークの半値全幅の範囲内に、他方のピークの頂点が配置されていることを指す。バッファ領域２０における濃度ピーク２５の個数と、水素濃度ピーク１２６の個数は同一であってよい。
本例においては、半導体基板１０の下面２３側から水素イオンが注入されている。このため、水素濃度分布において、各水素濃度ピーク１２６の頂点から上面２１側に延びる裾Ｓ１よりも、各水素濃度ピーク１２６の頂点から下面２３側に延びる裾Ｓ２のほうが、なだらかになる。つまり、裾Ｓ２のほうが、裾Ｓ１よりも傾斜が小さい。
下面２３から注入された水素イオンが通過した領域には、単原子空孔（Ｖ）、複原子空孔（ＶＶ）等の、空孔を主体とする格子欠陥が形成されている。空孔に隣接する原子は、ダングリング・ボンドを有する。格子欠陥には格子間原子や転位等も含まれ、広義ではドナーやアクセプタも含まれ得るが、本明細書では空孔を主体とする格子欠陥を空孔型格子欠陥、空孔型欠陥、あるいは単に格子欠陥と称する場合がある。また、半導体基板１０への水素イオン注入により、格子欠陥が多く形成されることで、半導体基板１０の結晶性が強く乱れることがある。本明細書では、この結晶性の乱れをディスオーダーと称する場合がある。また、バッファ領域２０に注入された水素（Ｈ）、空孔（Ｖ）および酸素（Ｏ）が結合し、ＶＯＨ欠陥が形成される。さらに熱アニールによって水素が拡散することで、ＶＯＨ欠陥の形成が促進される。ＶＯＨ欠陥は、電子を供給するドナーとして機能する。
ＶＯＨ欠陥が形成されることで、２つの濃度ピーク２５の間のドーピング濃度も上昇しやすくなる。このため、濃度ピーク２５が低濃度ピークを含んでいても、濃度ピーク２５の間の領域を、ドリフト領域１８よりも高濃度の領域にすることが容易となる。本明細書では、ＶＯＨ欠陥を単に水素ドナーと称する場合がある。本例のバッファ領域２０には、水素ドナーが含まれている。水素ドナーは、２つの濃度ピーク２５の間の領域にも含まれてよい。水素ドナーのドーピング濃度は、水素の化学濃度よりも低い。水素の化学濃度に対する水素ドナーのドーピング濃度の割合を活性化率とすると、活性化率は０．１％～３０％の値であってよい。本例では、活性化率は１％～５％である。
図１１は、半導体装置１００のｂ－ｂ断面の他の例を示す図である。本例の半導体装置１００は、バッファ領域２０およびドリフト領域１８の深さ方向における長さが、図３に示した例とは異なる。他の構造は図３の例と同一である。
本例のバッファ領域２０の一部は、半導体基板１０の上面２１側に配置されている。例えば複数の濃度ピーク２５のうち、少なくとも最深ピークが上面２１側に配置されている。残りの濃度ピーク２５は、図３の例と同様に半導体基板１０の下面２３側に配置されている。
図１２は、図１１のｄ－ｄ線におけるドーピング濃度分布の一例を示す図である。本例のドーピング濃度分布は、バッファ領域２０およびドリフト領域１８の深さ方向における長さが、図４に示した例とは異なる。他の領域は図４の例と同一である。
本例のバッファ領域２０は、最深ピークである濃度ピーク２５－５が、半導体基板１０の上面２１側に配置されている。また、濃度ピーク２５－４は、半導体基板１０の下面２３側に配置されてよい。濃度ピーク２５－５と、濃度ピーク２５－４との間には、ドリフト領域１８よりもドーピング濃度の高い高濃度領域１２８が設けられている。高濃度領域１２８は、ドーピング濃度分布がほぼ平坦な領域であってよい。上述したように、水素イオンを注入して濃度ピーク２５を形成することにより、２つの濃度ピーク２５の間にＶＯＨ欠陥が形成される。このため、濃度ピーク２５－５と、濃度ピーク２５－４との間に、高濃度領域１２８を形成できる。
本例においても、低濃度ピークのドーピング濃度は、図４および図５において説明した例と同様である。濃度ピーク２５－５は、低濃度ピークであってよい。濃度ピーク２５－４も低濃度ピークであってよい。
本例においては、半導体基板１０の深さ方向における中央Ｚｃにおけるドーピング濃度をＤｃとする。中央Ｚｃは、高濃度領域１２８に含まれている。ドーピング濃度Ｄｃは、バルク・ドーピング濃度Ｄｂよりも高い。本例の低濃度ピークのドーピング濃度のピーク値は、ドーピング濃度Ｄｃの５０倍以下であってよく、２０倍以下であってよく、１０倍以下であってよく、８倍以下であってよく、５倍以下であってよく、３倍以下であってよく、２倍以下であってもよい。なお、濃度ピーク２５－５と、濃度ピーク２５－４のドーピング濃度のピーク値の平均値が、ドーピング濃度Ｄｃの５０倍以下であってよく、２０倍以下であってよく、１０倍以下であってよく、８倍以下であってよく、５倍以下であってよく、３倍以下であってよく、２倍以下であってもよい。
図１３は、図１１のｄ－ｄ線におけるドーピング濃度分布の他の例を示す図である。本例のドーピング濃度分布は、濃度ピーク２５－５の形状が、図１２の例と異なる。他の分布は、図１２の例と同一である。
本例においては、濃度ピーク２５－５が、明瞭な山形を有していない。例えば、高濃度領域１２８は、下面２３側から上面２１側に向かって、ほぼ一定またはわずかに増加するドーピング濃度分布を有してよい。ドーピング濃度分布は、半導体基板１０の上面２１側において、高濃度領域１２８のドーピング濃度から、ドリフト領域１８のドーピング濃度まで低下する。本例においては、半導体基板１０の上面２１側におけるバッファ領域２０のドーピング濃度の最大値を、濃度ピーク２５－５のドーピング濃度Ｄ４としてよい。本例においても、濃度ピーク２５－５は低濃度ピークであってよい。濃度ピーク２５－４も低濃度ピークであってよい。
図１４は、バッファ領域２０におけるドーピング濃度分布の他の例を示す図である。本例のバッファ領域２０は、５個以上の濃度ピーク２５を有する。濃度ピーク２５のうち、最浅ピーク２５－１に最も近い２つの濃度ピーク２５－２および濃度ピーク２５－３のドーピング濃度のピーク値の平均値をＤａ１とする。濃度ピーク２５のうち、下面２３から最も離れて配置された２つの濃度ピーク２５－４および濃度ピーク２５－５のドーピング濃度のピーク値の平均値をＤａ２とする。いずれの平均値も相加平均であってよく、相乗平均であってもよい。
平均値Ｄａ２は、平均値Ｄａ１の１／５以下であってよく、１／１０以下であってよく、１／２０以下であってもよい。平均値Ｄａ２は、バルク・ドナー濃度Ｄｂの５０倍以下であってよく、２０倍以下であってよく、１０倍以下であってよく、８倍以下であってよく、５倍以下であってよく、３倍以下であってよく、２倍以下であってもよい。このような構造によっても、ドリフト領域１８近傍のバッファ領域２０における電界集中を緩和できる。
図１５は、半導体装置１００のｂ－ｂ断面の他の例を示す図である。本例の半導体装置１００は、図１から図１４において説明した半導体装置１００に対して、ライフタイム制御領域９２を更に備える。他の構造は、図１から図１４において説明したいずれかの半導体装置１００と同一である。
ライフタイム制御領域９２は、キャリア（電子または正孔）の再結合中心が、周辺よりも高い濃度で設けられた領域である。図１５においては、再結合中心を模式的にバツ印で示している。再結合中心は、空孔や複空孔などの空孔を主体とする格子欠陥であってよく、転位であってよく、格子間原子であってよく、遷移金属等であってよい。本例のライフタイム制御領域９２は、バッファ領域２０内に設けられている。ライフタイム制御領域９２は、トランジスタ部７０およびダイオード部８０のいずれにも設けられてよい。
ライフタイム制御領域９２は、例えばヘリウム等の荷電粒子を、下面２３からバッファ領域２０に照射することで形成できる。ヘリウム等の荷電粒子の飛程近傍において、キャリアの再結合中心が高密度に形成される。
ライフタイム制御領域９２における再結合中心とキャリアとが結合するので、ライフタイム制御領域９２の近傍においてキャリアのライフタイムは低下する。これにより、半導体装置１００のターンオフ等のスイッチング時間を低減して、スイッチング損失を低減できる。
図１６は、図１５に示したバッファ領域２０におけるドーピング濃度分布の一例を示す図である。バッファ領域２０におけるドーピング濃度分布は、図１０に示した例と同様である。図１６においては、水素およびヘリウムの化学濃度分布と、再結合中心の密度分布９６とを模式的に示している。水素の化学濃度分布は、図１０に示した例と同様に、複数の水素濃度ピーク１２６を有する。本明細書において、再結合中心は、空孔を主体とする格子欠陥であってよい。
再結合中心の密度分布９６は、密度ピーク９４を有する。密度ピーク９４の深さ位置をＺｖとする。再結合中心を形成した水素以外の粒子（例えばヘリウム）も、密度ピーク９４と同一の深さ位置に濃度ピーク９８を有してよい。水素濃度ピーク１２６に近い空孔では、ダングリング・ボンドが水素で終端される。そのため、再結合中心の密度分布９６のＺ軸方向における幅は、ヘリウム濃度分布のＺ軸方向における幅よりも狭い。各分布の幅は、半値全幅（ＦＷＨＭ）を用いてよい。
本例の密度ピーク９４は、最浅ピークである濃度ピーク２５－１と、高濃度ピークである濃度ピーク２５－２との間に配置されている。ヘリウム等の粒子が通過した領域には再結合中心が形成される。高濃度ピーク２５－２と、低濃度ピーク２５－３または２５－４の間に密度ピーク９４を設けると、空乏層が密度ピーク９４に達して、リーク電流が増加することがある。
これに対して、高濃度ピークよりも下面２３側にライフタイム制御領域９２を設けることで、空乏層がライフタイム制御領域９２に達することを防ぐことができ、あるいは達したとしても空乏層との重なりはわずかなため、リーク電流の増加を抑制することができる。
なお、高濃度ピークおよび最浅ピークは、高濃度の水素イオンを注入して形成している。このため、高濃度ピークと最浅ピークとの間にヘリウム等の粒子を注入した場合であっても、当該領域のドーピング濃度は、水素濃度に大きく依存し、ヘリウム等の濃度の影響を受けにくい。本例では、高濃度ピーク（濃度ピーク２５－２）に対する水素イオンのドーズ量は、ヘリウム等の粒子のドーズ量の１０倍以上である。水素イオンのドーズ量は、ヘリウム等の粒子のドーズ量の２０倍以上であってよく、５０倍以上であってもよい。
なお、密度ピーク９４における格子欠陥がＶＯＨ欠陥になることで、ドーピング濃度分布には、密度ピーク９４に対応する位置に、微小な濃度ピークがあらわれることも考えられる。ただし、当該微小な濃度ピークと同一の深さ位置には、水素濃度ピーク１２６は設けられていない。
深さ方向における濃度ピーク２５－１と、濃度ピーク２５－２の中央位置をＺｍとする。密度ピーク９４の位置Ｚｖは、位置Ｚ１と位置Ｚｍとの間に配置されてよい。つまり、密度ピーク９４が、最浅ピークと高濃度ピークとの間において、最浅ピークよりに配置されていてよい。これにより、ヘリウム照射による、高濃度ピークよりも上面２１側におけるドーピング濃度の増加を更に抑制できる。
図１から図１６において説明した各例において、濃度ピーク２５のうちの最深ピーク（図１６では濃度ピーク２５－４）のドーピング濃度のピーク値は、最深ピークと深さ方向において隣り合う濃度ピーク２５（図１６では濃度ピーク２５－３）のドーピング濃度のピーク値の１．１倍以上、５倍以下であってよい。つまり、最深ピークは、隣り合う濃度ピーク２５よりもドーピング濃度がわずかに高い。これにより、最深ピークと、隣り合う濃度ピーク２５との間には、格子欠陥が多く形成される。従って、当該領域のドーピング濃度を高くできる。これにより、ベース領域１４の下端から広がる空乏層が、バッファ領域２０の下面２３側の領域まで到達することを抑制できる。これにより、スイッチング動作時におけるサージ等を抑制できる。
例えば最深ピークのドーピング濃度のピーク値は、１．０×１０１４ａｔｏｍｓ／ｃｍ３以上、５．０×１０１４ａｔｏｍｓ／ｃｍ３以下である。最深ピークのドーピング濃度のピーク値は、２．０×１０１４ａｔｏｍｓ／ｃｍ３以上であってもよい。また、最深ピークのドーピング濃度のピーク値は、４．０×１０１４ａｔｏｍｓ／ｃｍ３以下であってもよい。
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。
１０・・・半導体基板、１１・・・ウェル領域、１２・・・エミッタ領域、１４・・・ベース領域、１５・・・コンタクト領域、１６・・・蓄積領域、１８・・・ドリフト領域、２０・・・バッファ領域、２１・・・上面、２２・・・コレクタ領域、２３・・・下面、２４・・・コレクタ電極、２５・・・濃度ピーク、２９・・・直線部分、３０・・・ダミートレンチ部、３１・・・先端部、３２・・・ダミー絶縁膜、３４・・・ダミー導電部、３８・・・層間絶縁膜、３９・・・直線部分、４０・・・ゲートトレンチ部、４１・・・先端部、４２・・・ゲート絶縁膜、４４・・・ゲート導電部、５２・・・エミッタ電極、５４・・・コンタクトホール、６０、６１・・・メサ部、７０・・・トランジスタ部、８０・・・ダイオード部、８１・・・延長領域、８２・・・カソード領域、９０・・・エッジ終端構造部、９２・・・ライフタイム制御領域、９４・・・密度ピーク、９６・・・密度分布、９８・・・濃度ピーク、１００・・・半導体装置、１０２・・・端辺、１１２・・・ゲートパッド、１２５・・・濃度ピーク、１２６・・・水素濃度ピーク、１２８・・・高濃度領域、１３０・・・外周ゲート配線、１３１・・・活性側ゲート配線、１６０・・・活性部

Claims (26)

  1. 半導体基板に設けられた第１導電型のドリフト領域と、
    前記ドリフト領域と前記半導体基板の下面との間に設けられ、前記ドリフト領域よりもドーピング濃度が高い濃度ピークを、前記半導体基板の深さ方向に３つ以上有する第１導電型のバッファ領域と
    を備え、
    ３つ以上の前記濃度ピークは、
    前記半導体基板の前記下面に最も近い最浅ピークと、
    前記最浅ピークよりも前記半導体基板の前記下面から離れた位置に配置された高濃度ピークと、
    前記高濃度ピークよりも前記半導体基板の前記下面から離れた位置に配置され、前記ドーピング濃度が前記高濃度ピークの１／５以下である１つ以上の低濃度ピークと
    を含み、
    前記最浅ピークは、前記高濃度ピークよりもドーピング濃度が高い
    半導体装置。
  2. 前記低濃度ピークおよび前記高濃度ピークは、前記深さ方向において隣り合って配置された前記濃度ピークである
    請求項１に記載の半導体装置。
  3. 半導体基板に設けられた第１導電型のドリフト領域と、
    前記ドリフト領域と前記半導体基板の下面との間に設けられ、前記ドリフト領域よりもドーピング濃度が高い濃度ピークを、前記半導体基板の深さ方向に３つ以上有する第１導電型のバッファ領域と
    を備え、
    ３つ以上の前記濃度ピークは、
    前記半導体基板の前記下面に最も近い最浅ピークと、
    前記最浅ピークよりも前記半導体基板の前記下面から離れた位置に配置された高濃度ピークと、
    前記高濃度ピークよりも前記半導体基板の前記下面から離れた位置に配置され、前記ドーピング濃度が前記高濃度ピークの１／５以下である１つ以上の低濃度ピークと
    を含み、
    前記３つ以上の前記濃度ピークは、前記半導体基板の前記下面から最も離れて配置された第１ピークと、前記深さ方向において前記第１ピークと隣り合う第２ピークとを含み、
    前記第１ピークと、前記第２ピークとの間に、前記ドリフト領域よりもドーピング濃度が高く、ドーピング濃度分布がほぼ平坦な高濃度領域を有する
    半導体装置。
  4. 半導体基板に設けられた第１導電型のドリフト領域と、
    前記ドリフト領域と前記半導体基板の下面との間に設けられ、前記ドリフト領域よりもドーピング濃度が高い濃度ピークを、前記半導体基板の深さ方向に３つ以上有する第１導電型のバッファ領域と
    を備え、
    ３つ以上の前記濃度ピークは、
    前記半導体基板の前記下面に最も近い最浅ピークと、
    前記最浅ピークよりも前記半導体基板の前記下面から離れた位置に配置された高濃度ピークと、
    前記高濃度ピークよりも前記半導体基板の前記下面から離れた位置に配置され、前記ドーピング濃度が前記高濃度ピークの１／５以下である１つ以上の低濃度ピークと
    を含み、
    前記３つ以上の前記濃度ピークは、前記半導体基板の前記下面から最も離れて配置された第１ピークを含み、
    前記バッファ領域は、前記第１ピークよりも前記半導体基板の前記下面から離れた領域に、前記ドリフト領域よりもドーピング濃度が高く、ドーピング濃度分布がほぼ平坦な高濃度領域を有する
    半導体装置。
  5. 前記高濃度領域は、前記半導体基板の前記深さ方向における中央を含む
    請求項３または４に記載の半導体装置。
  6. 前記第１ピークは、前記低濃度ピークである
    請求項３または４に記載の半導体装置。
  7. 前記バッファ領域は、前記濃度ピークと対応する水素濃度ピークを有する
    請求項１から６のいずれか一項に記載の半導体装置。
  8. 前記バッファ領域と前記半導体基板の前記下面との間に設けられた、第２導電型のコレクタ領域を更に備える
    請求項１から７のいずれか一項に記載の半導体装置。
  9. 前記１つ以上の低濃度ピークは、前記濃度ピークのうち、前記半導体基板の前記下面から最も離れて配置された最深ピークを含む
    請求項１から８のいずれか一項に記載の半導体装置。
  10. 前記３つ以上の前記濃度ピークは、前記半導体基板の前記下面から最も離れて配置された最深ピークを含み、
    前記低濃度ピークは、前記高濃度ピークと、前記最深ピークとの間に配置されている
    請求項１から５、７または８のいずれか一項に記載の半導体装置。
  11. 前記３つ以上の前記濃度ピークは、前記低濃度ピークを２つ以上含む
    請求項１から１０のいずれか一項に記載の半導体装置。
  12. ２つ以上の前記低濃度ピークは、前記濃度ピークのうち、前記半導体基板の前記下面から最も遠くに配置された２つ以上の前記濃度ピークである
    請求項１１に記載の半導体装置。
  13. 前記低濃度ピークの前記ドーピング濃度は、前記半導体基板のバルク・ドナー濃度の５０倍以下である
    請求項１から１２のいずれか一項に記載の半導体装置。
  14. 前記低濃度ピークの前記ドーピング濃度は、前記半導体基板の前記深さ方向の中央における前記ドーピング濃度の５０倍以下である
    請求項１から１２のいずれか一項に記載の半導体装置。
  15. 前記３つ以上の前記濃度ピークは、前記半導体基板の前記下面から最も離れて配置された第１ピークと、前記深さ方向において前記第１ピークと隣り合う第２ピークとを含み、
    前記第１ピークおよび前記第２ピークの前記ドーピング濃度のピーク値の平均値は、前記高濃度ピークの前記ドーピング濃度のピーク値の１／５以下である
    請求項１、２または４のいずれか一項に記載の半導体装置。
  16. 前記第１ピークおよび前記第２ピークの前記ドーピング濃度のピーク値の平均値は、前記半導体基板のバルク・ドナー濃度の５０倍以下である
    請求項１５に記載の半導体装置。
  17. 前記第１ピークおよび前記第２ピークの前記ドーピング濃度のピーク値の平均値は、前記半導体基板の前記深さ方向の中央における前記ドーピング濃度の５０倍以下である
    請求項１５に記載の半導体装置。
  18. 前記バッファ領域は再結合中心を含み、
    前記再結合中心の前記深さ方向における密度ピークが、前記最浅ピークと、前記高濃度ピークとの間に配置されている
    請求項１、２または４のいずれか一項に記載の半導体装置。
  19. 前記密度ピークが、前記最浅ピークと前記高濃度ピークとの間において前記最浅ピークよりに配置されている
    請求項１８に記載の半導体装置。
  20. 前記濃度ピークのうち、前記半導体基板の前記下面から最も離れて配置された最深ピークの前記ドーピング濃度は、前記最深ピークと前記深さ方向において隣り合う前記濃度ピークの前記ドーピング濃度の１．１倍以上、５倍以下である
    請求項１、２または４のいずれか一項に記載の半導体装置。
  21. 前記濃度ピークのうち、前記半導体基板の前記下面から最も離れて配置された最深ピークの前記ドーピング濃度は、１．０×１０１４ａｔｏｍｓ／ｃｍ３以上、５．０×１０１４ａｔｏｍｓ／ｃｍ３以下である
    請求項１、２または４のいずれか一項に記載の半導体装置。
  22. 前記バッファ領域は、前記半導体基板の前記下面と、前記半導体基板の前記深さ方向の中央との間に配置されている
    請求項１、２または４のいずれか一項に記載の半導体装置。
  23. 前記濃度ピークのうち、前記半導体基板の前記下面から最も離れて配置された最深ピークは、前記半導体基板の上面と、前記半導体基板の前記深さ方向の中央との間に配置されている
    請求項１、２または４のいずれか一項に記載の半導体装置。
  24. 前記最深ピークの前記ドーピング濃度は、前記最深ピークと前記深さ方向において隣り合う前記濃度ピークの前記ドーピング濃度よりも高い
    請求項９、１０、２０、２１または２３のいずれか一項に記載の半導体装置。
  25. 前記３つ以上の前記濃度ピークは、前記深さ方向において前記第１ピークと隣り合う第２ピークを含み、
    前記第１ピークの前記ドーピング濃度は、前記第２ピークの前記ドーピング濃度よりも高い
    請求項４または１５に記載の半導体装置。
  26. 前記半導体基板は活性部を更に備え、
    前記活性部には、トランジスタ素子を含むトランジスタ部と、ダイオード素子を含むダイオード部の少なくとも一方が設けられている
    請求項１から２５のいずれか一項に記載の半導体装置。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2016204227A1 (ja) * 2015-06-17 2016-12-22 富士電機株式会社 半導体装置および半導体装置の製造方法
WO2022265061A1 (ja) * 2021-06-17 2022-12-22 富士電機株式会社 半導体装置および半導体装置の製造方法
WO2023042886A1 (ja) * 2021-09-15 2023-03-23 富士電機株式会社 半導体装置および半導体装置の製造方法
WO2023176887A1 (ja) * 2022-03-16 2023-09-21 富士電機株式会社 半導体装置および半導体装置の製造方法
CN117374120B (zh) * 2023-09-28 2024-08-16 海信家电集团股份有限公司 半导体装置

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080001257A1 (en) 2006-06-30 2008-01-03 Infineon Technologies Austria Ag Semiconductor device with a field stop zone
WO2015093190A1 (ja) 2013-12-16 2015-06-25 富士電機株式会社 半導体装置および半導体装置の製造方法
JP2017168776A (ja) 2016-03-18 2017-09-21 三菱電機株式会社 半導体素子
WO2018074434A1 (ja) 2016-10-17 2018-04-26 富士電機株式会社 半導体装置
JP2018078314A (ja) 2009-11-02 2018-05-17 富士電機株式会社 半導体装置
WO2018135448A1 (ja) 2017-01-17 2018-07-26 富士電機株式会社 半導体装置

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2013147275A1 (ja) 2012-03-30 2013-10-03 富士電機株式会社 半導体装置の製造方法
EP2913854B1 (en) * 2012-10-23 2020-05-27 Fuji Electric Co., Ltd. Semiconductor device and method for manufacturing same
WO2018092788A1 (ja) * 2016-11-16 2018-05-24 富士電機株式会社 半導体装置

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080001257A1 (en) 2006-06-30 2008-01-03 Infineon Technologies Austria Ag Semiconductor device with a field stop zone
JP2018078314A (ja) 2009-11-02 2018-05-17 富士電機株式会社 半導体装置
WO2015093190A1 (ja) 2013-12-16 2015-06-25 富士電機株式会社 半導体装置および半導体装置の製造方法
JP2017168776A (ja) 2016-03-18 2017-09-21 三菱電機株式会社 半導体素子
WO2018074434A1 (ja) 2016-10-17 2018-04-26 富士電機株式会社 半導体装置
WO2018135448A1 (ja) 2017-01-17 2018-07-26 富士電機株式会社 半導体装置

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