WO2023176887A1 - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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WO2023176887A1
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concentration
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美佐稀 内田
尚 吉村
竣太郎 谷口
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富士電機株式会社
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    • H01L29/861—Diodes
    • H01L29/868—PIN diodes

Definitions

  • the present invention relates to a semiconductor device and a method for manufacturing a semiconductor device.
  • Patent Document 1 describes a semiconductor device having a "proton layer doped with protons" in an "FS layer”.
  • Patent Document 1 Patent No. 5817686
  • Patent Document 2 International Publication No. 2018/179798
  • the buffer region may have a group of concentration peaks including one or more concentration peaks of doping concentration.
  • the concentration peak group may include a first concentration peak provided closest to the back surface side of the semiconductor substrate among the one or more concentration peaks in the depth direction of the semiconductor substrate.
  • the semiconductor substrate is provided in the depth direction of the semiconductor substrate at the same depth position as the first concentration peak or closer to the back surface side of the semiconductor substrate than the depth position of the first concentration peak. It may include a first hydrogen peak that is a peak of hydrogen atomic density.
  • the concentration peak group may include a sub-peak group provided closer to the front surface of the semiconductor substrate than the first concentration peak in the depth direction of the semiconductor substrate.
  • the sub-peak group may include one or more concentration peaks having a predetermined first dopant other than hydrogen.
  • the doping concentration of the one or more concentration peaks in the sub-peak group may be 1.0E+15 cm -3 or more and 1.0E+16 cm -3 or less.
  • the first hydrogen peak is provided closer to the back surface of the semiconductor substrate than the one or more concentration peaks of the sub-peak group in the depth direction of the semiconductor substrate. good.
  • the dopant having the first concentration peak may be the hydrogen.
  • the dopant having the first concentration peak may be the first dopant.
  • the dopant having the first concentration peak may be the hydrogen and the first dopant.
  • the depth of the one or more concentration peaks in the sub-peak group may be 0.5 ⁇ m or more and 10.0 ⁇ m or less.
  • the depth position of the second concentration peak closest to the back surface side of the semiconductor substrate in the depth direction of the semiconductor substrate may be 3.0 ⁇ m or more from the back surface of the semiconductor substrate.
  • the depth of the concentration peak closest to the front surface of the semiconductor substrate in the depth direction of the semiconductor substrate is The position may be 10.0 ⁇ m or less from the back surface of the semiconductor substrate.
  • the first dopant may be phosphorus.
  • the semiconductor substrate has a concentration that is closest to the front surface side of the semiconductor substrate among the one or more concentration peaks of the sub-peak group in the depth direction of the semiconductor substrate.
  • the second hydrogen peak may be located closer to the front surface of the semiconductor substrate than the peak.
  • the second hydrogen peak is located closest to the front surface of the semiconductor substrate among the one or more concentration peaks of the sub-peak group in the depth direction of the semiconductor substrate. may be provided between the concentration peak of and the drift region.
  • the atomic density of the first hydrogen peak may be greater than or equal to 1.0E+17 cm ⁇ 3 and less than or equal to 1.0E+19 cm ⁇ 3 .
  • the depth position of the first hydrogen peak may be greater than 0 ⁇ m and less than 10.0 ⁇ m from the back surface of the semiconductor substrate in the depth direction of the semiconductor substrate.
  • any of the semiconductor devices described above may include an edge termination structure provided on the front surface of the semiconductor substrate.
  • an integral concentration obtained by integrating the doping concentration from an upper end of the drift region toward the back surface side of the semiconductor substrate is a critical integral concentration in the buffer region. may be reached.
  • the first hydrogen peak is provided closer to the back surface of the semiconductor substrate than a depth position where the integrated concentration reaches the critical integrated concentration in the depth direction of the semiconductor substrate. It's okay to be rejected.
  • any of the semiconductor devices described above is provided closer to the back surface of the semiconductor substrate than the drift region in the depth direction of the semiconductor substrate, and has a concentration peak of a doping concentration of a first conductivity type or a second conductivity type. It may include a backside region having a back side region.
  • the first hydrogen peak may be provided closer to the back surface of the semiconductor substrate than the concentration peak in the back surface region in the depth direction of the semiconductor substrate.
  • the first hydrogen peak may be provided closer to the front surface of the semiconductor substrate than the concentration peak in the back surface region in the depth direction of the semiconductor substrate.
  • the semiconductor devices described above may include a diode section.
  • the diode portion may include a cathode region of a first conductivity type as the back side region.
  • the doping concentration at the concentration peak of the cathode region may be 1.0E+18 cm ⁇ 3 or more and 1.0E+20 cm ⁇ 3 or less.
  • the depth position of the doping concentration peak of the cathode region is greater than 0 ⁇ m and less than 1.0 ⁇ m from the back surface of the semiconductor substrate in the depth direction of the semiconductor substrate. It's fine.
  • any of the semiconductor devices described above may include a transistor section.
  • the transistor portion may have a second conductivity type collector region as the back side region.
  • the concentration peak doping concentration of the collector region may be 1.0E+15 cm ⁇ 3 or more and 1.0E+18 cm ⁇ 3 or less.
  • the depth position of the concentration peak of the doping concentration of the collector region is greater than 0 ⁇ m and less than 0.5 ⁇ m from the back surface of the semiconductor substrate in the depth direction of the semiconductor substrate. It's fine.
  • any of the semiconductor devices described above may be an RC-IGBT having a transistor section and a diode section.
  • the step of forming a first conductivity type drift region in a semiconductor substrate having a front surface and a back surface, and forming a buffer region of a first conductivity type on the back surface side of a substrate may have a group of concentration peaks including one or more concentration peaks of doping concentration.
  • the concentration peak group may include a first concentration peak provided closest to the back surface side of the semiconductor substrate among the one or more concentration peaks in the depth direction of the semiconductor substrate.
  • the semiconductor substrate is provided in the depth direction of the semiconductor substrate at the same depth position as the first concentration peak or closer to the back surface side of the semiconductor substrate than the depth position of the first concentration peak. It may include a first hydrogen peak that is a peak of hydrogen atomic density.
  • the method for manufacturing a semiconductor device includes: a back surface side having a concentration peak of a doping concentration of a first conductivity type or a second conductivity type on the back surface side of the semiconductor substrate, in a depth direction of the semiconductor substrate, relative to the drift region;
  • the method may include forming a region.
  • the first concentration peak is located closer to the front side of the semiconductor substrate in the depth direction of the semiconductor substrate.
  • the method may include implanting a predetermined first dopant other than hydrogen into the semiconductor substrate to form a sub-peak group including one or more provided concentration peaks.
  • Any of the above methods for manufacturing a semiconductor device includes a step of ion-implanting the first dopant into the semiconductor substrate to form the sub-peak group, after the step of forming the back side region. There is no need to include a step of laser annealing the semiconductor substrate beforehand.
  • Any of the above methods for manufacturing a semiconductor device includes a step of ion-implanting the first dopant into the semiconductor substrate to form the sub-peak group, after the step of forming the back side region.
  • the method may further include a step of laser annealing the semiconductor substrate.
  • any of the methods for manufacturing the semiconductor device described above includes the steps of laser annealing the semiconductor substrate after the step of ion-implanting the first dopant into the semiconductor substrate to form the sub-peak group;
  • the method may include the steps of ion-implanting hydrogen into the semiconductor substrate, and thermally annealing the semiconductor substrate after ion-implanting the hydrogen.
  • the method includes:
  • the method may include the steps of ion-implanting hydrogen into a semiconductor substrate, and thermally annealing the semiconductor substrate after ion-implanting the hydrogen.
  • the method for manufacturing a semiconductor device includes the step of laser annealing the semiconductor substrate after the step of ion-implanting the first dopant into the semiconductor substrate and before the step of ion-implanting hydrogen into the semiconductor substrate. Does not need to be included.
  • FIG. 1A An example of a top view of the semiconductor device 100 is shown.
  • An example of the aa' cross section in FIG. 1A is shown.
  • 7 is an example of a top view showing a modification of the semiconductor device 100.
  • FIG. FIG. 2B is an enlarged view of region A in FIG. 2A.
  • a bb' cross section of a modification of the semiconductor device 100 is shown.
  • An example of the concentration distribution of doping concentration in the buffer region 20 is shown.
  • a modified example of the doping concentration distribution in the buffer region 20 is shown.
  • a modified example of the doping concentration distribution in the buffer region 20 is shown.
  • a modified example of the doping concentration distribution in the buffer region 20 is shown.
  • a modified example of the doping concentration distribution in the buffer region 20 is shown.
  • An example of doping concentration distribution in the semiconductor substrate 10 is shown.
  • FIG. 3 is a diagram for explaining the difference in the degree of activation depending on the annealing temperature. This is an example of a doping concentration distribution of a buffer region 520 as a comparative example.
  • 3 is a flowchart illustrating an example of a manufacturing process of the semiconductor device 100.
  • FIG. 7 is a flowchart showing a modification of the manufacturing process of the semiconductor device 100.
  • FIG. 7 is a flowchart showing a modification of the manufacturing process of the semiconductor device 100.
  • FIG. 7 is a flowchart showing a modification of the manufacturing process of the semiconductor device 100.
  • one side in the direction parallel to the depth direction of the semiconductor substrate is referred to as "upper”, and the other side is referred to as “lower”.
  • one surface is referred to as the upper surface and the other surface is referred to as the lower surface.
  • the “up” and “down” directions are not limited to the gravitational direction or the direction in which the semiconductor device is mounted.
  • orthogonal coordinate axes of the X-axis, Y-axis, and Z-axis only specify the relative positions of the components and do not limit specific directions.
  • the Z axis does not limit the height direction relative to the ground.
  • the +Z-axis direction and the -Z-axis direction are directions opposite to each other.
  • the Z-axis direction is described without indicating positive or negative, it means a direction parallel to the +Z-axis and the -Z-axis.
  • orthogonal axes parallel to the top and bottom surfaces of the semiconductor substrate are referred to as the X axis and the Y axis. Further, the axis perpendicular to the upper and lower surfaces of the semiconductor substrate is defined as the Z axis.
  • the direction of the Z-axis may be referred to as the depth direction.
  • a direction parallel to the top and bottom surfaces of the semiconductor substrate, including the X-axis and Y-axis may be referred to as a horizontal direction.
  • the conductivity type of the doped region doped with impurities is described as P type or N type.
  • an impurity may particularly mean either an N-type donor or a P-type acceptor, and may be referred to as a dopant.
  • doping means introducing a donor or an acceptor into a semiconductor substrate to make it a semiconductor exhibiting an N-type conductivity type or a semiconductor exhibiting a P-type conductivity type.
  • doping concentration refers to the donor concentration or acceptor concentration at thermal equilibrium.
  • the net doping concentration means the net concentration obtained by adding together the donor concentration, which is the positive ion concentration, and the acceptor concentration, which is the negative ion concentration, including charge polarity.
  • the donor concentration is N D and the acceptor concentration is N A
  • the net net doping concentration at any location is N D ⁇ NA .
  • the net doping concentration may be simply referred to as doping concentration.
  • the donor has the function of supplying electrons to the semiconductor.
  • the acceptor has the function of receiving electrons from the semiconductor.
  • Donors and acceptors are not limited to impurities themselves.
  • a VOH defect in which vacancies (V), oxygen (O), and hydrogen (H) are bonded together in a semiconductor functions as a donor that supplies electrons.
  • VOH defects may be referred to as hydrogen donors.
  • hydrogen ion-implanted to form a hydrogen donor may be referred to as a dopant.
  • P+ type or N+ type when described as P+ type or N+ type, it means that the doping concentration is higher than P type or N type, and when described as P ⁇ type or N ⁇ type, it means that the doping concentration is higher than P type or N type. It means that the concentration is low. Further, in this specification, when it is described as P++ type or N++ type, it means that the doping concentration is higher than that of P+ type or N+ type.
  • chemical concentration refers to the atomic density of impurities measured regardless of the state of electrical activation.
  • the chemical concentration can be measured, for example, by secondary ion mass spectrometry (SIMS).
  • the above-mentioned net doping concentration can be measured by voltage-capacitance measurement (CV method).
  • the carrier concentration measured by the spreading resistance measurement method (SR method) may be taken as the net doping concentration.
  • the carrier concentration measured by the CV method or the SR method may be a value in a thermal equilibrium state.
  • the donor concentration is sufficiently higher than the acceptor concentration, so the carrier concentration in this region may be taken as the donor concentration.
  • the carrier concentration in the region may be set as the acceptor concentration.
  • the doping concentration of the N-type region may be referred to as a donor concentration
  • the doping concentration of the P-type region may be referred to as an acceptor concentration.
  • the peak value may be taken as the concentration of donor, acceptor, or net doping in the region.
  • the average value of the donor, acceptor, or net doping concentration in the region may be taken as the donor, acceptor, or net doping concentration.
  • the carrier concentration measured by the SR method may be lower than the donor or acceptor concentration.
  • the carrier mobility of the semiconductor substrate may be lower than the value in the crystalline state. The decrease in carrier mobility occurs when carriers are scattered due to disorder of the crystal structure due to lattice defects or the like.
  • the donor or acceptor concentration calculated from the carrier concentration measured by the CV method or the SR method may be lower than the chemical concentration of the element representing the donor or acceptor.
  • the donor concentration of phosphorus or arsenic as a donor, or the acceptor concentration of boron (boron) as an acceptor is about 99% of these chemical concentrations.
  • the donor concentration of hydrogen, which serves as a donor in a silicon semiconductor is about 0.1% to 10% of the chemical concentration of hydrogen.
  • the SI unit system is adopted.
  • the unit of distance or length may be expressed in cm (centimeter). In this case, various calculations may be performed in terms of m (meters).
  • the numerical display of powers of 10 for example, the display of 1E+16 indicates 1 ⁇ 10 16 , and the display of 1E-16 indicates 1 ⁇ 10 ⁇ 16 .
  • FIG. 1A shows an example of a top view of the semiconductor device 100.
  • the semiconductor device 100 of this example is a semiconductor chip including a transistor section 70.
  • the transistor section 70 is a region obtained by projecting the collector region 22 provided on the back side of the semiconductor substrate 10 onto the top surface of the semiconductor substrate 10.
  • the collector area 22 will be described later.
  • the transistor section 70 includes a transistor such as an IGBT.
  • the transistor section 70 is an IGBT.
  • the transistor section 70 may be another transistor such as a MOSFET.
  • an edge termination structure may be provided in the negative side region in the Y-axis direction of the semiconductor device 100 of this example.
  • the edge termination structure alleviates electric field concentration on the upper surface side of the semiconductor substrate 10.
  • the edge termination structure includes, for example, a guard ring, a field plate, a resurf, and a combination thereof. Note that in this example, for convenience, the negative edge in the Y-axis direction will be described, but the same applies to other edges of the semiconductor device 100.
  • the semiconductor substrate 10 is a substrate made of a semiconductor material.
  • the semiconductor substrate 10 may be a silicon substrate, a silicon carbide substrate, a nitride semiconductor substrate such as gallium nitride, or the like.
  • the semiconductor substrate 10 of this example is a silicon substrate. Note that in this specification, when simply referred to as a top view, it means viewed from the top surface side of the semiconductor substrate 10.
  • the semiconductor substrate 10 has a front surface 21 and a back surface 23, as described later.
  • the semiconductor device 100 of this example includes, on the front surface 21 of the semiconductor substrate 10, a gate trench section 40, a dummy trench section 30, an emitter region 12, a base region 14, a contact region 15, and a well region 17. Equipped with Further, the semiconductor device 100 of this example includes an emitter electrode 52 and a gate metal layer 50 provided above the front surface 21 of the semiconductor substrate 10.
  • the emitter electrode 52 is provided above the gate trench section 40, dummy trench section 30, emitter region 12, base region 14, contact region 15, and well region 17. Further, the gate metal layer 50 is provided above the gate trench portion 40 and the well region 17.
  • the emitter electrode 52 and the gate metal layer 50 are formed of a material containing metal. At least a portion of the emitter electrode 52 may be formed of a metal such as aluminum (Al) or a metal alloy such as aluminum-silicon alloy (AlSi) or aluminum-silicon-copper alloy (AlSiCu). At least a portion of the gate metal layer 50 may be formed of a metal such as aluminum (Al) or a metal alloy such as aluminum-silicon alloy (AlSi) or aluminum-silicon-copper alloy (AlSiCu). The emitter electrode 52 and the gate metal layer 50 may have a barrier metal made of titanium, a titanium compound, or the like below a region made of aluminum or the like. Emitter electrode 52 and gate metal layer 50 are provided separately from each other.
  • the emitter electrode 52 and the gate metal layer 50 are provided above the semiconductor substrate 10 with the interlayer insulating film 38 in between.
  • the interlayer insulating film 38 is omitted in FIG. 1A.
  • a contact hole 54, a contact hole 55, and a contact hole 56 are provided through the interlayer insulating film 38.
  • the contact hole 55 connects the gate metal layer 50 and the gate conductive part in the transistor section 70.
  • a plug metal layer made of tungsten or the like may be formed inside the contact hole 55.
  • the contact hole 56 connects the emitter electrode 52 and the dummy conductive part within the dummy trench part 30.
  • a plug metal layer made of tungsten or the like may be formed inside the contact hole 56 .
  • the connecting portion 25 is connected to a front surface electrode such as the emitter electrode 52 or the gate metal layer 50.
  • connection portion 25 is provided between gate metal layer 50 and gate conductive portion.
  • the connecting portion 25 is also provided between the emitter electrode 52 and the dummy conductive portion.
  • the connection portion 25 is made of a conductive material such as polysilicon doped with impurities.
  • the connection portion 25 in this example is polysilicon (N+) doped with N-type impurities.
  • the connecting portion 25 is provided above the front surface 21 of the semiconductor substrate 10 via an insulating film such as an oxide film.
  • the gate trench portion 40 is an example of a plurality of trench portions extending in a predetermined stretching direction on the front surface 21 side of the semiconductor substrate 10.
  • the gate trench portions 40 are arranged at predetermined intervals along a predetermined arrangement direction (in this example, the X-axis direction).
  • the gate trench portion 40 of this example includes two extending portions 41 that extend along a stretching direction (Y-axis direction in this example) that is parallel to the front surface 21 of the semiconductor substrate 10 and perpendicular to the arrangement direction. It may have a connecting portion 43 that connects the two extending portions 41.
  • the connecting portion 43 is formed in a curved shape.
  • the gate metal layer 50 may be connected to the gate conductive portion.
  • the dummy trench portion 30 is an example of a plurality of trench portions extending in a predetermined stretching direction on the front surface 21 side of the semiconductor substrate 10.
  • the dummy trench section 30 is a trench section electrically connected to the emitter electrode 52.
  • the dummy trench sections 30 are arranged at predetermined intervals along a predetermined arrangement direction (in this example, the X-axis direction).
  • the dummy trench section 30 of this example has an I-shape on the front surface 21 of the semiconductor substrate 10, but similarly to the gate trench section 40, it has a U-shape on the front surface 21 of the semiconductor substrate 10. It's fine. That is, the dummy trench portion 30 may have two extending portions extending along the extending direction and a connecting portion connecting the two extending portions.
  • the transistor section 70 of this example has a structure in which two gate trench sections 40 and two dummy trench sections 30 are repeatedly arranged. That is, the transistor section 70 of this example has the gate trench section 40 and the dummy trench section 30 at a ratio of 1:1. For example, the transistor section 70 has one dummy trench section 30 between two extension sections 41.
  • the ratio of the gate trench portion 40 to the dummy trench portion 30 is not limited to this example.
  • the ratio of the gate trench portion 40 may be larger than the ratio of the dummy trench portion 30, and the ratio of the dummy trench portion 30 may be larger than the ratio of the gate trench portion 40.
  • the ratio of the gate trench section 40 to the dummy trench section 30 may be 2:3 or 2:4.
  • the transistor section 70 may have all the trench sections as the gate trench section 40 and may not have the dummy trench section 30.
  • the well region 17 is a second conductivity type region provided closer to the front surface 21 of the semiconductor substrate 10 than a drift region 18 described later.
  • the well region 17 is an example of a well region provided on the edge side of the semiconductor device 100.
  • the well region 17 is of P+ type, for example.
  • the well region 17 is formed in a predetermined range from the end of the active region on the side where the gate metal layer 50 is provided.
  • the diffusion depth of the well region 17 may be deeper than the depths of the gate trench section 40 and the dummy trench section 30.
  • Some regions of the gate trench portion 40 and the dummy trench portion 30 on the gate metal layer 50 side are formed in the well region 17 .
  • the bottoms of the ends of the gate trench portion 40 and the dummy trench portion 30 in the extending direction may be covered with the well region 17 .
  • the contact hole 54 is formed above each of the emitter region 12 and the contact region 15 in the transistor section 70. Contact hole 54 is not provided above well region 17 provided at both ends in the Y-axis direction. In this way, one or more contact holes 54 are formed in the interlayer insulating film. One or more contact holes 54 may be provided extending in the stretching direction.
  • the mesa portion 71 is a mesa portion provided adjacent to the trench portion in a plane parallel to the front surface 21 of the semiconductor substrate 10.
  • the mesa portion is a portion of the semiconductor substrate 10 sandwiched between two adjacent trench portions, and is a portion from the front surface 21 of the semiconductor substrate 10 to the depth of the deepest bottom of each trench portion. good.
  • the extending portion of each trench portion may be one trench portion. That is, the area sandwiched between the two extended parts may be used as the mesa part.
  • the mesa portion 71 is provided adjacent to at least one of the dummy trench portion 30 or the gate trench portion 40 in the transistor portion 70 .
  • Mesa portion 71 includes well region 17 , emitter region 12 , base region 14 , and contact region 15 on front surface 21 of semiconductor substrate 10 .
  • emitter regions 12 and contact regions 15 are provided alternately in the extending direction.
  • the base region 14 is a second conductivity type region provided on the front surface 21 side of the semiconductor substrate 10.
  • the base region 14 is, for example, P-type.
  • the base region 14 may be provided on the front surface 21 of the semiconductor substrate 10 at both ends of the mesa portion 71 in the Y-axis direction. Note that FIG. 1A shows only one end of the base region 14 in the Y-axis direction.
  • the emitter region 12 is a region of the first conductivity type that has a higher doping concentration than the drift region 18.
  • the emitter region 12 in this example is of N+ type, for example.
  • An example of a dopant in emitter region 12 is arsenic (As).
  • Emitter region 12 is provided on front surface 21 of mesa portion 71 in contact with gate trench portion 40 .
  • the emitter region 12 may be provided extending in the X-axis direction from one of the two trench portions sandwiching the mesa portion 71 to the other. Emitter region 12 is also provided below contact hole 54 .
  • the emitter region 12 may or may not be in contact with the dummy trench portion 30.
  • the emitter region 12 in this example is in contact with the dummy trench section 30.
  • the contact region 15 is provided above the base region 14 and is a second conductivity type region having a higher doping concentration than the base region 14.
  • the contact region 15 in this example is of P+ type, for example.
  • the contact region 15 in this example is provided on the front surface 21 of the mesa portion 71.
  • the contact region 15 may be provided in the X-axis direction from one of the two trench portions with the mesa portion 71 in between to the other.
  • the contact region 15 may or may not be in contact with the gate trench section 40 or the dummy trench section 30.
  • Contact region 15 in this example contacts dummy trench section 30 and gate trench section 40 .
  • Contact region 15 is also provided below contact hole 54 .
  • FIG. 1B shows an example of the aa' cross section in FIG. 1A.
  • the aa' cross section is an XZ plane passing through the emitter region 12 in the transistor section 70.
  • the semiconductor device 100 of this example includes a semiconductor substrate 10, an interlayer insulating film 38, an emitter electrode 52, and a collector electrode 24 in the aa' cross section.
  • Emitter electrode 52 is formed above semiconductor substrate 10 and interlayer insulating film 38 .
  • the drift region 18 is a first conductivity type region provided in the semiconductor substrate 10.
  • the drift region 18 in this example is of N- type, for example.
  • Drift region 18 may be a region in semiconductor substrate 10 that remains without other doped regions being formed. That is, the doping concentration of the drift region 18 may be the doping concentration of the semiconductor substrate 10.
  • the buffer region 20 is a first conductivity type region provided closer to the back surface 23 of the semiconductor substrate 10 than the drift region 18 is.
  • the buffer region 20 in this example is of N type, for example.
  • the doping concentration of buffer region 20 is higher than the doping concentration of drift region 18 .
  • the buffer region 20 may function as a field stop layer that prevents a depletion layer spreading from the lower surface side of the base region 14 from reaching the collector region 22 of the second conductivity type. Note that the buffer area 20 may be omitted.
  • the back surface side region 60 is provided closer to the back surface 23 than the drift region 18 in the semiconductor substrate 10 .
  • the back side region 60 has a concentration peak of the doping concentration of the first conductivity type or the second conductivity type.
  • the back side region 60 of this example has a concentration peak of the doping concentration of the second conductivity type.
  • the transistor section 70 of this example has the collector region 22 as the back side region 60.
  • the upper end of the back side area 60 in this example is in contact with the lower end of the buffer area 20. Note that in this specification, the upper end refers to the end on the front surface 21 side in the depth direction of the semiconductor substrate 10, and the lower end refers to the end on the back surface 23 side in the depth direction of the semiconductor substrate 10. good.
  • the upper end and the lower end are not limited to the direction of gravity or the direction in which the semiconductor device 100 is mounted.
  • the collector region 22 is provided below the buffer region 20 in the transistor section 70.
  • Collector region 22 has a second conductivity type.
  • the collector region 22 in this example is of P+ type, for example.
  • the collector electrode 24 is formed on the back surface 23 of the semiconductor substrate 10.
  • Collector electrode 24 is formed of a conductive material such as metal.
  • the material of the collector electrode 24 may be the same as or different from the material of the emitter electrode 52.
  • the base region 14 is a second conductivity type region provided above the drift region 18. Base region 14 is provided in contact with gate trench portion 40 . The base region 14 may be provided in contact with the dummy trench section 30.
  • the emitter region 12 is provided above the base region 14. Emitter region 12 is provided between base region 14 and front surface 21 . Emitter region 12 is provided in contact with gate trench portion 40 . The emitter region 12 may or may not be in contact with the dummy trench portion 30.
  • the accumulation region 16 is a first conductivity type region provided closer to the front surface 21 of the semiconductor substrate 10 than the drift region 18 is.
  • the storage region 16 in this example is of N+ type, for example. However, the storage region 16 may not be provided.
  • Accumulation region 16 is provided in contact with gate trench portion 40 .
  • the accumulation region 16 may or may not be in contact with the dummy trench portion 30.
  • the doping concentration of the accumulation region 16 is higher than the doping concentration of the drift region 18.
  • the dose of ion implantation into the storage region 16 may be 1.0E+12 cm -2 or more and 1.0E+13 cm -2 or less. Further, the ion implantation dose of the accumulation region 16 may be 3.0E+12 cm -2 or more and 6.0E+12 cm -2 or less.
  • One or more gate trench sections 40 and one or more dummy trench sections 30 are provided on the front surface 21.
  • Each trench portion is provided from the front surface 21 to the drift region 18. In a region where at least one of emitter region 12, base region 14, contact region 15, and storage region 16 is provided, each trench portion also passes through these regions and reaches drift region 18.
  • the trench portion penetrating the doping region is not limited to manufacturing in the order in which the doping region is formed and then the trench portion is formed.
  • a structure in which a doping region is formed between the trench sections after the trench section is formed is also included in the structure in which the trench section penetrates the doping region.
  • the gate trench portion 40 includes a gate trench formed on the front surface 21, a gate insulating film 42, and a gate conductive portion 44.
  • the gate insulating film 42 is formed to cover the inner wall of the gate trench.
  • the gate insulating film 42 may be formed by oxidizing or nitriding the semiconductor on the inner wall of the gate trench.
  • the gate conductive portion 44 is formed inside the gate trench and inside the gate insulating film 42 .
  • the gate insulating film 42 insulates the gate conductive portion 44 and the semiconductor substrate 10.
  • Gate conductive portion 44 is formed of a conductive material such as polysilicon.
  • Gate trench portion 40 is covered with interlayer insulating film 38 on front surface 21 .
  • the gate conductive portion 44 includes a region facing the adjacent base region 14 on the mesa portion 71 side with the gate insulating film 42 in between in the depth direction of the semiconductor substrate 10 .
  • a predetermined voltage is applied to the gate conductive portion 44, a channel is formed by an electron inversion layer in the surface layer of the interface of the base region 14 that is in contact with the gate trench.
  • the dummy trench section 30 may have the same structure as the gate trench section 40.
  • the dummy trench section 30 includes a dummy trench formed on the front surface 21 side, a dummy insulating film 32, and a dummy conductive section 34.
  • the dummy insulating film 32 is formed to cover the inner wall of the dummy trench.
  • the dummy conductive portion 34 is formed inside the dummy trench and inside the dummy insulating film 32 .
  • the dummy insulating film 32 insulates the dummy conductive portion 34 and the semiconductor substrate 10.
  • the dummy trench portion 30 is covered with an interlayer insulating film 38 on the front surface 21 .
  • the interlayer insulating film 38 is provided above the semiconductor substrate 10.
  • the interlayer insulating film 38 of this example is provided in contact with the front surface 21.
  • An emitter electrode 52 is provided above the interlayer insulating film 38.
  • the interlayer insulating film 38 is provided with one or more contact holes 54 for electrically connecting the emitter electrode 52 and the semiconductor substrate 10. Similarly, the contact hole 55 and the contact hole 56 may be provided to penetrate the interlayer insulating film 38.
  • the interlayer insulating film 38 may be a BPSG (boro-phospho silicate glass) film, a BSG (borosilicate glass) film, a PSG (phosphosilicate glass) film, or an HTO film. or a laminate of these materials.
  • the thickness of the interlayer insulating film 38 is, for example, 1.0 ⁇ m, but is not limited thereto.
  • the first lifetime control region 151 may be provided in the transistor section 70. However, the first lifetime control area 151 may be omitted.
  • the first lifetime control region 151 is a region in which a lifetime killer is intentionally formed by implanting impurities into the semiconductor substrate 10 or the like. In one example, the first lifetime control region 151 is formed by implanting helium into the semiconductor substrate 10. By providing the first lifetime control region 151, it is possible to reduce turn-off time and suppress tail current, thereby reducing loss during switching.
  • Lifetime killer is the center of career recombination.
  • the lifetime killer may be a lattice defect.
  • the lifetime killer may be a vacancy, a double vacancy, a composite defect of these and an element constituting the semiconductor substrate 10, or a dislocation.
  • the lifetime killer may be a rare gas element such as helium or neon, or a metal element such as platinum. Electron beams may be used to form lattice defects.
  • the lifetime killer concentration is the recombination center concentration of carriers.
  • the lifetime killer concentration may be the concentration of lattice defects.
  • the lifetime killer concentration may be the concentration of vacancies such as vacancies and double vacancies, the composite defect concentration of these vacancies and elements constituting the semiconductor substrate 10, or the concentration of dislocations. It's good.
  • the lifetime killer concentration may be a chemical concentration of a rare gas element such as helium or neon, or a chemical concentration of a metal element such as platinum.
  • the first lifetime control region 151 is provided closer to the back surface 23 than the center of the semiconductor substrate 10 in the depth direction of the semiconductor substrate 10 .
  • the first lifetime control area 151 in this example is provided in the buffer area 20.
  • the first lifetime control region 151 of this example is provided on the entire surface of the semiconductor substrate 10 in the XY plane, and can be formed without using a mask.
  • the first lifetime control region 151 may be provided in a part of the semiconductor substrate 10 in the XY plane.
  • the dose of impurities for forming the first lifetime control region 151 may be 0.5E+10 cm -2 or more and 1.0E+13 cm -2 or less, or 5.0E+10 cm -2 or more and 5.0E+11 cm -2 or less. There may be.
  • the first lifetime control region 151 may be formed by injection from the back surface 23 side. Thereby, the influence on the front surface 21 side of the semiconductor device 100 can be avoided.
  • the first lifetime control region 151 is formed by irradiating helium from the back surface 23 side.
  • whether the first lifetime control region 151 is formed by injection from the front surface 21 side or from the back surface 23 side can be determined by the SR method or leakage current measurement. This can be determined by acquiring the state of the face 21 side.
  • FIG. 2A is an example of a top view showing a modification of the semiconductor device 100.
  • the positions of each member projected onto the upper surface of the semiconductor substrate 10 are shown.
  • FIG. 2A only some members of the semiconductor device 100 are shown, and some members are omitted.
  • the semiconductor substrate 10 has an edge 105 when viewed from above.
  • the semiconductor substrate 10 of this example has two sets of end sides 105 facing each other in a top view. In FIG. 2A, the X and Y axes are parallel to either edge 105.
  • An active part 120 is provided on the semiconductor substrate 10.
  • the active region 120 is a region where a main current flows in the depth direction between the front surface 21 and the back surface 23 of the semiconductor substrate 10 when the semiconductor device 100 operates.
  • An emitter electrode 52 is provided above the active region 120, but is omitted in FIG. 2A.
  • the active part 120 is provided with at least one of a transistor part 70 including a transistor element such as an IGBT, and a diode part 80 including a diode element such as a free-wheeling diode (FWD).
  • the semiconductor device 100 of this example is an RC-IGBT including a transistor section 70 and a diode section 80.
  • the transistor portions 70 and the diode portions 80 are alternately arranged along a predetermined arrangement direction (X-axis direction in this example) on the front surface 21 of the semiconductor substrate 10. In other examples, only one of the transistor section 70 and the diode section 80 may be provided in the active section 120.
  • the region where the transistor section 70 is arranged is marked with the symbol "I”
  • the region where the diode section 80 is arranged is marked with the symbol "F”.
  • the transistor section 70 and the diode section 80 may each have a length in the extending direction. In other words, the length of the transistor section 70 in the Y-axis direction is greater than the width in the X-axis direction. Similarly, the length of the diode section 80 in the Y-axis direction is greater than the width in the X-axis direction.
  • the extending direction of the transistor section 70 and the diode section 80 may be the same as the longitudinal direction of each trench section, which will be described later.
  • the diode section 80 has an N+ type cathode region in a region in contact with the back surface 23 of the semiconductor substrate 10.
  • the region provided with the cathode region is referred to as a diode section 80.
  • the diode section 80 is a region that overlaps with the cathode region when viewed from above.
  • a P+ type collector region 22 may be provided on the back surface 23 of the semiconductor substrate 10.
  • the diode section 80 may also include an extension region 85 in which the diode section 80 is extended in the Y-axis direction to a gate wiring to be described later.
  • a collector region 22 is provided on the back surface 23 of the extension region 85 .
  • the semiconductor device 100 may have one or more pads above the semiconductor substrate 10.
  • the semiconductor device 100 of this example has a gate pad 112.
  • the semiconductor device 100 may have pads such as an anode pad, a cathode pad, and a current detection pad. Each pad is arranged near the edge 105.
  • the vicinity of the edge 105 refers to the area between the edge 105 and the emitter electrode 52 in a top view.
  • each pad may be connected to an external circuit via wiring such as a wire.
  • a gate potential is applied to the gate pad 112.
  • Gate pad 112 is electrically connected to gate conductive portion 44 of gate trench portion 40 of active portion 120 .
  • the semiconductor device 100 includes a gate wiring that connects the gate pad 112 and the gate trench portion 40 . In this figure, the gate wiring is hatched.
  • the gate wiring in this example includes an outer gate wiring 130 and an active side gate wiring 131.
  • the outer gate wiring 130 and the active side gate wiring 131 are examples of the gate metal layer 50.
  • the outer gate wiring 130 is arranged between the active part 120 and the edge 105 of the semiconductor substrate 10 when viewed from above.
  • the outer gate wiring 130 of this example surrounds the active region 120 in a top view.
  • the active portion 120 may be a region surrounded by the outer gate wiring 130 when viewed from above.
  • the outer peripheral gate wiring 130 is connected to the gate pad 112.
  • the outer gate wiring 130 is arranged above the semiconductor substrate 10.
  • the outer gate wiring 130 may be a metal wiring containing aluminum or the like.
  • the active side gate wiring 131 is provided in the active part 120. By providing the active side gate wiring 131 in the active portion 120, variations in the wiring length from the gate pad 112 can be reduced in each region of the semiconductor substrate 10.
  • the active side gate wiring 131 is connected to the gate trench part of the active part 120.
  • the active side gate wiring 131 is arranged above the semiconductor substrate 10.
  • the active side gate wiring 131 may be a wiring formed of a semiconductor such as polysilicon doped with impurities.
  • the active side gate wiring 131 may be connected to the outer peripheral gate wiring 130.
  • the active side gate wiring 131 in this example is provided extending in the X-axis direction from one outer peripheral gate wiring 130 to the other outer peripheral gate wiring 130 at approximately the center in the Y-axis direction so as to cross the active region 120. There is.
  • the transistor sections 70 and the diode sections 80 may be arranged alternately in the X-axis direction in each divided region.
  • the semiconductor device 100 also includes a temperature sensing section (not shown) that is a PN junction diode made of polysilicon or the like, or a current detection section (not shown) that simulates the operation of a transistor section provided in the active section 120. It's okay.
  • the edge termination structure 140 is provided on the front surface 21 of the semiconductor substrate 10.
  • the edge termination structure section 140 is provided between the active section 120 and the end side 105 in a top view.
  • the edge termination structure section 140 of this example is arranged between the outer peripheral gate wiring 130 and the end side 105.
  • the edge termination structure 140 alleviates electric field concentration on the front surface 21 side of the semiconductor substrate 10.
  • the edge termination structure 140 may include at least one of a guard ring, a field plate, and a resurf provided in an annular shape surrounding the active part 120.
  • FIG. 2B is an enlarged view of area A in FIG. 2A.
  • Region A is a region including the transistor section 70 and the diode section 80.
  • the diode section 80 is a region obtained by projecting the cathode region 82 provided on the back surface 23 side of the semiconductor substrate 10 onto the upper surface of the semiconductor substrate 10 .
  • the semiconductor device 100 of this example includes a gate trench section 40, a dummy trench section 30, an emitter region 12, a base region 14, a contact region 15, and a well region 17 provided inside the upper surface side of a semiconductor substrate 10.
  • Each of the gate trench section 40 and the dummy trench section 30 is an example of a trench section.
  • the dummy trench section 30 of this example may have a U-shape on the front surface 21 of the semiconductor substrate 10, similarly to the gate trench section 40. That is, the dummy trench portion 30 may have two extending portions 31 extending along the extending direction and a connecting portion 33 connecting the two extending portions 31.
  • the semiconductor device 100 of this example includes an emitter electrode 52 and a gate metal layer 50 provided above the front surface 21 of the semiconductor substrate 10. Emitter electrode 52 and gate metal layer 50 are provided separately from each other.
  • the transistor section 70 of this example includes a boundary section 90 located at the boundary between the transistor section 70 and the diode section 80. However, the semiconductor device 100 does not need to include the boundary portion 90.
  • the boundary portion 90 is a region provided in the transistor portion 70 and adjacent to the diode portion 80. Boundary section 90 has contact region 15 .
  • the boundary portion 90 in this example does not have the emitter region 12.
  • the trench portion of the boundary portion 90 is the dummy trench portion 30.
  • the boundary portion 90 in this example is arranged such that both ends thereof in the X-axis direction serve as the dummy trench portions 30 .
  • the contact hole 54 is provided above the base region 14 in the diode section 80. Contact hole 54 is provided above contact region 15 at boundary portion 90 . None of the contact holes 54 are provided above the well regions 17 provided at both ends in the Y-axis direction.
  • the mesa portion 91 is provided at the boundary portion 90.
  • Mesa portion 91 has contact region 15 on front surface 21 of semiconductor substrate 10 .
  • the mesa portion 91 of this example has a base region 14 and a well region 17 on the negative side in the Y-axis direction.
  • the mesa portion 81 is provided in a region sandwiched between adjacent dummy trench portions 30 in the diode portion 80 .
  • Mesa portion 81 has contact region 15 on front surface 21 of semiconductor substrate 10 .
  • the mesa portion 81 of this example has the base region 14 and the well region 17 on the negative side in the Y-axis direction.
  • the emitter region 12 is provided in the mesa portion 71, it may not be provided in the mesa portion 81 and the mesa portion 91.
  • the contact region 15 is provided in the mesa portion 71 and the mesa portion 91, it may not be provided in the mesa portion 81.
  • FIG. 2C shows a bb' cross section of a modification of the semiconductor device 100.
  • the semiconductor device 100 of this example includes a first lifetime control area 151 and a second lifetime control area 152. However, the semiconductor device 100 may not include either the first lifetime control area 151 or the second lifetime control area 152, or may include both the first lifetime control area 151 and the second lifetime control area 152. You don't have to.
  • the semiconductor device 100 of this example includes a collector region 22 and a cathode region 82 as the back side region 60.
  • the contact region 15 is provided above the base region 14 in the mesa portion 91. Contact region 15 is provided in mesa portion 91 in contact with dummy trench portion 30 . In other cross sections, the contact region 15 may be provided on the front surface 21 of the mesa portion 71.
  • the storage region 16 is provided in the transistor section 70 and the diode section 80.
  • the storage region 16 in this example is provided over the entire surface of the transistor section 70 and the diode section 80. However, the storage region 16 does not need to be provided in the diode section 80.
  • the cathode region 82 is provided below the buffer region 20 in the diode section 80.
  • the boundary between the collector region 22 and the cathode region 82 is the boundary between the transistor section 70 and the diode section 80. That is, the collector region 22 is provided below the boundary portion 90 in this example.
  • the first lifetime control region 151 is provided in both the transistor section 70 and the diode section 80. Thereby, the semiconductor device 100 of this example can speed up recovery in the diode section 80 and further improve switching loss.
  • the first lifetime control area 151 may be formed by the same method as the first lifetime control area 151 of other embodiments.
  • the second lifetime control region 152 is provided closer to the front surface 21 than the center of the semiconductor substrate 10 in the depth direction of the semiconductor substrate 10.
  • the second lifetime control area 152 in this example is provided in the drift area 18.
  • the second lifetime control region 152 is provided in both the transistor section 70 and the diode section 80.
  • the second lifetime control region 152 may be formed by implanting impurities from the front surface 21 side, or may be formed by implanting impurities from the back surface 23 side.
  • the second lifetime control region 152 is provided at the diode section 80 and the boundary section 90, and may not be provided at a part of the transistor section 70.
  • the second lifetime control region 152 may be formed by any method among the methods for forming the first lifetime control region 151.
  • the elements, doses, etc. for forming the first lifetime control region 151 and the second lifetime control region 152 may be the same or different.
  • FIG. 3A shows an example of the doping concentration distribution in the buffer region 20.
  • Buffer region 20 includes a group of concentration peaks 200.
  • the semiconductor substrate 10 of this example has a first hydrogen peak 101.
  • the solid line graph shows the concentration distribution of the doping concentration in the semiconductor substrate 10.
  • the dash-dotted line graph shows the dopant atomic density 220 of the first dopant for forming the concentration peak group 200.
  • the dashed line graph shows the distribution of hydrogen atomic density.
  • the dopant atomic density 220 and the hydrogen atomic density distribution may be measured using an elemental analysis technique such as SIMS.
  • the concentration peak group 200 includes one or more concentration peaks of doping concentration.
  • the concentration peak group 200 of this example includes four concentration peaks, a first concentration peak 201, a second concentration peak 202, a third concentration peak 203, and a fourth concentration peak 204, in the order of depth from the back surface 23 in the depth direction of the semiconductor substrate 10. It has a concentration peak.
  • the concentration peak group 200 may have two concentration peaks, three concentration peaks, four concentration peaks, or five or more concentration peaks. You may.
  • the concentration peak group 200 of this example includes a first concentration peak 201 and a sub-peak group 210.
  • the first concentration peak 201 is provided closest to the back surface 23 of the semiconductor substrate 10 among the one or more concentration peaks of the concentration peak group 200 in the depth direction of the semiconductor substrate 10 .
  • the depth position D1 is the depth of the first concentration peak 201 from the back surface 23 in the depth direction of the semiconductor substrate 10.
  • the first concentration peak 201 in this example is formed by ion implantation of hydrogen, but may also be formed by ion implantation of an N-type dopant such as phosphorus.
  • the doping concentration of the first concentration peak 201 may be greater than the doping concentration of one or more concentration peaks of the sub-peak group 210.
  • the first concentration peak 201 in this example has a higher doping concentration than the second concentration peak 202, the third concentration peak 203, and the fourth concentration peak 204.
  • the doping concentration of the first concentration peak 201 may be lower than the doping concentration of the concentration peak of the back side region 60.
  • the doping concentration of the first concentration peak 201 may be greater than or equal to 1.0E+15 cm ⁇ 3 and less than or equal to 1.0E+17 cm ⁇ 3 .
  • the sub-peak group 210 is provided closer to the front surface 21 of the semiconductor substrate 10 than the first concentration peak 201 in the depth direction of the semiconductor substrate 10.
  • the sub-peak group 210 may include one or more concentration peaks other than the first concentration peak 201.
  • the sub-peak group 210 in this example includes three concentration peaks: a second concentration peak 202, a third concentration peak 203, and a fourth concentration peak 204.
  • the sub-peak group 210 may include one or more concentration peaks formed by ion implantation of a predetermined first dopant other than hydrogen.
  • the first dopant in this example is phosphorus, but is not limited to this as long as it is an N-type dopant.
  • the first hydrogen peak 101 is a peak of hydrogen atomic density.
  • the first hydrogen peak 101 is located at the same depth position D1 as the first concentration peak 201 or closer to the back surface 23 of the semiconductor substrate 10 than the depth position D1 of the first concentration peak 201 in the depth direction of the semiconductor substrate 10. provided.
  • the first hydrogen peak 101 may be provided closer to the back surface 23 of the semiconductor substrate 10 than one or more concentration peaks of the sub-peak group 210 in the depth direction of the semiconductor substrate 10 .
  • the first hydrogen peak 101 may be provided closer to the front surface 21 of the semiconductor substrate 10 than the concentration peak of the back surface region 60 in the depth direction of the semiconductor substrate 10 .
  • the depth position Ph1 is the depth of the first hydrogen peak 101 from the back surface 23 in the depth direction of the semiconductor substrate 10.
  • the first hydrogen peak 101 in this example is at the same depth position D1 as the first concentration peak 201 in the depth direction of the semiconductor substrate 10. That is, the depth position Ph1 is equal to the depth position D1.
  • the depth position Ph1 may be greater than 0 ⁇ m and less than 10.0 ⁇ m from the back surface 23 of the semiconductor substrate 10 in the depth direction of the semiconductor substrate 10.
  • the depth position Ph1 of the first hydrogen peak 101 may be greater than 0 ⁇ m, less than 3.0 ⁇ m, less than 5.0 ⁇ m, and less than 1.0 ⁇ m.
  • the semiconductor substrate 10 may include lattice defects.
  • Lattice defects can reduce the mobility or lifetime of charge carriers (electrons or holes).
  • the mobility or lifetime of charge carriers is sometimes simply referred to as mobility or lifetime.
  • the atomic density of the first hydrogen peak 101 may be set to such an extent that mobility decreased due to lattice defects can be restored to a higher value than the decreased value.
  • the atomic density of the first hydrogen peak 101 may be set to such an extent that the mobility decreased due to lattice defects can be restored to the value in the crystalline state.
  • the atomic density of the first hydrogen peak 101 may be set to such an extent that the lifetime reduced due to lattice defects can be restored to a higher value than the reduced value.
  • the atomic density of the first hydrogen peak 101 may be set to such an extent that the lifetime reduced due to lattice defects can be restored to the value in the crystalline state.
  • the atomic density of the first hydrogen peak 101 may increase in the depth direction of the semiconductor substrate 10 from the back surface 23 to the depth position Ph1, and then gradually decrease toward the front surface 21.
  • the atomic density of the first hydrogen peak 101 may be 1.0E+16 cm ⁇ 3 or more and 1.0E+20 cm ⁇ 3 or less, and may be 1.0E+17 cm ⁇ 3 or more and 1.0E+19 cm ⁇ 3 or less.
  • the dopant of the first concentration peak 201 is hydrogen ion-implanted to form the first hydrogen peak 101.
  • Hydrogen combines with one or more interstitials (silicon in this example) or one or more vacancies generated by hydrogen ion implantation to form hydrogen donors. Interstitials and vacancies are examples of lattice defects. That is, the first concentration peak 201 may be the peak of the doping concentration of the hydrogen donor.
  • the first concentration peak 201 in this example is provided at approximately the same position as the first hydrogen peak 101 in the depth direction of the semiconductor substrate 10 .
  • the first concentration peak 201 since the dopant of the first concentration peak 201 is not the first dopant, the first concentration peak 201 does not need to overlap with the peak of the dopant atomic density 220 of the first dopant.
  • the first hydrogen peak 101 may be provided between the concentration peak of the collector region 22 and the second concentration peak 202 in the depth direction of the semiconductor substrate 10 .
  • the depth of one or more concentration peaks in the sub-peak group 210 may be 0.5 ⁇ m or more and 10.0 ⁇ m or less.
  • the depth of one or more concentration peaks in the sub-peak group 210 may be 1.0 ⁇ m or more and 5.0 ⁇ m or less.
  • the depth position D2 of the second concentration peak 202 closest to the back surface 23 of the semiconductor substrate 10 in the depth direction of the semiconductor substrate 10 is located on the back surface 23 of the semiconductor substrate 10. to 3.0 ⁇ m or more. Even when the semiconductor device 100 of this example has the sub-peak group 210 at a depth of 3.0 ⁇ m or more, by providing the first hydrogen peak 101, the mobility or lifetime decreased due to lattice defects can be reduced. can be recovered.
  • the depth position of the concentration peak closest to the front surface 21 of the semiconductor substrate 10 in the depth direction of the semiconductor substrate 10 may be 10.0 ⁇ m or less from the back surface of the semiconductor substrate 10.
  • the depth position D4 is the depth position of the fourth concentration peak 204 from the back surface 23 in the depth direction of the semiconductor substrate 10.
  • the depth position D4 of the fourth concentration peak 204 may be 10.0 ⁇ m or less.
  • the depth position D4 of the fourth concentration peak 204 may be provided at a depth of 10% or more and 20% or less of the substrate thickness of the semiconductor substrate 10 from the back surface 23.
  • the depth position D3 of the third concentration peak 203 is between the depth position D2 of the second concentration peak 202 and the depth position D4 of the fourth concentration peak 204 in the depth direction of the semiconductor substrate 10.
  • the depth position D3 of the third concentration peak 203 may be equidistant from the depth position D2 and the depth position D4 in the depth direction of the semiconductor substrate 10.
  • the depth position D3 of the third concentration peak 203 may be closer to the depth position D2 than the depth position D4 in the depth direction of the semiconductor substrate 10, and may be closer to the depth position D4 than the depth position D2. It's okay.
  • the doping concentration of one or more concentration peaks in the sub-peak group 210 may be greater than or equal to 1.0E+15 cm ⁇ 3 and less than or equal to 1.0E+16 cm ⁇ 3 .
  • the doping concentration of the sub-peak group 210 may gradually increase as it approaches the back surface 23 in the depth direction of the semiconductor substrate 10.
  • the doping concentration of the second concentration peak 202 may be greater than the doping concentration of the third concentration peak 203 and the fourth concentration peak 204.
  • the doping concentration of the third concentration peak 203 may be greater than the doping concentration of the fourth concentration peak 204.
  • the valley of the doping concentration of the sub-peak group 210 in this example may be substantially equal to the dopant atomic density 220 of the first dopant. Substantially equal may mean that the doping concentration is in a range of 90% or more and 100% or less of the dopant atomic density.
  • the magnitude of the doping concentration peak of the sub-peak group 210 may also be approximately equal to the peak of the dopant atom density 220. That is, the second concentration peak 202, the third concentration peak 203, and the fourth concentration peak 204 may each have a doping concentration substantially equal to the peak of the dopant atomic density 220. However, the doping concentration of the sub-peak group 210 may be different from the dopant atom density 220 depending on activation conditions and the like.
  • the collector area 22 is an example of the back side area 60.
  • the depth position Dc of the doping concentration peak of the collector region 22 may be greater than 0 ⁇ m and less than 0.5 ⁇ m from the back surface 23 of the semiconductor substrate 10 in the depth direction of the semiconductor substrate 10 .
  • the doping concentration at the concentration peak of the collector region 22 may be greater than or equal to 1.0E+15 cm ⁇ 3 and less than or equal to 1.0E+18 cm ⁇ 3 .
  • this example describes a case where the back side region 60 is the collector region 22, the back side region 60 may be the cathode region 82.
  • the semiconductor device 100 of this example has the first hydrogen peak 101 closer to the back surface 23 than the sub-peak group 210 in the depth direction of the semiconductor substrate 10, so that hydrogen terminates dangling bonds in lattice defects.
  • the mobility or lifetime decreased due to lattice defects in the semiconductor substrate 10 can be recovered. This improves the mobility of the semiconductor substrate 10 and suppresses a decrease in lifetime, thereby improving the electrical characteristics of the semiconductor device 100.
  • the semiconductor device 100 of this example can provide a buffer region 20 that is less affected by the oxygen concentration or carbon concentration in the semiconductor substrate 10 by forming the sub-peak group 210 by ion implantation of the first dopant.
  • the semiconductor device 100 of this example is formed by the CZ method (Czochralski method) or the MCZ method (magnetic field applied Czochralski method), which has a higher oxygen concentration or carbon concentration than the semiconductor substrate 10 formed by the FZ method (floating zone). Even when the semiconductor substrate 10 is used, the influence of oxygen concentration or carbon concentration can be suppressed.
  • phosphorus or antimony may remain in the semiconductor substrate 10 in addition to the ion-implanted phosphorus as the first dopant.
  • the semiconductor substrate 10 may be doped with boron at a lower doping concentration than phosphorus and antimony.
  • FIG. 3B shows a modification of the doping concentration distribution in the buffer region 20.
  • the doping concentration of the valley of the sub-peak group 210 is different from the example of FIG. 3A.
  • differences from the example of FIG. 3A will be particularly explained.
  • this example describes a case where the back side region 60 is the collector region 22, the back side region 60 may be the cathode region 82.
  • the valley of the doping concentration of the sub-peak group 210 in this example is higher than the dopant atom density 220 of the first dopant.
  • the magnitude of the doping concentration peak of the sub-peak group 210 may be approximately equal to the peak of the dopant atom density 220. That is, the second concentration peak 202, the third concentration peak 203, and the fourth concentration peak 204 may each have a doping concentration approximately equal to the peak of the dopant atom density 220.
  • the semiconductor device 100 of this example recovers the mobility or lifetime decreased due to lattice defects in the semiconductor substrate 10.
  • the doping concentration of the semiconductor substrate 10 may be increased due to the presence of oxygen or carbon in the semiconductor substrate 10.
  • oxygen or carbon in the semiconductor substrate 10. at least two types of elements such as vacancies (V) or interstitial atoms (in this example, interstitial silicon), oxygen (O), carbon (C), and hydrogen (H) present in the semiconductor are combined.
  • Formation of the complex defect may form a hydrogen donor, and the value at the doping concentration valley may be added to the value at the doping concentration valley of the first dopant.
  • FIG. 3C shows a modification of the doping concentration distribution in the buffer region 20.
  • This example differs from the example shown in FIG. 3B in that the peak of the dopant atom density 220 is formed at approximately the same position as the first concentration peak 201.
  • the semiconductor device 100 of this example includes the cathode region 82 as the backside region 60, it may also include the collector region 22. In this example, points that are different from the example shown in FIG. 3B will be particularly explained.
  • the dopant of the first concentration peak 201 is ion-implanted hydrogen and the first dopant to form the first hydrogen peak 101. That is, the first concentration peak 201 may be the peak of the sum of the doping concentration of a hydrogen donor in which the ion-implanted hydrogen becomes a donor and the doping concentration of a donor in which the ion-implanted first dopant becomes a donor.
  • the first concentration peak 201 in this example is provided at approximately the same position as the first hydrogen peak 101 and the peak of the dopant atom density 220 in the depth direction of the semiconductor substrate 10 .
  • the dopant atomic density 220 of this example has four peaks at depth positions corresponding to the four doping concentration peaks of the concentration peak group 200.
  • the cathode region 82 is an example of the back side region 60.
  • the depth position Dk of the doping concentration peak of the cathode region 82 may be greater than 0 ⁇ m and less than 1.0 ⁇ m from the back surface 23 of the semiconductor substrate 10 in the depth direction of the semiconductor substrate 10 .
  • the doping concentration at the concentration peak of the cathode region 82 may be greater than or equal to 1.0E+18 cm ⁇ 3 and less than or equal to 1.0E+20 cm ⁇ 3 . Note that although this example describes a case where the back surface side region 60 is the cathode region 82, the back surface side region 60 may be the collector region 22.
  • FIG. 3D shows a modification of the doping concentration distribution in the buffer region 20.
  • the depth position of the first hydrogen peak 101 is different from the example of FIG. 3B.
  • points that are different from the example shown in FIG. 3B will be particularly explained.
  • the semiconductor device 100 of this example includes the cathode region 82 as the backside region 60, it may also include the collector region 22.
  • the dopant at the first concentration peak 201 is the first dopant. That is, a peak of dopant atom density 220 is formed at a depth position corresponding to first concentration peak 201 .
  • the dopant atomic density 220 of this example has four peaks at depth positions corresponding to the four doping concentration peaks of the concentration peak group 200.
  • the first hydrogen peak 101 may be provided apart from the first concentration peak 201 in the depth direction of the semiconductor substrate 10.
  • the first hydrogen peak 101 may be provided closer to the back surface 23 of the semiconductor substrate 10 than the concentration peak of the back surface region 60 in the depth direction of the semiconductor substrate 10 . That is, the depth position D1 of the first concentration peak 201 may be greater than the depth position Ph1 of the first hydrogen peak 101. Further, the first hydrogen peak 101 may be placed apart from the first concentration peak 201 in the depth direction of the semiconductor substrate 10 so as to be outside the half width of the first concentration peak 201.
  • FIG. 3E shows a modification of the doping concentration distribution in the buffer region 20.
  • This example differs from the example of FIG. 3B in that the semiconductor substrate 10 has a first hydrogen peak 101 and a second hydrogen peak 102.
  • points that are different from the example shown in FIG. 3B will be particularly explained. Note that although this example describes a case where the back surface side region 60 is the cathode region 82, the back surface side region 60 may be the collector region 22.
  • the second hydrogen peak 102 is provided closer to the front surface 21 of the semiconductor substrate 10 than the first hydrogen peak 101 in the depth direction of the semiconductor substrate 10.
  • the second hydrogen peak 102 is higher in the semiconductor substrate 10 than the concentration peak closest to the front surface 21 of the semiconductor substrate 10 among the one or more concentration peaks of the sub-peak group 210 in the depth direction of the semiconductor substrate 10 . It may be provided on the front surface 21 side. That is, the second hydrogen peak 102 in this example is provided closer to the front surface 21 than the fourth concentration peak 204 in the depth direction of the semiconductor substrate 10 .
  • the depth position Ph2 of the second hydrogen peak 102 may be greater than the depth position D4 of the fourth concentration peak 204.
  • the second hydrogen peak 102 may be located closer to the back surface 23 than the first dopant peak (fourth concentration peak 204 in this example) located closest to the front surface 21 side. That is, the peak of the first dopant located closest to the front surface 21 may be located closer to the front surface 21 than the second hydrogen peak.
  • the second hydrogen peak 102 is located between the concentration peak closest to the front surface 21 of the semiconductor substrate 10 among the one or more concentration peaks of the sub-peak group 210 and the drift region 18 in the depth direction of the semiconductor substrate 10 . may be provided. That is, the second hydrogen peak 102 of this example is provided between the fourth concentration peak 204 and the drift region 18 in the depth direction of the semiconductor substrate 10. By providing the second hydrogen peak 102, it becomes easier to recover lattice defects in a region further away from the back surface 23, which is difficult to reach by laser annealing, to a crystalline state.
  • the atomic density of the second hydrogen peak 102 may be smaller than the atomic density of the first hydrogen peak 101.
  • the atomic density of the second hydrogen peak 102 may be 1.0E+14 cm ⁇ 3 or more and 1.0E+19 cm ⁇ 3 or less, and may be 1.0E+15 cm ⁇ 3 or more and 1.0E+18 cm ⁇ 3 or less.
  • the depth position Ph2 of the second hydrogen peak 102 may be 5.0 ⁇ m or more, 8.0 ⁇ m or more, or 10.0 ⁇ m or more.
  • the depth position Ph2 of the second hydrogen peak 102 may be 20.0 ⁇ m or less, 15.0 ⁇ m or less, or 10.0 ⁇ m or less.
  • the doping concentration distribution may have an additional doping concentration peak 205 corresponding to the second hydrogen peak 102, as shown by a dotted line. Additional peak 205 may be lower than fourth concentration peak 204 . Additional peak 205 may be omitted.
  • FIG. 4A shows an example of the doping concentration distribution in the semiconductor substrate 10. This figure also shows the atomic density distribution of the first hydrogen peak 101. In addition, this figure also shows the integrated concentration from the upper end of the drift region 18.
  • a value obtained by integrating the doping concentration along the depth direction of the semiconductor substrate 10 from the upper end of the drift region 18 to a specific position of the semiconductor substrate 10 is referred to as an integrated concentration.
  • a forward bias voltage is applied between the collector electrode 24 and the emitter electrode 52, a depletion layer spreads in the depth direction from the lower surface of the base region 14 to the drift region 18.
  • the applied voltage is increased and the maximum value of the electric field strength in the depletion layer reaches the critical electric field strength, avalanche breakdown occurs.
  • critical integrated concentration Nc the integrated concentration obtained by integrating the doping concentration from the upper end of the drift region 18 to the specific position.
  • applying a forward bias voltage between the collector electrode 24 and the emitter electrode 52 means that the potential of the collector electrode 24 is higher than the potential of the emitter electrode 52 when the gate is off. refers to When avalanche breakdown occurs in the semiconductor device 100, an avalanche current flows between the collector electrode 24 and the emitter electrode 52, and the voltage V CE between the collector electrode 24 and the emitter electrode 52 stops increasing. In this case, the depletion layer does not spread further toward the back surface 23 than the position P Nc where the integrated concentration reaches the critical integrated concentration Nc.
  • the integrated concentration obtained by integrating the doping concentration from the upper end of the drift region 18 toward the back surface 23 side of the semiconductor substrate 10 may reach a critical integrated concentration in the buffer region 20 .
  • the integrated concentration from the upper end of the drift region 18 to the second concentration peak 202 in the depth direction of the semiconductor substrate 10 may be equal to or greater than the critical integrated concentration Nc.
  • the position P Nc at which the critical integrated concentration Nc is reached may coincide with the depth position D2 of the second concentration peak 202. That is, the depletion layer spreading from the lower surface side of the base region 14 may be stopped by the second concentration peak 202. However, the depletion layer spreading from the lower surface side of the base region 14 may be stopped by other concentration peaks such as the first concentration peak 201, the third concentration peak 203, or the fourth concentration peak 204.
  • the first hydrogen peak 101 may be provided closer to the back surface 23 of the semiconductor substrate 10 than the depth position where the integrated concentration reaches the critical integrated concentration Nc in the depth direction of the semiconductor substrate 10. That is, the first hydrogen peak 101 may be provided closer to the back surface 23 than the concentration peak of the buffer region 20 that stops the depletion layer. The first hydrogen peak 101 in this example is provided closer to the back surface 23 than the second concentration peak 202 .
  • the position P Nc at which the critical integrated concentration Nc is reached does not have to match the peak position of the buffer region 20 (in this example, the depth position D2 of the second concentration peak 202).
  • the position P Nc at which the critical integrated concentration Nc is reached may be located between the first concentration peak 201 and the second concentration peak 202, and may be located between the second concentration peak 202 and the third concentration peak 203. , may be located between the third concentration peak 203 and the fourth concentration peak 204.
  • FIG. 4B shows an example of the doping concentration distribution in the semiconductor substrate 10, which is a modified example.
  • the semiconductor substrate 10 of this example differs from the example of FIG. 4A in that it has a second hydrogen peak 102. That is, the semiconductor device 100 of this example corresponds to the embodiment of FIG. 3E.
  • the second hydrogen peak 102 is provided closer to the front surface 21 than the first hydrogen peak 101 in the depth direction of the semiconductor substrate 10. In the depth direction of the semiconductor substrate 10, one or more peaks of the first dopant may be provided between the first hydrogen peak 101 and the second hydrogen peak 102.
  • the semiconductor device 100 of this example has a second concentration peak 202, a third concentration peak 203, and a fourth concentration peak 204 between the first hydrogen peak 101 and the second hydrogen peak 102 in the depth direction of the semiconductor substrate 10. is provided.
  • the second hydrogen peak 102 may be provided closer to the front surface 21 of the semiconductor substrate 10 than the depth position where the integrated concentration reaches the critical integrated concentration Nc in the depth direction of the semiconductor substrate 10. That is, the second hydrogen peak 102 may be provided closer to the front surface 21 than the concentration peak of the buffer region 20 that stops the depletion layer.
  • the atomic density of the second hydrogen peak 102 in this example is lower than the atomic density of the first hydrogen peak 101. However, the atomic density of the second hydrogen peak 102 may be the same as the atomic density of the first hydrogen peak 101 or may be greater than the atomic density of the first hydrogen peak 101.
  • the second hydrogen peak 102 may be provided closer to the front surface 21 than the peak of the first dopant located closest to the front surface 21 in the depth direction of the semiconductor substrate 10.
  • the second hydrogen peak 102 in this example is provided closer to the front surface 21 than the fourth concentration peak 204 in the depth direction of the semiconductor substrate 10 .
  • the second hydrogen peak 102 may be provided closer to the back surface 23 than the first dopant peak located closest to the front surface 21 in the depth direction of the semiconductor substrate 10 .
  • the peak of the first dopant located closest to the front surface 21 in the depth direction of the semiconductor substrate 10 may be located closer to the front surface 21 than the second hydrogen peak 102 .
  • FIG. 5 is a diagram for explaining the difference in the degree of activation depending on the annealing temperature.
  • the vertical axis is the carrier concentration determined by SR measurement.
  • Dopant atomic density 220 indicates the phosphorous atomic density before annealing.
  • the solid line graph Ch shows the phosphorus doping concentration after the semiconductor substrate 10 is annealed at a high temperature of 900° C. for 30 minutes.
  • a dashed-dotted line graph Cl shows the phosphorus doping concentration after the semiconductor substrate 10 is annealed at a low temperature of 450° C. for 5 hours.
  • graph Ch annealed at a relatively high temperature has a higher doping concentration and is more activated than graph Cl annealed at a low temperature. That is, at the temperature used for annealing the buffer region 20 (for example, 450° C.), activation of the dopant or recovery of mobility or lifetime may be insufficient.
  • hydrogen contributes to recovery of mobility and lifetime without annealing the semiconductor substrate 10 at a high temperature. This makes it possible to not only activate the buffer region 20 but also restore mobility and lifetime.
  • FIG. 6 is an example of the doping concentration distribution of the buffer region 520 as a comparative example.
  • the buffer region 520 has four concentration peaks: a first concentration peak 501 , a second concentration peak 502 , a third concentration peak 503 , and a fourth concentration peak 504 .
  • the buffer region 520 does not have a hydrogen concentration peak. Therefore, the doping concentration valley region of the buffer region 520 is not sufficiently activated or recovered, and the doping concentration is lower than the dopant atom density 510. If activation or recovery is insufficient, carrier mobility may decrease and the electrical characteristics of the semiconductor device may deteriorate. Furthermore, lattice defects may remain in regions where activation by laser annealing is difficult.
  • FIG. 7A is a flowchart illustrating an example of the manufacturing process of the semiconductor device 100.
  • step S100 a structure on the front surface 21 side of the semiconductor device 100 is formed. Further, in step S100, after forming the structure on the front surface 21 side, the back surface 23 side of the semiconductor substrate 10 may be ground to adjust the thickness of the semiconductor substrate 10 according to the required withstand voltage. .
  • a dopant for forming the backside region 60 is ion-implanted from the backside 23 side of the semiconductor substrate 10.
  • the backside region 60 may be formed over the entire backside 23 of the semiconductor substrate 10 . Ions may be implanted closer to the back surface 23 of the semiconductor substrate 10 than the drift region 18 in the depth direction of the semiconductor substrate 10 so that the back surface region 60 has a doping concentration peak.
  • the dopant may be boron.
  • backside region 60 is cathode region 82, the dopant may be phosphorous.
  • dopants for the collector region 22 and the cathode region 82 may be ion-implanted separately for each region.
  • the ion dose for forming the collector region 22 may be 1.0E+12/cm 2 or more and 1.0E+15/cm 2 or less.
  • the ion dose for forming the cathode region 82 may be 1.0E+14/cm 2 or more and 1.0E+16/cm 2 or less.
  • the first dopant of the sub-peak group 210 is ion-implanted.
  • the first dopant may be ion-implanted not only to the sub-peak group 210 but also to a depth position corresponding to the first concentration peak 201 .
  • the first dopant of the sub-peak group 210 is ion-implanted, but after ion-implanting the first dopant of the sub-peak group 210, The dopant in side region 60 may be ion-implanted.
  • step S106 the semiconductor substrate 10 is laser annealed from the back surface 23 side of the semiconductor substrate 10. That is, to form the sub-peak group 210, after the step of ion-implanting the first dopant into the semiconductor substrate 10 (step S104), the semiconductor substrate 10 is laser annealed.
  • the semiconductor substrate 10 is laser annealed using an infrared (IR) laser, but the present invention is not limited thereto.
  • the IR laser may be a laser with a wavelength greater than 780 nm, and in one example may have a wavelength of 1064 nm.
  • step S108 hydrogen ions for forming the first hydrogen peak 101 are implanted into the semiconductor substrate 10. Hydrogen may be ion-implanted from the back surface 23 side of the semiconductor substrate 10. In step S108, in addition to hydrogen for forming the first hydrogen peak 101, hydrogen for forming the second hydrogen peak 102 may be ion-implanted.
  • step S110 after hydrogen ions are implanted, the semiconductor substrate 10 is thermally annealed.
  • Thermal annealing may be furnace annealing in which the semiconductor device 100 is heated in a furnace.
  • the temperature of thermal annealing may be 300°C or higher and 500°C or lower, or 350°C or higher and 450°C or lower.
  • the temperature of thermal annealing is 370°C.
  • the thermal annealing time may be 5 hours.
  • a back side electrode is formed.
  • the back electrode may be the collector electrode 24 or the cathode electrode.
  • the back side electrode is formed by sputtering.
  • the back side electrode may be a laminated electrode in which an aluminum layer, a titanium layer, a nickel layer, etc. are laminated. Through such steps, the semiconductor device 100 can be manufactured.
  • the semiconductor device 100 of this example has a first hydrogen peak 101, and hydrogen can interact with residual defects in the substrate to convert the residual defects into donors. Thereby, even if laser annealing using a green laser is omitted, the back side region 60 can be activated by thermal annealing.
  • the back side region 60 can be formed by thermal annealing after forming the first hydrogen peak 101, without using a dedicated laser annealing process (for example, laser annealing using a green laser) to form the back side region 60. Can be activated.
  • a dedicated laser annealing process for example, laser annealing using a green laser
  • FIG. 7B is a flowchart showing a modification of the manufacturing process of the semiconductor device 100.
  • This example differs from the example shown in FIG. 7A in that the semiconductor substrate 10 is laser annealed to form the back side region 60.
  • points that are different from the example shown in FIG. 7A will be particularly explained.
  • step S103 the semiconductor substrate 10 is laser annealed. That is, in this example, after the step of forming the back side region 60 (step S102), the step of ion-implanting the first dopant into the semiconductor substrate 10 in order to form the sub-peak group 210 (step S104) A step of laser annealing the semiconductor substrate 10 is provided before the step. In this example, the semiconductor substrate 10 is laser annealed using a green laser, but the present invention is not limited thereto. In step S102, after ion-implanting the dopant for forming the back side region 60, the semiconductor substrate 10 is laser annealed to selectively activate the depth position where the back side region 60 is formed. can.
  • the type of green laser used for annealing the back side region 60 is not particularly limited.
  • the laser used for annealing the back side region 60 may be a YAG2 ⁇ laser (wavelength: 532 nm), which is a solid state laser, but is not limited thereto.
  • the step for forming the back side region 60 does not need to include thermal annealing for forming the back side region 60. That is, recovery of defects and activation of dopants in the back side region 60 may be achieved only by laser annealing. However, the recovery of defects and the activation of dopants in the backside region 60 may be achieved by using thermal annealing in addition to laser annealing.
  • the buffer region 20 in order to activate a deeper region of the buffer region 20 (for example, 3 ⁇ m or more from the back surface 23), it is necessary to increase the energy density, but since the melting threshold of the semiconductor substrate 10 is exceeded, laser annealing is performed. Activating the buffer region 20 may be difficult.
  • the semiconductor device 100 of this example has a first hydrogen peak 101, and residual defects can be converted into donors by hydrogen. Thereby, the deeper buffer region 20 can be activated.
  • FIG. 7C is a flowchart showing a modification of the manufacturing process of the semiconductor device 100. This example differs from the example shown in FIG. 7B in that it does not include a laser annealing process for forming the sub-peak group 210. In this example, points that are different from the example of FIG. 7B will be particularly explained.
  • step S104 after the step of ion-implanting the first dopant into the semiconductor substrate 10 to form the sub-peak group 210 (step S104), hydrogen is implanted into the semiconductor substrate 10 to form the first hydrogen peak 101.
  • step S108 A step of implanting ions (step S108) is provided.
  • step S110 the semiconductor substrate 10 is thermally annealed after hydrogen ions are implanted. That is, after the step of ion-implanting the first dopant into the semiconductor substrate 10 (step S104) and before the step of ion-implanting hydrogen into the semiconductor substrate 10 (step S108), the step of laser annealing the semiconductor substrate 10 is performed. Does not include.
  • laser annealing using an IR laser for forming the sub-peak group 210 is not necessary.
  • a second hydrogen peak 102 is formed closer to the front surface 21 than the sub-peak group 210 to make activation easier. It's okay.
  • the buffer region 20 can be activated by thermal annealing without laser annealing.
  • the semiconductor substrate 10 is laser annealed using a green laser to form the back side region 60, but this laser annealing step may be omitted.
  • both the back side region 60 and the buffer region 20 can be activated by selectively using the green laser and the IR laser. Whether or not to omit laser annealing may be determined depending on the depth of one or more peaks in the buffer region 20, or may be determined depending on the conditions of the hydrogen peak to be formed.
  • the manufacturing process can be simplified by selecting an appropriate manufacturing method depending on the configuration of the semiconductor device 100 to be manufactured.
  • SYMBOLS 10 Semiconductor substrate, 12... Emitter region, 14... Base region, 15... Contact region, 16... Accumulation region, 17... Well region, 18... Drift region, 20 ... Buffer region, 21 ... Front surface, 22 ... Collector region, 23 ... Back surface, 24 ... Collector electrode, 25 ... Connection part, ... 30 ... Dummy Trench part, 31... Extension part, 32... Dummy insulating film, 33... Connection part, 34... Dummy conductive part, 38... Interlayer insulating film, 40... Gate trench part, 41 ... Extended portion, 42... Gate insulating film, 43... Connection portion, 44... Gate conductive portion, 50... Gate metal layer, 52... Emitter electrode, 54... Contact hole , 55...

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Abstract

おもて面および裏面を有する半導体基板に設けられた第１導電型のドリフト領域と、前記半導体基板の深さ方向において、前記ドリフト領域よりも前記半導体基板の前記裏面側に設けられた第１導電型のバッファ領域と、を備え、前記バッファ領域は、ドーピング濃度の１または複数の濃度ピークを含む濃度ピーク群を有し、前記濃度ピーク群は、前記半導体基板の深さ方向において、前記１または複数の濃度ピークのうち最も前記半導体基板の前記裏面側に設けられた第１濃度ピークを含み、前記半導体基板は、前記半導体基板の深さ方向において、前記第１濃度ピークの深さ位置と同じか、前記第１濃度ピークの深さ位置よりも前記半導体基板の前記裏面側に設けられた、水素の原子密度のピークである第１水素ピークを含む半導体装置を提供する。

Description

半導体装置および半導体装置の製造方法
　本発明は、半導体装置および半導体装置の製造方法に関する。
　特許文献１には、「ＦＳ層」に「プロトンがドープされたプロトン層」を有する半導体装置が記載されている。
［先行技術文献］
［特許文献］
　特許文献１　特許第５８１７６８６号
　特許文献２　国際公開２０１８／１７９７９８号
解決しようとする課題
　半導体装置の電気的特性を改善することが好ましい。
一般的開示
　本発明の第１の態様においては、おもて面および裏面を有する半導体基板に設けられた第１導電型のドリフト領域と、前記半導体基板の深さ方向において、前記ドリフト領域よりも前記半導体基板の前記裏面側に設けられた第１導電型のバッファ領域と、を備える半導体装置を提供する。前記バッファ領域は、ドーピング濃度の１または複数の濃度ピークを含む濃度ピーク群を有してよい。前記濃度ピーク群は、前記半導体基板の深さ方向において、前記１または複数の濃度ピークのうち最も前記半導体基板の前記裏面側に設けられた第１濃度ピークを含んでよい。前記半導体基板は、前記半導体基板の深さ方向において、前記第１濃度ピークの深さ位置と同じか、前記第１濃度ピークの深さ位置よりも前記半導体基板の前記裏面側に設けられた、水素の原子密度のピークである第１水素ピークを含んでよい。
　前記半導体装置において、前記濃度ピーク群は、前記半導体基板の深さ方向において、前記第１濃度ピークよりも前記半導体基板の前記おもて面側に設けられた副ピーク群を含んでよい。前記副ピーク群は、水素以外の予め定められた第１ドーパントを有する１または複数の濃度ピークを含んでよい。
　上記いずれかの前記半導体装置において、前記副ピーク群における前記１または複数の濃度ピークのドーピング濃度は、１．０Ｅ＋１５ｃｍ－３以上、１．０Ｅ＋１６ｃｍ－３以下であってよい。
　上記いずれかの前記半導体装置において、前記第１水素ピークは、前記半導体基板の深さ方向において、前記副ピーク群の前記１または複数の濃度ピークよりも前記半導体基板の前記裏面側に設けられてよい。
　上記いずれかの前記半導体装置において、前記第１濃度ピークのドーパントは、前記水素であってよい。
　上記いずれかの前記半導体装置において、前記第１濃度ピークのドーパントは、前記第１ドーパントであってよい。
　上記いずれかの前記半導体装置において、前記第１濃度ピークのドーパントは、前記水素および前記第１ドーパントであってよい。
　上記いずれかの前記半導体装置において、前記副ピーク群における前記１または複数の濃度ピークの深さは、０．５μｍ以上、１０．０μｍ以下であってよい。
　上記いずれかの前記半導体装置において、前記副ピーク群における前記１または複数の濃度ピークのうち、前記半導体基板の深さ方向において、最も前記半導体基板の前記裏面側の第２濃度ピークの深さ位置は、前記半導体基板の前記裏面から３．０μｍ以上であってよい。
　前上記いずれかの前記半導体装置において、記副ピーク群における前記１または複数の濃度ピークのうち、前記半導体基板の深さ方向において、最も前記半導体基板の前記おもて面側の濃度ピークの深さ位置は、前記半導体基板の前記裏面から１０．０μｍ以下であってよい。
　上記いずれかの前記半導体装置において、前記第１ドーパントがリンであってよい。
　上記いずれかの前記半導体装置において、前記半導体基板は、前記半導体基板の深さ方向において、前記副ピーク群の前記１または複数の濃度ピークのうち最も前記半導体基板の前記おもて面側の濃度ピークよりも前記半導体基板の前記おもて面側に第２水素ピークを有してよい。
　上記いずれかの前記半導体装置において、前記第２水素ピークは、前記半導体基板の深さ方向において、前記副ピーク群の前記１または複数の濃度ピークのうち最も前記半導体基板の前記おもて面側の濃度ピークと前記ドリフト領域との間に設けられてよい。
　上記いずれかの前記半導体装置において、前記第１水素ピークの原子密度は、１．０Ｅ＋１７ｃｍ－３以上、１．０Ｅ＋１９ｃｍ－３以下であってよい。
　上記いずれかの前記半導体装置において、前記第１水素ピークの深さ位置は、前記半導体基板の深さ方向において、前記半導体基板の前記裏面から０μｍより大きく、１０．０μｍ未満であってよい。
　上記いずれかの前記半導体装置は、前記半導体基板の前記おもて面に設けられたエッジ終端構造部を備えてよい。
　上記いずれかの前記半導体装置は、前記半導体基板の深さ方向において、前記ドリフト領域の上端から前記半導体基板の前記裏面側に向けてドーピング濃度を積分した積分濃度が、前記バッファ領域において臨界積分濃度に達してよい。
　上記いずれかの前記半導体装置において、前記第１水素ピークは、前記半導体基板の深さ方向において、前記積分濃度が前記臨界積分濃度に達する深さ位置よりも、前記半導体基板の前記裏面側に設けられてよい。
　上記いずれかの前記半導体装置は、前記半導体基板の深さ方向において、前記ドリフト領域よりも前記半導体基板の前記裏面側に設けられ、第１導電型または第２導電型のドーピング濃度の濃度ピークを有する裏面側領域を備えてよい。
　前記第１水素ピークは、前記半導体基板の深さ方向において、前記裏面側領域の前記濃度ピークよりも前記半導体基板の前記裏面側に設けられてよい。
　上記いずれかの前記半導体装置において、前記第１水素ピークは、前記半導体基板の深さ方向において、前記裏面側領域の前記濃度ピークよりも前記半導体基板の前記おもて面側に設けられてよい。
　上記いずれかの前記半導体装置は、ダイオード部を備えてよい。前記ダイオード部は、前記裏面側領域として第１導電型のカソード領域を備えてよい。
　上記いずれかの前記半導体装置において、前記カソード領域の濃度ピークのドーピング濃度は、１．０Ｅ＋１８ｃｍ－３以上、１．０Ｅ＋２０ｃｍ－３以下であってよい。
　上記いずれかの前記半導体装置において、前記カソード領域のドーピング濃度の濃度ピークの深さ位置は、前記半導体基板の深さ方向において、前記半導体基板の前記裏面から０μｍより大きく、１．０μｍ未満であってよい。
　上記いずれかの前記半導体装置は、トランジスタ部を備えてよい。前記トランジスタ部は、前記裏面側領域として、第２導電型のコレクタ領域を有してよい。
　上記いずれかの前記半導体装置において、前記コレクタ領域の濃度ピークのドーピング濃度は、１．０Ｅ＋１５ｃｍ－３以上、１．０Ｅ＋１８ｃｍ－３以下であってよい。
　上記いずれかの前記半導体装置において、前記コレクタ領域のドーピング濃度の濃度ピークの深さ位置は、前記半導体基板の深さ方向において、前記半導体基板の前記裏面から０μｍより大きく、０．５μｍ未満であってよい。
　上記いずれかの前記半導体装置は、トランジスタ部およびダイオード部を有するＲＣ－ＩＧＢＴであってよい。
　本発明の第２の態様においては、おもて面および裏面を有する半導体基板に第１導電型のドリフト領域を形成する段階と、前記半導体基板の深さ方向において、前記ドリフト領域よりも前記半導体基板の前記裏面側に第１導電型のバッファ領域を形成する段階と、を備える半導体装置の製造方法を提供する。前記バッファ領域は、ドーピング濃度の１または複数の濃度ピークを含む濃度ピーク群を有してよい。前記濃度ピーク群は、前記半導体基板の深さ方向において、前記１または複数の濃度ピークのうち最も前記半導体基板の前記裏面側に設けられた第１濃度ピークを含んでよい。前記半導体基板は、前記半導体基板の深さ方向において、前記第１濃度ピークの深さ位置と同じか、前記第１濃度ピークの深さ位置よりも前記半導体基板の前記裏面側に設けられた、水素の原子密度のピークである第１水素ピークを含んでよい。
　前記半導体装置の製造方法は、前記半導体基板の深さ方向において、前記ドリフト領域よりも前記半導体基板の前記裏面側に、第１導電型または第２導電型のドーピング濃度の濃度ピークを有する裏面側領域を形成する段階を備えてよい。
　上記いずれかの前記半導体装置の製造方法は、前記裏面側領域を形成する段階の後に、前記半導体基板の深さ方向において、前記第１濃度ピークよりも前記半導体基板の前記おもて面側に設けられた１または複数の濃度ピークを含む副ピーク群を形成するために、水素以外の予め定められた第１ドーパントを前記半導体基板にイオン注入する段階を備えてよい。
　上記いずれかの前記半導体装置の製造方法は、前記裏面側領域を形成する段階の後であって、前記副ピーク群を形成するために、前記半導体基板に前記第１ドーパントをイオン注入する段階の前に、前記半導体基板をレーザアニールする段階を備えなくてよい。
　上記いずれかの前記半導体装置の製造方法は、前記裏面側領域を形成する段階の後であって、前記副ピーク群を形成するために、前記半導体基板に前記第１ドーパントをイオン注入する段階の前に、前記半導体基板をレーザアニールする段階を備えてよい。
　上記いずれかの前記半導体装置の製造方法は、前記副ピーク群を形成するために、前記半導体基板に前記第１ドーパントをイオン注入する段階の後に、前記半導体基板をレーザアニールする段階と、前記第１水素ピークを形成するために、前記半導体基板に水素をイオン注入する段階と、前記水素をイオン注入した後に前記半導体基板を熱アニールする段階と、を備えてよい。
　上記いずれかの前記半導体装置の製造方法は、前記副ピーク群を形成するために、前記半導体基板に前記第１ドーパントをイオン注入する段階の後に、前記第１水素ピークを形成するために、前記半導体基板に水素をイオン注入する段階と、前記水素をイオン注入した後に前記半導体基板を熱アニールする段階と、を備えてよい。前記半導体装置の製造方法は、前記半導体基板に前記第１ドーパントをイオン注入する段階の後であって、前記半導体基板に水素をイオン注入する段階の前に、前記半導体基板をレーザアニールする段階を含まなくてよい。
　なお、上記の発明の概要は、本発明の特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
半導体装置１００の上面図の一例を示す。 図１Ａにおけるａ－ａ'断面の一例を示す。 半導体装置１００の変形例を示す上面図の一例である。 図２Ａにおける領域Ａの拡大図である。 半導体装置１００の変形例のｂ－ｂ'断面を示す。 バッファ領域２０におけるドーピング濃度の濃度分布の一例を示す。 バッファ領域２０におけるドーピング濃度の濃度分布の変形例を示す。 バッファ領域２０におけるドーピング濃度の濃度分布の変形例を示す。 バッファ領域２０におけるドーピング濃度の濃度分布の変形例を示す。 バッファ領域２０におけるドーピング濃度の濃度分布の変形例を示す。 半導体基板１０におけるドーピング濃度分布の一例を示す。 変形例である半導体基板１０におけるドーピング濃度分布の一例を示す。 アニール温度に応じた活性化度合いの違いを説明するための図である。 比較例であるバッファ領域５２０のドーピング濃度の分布の一例である。 半導体装置１００の製造工程の一例を示すフローチャートである。 半導体装置１００の製造工程の変形例を示すフローチャートである。 半導体装置１００の製造工程の変形例を示すフローチャートである。
　以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
　本明細書においては半導体基板の深さ方向と平行な方向における一方の側を「上」、他方の側を「下」と称する。基板、層またはその他の部材の２つの主面のうち、一方の面を上面、他方の面を下面と称する。「上」、「下」の方向は、重力方向または半導体装置の実装時における方向に限定されない。
　本明細書では、Ｘ軸、Ｙ軸およびＺ軸の直交座標軸を用いて技術的事項を説明する場合がある。直交座標軸は、構成要素の相対位置を特定するに過ぎず、特定の方向を限定するものではない。例えば、Ｚ軸は地面に対する高さ方向を限定して示すものではない。なお、＋Ｚ軸方向と－Ｚ軸方向とは互いに逆向きの方向である。正負を記載せず、Ｚ軸方向と記載した場合、＋Ｚ軸および－Ｚ軸に平行な方向を意味する。
　本明細書では、半導体基板の上面および下面に平行な直交軸をＸ軸およびＹ軸とする。また、半導体基板の上面および下面と垂直な軸をＺ軸とする。本明細書では、Ｚ軸の方向を深さ方向と称する場合がある。また、本明細書では、Ｘ軸およびＹ軸を含めて、半導体基板の上面および下面に平行な方向を、水平方向と称する場合がある。
　本明細書において「同一」または「等しい」のように称した場合、製造ばらつき等に起因する誤差を有する場合も含んでよい。当該誤差は、例えば１０％以内である。
　本明細書においては、不純物がドーピングされたドーピング領域の導電型をＰ型またはＮ型として説明している。本明細書においては、不純物とは、特にＮ型のドナーまたはＰ型のアクセプタのいずれかを意味する場合があり、ドーパントと記載する場合がある。本明細書においては、ドーピングとは、半導体基板にドナーまたはアクセプタを導入し、Ｎ型の導電型を示す半導体またはＰ型の導電型を示す半導体とすることを意味する。
　本明細書においては、ドーピング濃度とは、熱平衡状態におけるドナーの濃度またはアクセプタの濃度を意味する。本明細書においては、ネット・ドーピング濃度とは、ドナー濃度を正イオンの濃度とし、アクセプタ濃度を負イオンの濃度として、電荷の極性を含めて足し合わせた正味の濃度を意味する。一例として、ドナー濃度をＮＤ、アクセプタ濃度をＮＡとすると、任意の位置における正味のネット・ドーピング濃度はＮＤ－ＮＡとなる。本明細書では、ネット・ドーピング濃度を単にドーピング濃度と記載する場合がある。
　ドナーは、半導体に電子を供給する機能を有している。アクセプタは、半導体から電子を受け取る機能を有している。ドナーおよびアクセプタは、不純物自体には限定されない。例えば、半導体中に存在する空孔（Ｖ）、酸素（Ｏ）および水素（Ｈ）が結合したＶＯＨ欠陥は、電子を供給するドナーとして機能する。本明細書では、ＶＯＨ欠陥を水素ドナーと称する場合がある。また、本明細書では、水素ドナーを形成するためにイオン注入される水素をドーパントと称する場合がある。
　本明細書においてＰ＋型またはＮ＋型と記載した場合、Ｐ型またはＮ型よりもドーピング濃度が高いことを意味し、Ｐ－型またはＮ－型と記載した場合、Ｐ型またはＮ型よりもドーピング濃度が低いことを意味する。また、本明細書においてＰ＋＋型またはＮ＋＋型と記載した場合には、Ｐ＋型またはＮ＋型よりもドーピング濃度が高いことを意味する。
　本明細書において化学濃度とは、電気的な活性化の状態によらずに測定される不純物の原子密度を指す。化学濃度は、例えば二次イオン質量分析法（ＳＩＭＳ）により計測できる。上述したネット・ドーピング濃度は、電圧－容量測定法（ＣＶ法）により測定できる。また、拡がり抵抗測定法（ＳＲ法）により計測されるキャリア濃度を、ネット・ドーピング濃度としてよい。ＣＶ法またはＳＲ法により計測されるキャリア濃度は、熱平衡状態における値としてよい。また、Ｎ型の領域においては、ドナー濃度がアクセプタ濃度よりも十分大きいので、当該領域におけるキャリア濃度を、ドナー濃度としてもよい。同様に、Ｐ型の領域においては、当該領域におけるキャリア濃度を、アクセプタ濃度としてもよい。本明細書では、Ｎ型領域のドーピング濃度をドナー濃度と称する場合があり、Ｐ型領域のドーピング濃度をアクセプタ濃度と称する場合がある。
　また、ドナー、アクセプタまたはネット・ドーピングの濃度分布がピークを有する場合、当該ピーク値を当該領域におけるドナー、アクセプタまたはネット・ドーピングの濃度としてよい。ドナー、アクセプタまたはネット・ドーピングの濃度がほぼ均一な場合等においては、当該領域におけるドナー、アクセプタまたはネット・ドーピングの濃度の平均値をドナー、アクセプタまたはネット・ドーピングの濃度としてよい。
　ＳＲ法により計測されるキャリア濃度が、ドナーまたはアクセプタの濃度より低くてもよい。拡がり抵抗を測定する際に電流が流れる範囲において、半導体基板のキャリア移動度が結晶状態の値よりも低い場合がある。キャリア移動度の低下は、格子欠陥等による結晶構造の乱れ（ディスオーダー）により、キャリアが散乱されることで生じる。
　ＣＶ法またはＳＲ法により計測されるキャリア濃度から算出したドナーまたはアクセプタの濃度は、ドナーまたはアクセプタを示す元素の化学濃度よりも低くてよい。一例として、シリコンの半導体においてドナーとなるリンまたはヒ素のドナー濃度、あるいはアクセプタとなるボロン（ホウ素）のアクセプタ濃度は、これらの化学濃度の９９％程度である。一方、シリコンの半導体においてドナーとなる水素のドナー濃度は、水素の化学濃度の０．１％から１０％程度である。本明細書では、ＳＩ単位系を採用する。本明細書において、距離や長さの単位がｃｍ（センチメートル）で表されることがある。この場合、諸計算はｍ（メートル）に換算して計算してよい。１０のべき乗の数値表示について、例えば１Ｅ＋１６の表示は、１×１０１６を示し、１Ｅ－１６の表示は、１×１０－１６を示す。
　図１Ａは、半導体装置１００の上面図の一例を示す。本例の半導体装置１００は、トランジスタ部７０を備える半導体チップである。
　トランジスタ部７０は、半導体基板１０の裏面側に設けられたコレクタ領域２２を半導体基板１０の上面に投影した領域である。コレクタ領域２２については後述する。トランジスタ部７０は、ＩＧＢＴ等のトランジスタを含む。本例では、トランジスタ部７０はＩＧＢＴである。なお、トランジスタ部７０は、ＭＯＳＦＥＴ等の他のトランジスタであってもよい。
　本図においては、半導体装置１００のエッジ側であるチップ端部周辺の領域を示しており、他の領域を省略している。例えば、本例の半導体装置１００のＹ軸方向の負側の領域には、エッジ終端構造部が設けられてよい。エッジ終端構造部は、半導体基板１０の上面側の電界集中を緩和する。エッジ終端構造部は、例えばガードリング、フィールドプレート、リサーフおよびこれらを組み合わせた構造を有する。なお、本例では、便宜上、Ｙ軸方向の負側のエッジについて説明するものの、半導体装置１００の他のエッジについても同様である。
　半導体基板１０は、半導体材料で形成された基板である。半導体基板１０は、シリコン基板であってよく、炭化シリコン基板であってよく、窒化ガリウム等の窒化物半導体基板等であってもよい。本例の半導体基板１０は、シリコン基板である。なお、本明細書で単に上面視と称した場合、半導体基板１０の上面側から見ることを意味している。半導体基板１０は、後述の通り、おもて面２１および裏面２３を有する。
　本例の半導体装置１００は、半導体基板１０のおもて面２１において、ゲートトレンチ部４０と、ダミートレンチ部３０と、エミッタ領域１２と、ベース領域１４と、コンタクト領域１５と、ウェル領域１７とを備える。また、本例の半導体装置１００は、半導体基板１０のおもて面２１の上方に設けられたエミッタ電極５２およびゲート金属層５０を備える。
　エミッタ電極５２は、ゲートトレンチ部４０、ダミートレンチ部３０、エミッタ領域１２、ベース領域１４、コンタクト領域１５およびウェル領域１７の上方に設けられている。また、ゲート金属層５０は、ゲートトレンチ部４０およびウェル領域１７の上方に設けられている。
　エミッタ電極５２およびゲート金属層５０は、金属を含む材料で形成される。エミッタ電極５２の少なくとも一部の領域は、アルミニウム（Ａｌ）等の金属、または、アルミニウム‐シリコン合金（ＡｌＳｉ）、アルミニウム‐シリコン‐銅合金（ＡｌＳｉＣｕ）等の金属合金で形成されてよい。ゲート金属層５０の少なくとも一部の領域は、アルミニウム（Ａｌ）等の金属、または、アルミニウム‐シリコン合金（ＡｌＳｉ）、アルミニウム‐シリコン‐銅合金（ＡｌＳｉＣｕ）等の金属合金で形成されてよい。エミッタ電極５２およびゲート金属層５０は、アルミニウム等で形成された領域の下層にチタンやチタン化合物等で形成されたバリアメタルを有してよい。エミッタ電極５２およびゲート金属層５０は、互いに分離して設けられる。
　エミッタ電極５２およびゲート金属層５０は、層間絶縁膜３８を挟んで、半導体基板１０の上方に設けられる。層間絶縁膜３８は、図１Ａでは省略されている。層間絶縁膜３８には、コンタクトホール５４、コンタクトホール５５およびコンタクトホール５６が貫通して設けられている。
　コンタクトホール５５は、ゲート金属層５０とトランジスタ部７０内のゲート導電部とを接続する。コンタクトホール５５の内部には、タングステン等で形成されたプラグ金属層が形成されてもよい。
　コンタクトホール５６は、エミッタ電極５２とダミートレンチ部３０内のダミー導電部とを接続する。コンタクトホール５６の内部には、タングステン等で形成されたプラグ金属層が形成されてもよい。
　接続部２５は、エミッタ電極５２またはゲート金属層５０等のおもて面側電極と接続される。一例において、接続部２５は、ゲート金属層５０とゲート導電部との間に設けられる。接続部２５は、エミッタ電極５２とダミー導電部との間にも設けられている。接続部２５は、不純物がドープされたポリシリコン等の、導電性を有する材料である。本例の接続部２５は、Ｎ型の不純物がドープされたポリシリコン（Ｎ＋）である。接続部２５は、酸化膜等の絶縁膜等を介して、半導体基板１０のおもて面２１の上方に設けられる。
　ゲートトレンチ部４０は、半導体基板１０のおもて面２１側において、予め定められた延伸方向に延伸した複数のトレンチ部の一例である。ゲートトレンチ部４０は、予め定められた配列方向（本例ではＸ軸方向）に沿って予め定められた間隔で配列される。本例のゲートトレンチ部４０は、半導体基板１０のおもて面２１に平行であって配列方向と垂直な延伸方向（本例ではＹ軸方向）に沿って延伸する２つの延伸部分４１と、２つの延伸部分４１を接続する接続部分４３を有してよい。
　接続部分４３は、少なくとも一部が曲線状に形成されることが好ましい。ゲートトレンチ部４０の２つの延伸部分４１の端部を接続することで、延伸部分４１の端部における電界集中を緩和できる。ゲートトレンチ部４０の接続部分４３において、ゲート金属層５０がゲート導電部と接続されてよい。
　ダミートレンチ部３０は、半導体基板１０のおもて面２１側において、予め定められた延伸方向に延伸した複数のトレンチ部の一例である。ダミートレンチ部３０は、エミッタ電極５２と電気的に接続されたトレンチ部である。ダミートレンチ部３０は、ゲートトレンチ部４０と同様に、予め定められた配列方向（本例ではＸ軸方向）に沿って予め定められた間隔で配列される。本例のダミートレンチ部３０は、半導体基板１０のおもて面２１においてＩ字形状を有するが、ゲートトレンチ部４０と同様に、半導体基板１０のおもて面２１においてＵ字形状を有してよい。即ち、ダミートレンチ部３０は、延伸方向に沿って延伸する２つの延伸部分と、２つの延伸部分を接続する接続部分を有してよい。
　本例のトランジスタ部７０は、２つのゲートトレンチ部４０と２つのダミートレンチ部３０を繰り返し配列させた構造を有する。即ち、本例のトランジスタ部７０は、１：１の比率でゲートトレンチ部４０とダミートレンチ部３０を有している。例えば、トランジスタ部７０は、２本の延伸部分４１の間に１本のダミートレンチ部３０を有する。
　但し、ゲートトレンチ部４０とダミートレンチ部３０の比率は本例に限定されない。ゲートトレンチ部４０の比率がダミートレンチ部３０の比率よりも大きくてよく、ダミートレンチ部３０の比率がゲートトレンチ部４０の比率よりも大きくてよい。ゲートトレンチ部４０とダミートレンチ部３０の比率は、２：３であってもよく、２：４であってもよい。また、トランジスタ部７０は、全てのトレンチ部をゲートトレンチ部４０として、ダミートレンチ部３０を有さなくてもよい。
　ウェル領域１７は、後述するドリフト領域１８よりも半導体基板１０のおもて面２１側に設けられた第２導電型の領域である。ウェル領域１７は、半導体装置１００のエッジ側に設けられるウェル領域の一例である。ウェル領域１７は、一例としてＰ＋型である。ウェル領域１７は、ゲート金属層５０が設けられる側の活性領域の端部から、予め定められた範囲で形成される。ウェル領域１７の拡散深さは、ゲートトレンチ部４０およびダミートレンチ部３０の深さよりも深くてよい。ゲートトレンチ部４０およびダミートレンチ部３０の、ゲート金属層５０側の一部の領域は、ウェル領域１７に形成される。ゲートトレンチ部４０およびダミートレンチ部３０の延伸方向の端の底は、ウェル領域１７に覆われてよい。
　コンタクトホール５４は、トランジスタ部７０において、エミッタ領域１２およびコンタクト領域１５の各領域の上方に形成される。コンタクトホール５４は、Ｙ軸方向両端に設けられたウェル領域１７の上方には設けられていない。このように、層間絶縁膜には、１又は複数のコンタクトホール５４が形成されている。１又は複数のコンタクトホール５４は、延伸方向に延伸して設けられてよい。
　メサ部７１は、半導体基板１０のおもて面２１と平行な面内において、トレンチ部に隣接して設けられたメサ部である。メサ部とは、隣り合う２つのトレンチ部に挟まれた半導体基板１０の部分であって、半導体基板１０のおもて面２１から、各トレンチ部の最も深い底部の深さまでの部分であってよい。各トレンチ部の延伸部分を１つのトレンチ部としてよい。即ち、２つの延伸部分に挟まれる領域をメサ部としてよい。
　メサ部７１は、トランジスタ部７０において、ダミートレンチ部３０またはゲートトレンチ部４０の少なくとも１つに隣接して設けられる。メサ部７１は、半導体基板１０のおもて面２１において、ウェル領域１７と、エミッタ領域１２と、ベース領域１４と、コンタクト領域１５とを有する。メサ部７１では、エミッタ領域１２およびコンタクト領域１５が延伸方向において交互に設けられている。
　ベース領域１４は、半導体基板１０のおもて面２１側に設けられた第２導電型の領域である。ベース領域１４は、一例としてＰ－型である。ベース領域１４は、半導体基板１０のおもて面２１において、メサ部７１のＹ軸方向における両端部に設けられてよい。なお、図１Ａは、当該ベース領域１４のＹ軸方向の一方の端部のみを示している。
　エミッタ領域１２は、ドリフト領域１８よりもドーピング濃度の高い第１導電型の領域である。本例のエミッタ領域１２は、一例としてＮ＋型である。エミッタ領域１２のドーパントの一例はヒ素（Ａｓ）である。エミッタ領域１２は、メサ部７１のおもて面２１において、ゲートトレンチ部４０と接して設けられる。エミッタ領域１２は、メサ部７１を挟んだ２本のトレンチ部の一方から他方まで、Ｘ軸方向に延伸して設けられてよい。エミッタ領域１２は、コンタクトホール５４の下方にも設けられている。
　また、エミッタ領域１２は、ダミートレンチ部３０と接してもよいし、接しなくてもよい。本例のエミッタ領域１２は、ダミートレンチ部３０と接している。
　コンタクト領域１５は、ベース領域１４の上方に設けられ、ベース領域１４よりもドーピング濃度の高い第２導電型の領域である。本例のコンタクト領域１５は、一例としてＰ＋型である。本例のコンタクト領域１５は、メサ部７１のおもて面２１に設けられている。コンタクト領域１５は、メサ部７１を挟んだ２本のトレンチ部の一方から他方まで、Ｘ軸方向に設けられてよい。コンタクト領域１５は、ゲートトレンチ部４０またはダミートレンチ部３０と接してもよいし、接しなくてもよい。本例のコンタクト領域１５は、ダミートレンチ部３０およびゲートトレンチ部４０と接する。コンタクト領域１５は、コンタクトホール５４の下方にも設けられている。
　図１Ｂは、図１Ａにおけるａ－ａ'断面の一例を示す。ａ－ａ'断面は、トランジスタ部７０において、エミッタ領域１２を通過するＸＺ面である。本例の半導体装置１００は、ａ－ａ'断面において、半導体基板１０、層間絶縁膜３８、エミッタ電極５２およびコレクタ電極２４を有する。エミッタ電極５２は、半導体基板１０および層間絶縁膜３８の上方に形成される。
　ドリフト領域１８は、半導体基板１０に設けられた第１導電型の領域である。本例のドリフト領域１８は、一例としてＮ－型である。ドリフト領域１８は、半導体基板１０において他のドーピング領域が形成されずに残存した領域であってよい。即ち、ドリフト領域１８のドーピング濃度は半導体基板１０のドーピング濃度であってよい。
　バッファ領域２０は、ドリフト領域１８よりも半導体基板１０の裏面２３側に設けられた第１導電型の領域である。本例のバッファ領域２０は、一例としてＮ型である。バッファ領域２０のドーピング濃度は、ドリフト領域１８のドーピング濃度よりも高い。バッファ領域２０は、ベース領域１４の下面側から広がる空乏層が、第２導電型のコレクタ領域２２に到達することを防ぐフィールドストップ層として機能してよい。なお、バッファ領域２０は、省略されてよい。
　裏面側領域６０は、半導体基板１０においてドリフト領域１８よりも裏面２３側に設けられる。裏面側領域６０は、第１導電型または第２導電型のドーピング濃度の濃度ピークを有する。本例の裏面側領域６０は、第２導電型のドーピング濃度の濃度ピークを有する。本例のトランジスタ部７０は、裏面側領域６０としてコレクタ領域２２を有する。本例の裏面側領域６０の上端は、バッファ領域２０の下端と接している。なお、本明細書において、上端とは半導体基板１０の深さ方向におけるおもて面２１側の端部を指し、下端とは半導体基板１０の深さ方向における裏面２３側の端部を指してよい。上端および下端は、重力方向または半導体装置１００の実装時における方向に限定されない。
　コレクタ領域２２は、トランジスタ部７０において、バッファ領域２０の下方に設けられる。コレクタ領域２２は、第２導電型を有する。本例のコレクタ領域２２は、一例としてＰ＋型である。
　コレクタ電極２４は、半導体基板１０の裏面２３に形成される。コレクタ電極２４は、金属等の導電材料で形成される。コレクタ電極２４の材料は、エミッタ電極５２の材料と同一であってもよく、異なっていてもよい。
　ベース領域１４は、ドリフト領域１８の上方に設けられる第２導電型の領域である。ベース領域１４は、ゲートトレンチ部４０に接して設けられる。ベース領域１４は、ダミートレンチ部３０に接して設けられてよい。
　エミッタ領域１２は、ベース領域１４の上方に設けられる。エミッタ領域１２は、ベース領域１４とおもて面２１との間に設けられる。エミッタ領域１２は、ゲートトレンチ部４０と接して設けられる。エミッタ領域１２は、ダミートレンチ部３０と接してもよいし、接しなくてもよい。
　蓄積領域１６は、ドリフト領域１８よりも半導体基板１０のおもて面２１側に設けられる第１導電型の領域である。本例の蓄積領域１６は、一例としてＮ＋型である。但し、蓄積領域１６が設けられなくてもよい。
　蓄積領域１６は、ゲートトレンチ部４０に接して設けられる。蓄積領域１６は、ダミートレンチ部３０に接してもよいし、接しなくてもよい。蓄積領域１６のドーピング濃度は、ドリフト領域１８のドーピング濃度よりも高い。蓄積領域１６のイオン注入のドーズ量は、１．０Ｅ＋１２ｃｍ－２以上、１．０Ｅ＋１３ｃｍ－２以下であってよい。また、蓄積領域１６のイオン注入ドーズ量は、３．０Ｅ＋１２ｃｍ－２以上、６．０Ｅ＋１２ｃｍ－２以下であってもよい。蓄積領域１６を設けることで、キャリア注入促進効果（ＩＥ効果）を高めて、トランジスタ部７０のオン電圧を低減できる。
　１つ以上のゲートトレンチ部４０および１つ以上のダミートレンチ部３０は、おもて面２１に設けられる。各トレンチ部は、おもて面２１からドリフト領域１８まで設けられる。エミッタ領域１２、ベース領域１４、コンタクト領域１５および蓄積領域１６の少なくともいずれかが設けられる領域においては、各トレンチ部はこれらの領域も貫通して、ドリフト領域１８に到達する。トレンチ部がドーピング領域を貫通するとは、ドーピング領域を形成してからトレンチ部を形成する順序で製造したものに限定されない。トレンチ部を形成した後に、トレンチ部の間にドーピング領域を形成したものも、トレンチ部がドーピング領域を貫通したものに含まれる。
　ゲートトレンチ部４０は、おもて面２１に形成されたゲートトレンチ、ゲート絶縁膜４２およびゲート導電部４４を有する。ゲート絶縁膜４２は、ゲートトレンチの内壁を覆って形成される。ゲート絶縁膜４２は、ゲートトレンチの内壁の半導体を酸化または窒化して形成してよい。ゲート導電部４４は、ゲートトレンチの内部においてゲート絶縁膜４２よりも内側に形成される。ゲート絶縁膜４２は、ゲート導電部４４と半導体基板１０とを絶縁する。ゲート導電部４４は、ポリシリコン等の導電材料で形成される。ゲートトレンチ部４０は、おもて面２１において層間絶縁膜３８により覆われる。
　ゲート導電部４４は、半導体基板１０の深さ方向において、ゲート絶縁膜４２を挟んでメサ部７１側で隣接するベース領域１４と対向する領域を含む。ゲート導電部４４に所定の電圧が印加されると、ベース領域１４のうちゲートトレンチに接する界面の表層に、電子の反転層によるチャネルが形成される。
　ダミートレンチ部３０は、ゲートトレンチ部４０と同一の構造を有してよい。ダミートレンチ部３０は、おもて面２１側に形成されたダミートレンチ、ダミー絶縁膜３２およびダミー導電部３４を有する。ダミー絶縁膜３２は、ダミートレンチの内壁を覆って形成される。ダミー導電部３４は、ダミートレンチの内部に形成され、且つ、ダミー絶縁膜３２よりも内側に形成される。ダミー絶縁膜３２は、ダミー導電部３４と半導体基板１０とを絶縁する。ダミートレンチ部３０は、おもて面２１において層間絶縁膜３８により覆われる。
　層間絶縁膜３８は、半導体基板１０の上方に設けられる。本例の層間絶縁膜３８は、おもて面２１と接して設けられる。層間絶縁膜３８の上方には、エミッタ電極５２が設けられている。層間絶縁膜３８には、エミッタ電極５２と半導体基板１０とを電気的に接続するための１又は複数のコンタクトホール５４が設けられている。コンタクトホール５５およびコンタクトホール５６も同様に、層間絶縁膜３８を貫通して設けられてよい。層間絶縁膜３８は、ＢＰＳＧ（Ｂｏｒｏ‐ｐｈｏｓｐｈｏ　Ｓｉｌｉｃａｔｅ　Ｇｌａｓｓ）膜であってもよいし、ＢＳＧ（ｂｏｒｏｓｉｌｉｃａｔｅ　ｇｌａｓｓ）膜であってもよいし、ＰＳＧ（Ｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ　ｇｌａｓｓ）膜であってもよいし、ＨＴＯ膜であってもよいし、これらの材料を積層したものであってもよい。層間絶縁膜３８の膜厚は、例えば１．０μｍであるが、これに限定されない。
　第１ライフタイム制御領域１５１は、トランジスタ部７０に設けられてよい。但し、第１ライフタイム制御領域１５１は、省略されてよい。第１ライフタイム制御領域１５１は、半導体基板１０の内部に不純物を注入すること等により意図的にライフタイムキラーが形成された領域である。一例において、第１ライフタイム制御領域１５１は、半導体基板１０にヘリウムを注入することで形成される。第１ライフタイム制御領域１５１を設けることにより、ターンオフ時間を低減し、テイル電流を抑制することにより、スイッチング時の損失を低減することができる。
　ライフタイムキラーは、キャリアの再結合中心である。ライフタイムキラーは、格子欠陥であってよい。例えば、ライフタイムキラーは、空孔、複空孔、これらと半導体基板１０を構成する元素との複合欠陥、または転位であってよい。また、ライフタイムキラーは、ヘリウム、ネオンなどの希ガス元素、または、白金などの金属元素などでもよい。格子欠陥の形成には電子線が用いられてよい。
　ライフタイムキラー濃度とは、キャリアの再結合中心濃度である。ライフタイムキラー濃度は、格子欠陥の濃度であってよい。例えばライフタイムキラー濃度とは、空孔、複空孔などの空孔濃度であってよく、これらの空孔と半導体基板１０を構成する元素との複合欠陥濃度であってよく、または転位濃度であってよい。また、ライフタイムキラー濃度とは、ヘリウム、ネオンなどの希ガス元素の化学濃度としてもよく、または、白金などの金属元素の化学濃度としてもよい。
　第１ライフタイム制御領域１５１は、半導体基板１０の深さ方向において、半導体基板１０の中心よりも裏面２３側に設けられる。本例の第１ライフタイム制御領域１５１は、バッファ領域２０に設けられる。本例の第１ライフタイム制御領域１５１は、ＸＹ平面において半導体基板１０の全面に設けられており、マスクを使用せずに形成できる。第１ライフタイム制御領域１５１は、ＸＹ平面において半導体基板１０の一部に設けられてもよい。第１ライフタイム制御領域１５１を形成するための不純物のドーズ量は、０．５Ｅ＋１０ｃｍ－２以上、１．０Ｅ＋１３ｃｍ－２以下であっても、５．０Ｅ＋１０ｃｍ－２以上、５．０Ｅ＋１１ｃｍ－２以下であってもよい。
　第１ライフタイム制御領域１５１は、裏面２３側からの注入により形成されてよい。これにより、半導体装置１００のおもて面２１側への影響を回避できる。例えば、第１ライフタイム制御領域１５１は、裏面２３側からヘリウムを照射することにより形成される。ここで、第１ライフタイム制御領域１５１がおもて面２１側からの注入により形成されているか、裏面２３側からの注入により形成されているかは、ＳＲ法またはリーク電流の測定によって、おもて面２１側の状態を取得することで判断できる。
　図２Ａは、半導体装置１００の変形例を示す上面図の一例である。図２Ａにおいては、各部材を半導体基板１０の上面に投影した位置を示している。図２Ａにおいては、半導体装置１００の一部の部材のみを示しており、一部の部材は省略している。
　半導体基板１０は、上面視において端辺１０５を有する。本例の半導体基板１０は、上面視において互いに向かい合う２組の端辺１０５を有する。図２Ａにおいては、Ｘ軸およびＹ軸は、いずれかの端辺１０５と平行である。
　半導体基板１０には活性部１２０が設けられている。活性部１２０は、半導体装置１００が動作した場合に半導体基板１０のおもて面２１と裏面２３との間で、深さ方向に主電流が流れる領域である。活性部１２０の上方には、エミッタ電極５２が設けられているが図２Ａでは省略している。
　活性部１２０には、ＩＧＢＴ等のトランジスタ素子を含むトランジスタ部７０と、還流ダイオード（ＦＷＤ）等のダイオード素子を含むダイオード部８０の少なくとも一方が設けられている。本例の半導体装置１００は、トランジスタ部７０およびダイオード部８０を備えるＲＣ－ＩＧＢＴである。図２Ａの例では、トランジスタ部７０およびダイオード部８０は、半導体基板１０のおもて面２１における所定の配列方向（本例ではＸ軸方向）に沿って、交互に配置されている。他の例では、活性部１２０には、トランジスタ部７０およびダイオード部８０の一方だけが設けられていてもよい。
　本図においては、トランジスタ部７０が配置される領域には記号「Ｉ」を付し、ダイオード部８０が配置される領域には記号「Ｆ」を付している。トランジスタ部７０およびダイオード部８０は、それぞれ延伸方向に長手を有してよい。つまり、トランジスタ部７０のＹ軸方向における長さは、Ｘ軸方向における幅よりも大きい。同様に、ダイオード部８０のＹ軸方向における長さは、Ｘ軸方向における幅よりも大きい。トランジスタ部７０およびダイオード部８０の延伸方向と、後述する各トレンチ部の長手方向とは同一であってよい。
　ダイオード部８０は、半導体基板１０の裏面２３と接する領域に、Ｎ＋型のカソード領域を有する。本明細書では、カソード領域が設けられた領域を、ダイオード部８０と称する。つまりダイオード部８０は、上面視においてカソード領域と重なる領域である。半導体基板１０の裏面２３には、カソード領域以外の領域には、Ｐ＋型のコレクタ領域２２が設けられてよい。本明細書では、ダイオード部８０を、後述するゲート配線までＹ軸方向に延長した延長領域８５も、ダイオード部８０に含める場合がある。延長領域８５の裏面２３には、コレクタ領域２２が設けられている。
　半導体装置１００は、半導体基板１０の上方に１つ以上のパッドを有してよい。本例の半導体装置１００は、ゲートパッド１１２を有している。半導体装置１００は、アノードパッド、カソードパッドおよび電流検出パッド等のパッドを有してもよい。各パッドは、端辺１０５の近傍に配置されている。端辺１０５の近傍とは、上面視における端辺１０５と、エミッタ電極５２との間の領域を指す。半導体装置１００の実装時において、各パッドは、ワイヤ等の配線を介して外部の回路に接続されてよい。
　ゲートパッド１１２には、ゲート電位が印加される。ゲートパッド１１２は、活性部１２０のゲートトレンチ部４０のゲート導電部４４に電気的に接続される。半導体装置１００は、ゲートパッド１１２とゲートトレンチ部４０とを接続するゲート配線を備える。本図においては、ゲート配線に斜線のハッチングを付している。
　本例のゲート配線は、外周ゲート配線１３０と、活性側ゲート配線１３１とを有している。外周ゲート配線１３０および活性側ゲート配線１３１は、ゲート金属層５０の一例である。外周ゲート配線１３０は、上面視において活性部１２０と半導体基板１０の端辺１０５との間に配置されている。本例の外周ゲート配線１３０は、上面視において活性部１２０を囲んでいる。上面視において外周ゲート配線１３０に囲まれた領域を活性部１２０としてもよい。また、外周ゲート配線１３０は、ゲートパッド１１２と接続されている。外周ゲート配線１３０は、半導体基板１０の上方に配置されている。外周ゲート配線１３０は、アルミニウム等を含む金属配線であってよい。
　活性側ゲート配線１３１は、活性部１２０に設けられている。活性部１２０に活性側ゲート配線１３１を設けることで、半導体基板１０の各領域について、ゲートパッド１１２からの配線長のバラツキを低減できる。
　活性側ゲート配線１３１は、活性部１２０のゲートトレンチ部と接続される。活性側ゲート配線１３１は、半導体基板１０の上方に配置されている。活性側ゲート配線１３１は、不純物がドープされたポリシリコン等の半導体で形成された配線であってよい。
　活性側ゲート配線１３１は、外周ゲート配線１３０と接続されてよい。本例の活性側ゲート配線１３１は、Ｙ軸方向の略中央で一方の外周ゲート配線１３０から他方の外周ゲート配線１３０まで、活性部１２０を横切るように、Ｘ軸方向に延伸して設けられている。活性側ゲート配線１３１により活性部１２０が分割されている場合、それぞれの分割領域において、トランジスタ部７０およびダイオード部８０がＸ軸方向に交互に配置されてよい。
　また、半導体装置１００は、ポリシリコン等で形成されたＰＮ接合ダイオードである不図示の温度センス部、または、活性部１２０に設けられたトランジスタ部の動作を模擬する不図示の電流検出部を備えてもよい。
　エッジ終端構造部１４０は、半導体基板１０のおもて面２１に設けられる。エッジ終端構造部１４０は、上面視において、活性部１２０と端辺１０５との間に設けられる。本例のエッジ終端構造部１４０は、外周ゲート配線１３０と端辺１０５との間に配置されている。エッジ終端構造部１４０は、半導体基板１０のおもて面２１側の電界集中を緩和する。エッジ終端構造部１４０は、活性部１２０を囲んで環状に設けられたガードリング、フィールドプレートおよびリサーフのうちの少なくとも一つを備えていてよい。
　図２Ｂは、図２Ａにおける領域Ａの拡大図である。領域Ａは、トランジスタ部７０およびダイオード部８０を含む領域である。ダイオード部８０は、半導体基板１０の裏面２３側に設けられたカソード領域８２を半導体基板１０の上面に投影した領域である。本例の半導体装置１００は、半導体基板１０の上面側の内部に設けられたゲートトレンチ部４０、ダミートレンチ部３０、エミッタ領域１２、ベース領域１４、コンタクト領域１５およびウェル領域１７を備える。ゲートトレンチ部４０およびダミートレンチ部３０は、それぞれがトレンチ部の一例である。
　本例のダミートレンチ部３０は、ゲートトレンチ部４０と同様に、半導体基板１０のおもて面２１においてＵ字形状を有してよい。即ち、ダミートレンチ部３０は、延伸方向に沿って延伸する２つの延伸部分３１と、２つの延伸部分３１を接続する接続部分３３を有してよい。
　本例の半導体装置１００は、半導体基板１０のおもて面２１の上方に設けられたエミッタ電極５２およびゲート金属層５０を備える。エミッタ電極５２およびゲート金属層５０は互いに分離して設けられる。本例のトランジスタ部７０は、トランジスタ部７０とダイオード部８０との境界に位置する境界部９０を含む。但し、半導体装置１００は、境界部９０を備えなくてよい。
　境界部９０は、トランジスタ部７０に設けられ、ダイオード部８０と隣接する領域である。境界部９０は、コンタクト領域１５を有する。本例の境界部９０は、エミッタ領域１２を有さない。一例において、境界部９０のトレンチ部は、ダミートレンチ部３０である。本例の境界部９０は、Ｘ軸方向における両端がダミートレンチ部３０となるように配置されている。
　コンタクトホール５４は、ダイオード部８０において、ベース領域１４の上方に設けられる。コンタクトホール５４は、境界部９０において、コンタクト領域１５の上方に設けられる。いずれのコンタクトホール５４も、Ｙ軸方向両端に設けられたウェル領域１７の上方には設けられていない。
　メサ部９１は、境界部９０に設けられている。メサ部９１は、半導体基板１０のおもて面２１において、コンタクト領域１５を有する。本例のメサ部９１は、Ｙ軸方向の負側において、ベース領域１４およびウェル領域１７を有する。
　メサ部８１は、ダイオード部８０において、隣り合うダミートレンチ部３０に挟まれた領域に設けられる。メサ部８１は、半導体基板１０のおもて面２１において、コンタクト領域１５を有する。本例のメサ部８１は、Ｙ軸方向の負側において、ベース領域１４およびウェル領域１７を有する。
　エミッタ領域１２は、メサ部７１に設けられているが、メサ部８１およびメサ部９１には設けられなくてよい。コンタクト領域１５は、メサ部７１およびメサ部９１に設けられているが、メサ部８１には設けられなくてよい。
　図２Ｃは、半導体装置１００の変形例のｂ－ｂ'断面を示す。本図は、図２Ｂのｂ－ｂ'断面に相当する。本例の半導体装置１００は、第１ライフタイム制御領域１５１および第２ライフタイム制御領域１５２を備える。但し、半導体装置１００は、第１ライフタイム制御領域１５１または第２ライフタイム制御領域１５２の一方を備えなくてよいし、第１ライフタイム制御領域１５１および第２ライフタイム制御領域１５２の両方を備えなくてもよい。本例の半導体装置１００は、裏面側領域６０として、コレクタ領域２２およびカソード領域８２を備える。
　コンタクト領域１５は、メサ部９１において、ベース領域１４の上方に設けられる。コンタクト領域１５は、メサ部９１において、ダミートレンチ部３０に接して設けられる。他の断面において、コンタクト領域１５は、メサ部７１のおもて面２１に設けられてよい。
　蓄積領域１６は、トランジスタ部７０およびダイオード部８０に設けられる。本例の蓄積領域１６は、トランジスタ部７０およびダイオード部８０の全面に設けられる。但し、蓄積領域１６は、ダイオード部８０に設けられなくてもよい。
　カソード領域８２は、ダイオード部８０において、バッファ領域２０の下方に設けられる。コレクタ領域２２とカソード領域８２との境界は、トランジスタ部７０とダイオード部８０との境界である。即ち、本例の境界部９０の下方には、コレクタ領域２２が設けられている。
　第１ライフタイム制御領域１５１は、トランジスタ部７０およびダイオード部８０の両方に設けられる。これにより、本例の半導体装置１００は、ダイオード部８０におけるリカバリーを速めて、スイッチング損失をさらに改善できる。第１ライフタイム制御領域１５１は、他の実施例の第１ライフタイム制御領域１５１と同様の方法により形成されてよい。
　第２ライフタイム制御領域１５２は、半導体基板１０の深さ方向において、半導体基板１０の中心よりもおもて面２１側に設けられる。本例の第２ライフタイム制御領域１５２は、ドリフト領域１８に設けられる。第２ライフタイム制御領域１５２は、トランジスタ部７０およびダイオード部８０の両方に設けられる。第２ライフタイム制御領域１５２は、おもて面２１側から不純物を注入することにより形成されてもよく、裏面２３側から不純物を注入することにより形成されてもよい。第２ライフタイム制御領域１５２は、ダイオード部８０と境界部９０に設けられ、トランジスタ部７０の一部には設けられなくてもよい。
　第２ライフタイム制御領域１５２は、第１ライフタイム制御領域１５１の形成方法のうち、任意の方法で形成されてよい。第１ライフタイム制御領域１５１および第２ライフタイム制御領域１５２を形成するための元素およびドーズ量などは、同一であっても異なっていてもよい。
　図３Ａは、バッファ領域２０におけるドーピング濃度の濃度分布の一例を示す。バッファ領域２０は、濃度ピーク群２００を含む。本例の半導体基板１０は、第１水素ピーク１０１を有する。実線のグラフは、半導体基板１０におけるドーピング濃度の濃度分布を示す。一点鎖線のグラフは、濃度ピーク群２００を形成するための第１ドーパントのドーパント原子密度２２０を示す。破線のグラフは、水素の原子密度の分布を示す。ドーパント原子密度２２０および水素の原子密度の分布は、ＳＩＭＳ等の元素分析手法を用いて測定されてよい。
　濃度ピーク群２００は、ドーピング濃度の１または複数の濃度ピークを含む。本例の濃度ピーク群２００は、半導体基板１０の深さ方向において、裏面２３から近い順に、第１濃度ピーク２０１、第２濃度ピーク２０２、第３濃度ピーク２０３および第４濃度ピーク２０４の４つの濃度ピークを有する。濃度ピーク群２００は、２つの濃度ピークを有してもよいし、３つの濃度ピークを有してもよいし、４つの濃度ピークを有してもよいし、５つ以上の濃度ピークを有してもよい。本例の濃度ピーク群２００は、第１濃度ピーク２０１と副ピーク群２１０とを有する。
　第１濃度ピーク２０１は、半導体基板１０の深さ方向において、濃度ピーク群２００の１または複数の濃度ピークのうち最も半導体基板１０の裏面２３側に設けられる。深さ位置Ｄ１は、半導体基板１０の深さ方向における、第１濃度ピーク２０１の裏面２３からの深さである。本例の第１濃度ピーク２０１は、水素のイオン注入によって形成されるが、リン等のＮ型のドーパントのイオン注入によって形成されてもよい。
　第１濃度ピーク２０１のドーピング濃度は、副ピーク群２１０の１または複数の濃度ピークのドーピング濃度よりも大きくてよい。本例の第１濃度ピーク２０１は、第２濃度ピーク２０２、第３濃度ピーク２０３および第４濃度ピーク２０４よりもドーピング濃度が大きい。第１濃度ピーク２０１のドーピング濃度は、裏面側領域６０の濃度ピークのドーピング濃度よりも小さくてよい。第１濃度ピーク２０１のドーピング濃度は、１．０Ｅ＋１５ｃｍ－３以上、１．０Ｅ＋１７ｃｍ－３以下であってよい。
　副ピーク群２１０は、半導体基板１０の深さ方向において、第１濃度ピーク２０１よりも半導体基板１０のおもて面２１側に設けられる。副ピーク群２１０は、第１濃度ピーク２０１以外の１または複数の濃度ピークを含んでよい。本例の副ピーク群２１０は、第２濃度ピーク２０２、第３濃度ピーク２０３および第４濃度ピーク２０４の３つの濃度ピークを含む。副ピーク群２１０は、水素以外の予め定められた第１ドーパントのイオン注入によって形成された１または複数の濃度ピークを含んでよい。本例の第１ドーパントはリンであるが、Ｎ型のドーパントであればこれに限定されない。
　第１水素ピーク１０１は、水素の原子密度のピークである。第１水素ピーク１０１は、半導体基板１０の深さ方向において、第１濃度ピーク２０１の深さ位置Ｄ１と同じか、第１濃度ピーク２０１の深さ位置Ｄ１よりも半導体基板１０の裏面２３側に設けられる。第１水素ピーク１０１は、半導体基板１０の深さ方向において、副ピーク群２１０の１または複数の濃度ピークよりも半導体基板１０の裏面２３側に設けられてよい。第１水素ピーク１０１は、半導体基板１０の深さ方向において、裏面側領域６０の濃度ピークよりも半導体基板１０のおもて面２１側に設けられてよい。
　深さ位置Ｐｈ１は、半導体基板１０の深さ方向における、第１水素ピーク１０１の裏面２３からの深さである。本例の第１水素ピーク１０１は、半導体基板１０の深さ方向において、第１濃度ピーク２０１の深さ位置Ｄ１と同じである。即ち、深さ位置Ｐｈ１は、深さ位置Ｄ１と等しい。深さ位置Ｐｈ１は、半導体基板１０の深さ方向において、半導体基板１０の裏面２３から０μｍより大きく、１０．０μｍ未満であってよい。第１水素ピーク１０１の深さ位置Ｐｈ１は、０μｍより大きくてよく、３．０μｍ未満であってよく、５．０μｍ未満であってよく、１．０μｍ未満であってよい。
　半導体基板１０は、格子欠陥を備えてよい。格子欠陥は、電荷キャリア（電子または正孔）の移動度またはライフタイムを低減することがある。電荷キャリアの移動度またはライフタイムを、単に移動度またはライフタイムと称する場合がある。第１水素ピーク１０１の原子密度は、格子欠陥により低下した移動度を、低下した値よりも高い値に回復することができる程度に設定されてよい。第１水素ピーク１０１の原子密度は、格子欠陥により低下した移動度を、結晶状態における値に回復することができる程度に設定されてよい。第１水素ピーク１０１の原子密度は、格子欠陥により低下したライフタイムを、低下した値よりも高い値に回復することができる程度に設定されてよい。第１水素ピーク１０１の原子密度は、格子欠陥により低下したライフタイムを、結晶状態における値に回復することができる程度に設定されてよい。
　第１水素ピーク１０１の原子密度は、半導体基板１０の深さ方向において、裏面２３から深さ位置Ｐｈ１まで増加した後、おもて面２１に向けて徐々に減少してよい。第１水素ピーク１０１の原子密度は、１．０Ｅ＋１６ｃｍ－３以上、１．０Ｅ＋２０ｃｍ－３以下であってよく、１．０Ｅ＋１７ｃｍ－３以上、１．０Ｅ＋１９ｃｍ－３以下であってよい。
　第１濃度ピーク２０１のドーパントは、第１水素ピーク１０１を形成するためにイオン注入された水素である。水素は、水素のイオン注入により生成された１以上の格子間原子（本例ではシリコン）または１以上の空孔と結合し、水素ドナーを形成する。格子間原子および空孔は、格子欠陥の一例である。即ち、第１濃度ピーク２０１は、水素ドナーのドーピング濃度のピークであってよい。本例の第１濃度ピーク２０１は、半導体基板１０の深さ方向において、第１水素ピーク１０１と略等しい位置に設けられる。本例では、第１濃度ピーク２０１のドーパントが第１ドーパントではないので、第１濃度ピーク２０１は、第１ドーパントのドーパント原子密度２２０のピークと重複していなくてよい。第１水素ピーク１０１は、半導体基板１０の深さ方向において、コレクタ領域２２の濃度ピークと、第２濃度ピーク２０２との間に設けられてよい。
　副ピーク群２１０における１または複数の濃度ピークの深さは、０．５μｍ以上、１０．０μｍ以下であってよい。副ピーク群２１０における１または複数の濃度ピークの深さは、１．０μｍ以上、５．０μｍ以下であってよい。
　副ピーク群２１０における１または複数の濃度ピークのうち、半導体基板１０の深さ方向において、最も半導体基板１０の裏面２３側の第２濃度ピーク２０２の深さ位置Ｄ２は、半導体基板１０の裏面２３から３．０μｍ以上であってよい。本例の半導体装置１００は、３．０μｍ以上の深さ位置に副ピーク群２１０を有する場合であっても、第１水素ピーク１０１を設けることにより、格子欠陥により低下した移動度またはライフタイムを回復することができる。
　副ピーク群２１０における１または複数の濃度ピークのうち、半導体基板１０の深さ方向において、最も半導体基板１０のおもて面２１側の濃度ピークの深さ位置（本例では深さ位置Ｄ４）は、半導体基板１０の裏面から１０．０μｍ以下であってよい。深さ位置Ｄ４は、半導体基板１０の深さ方向における、第４濃度ピーク２０４の裏面２３からの深さ位置である。第４濃度ピーク２０４の深さ位置Ｄ４は、１０．０μｍ以下であってよい。第４濃度ピーク２０４の深さ位置Ｄ４は、裏面２３から半導体基板１０の基板厚の１０％以上、２０％以下の深さ位置に設けられてよい。
　なお、第３濃度ピーク２０３の深さ位置Ｄ３は、半導体基板１０の深さ方向において、第２濃度ピーク２０２の深さ位置Ｄ２と第４濃度ピーク２０４の深さ位置Ｄ４との間である。第３濃度ピーク２０３の深さ位置Ｄ３は、半導体基板１０の深さ方向において、深さ位置Ｄ２および深さ位置Ｄ４と等距離であってよい。第３濃度ピーク２０３の深さ位置Ｄ３は、半導体基板１０の深さ方向において、深さ位置Ｄ４よりも深さ位置Ｄ２に近接してよく、深さ位置Ｄ２よりも深さ位置Ｄ４に近接してもよい。
　副ピーク群２１０における１または複数の濃度ピークのドーピング濃度は、１．０Ｅ＋１５ｃｍ－３以上、１．０Ｅ＋１６ｃｍ－３以下であってよい。副ピーク群２１０のドーピング濃度は、半導体基板１０の深さ方向において、裏面２３に近づくにつれて、徐々に大きくなってよい。第２濃度ピーク２０２のドーピング濃度は、第３濃度ピーク２０３および第４濃度ピーク２０４のドーピング濃度よりも大きくてよい。第３濃度ピーク２０３のドーピング濃度は、第４濃度ピーク２０４のドーピング濃度よりも大きくてよい。
　本例の副ピーク群２１０のドーピング濃度の谷は、第１ドーパントのドーパント原子密度２２０と実質的に等しくてよい。実質的に等しいとは、ドーピング濃度がドーパント原子密度の９０％以上１００％以下の範囲にあることであってよい。副ピーク群２１０のドーピング濃度のピークの大きさも、ドーパント原子密度２２０のピークと略等しくてよい。即ち、第２濃度ピーク２０２、第３濃度ピーク２０３および第４濃度ピーク２０４は、それぞれドーパント原子密度２２０のピークと実質的に等しい大きさのドーピング濃度を有してよい。但し、副ピーク群２１０のドーピング濃度は、活性化の条件等に応じて、ドーパント原子密度２２０と異なっていてもよい。
　コレクタ領域２２は、裏面側領域６０の一例である。コレクタ領域２２のドーピング濃度の濃度ピークの深さ位置Ｄｃは、半導体基板１０の深さ方向において、半導体基板１０の裏面２３から０μｍより大きく、０．５μｍ未満であってよい。コレクタ領域２２の濃度ピークのドーピング濃度は、１．０Ｅ＋１５ｃｍ－３以上、１．０Ｅ＋１８ｃｍ－３以下であってよい。なお、本例では、裏面側領域６０がコレクタ領域２２である場合について説明しているものの、裏面側領域６０がカソード領域８２であってもよい。
　本例の半導体装置１００は、半導体基板１０の深さ方向において、副ピーク群２１０よりも裏面２３側に第１水素ピーク１０１を有することにより、水素が格子欠陥におけるダングリングボンドを終端する等して、半導体基板１０の格子欠陥により低下した移動度またはライフタイムを回復することができる。これにより、半導体基板１０の移動度を改善し、ライフタイムの低下を抑制することで、半導体装置１００の電気特性を向上することができる。
　ここで、水素以外の第１ドーパントは、活性化の際に半導体基板１０の酸素濃度または炭素濃度の影響を受けにくい。本例の半導体装置１００は、副ピーク群２１０を第１ドーパントのイオン注入により形成することで、半導体基板１０における酸素濃度または炭素濃度の影響が少ないバッファ領域２０を提供することができる。本例の半導体装置１００は、ＦＺ法（フローティングゾーン）で形成した半導体基板１０よりも酸素濃度または炭素濃度の高いＣＺ法（チョクラルスキー法）またはＭＣＺ法（磁場印加チョクラルスキー法）で形成した半導体基板１０を用いた場合であっても、酸素濃度または炭素濃度の影響を抑制することができる。
　なお、半導体基板１０には、第１ドーパントとしてイオン注入されたリンとは別に、リンまたはアンチモンが残留していてもよい。半導体基板１０には、ボロンがリンおよびアンチモンよりも低いドーピング濃度でドープされていてもよい。
　図３Ｂは、バッファ領域２０におけるドーピング濃度の濃度分布の変形例を示す。本例では、副ピーク群２１０の谷のドーピング濃度が図３Ａの実施例と相違する。本例では、図３Ａの実施例と相違する点について特に説明する。なお、本例では、裏面側領域６０がコレクタ領域２２である場合について説明しているものの、裏面側領域６０がカソード領域８２であってもよい。
　本例の副ピーク群２１０のドーピング濃度の谷は、第１ドーパントのドーパント原子密度２２０よりも高い。副ピーク群２１０のドーピング濃度のピークの大きさは、ドーパント原子密度２２０のピークと略等しくてよい。即ち、第２濃度ピーク２０２、第３濃度ピーク２０３および第４濃度ピーク２０４は、それぞれドーパント原子密度２２０のピークと略等しい大きさのドーピング濃度を有してよい。
　本例の半導体装置１００は、第１水素ピーク１０１を備えることで半導体基板１０の格子欠陥により低下した移動度またはライフタイムを回復している。また、半導体装置１００は、半導体基板１０に第１水素ピーク１０１を形成することに加えて、半導体基板１０に酸素または炭素が存在することにより、半導体基板１０のドーピング濃度が増加してよい。例えば、半導体中に存在する空孔（Ｖ）または格子間原子（本例では格子間シリコン）、酸素（Ｏ）、炭素（Ｃ）および水素（Ｈ）の少なくも２種類以上の要素が結合した複合欠陥の形成により水素ドナーが形成されて、ドーピング濃度の谷部における値が、第１ドーパントのドーピング濃度の谷部における値に加算されてよい。
　図３Ｃは、バッファ領域２０におけるドーピング濃度の濃度分布の変形例を示す。本例では、第１濃度ピーク２０１と略同一の位置にドーパント原子密度２２０のピークが形成されている点で図３Ｂの実施例と相違する。なお、本例の半導体装置１００は、裏面側領域６０としてカソード領域８２を備えるが、コレクタ領域２２を備えてもよい。本例では、図３Ｂの実施例と相違する点について特に説明する。
　第１濃度ピーク２０１のドーパントは、第１水素ピーク１０１を形成するためのイオン注入された水素および第１ドーパントである。即ち、第１濃度ピーク２０１は、イオン注入された水素がドナー化した水素ドナーのドーピング濃度と、イオン注入された第１ドーパントがドナー化したドナーのドーピング濃度の足し合わせのピークであってよい。本例の第１濃度ピーク２０１は、半導体基板１０の深さ方向において、第１水素ピーク１０１およびドーパント原子密度２２０のピークと略等しい位置に設けられる。本例のドーパント原子密度２２０は、濃度ピーク群２００の４つのドーピング濃度のピークに対応した深さ位置に、４つのピークを有する。
　カソード領域８２は、裏面側領域６０の一例である。カソード領域８２のドーピング濃度の濃度ピークの深さ位置Ｄｋは、半導体基板１０の深さ方向において、半導体基板１０の裏面２３から０μｍより大きく、１．０μｍ未満であってよい。カソード領域８２の濃度ピークのドーピング濃度は、１．０Ｅ＋１８ｃｍ－３以上、１．０Ｅ＋２０ｃｍ－３以下であってよい。なお、本例では、裏面側領域６０がカソード領域８２である場合について説明しているものの、裏面側領域６０がコレクタ領域２２であってもよい。
　図３Ｄは、バッファ領域２０におけるドーピング濃度の濃度分布の変形例を示す。本例では、第１水素ピーク１０１の深さ位置が図３Ｂの実施例と相違する。本例では、図３Ｂの実施例と相違する点について特に説明する。なお、本例の半導体装置１００は、裏面側領域６０としてカソード領域８２を備えるが、コレクタ領域２２を備えてもよい。
　第１濃度ピーク２０１のドーパントは、第１ドーパントである。即ち、第１濃度ピーク２０１と対応する深さ位置に、ドーパント原子密度２２０のピークが形成されている。本例のドーパント原子密度２２０は、濃度ピーク群２００の４つのドーピング濃度のピークに対応した深さ位置に、４つのピークを有する。
　一方、第１水素ピーク１０１は、半導体基板１０の深さ方向において、第１濃度ピーク２０１と離間して設けられてよい。第１水素ピーク１０１は、半導体基板１０の深さ方向において、裏面側領域６０の濃度ピークよりも半導体基板１０の裏面２３側に設けられてよい。即ち、第１濃度ピーク２０１の深さ位置Ｄ１は、第１水素ピーク１０１の深さ位置Ｐｈ１よりも大きくてよい。また、第１水素ピーク１０１は、半導体基板１０の深さ方向において、第１濃度ピーク２０１の半値幅よりも外側となるように第１濃度ピーク２０１と離れて配置されてよい。
　図３Ｅは、バッファ領域２０におけるドーピング濃度の濃度分布の変形例を示す。本例では、半導体基板１０が第１水素ピーク１０１および第２水素ピーク１０２を有する点で図３Ｂの実施例と相違する。本例では、図３Ｂの実施例と相違する点について特に説明する。なお、本例では、裏面側領域６０がカソード領域８２である場合について説明しているものの、裏面側領域６０がコレクタ領域２２であってもよい。
　第２水素ピーク１０２は、半導体基板１０の深さ方向において、第１水素ピーク１０１よりも半導体基板１０のおもて面２１側に設けられる。第２水素ピーク１０２は、半導体基板１０の深さ方向において、副ピーク群２１０の１または複数の濃度ピークのうち最も半導体基板１０のおもて面２１側の濃度ピークよりも半導体基板１０のおもて面２１側に設けられてよい。即ち、本例の第２水素ピーク１０２は、半導体基板１０の深さ方向において、第４濃度ピーク２０４よりもおもて面２１側に設けられる。第２水素ピーク１０２の深さ位置Ｐｈ２は、第４濃度ピーク２０４の深さ位置Ｄ４よりも大きくてよい。
　なお、第２水素ピーク１０２は、最もおもて面２１側に位置する第１ドーパントのピーク（本例では第４濃度ピーク２０４）より裏面２３側にあってもよい。すなわち、最もおもて面２１側に位置する第１ドーパントのピークが、第２水素ピークよりもおもて面２１側に位置してもよい。
　第２水素ピーク１０２は、半導体基板１０の深さ方向において、副ピーク群２１０の１または複数の濃度ピークのうち最も半導体基板１０のおもて面２１側の濃度ピークとドリフト領域１８との間に設けられてよい。即ち、本例の第２水素ピーク１０２は、半導体基板１０の深さ方向において、第４濃度ピーク２０４とドリフト領域１８との間に設けられる。第２水素ピーク１０２を設けることで、レーザアニールの届きにくい、裏面２３からより離れた領域の格子欠陥を結晶状態に回復しやすくなる。
　第２水素ピーク１０２の原子密度は、第１水素ピーク１０１の原子密度よりも小さくてよい。第２水素ピーク１０２の原子密度は、１．０Ｅ＋１４ｃｍ－３以上、１．０Ｅ＋１９ｃｍ－３以下であってよく、１．０Ｅ＋１５ｃｍ－３以上、１．０Ｅ＋１８ｃｍ－３以下であってよい。第２水素ピーク１０２の深さ位置Ｐｈ２は、５．０μｍ以上であってよく、８．０μｍ以上であってよく、１０．０μｍ以上であってよい。第２水素ピーク１０２の深さ位置Ｐｈ２は、２０．０μｍ以下であってよく、１５．０μｍ以下であってよく、１０．０μｍ以下であってよい。なお、ドーピング濃度の濃度分布は、点線で示すように、第２水素ピーク１０２に対応するドーピング濃度の追加ピーク２０５を有してもよい。追加ピーク２０５は、第４濃度ピーク２０４よりも低くてよい。追加ピーク２０５は、省略されてもよい。
　図４Ａは、半導体基板１０におけるドーピング濃度分布の一例を示す。本図においては第１水素ピーク１０１の原子密度の分布を合わせて示している。また、本図では、ドリフト領域１８の上端からの積分濃度を合わせて示している。
　本明細書では、ドリフト領域１８の上端から半導体基板１０の特定の位置まで、半導体基板１０の深さ方向に沿ってドーピング濃度を積分した値を、積分濃度と称する。コレクタ電極２４とエミッタ電極５２との間に順バイアス電圧を印加すると、ベース領域１４の下面からドリフト領域１８にわたって、深さ方向に空乏層が広がる。印加電圧を増加して、空乏層における電界強度の最大値が臨界電界強度に達すると、アバランシェ降伏が発生する。アバランシェ降伏が発生するときの空乏層の裏面２３側の端部を特定位置とする場合に、ドリフト領域１８の上端から特定位置までドーピング濃度を積分した積分濃度を、臨界積分濃度Ｎｃと称する。
　なお、半導体装置１００において、コレクタ電極２４とエミッタ電極５２との間に順バイアス電圧が印加されるとは、ゲートがオフの状態において、コレクタ電極２４の電位がエミッタ電極５２の電位よりも高いことを指す。半導体装置１００にアバランシェ降伏が発生すると、コレクタ電極２４とエミッタ電極５２間にアバランシェ電流が流れ、コレクタ電極２４とエミッタ電極５２間の電圧ＶＣＥの増加が止まる。この場合、空乏層は、積分濃度が臨界積分濃度Ｎｃに達する位置ＰＮｃよりも裏面２３側には広がらなくなる。
　半導体基板１０の深さ方向において、ドリフト領域１８の上端から半導体基板１０の裏面２３側に向けてドーピング濃度を積分した積分濃度が、バッファ領域２０において臨界積分濃度に達してよい。本例では、半導体基板１０の深さ方向において、ドリフト領域１８の上端から第２濃度ピーク２０２までの積分濃度が、臨界積分濃度Ｎｃ以上であってよい。臨界積分濃度Ｎｃに達する位置ＰＮｃは、第２濃度ピーク２０２の深さ位置Ｄ２に一致してよい。即ち、ベース領域１４の下面側から広がる空乏層は、第２濃度ピーク２０２によって止められてよい。但し、ベース領域１４の下面側から広がる空乏層は、第１濃度ピーク２０１、第３濃度ピーク２０３または第４濃度ピーク２０４等の他の濃度ピークによって止められてもよい。
　第１水素ピーク１０１は、半導体基板１０の深さ方向において、積分濃度が臨界積分濃度Ｎｃに達する深さ位置よりも、半導体基板１０の裏面２３側に設けられてよい。即ち、第１水素ピーク１０１は、空乏層を止めるバッファ領域２０の濃度ピークよりも裏面２３側に設けられてよい。本例の第１水素ピーク１０１は、第２濃度ピーク２０２よりも裏面２３側に設けられる。
　臨界積分濃度Ｎｃに達する位置ＰＮｃとバッファ領域２０のピーク位置（本例では第２濃度ピーク２０２の深さ位置Ｄ２）は一致しなくてもよい。臨界積分濃度Ｎｃに達する位置ＰＮｃは、第１濃度ピーク２０１と第２濃度ピーク２０２との間に位置してよく、第２濃度ピーク２０２と第３濃度ピーク２０３との間に位置してよく、第３濃度ピーク２０３と第４濃度ピーク２０４との間に位置してよい。
　図４Ｂは、変形例である半導体基板１０におけるドーピング濃度分布の一例を示す。本例の半導体基板１０は、第２水素ピーク１０２を有する点で、図４Ａの実施例と相違する。即ち、本例の半導体装置１００は、図３Ｅの実施例に相当する。
　第２水素ピーク１０２は、半導体基板１０の深さ方向において、第１水素ピーク１０１よりもおもて面２１側に設けられる。半導体基板１０の深さ方向において、第１水素ピーク１０１と第２水素ピーク１０２との間には、第１ドーパントのピークが１つ以上設けられてよい。本例の半導体装置１００は、半導体基板１０の深さ方向において、第１水素ピーク１０１と第２水素ピーク１０２との間に、第２濃度ピーク２０２、第３濃度ピーク２０３および第４濃度ピーク２０４が設けられる。
　第２水素ピーク１０２は、半導体基板１０の深さ方向において、積分濃度が臨界積分濃度Ｎｃに達する深さ位置よりも、半導体基板１０のおもて面２１側に設けられてよい。即ち、第２水素ピーク１０２は、空乏層を止めるバッファ領域２０の濃度ピークよりもおもて面２１側に設けられてよい。本例の第２水素ピーク１０２の原子密度は、第１水素ピーク１０１の原子密度よりも低い。但し、第２水素ピーク１０２の原子密度は、第１水素ピーク１０１の原子密度と同一であってよく、第１水素ピーク１０１の原子密度よりも大きくてよい。
　第２水素ピーク１０２は、半導体基板１０の深さ方向において、最もおもて面２１側に位置する第１ドーパントのピークよりもおもて面２１側に設けられてよい。本例の第２水素ピーク１０２は、半導体基板１０の深さ方向において、第４濃度ピーク２０４よりもおもて面２１側に設けられる。但し、第２水素ピーク１０２は、半導体基板１０の深さ方向において、最もおもて面２１側に位置する第１ドーパントのピークよりも裏面２３側に設けられてよい。言い換えると、半導体基板１０の深さ方向において、最もおもて面２１側に位置する第１ドーパントのピークは、第２水素ピーク１０２よりもおもて面２１側に位置してよい。
　図５は、アニール温度に応じた活性化度合いの違いを説明するための図である。縦軸は、ＳＲ測定によるキャリア濃度である。ドーパント原子密度２２０は、アニール前のリンの原子密度を示す。実線のグラフＣｈは、９００℃の高温で３０分、半導体基板１０をアニールした後のリンのドーピング濃度を示す。一点鎖線のグラフＣｌは、４５０℃の低温で５時間、半導体基板１０をアニールした後のリンのドーピング濃度を示す。
　比較的高温でアニールしたグラフＣｈの方が、低温でアニールしたグラフＣｌよりも、ドーピング濃度が高くなっており、より活性化されていることが分かる。つまり、バッファ領域２０のアニールに用いられるような温度（例えば、４５０℃）ではドーパントの活性化、あるいは移動度やライフタイムの回復が不十分な場合がある。一方、おもて面２１側の構造を形成した後に、半導体基板１０を高温でアニールすることは、微細化した半導体装置１００の製造プロセスを考慮すると困難な場合がある。例えば、タングステンなどの高温で溶融してしまう材料をおもて面２１側に用いる場合には、裏面２３側の構造を形成するために高温でアニールすることが困難である。
　これに対して、半導体装置１００が第１水素ピーク１０１を有する場合、半導体基板１０を高温でアニールしなくとも、水素が移動度およびライフタイムの回復に寄与する。これにより、バッファ領域２０の活性化だけでなく移動度およびライフタイムの回復を実現することができる。
　図６は、比較例であるバッファ領域５２０のドーピング濃度の分布の一例である。バッファ領域５２０は、第１濃度ピーク５０１、第２濃度ピーク５０２、第３濃度ピーク５０３および第４濃度ピーク５０４の４つの濃度ピークを有する。但し、バッファ領域５２０は、水素の濃度ピークを有さない。そのため、バッファ領域５２０のドーピング濃度の谷の領域において十分に活性化または回復がされておらず、ドーピング濃度がドーパント原子密度５１０よりも低下している。活性化または回復が不十分な場合、キャリアの移動度が低下して半導体装置の電気特性が悪化する場合がある。また、レーザアニールによる活性化が困難な領域では、格子欠陥が残留する場合がある。
　図７Ａは、半導体装置１００の製造工程の一例を示すフローチャートである。ステップＳ１００において、半導体装置１００のおもて面２１側の構造を形成する。また、ステップＳ１００においては、おもて面２１側の構造を形成した後に、半導体基板１０の裏面２３側を研削して、半導体基板１０の厚みを、要求される耐圧に応じて調整してよい。
　ステップＳ１０２において、半導体基板１０の裏面２３側から裏面側領域６０を形成するためのドーパントをイオン注入する。裏面側領域６０は、半導体基板１０の裏面２３の全面に形成されてよい。半導体基板１０の深さ方向において、ドリフト領域１８よりも半導体基板１０の裏面２３側に、裏面側領域６０がドーピング濃度の濃度ピークを有するようにイオン注入されてよい。裏面側領域６０がコレクタ領域２２の場合、ドーパントはボロンであってよい。裏面側領域６０がカソード領域８２の場合、ドーパントはリンであってよい。裏面側領域６０がコレクタ領域２２およびカソード領域８２の両方を含む場合、コレクタ領域２２とカソード領域８２のドーパントをそれぞれの領域に分けてイオン注入してよい。
　コレクタ領域２２を形成するためのイオンのドーズ量は、１．０Ｅ＋１２／ｃｍ２以上であってよく、１．０Ｅ＋１５／ｃｍ２以下であってよい。カソード領域８２を形成するためのイオンのドーズ量は、１．０Ｅ＋１４／ｃｍ２以上であってよく、１．０Ｅ＋１６／ｃｍ２以下であってよい。
　ステップＳ１０４において、副ピーク群２１０の第１ドーパントをイオン注入する。第１濃度ピーク２０１のドーパントが第１ドーパントを含む場合、副ピーク群２１０に加えて、第１濃度ピーク２０１に対応する深さ位置にも第１ドーパントをイオン注入してよい。本例では、裏面側領域６０を形成するためのドーパントをイオン注入した後に、副ピーク群２１０の第１ドーパントをイオン注入しているが、副ピーク群２１０の第１ドーパントをイオン注入した後に裏面側領域６０のドーパントをイオン注入してもよい。
　ステップＳ１０６において、半導体基板１０の裏面２３側から半導体基板１０をレーザアニールする。即ち、副ピーク群２１０を形成するために、半導体基板１０に第１ドーパントをイオン注入する段階（ステップＳ１０４）の後に、半導体基板１０をレーザアニールする。本例では、赤外線（ＩＲ）レーザを用いて半導体基板１０をレーザアニールするが、これに限定されない。ＩＲレーザは、７８０ｎｍよりも大きな波長を有するレーザであってよく、一例において１０６４ｎｍの波長を有してよい。
　ステップＳ１０８において、第１水素ピーク１０１を形成するための水素を半導体基板１０にイオン注入する。水素は、半導体基板１０の裏面２３側からイオン注入されてよい。ステップＳ１０８においては、第１水素ピーク１０１を形成するための水素に加えて、第２水素ピーク１０２を形成するための水素をイオン注入してもよい。
　ステップＳ１１０において、水素をイオン注入した後に、半導体基板１０を熱アニールする。半導体基板１０の水素をイオン注入した後に熱アニールすることによって、水素が半導体基板１０の深さ方向に拡散して、バッファ領域２０のドーパントを活性化させやすくなる。熱アニールとは、炉の中で半導体装置１００を加熱する炉アニールであってよい。熱アニールの温度は、３００℃以上、５００℃以下であってよく、３５０℃以上、４５０℃以下であってよい。例えば、熱アニールの温度は、３７０℃である。熱アニールの時間は５時間であってよい。
　ステップＳ１１２において、裏面側電極を形成する。裏面側電極は、コレクタ電極２４であってよく、カソード電極であってもよい。例えば、裏面側電極は、スパッタ法により形成される。裏面側電極は、アルミニウム層、チタン層およびニッケル層等が積層された積層電極であってよい。このような工程で、半導体装置１００を製造することができる。
　ここで、ＩＲレーザを用いたレーザアニールでは、裏面側領域６０などのバッファ領域２０よりも浅い領域を活性化させることが困難な場合がある。本例の半導体装置１００は、第１水素ピーク１０１を備えており、水素が基板中の残留欠陥と相互作用して残留欠陥をドナー化することができる。これにより、グリーンレーザのレーザアニールを省略した場合であっても、熱アニールで裏面側領域６０を活性化することができる。
　本例では、裏面側領域６０を形成する段階（ステップＳ１０２）の後であって、副ピーク群２１０を形成するために、半導体基板１０に第１ドーパントをイオン注入する段階（ステップＳ１０４）の前に、半導体基板１０をレーザアニールする段階を備えなくてよい。このように、裏面側領域６０を形成するために専用のレーザアニール（例えば、グリーンレーザによるレーザアニール）工程を用いなくとも、第１水素ピーク１０１形成した後の熱アニールによって、裏面側領域６０を活性化することができる。
　なお、半導体基板１０の裏面２３側に第１ライフタイム制御領域１５１などの他の領域を形成する場合は、適宜これらの領域を形成するための工程が追加されてよい。
　図７Ｂは、半導体装置１００の製造工程の変形例を示すフローチャートである。本例では、裏面側領域６０を形成するために半導体基板１０をレーザアニールする点で図７Ａの実施例と相違する。本例では、図７Ａの実施例と相違する点について特に説明する。
　ステップＳ１０３において、半導体基板１０をレーザアニールする。即ち、本例では、裏面側領域６０を形成する段階（ステップＳ１０２）の後であって、副ピーク群２１０を形成するために、半導体基板１０に第１ドーパントをイオン注入する段階（ステップＳ１０４）の前に、半導体基板１０をレーザアニールする段階を備える。本例では、グリーンレーザを用いて半導体基板１０をレーザアニールするが、これに限定されない。ステップＳ１０２において、裏面側領域６０を形成するためのドーパントをイオン注入した後に、半導体基板１０をレーザアニールすることにより、裏面側領域６０が形成される深さ位置を選択的に活性化することができる。
　裏面側領域６０のアニールに用いられるグリーンレーザの種類は、特に限定されない。裏面側領域６０のアニールに用いられるレーザは、固体レーザであるＹＡＧ２ωレーザ（波長５３２ｎｍ）であってよいが、これに限定されない。
　なお、裏面側領域６０を形成するための段階は、裏面側領域６０を形成するための熱アニールを含まなくてよい。即ち、裏面側領域６０における欠陥の回復およびドーパントの活性化がレーザアニールのみによって実現されてよい。但し、裏面側領域６０における欠陥の回復およびドーパントの活性化は、レーザアニールに加えて、熱アニールも併用して実現されてもよい。
　ここで、バッファ領域２０のより深い領域（例えば、裏面２３から３μｍ以上）を活性化させるためにはエネルギー密度を上げる必要があるものの、半導体基板１０の溶融閾値を越えてしまうので、レーザアニールによってバッファ領域２０を活性化することが困難な場合がある。本例の半導体装置１００は、第１水素ピーク１０１を備えており、水素によって残留欠陥をドナー化することができる。これにより、より深い領域のバッファ領域２０を活性化させることができる。
　図７Ｃは、半導体装置１００の製造工程の変形例を示すフローチャートである。本例では、副ピーク群２１０を形成するためのレーザアニール工程を備えない点で図７Ｂの実施例と相違する。本例では、図７Ｂの実施例と相違する点について特に説明する。
　本例では、副ピーク群２１０を形成するために、半導体基板１０に第１ドーパントをイオン注入する段階（ステップＳ１０４）の後に、第１水素ピーク１０１を形成するために、半導体基板１０に水素をイオン注入する段階（ステップＳ１０８）を備える。ステップＳ１１０において、水素をイオン注入した後に半導体基板１０を熱アニールする。即ち、半導体基板１０に第１ドーパントをイオン注入する段階（ステップＳ１０４）の後であって、半導体基板１０に水素をイオン注入する段階（ステップＳ１０８）の前に、半導体基板１０をレーザアニールする段階を含まない。即ち、副ピーク群２１０を形成するためのＩＲレーザを用いたレーザアニールが不要である。ＩＲレーザを用いたレーザアニールを省略する場合、第１水素ピーク１０１に加えて、副ピーク群２１０よりもおもて面２１側に第２水素ピーク１０２を形成することで、さらに活性化しやすくしてもよい。
　このように、第１水素ピーク１０１または第２水素ピーク１０２を形成することにより、バッファ領域２０を活性化しやすくなるので、レーザアニールを省略して熱アニールでバッファ領域２０を活性化することができる。本例では、ステップＳ１０３において、裏面側領域６０を形成するためにグリーンレーザで半導体基板１０をレーザアニールしているが、このレーザアニール工程を省略してもよい。
　以上の通り、本例の製造方法では、グリーンレーザおよびＩＲレーザを選択的に使用して、裏面側領域６０とバッファ領域２０の両方を活性化することができる。レーザアニールを省略するか否かは、バッファ領域２０の１または複数のピークの深さに応じて決定してよく、形成する水素ピークの条件に応じて決定してもよい。製造する半導体装置１００の構成に応じて、適当な製造方法を選択して、製造工程を簡略化することができる。
　以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。
　請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
１０・・・半導体基板、１２・・・エミッタ領域、１４・・・ベース領域、１５・・・コンタクト領域、１６・・・蓄積領域、１７・・・ウェル領域、１８・・・ドリフト領域、２０・・・バッファ領域、２１・・・おもて面、２２・・・コレクタ領域、２３・・・裏面、２４・・・コレクタ電極、２５・・・接続部、・・・３０・・・ダミートレンチ部、３１・・・延伸部分、３２・・・ダミー絶縁膜、３３・・・接続部分、３４・・・ダミー導電部、３８・・・層間絶縁膜、４０・・・ゲートトレンチ部、４１・・・延伸部分、４２・・・ゲート絶縁膜、４３・・・接続部分、４４・・・ゲート導電部、５０・・・ゲート金属層、５２・・・エミッタ電極、５４・・・コンタクトホール、５５・・・コンタクトホール、５６・・・コンタクトホール、６０・・・裏面側領域、７０・・・トランジスタ部、７１・・・メサ部、８０・・・ダイオード部、８１・・・メサ部、８２・・・カソード領域、８５・・・延長領域、９０・・・境界部、９１・・・メサ部、１００・・・半導体装置、１０１・・・第１水素ピーク、１０２・・・第２水素ピーク、１０５・・・端辺、１１２・・・ゲートパッド、１２０・・・活性部、１３０・・・外周ゲート配線、１３１・・・活性側ゲート配線、１４０・・・エッジ終端構造部、１５１・・・第１ライフタイム制御領域、１５２・・・第２ライフタイム制御領域、２００・・・濃度ピーク群、２０１・・・第１濃度ピーク、２０２・・・第２濃度ピーク、２０３・・・第３濃度ピーク、２０４・・・第４濃度ピーク、２０５・・・追加ピーク、２１０・・・副ピーク群、２２０・・・ドーパント原子密度、５０１・・・第１濃度ピーク、５０２・・・第２濃度ピーク、５０３・・・第３濃度ピーク、５０４・・・第４濃度ピーク、５１０・・・ドーパント原子密度、５２０・・・バッファ領域

Claims (35)

  1. 　おもて面および裏面を有する半導体基板に設けられた第１導電型のドリフト領域と、
    　前記半導体基板の深さ方向において、前記ドリフト領域よりも前記半導体基板の前記裏面側に設けられた第１導電型のバッファ領域と、
    　を備え、
    　前記バッファ領域は、ドーピング濃度の１または複数の濃度ピークを含む濃度ピーク群を有し、
    　前記濃度ピーク群は、前記半導体基板の深さ方向において、前記１または複数の濃度ピークのうち最も前記半導体基板の前記裏面側に設けられた第１濃度ピークを含み、
    　前記半導体基板は、前記半導体基板の深さ方向において、前記第１濃度ピークの深さ位置と同じか、前記第１濃度ピークの深さ位置よりも前記半導体基板の前記裏面側に設けられた、水素の原子密度のピークである第１水素ピークを含む
    　半導体装置。
  2. 　前記濃度ピーク群は、前記半導体基板の深さ方向において、前記第１濃度ピークよりも前記半導体基板の前記おもて面側に設けられた副ピーク群を含み、
    　前記副ピーク群は、水素以外の予め定められた第１ドーパントを有する１または複数の濃度ピークを含む
    　請求項１に記載の半導体装置。
  3. 　前記副ピーク群における前記１または複数の濃度ピークのドーピング濃度は、１．０Ｅ＋１５ｃｍ－３以上、１．０Ｅ＋１６ｃｍ－３以下である
    　請求項２に記載の半導体装置。
  4. 　前記第１水素ピークは、前記半導体基板の深さ方向において、前記副ピーク群の前記１または複数の濃度ピークよりも前記半導体基板の前記裏面側に設けられる
    　請求項２に記載の半導体装置。
  5. 　前記第１濃度ピークのドーパントは、前記水素である
    　請求項２に記載の半導体装置。
  6. 　前記第１濃度ピークのドーパントは、前記第１ドーパントである
    　請求項２に記載の半導体装置。
  7. 　前記第１濃度ピークのドーパントは、前記水素および前記第１ドーパントである
    　請求項２に記載の半導体装置。
  8. 　前記副ピーク群における前記１または複数の濃度ピークの深さは、０．５μｍ以上、１０．０μｍ以下である
    　請求項２に記載の半導体装置。
  9. 　前記副ピーク群における前記１または複数の濃度ピークのうち、前記半導体基板の深さ方向において、最も前記半導体基板の前記裏面側の第２濃度ピークの深さ位置は、前記半導体基板の前記裏面から３．０μｍ以上である
    　請求項２に記載の半導体装置。
  10. 　前記副ピーク群における前記１または複数の濃度ピークのうち、前記半導体基板の深さ方向において、最も前記半導体基板の前記おもて面側の濃度ピークの深さ位置は、前記半導体基板の前記裏面から１０．０μｍ以下である
    　請求項２に記載の半導体装置。
  11. 　前記第１ドーパントがリンである
    　請求項２に記載の半導体装置。
  12. 　前記半導体基板は、前記半導体基板の深さ方向において、前記副ピーク群の前記１または複数の濃度ピークのうち最も前記半導体基板の前記おもて面側の濃度ピークよりも前記半導体基板の前記おもて面側に第２水素ピークを有する
    　請求項２に記載の半導体装置。
  13. 　前記第２水素ピークは、前記半導体基板の深さ方向において、前記副ピーク群の前記１または複数の濃度ピークのうち最も前記半導体基板の前記おもて面側の濃度ピークと前記ドリフト領域との間に設けられる
    　請求項１２に記載の半導体装置。
  14. 　前記第１水素ピークの原子密度は、１．０Ｅ＋１７ｃｍ－３以上、１．０Ｅ＋１９ｃｍ－３以下である
    　請求項１に記載の半導体装置。
  15. 　前記第１水素ピークの深さ位置は、前記半導体基板の深さ方向において、前記半導体基板の前記裏面から０μｍより大きく、１０．０μｍ未満である
    　請求項１に記載の半導体装置。
  16. 　前記半導体基板の前記おもて面に設けられたエッジ終端構造部を備える
    　請求項１に記載の半導体装置。
  17. 　前記半導体基板の深さ方向において、前記ドリフト領域の上端から前記半導体基板の前記裏面側に向けてドーピング濃度を積分した積分濃度が、前記バッファ領域において臨界積分濃度に達する
    　請求項１に記載の半導体装置。
  18. 　前記第１水素ピークは、前記半導体基板の深さ方向において、前記積分濃度が前記臨界積分濃度に達する深さ位置よりも、前記半導体基板の前記裏面側に設けられる
    　請求項１７に記載の半導体装置。
  19. 　前記半導体基板の深さ方向において、前記ドリフト領域よりも前記半導体基板の前記裏面側に設けられ、第１導電型または第２導電型のドーピング濃度の濃度ピークを有する裏面側領域を備える
    　請求項１に記載の半導体装置。
  20. 　前記第１水素ピークは、前記半導体基板の深さ方向において、前記裏面側領域の前記濃度ピークよりも前記半導体基板の前記裏面側に設けられる
    　請求項１９に記載の半導体装置。
  21. 　前記第１水素ピークは、前記半導体基板の深さ方向において、前記裏面側領域の前記濃度ピークよりも前記半導体基板の前記おもて面側に設けられる
    　請求項１９に記載の半導体装置。
  22. 　ダイオード部を備え、
    　前記ダイオード部は、前記裏面側領域として第１導電型のカソード領域を備える
    　請求項１９に記載の半導体装置。
  23. 　前記カソード領域の濃度ピークのドーピング濃度は、１．０Ｅ＋１８ｃｍ－３以上、１．０Ｅ＋２０ｃｍ－３以下である
    　請求項２２に記載の半導体装置。
  24. 　前記カソード領域のドーピング濃度の濃度ピークの深さ位置は、前記半導体基板の深さ方向において、前記半導体基板の前記裏面から０μｍより大きく、１．０μｍ未満である
    　請求項２２に記載の半導体装置。
  25. 　トランジスタ部を備え、
    　前記トランジスタ部は、前記裏面側領域として、第２導電型のコレクタ領域を有する
    　請求項１９に記載の半導体装置。
  26. 　前記コレクタ領域の濃度ピークのドーピング濃度は、１．０Ｅ＋１５ｃｍ－３以上、１．０Ｅ＋１８ｃｍ－３以下である
    　請求項２５に記載の半導体装置。
  27. 　前記コレクタ領域のドーピング濃度の濃度ピークの深さ位置は、前記半導体基板の深さ方向において、前記半導体基板の前記裏面から０μｍより大きく、０．５μｍ未満である
    　請求項２５に記載の半導体装置。
  28. 　前記半導体装置は、トランジスタ部およびダイオード部を有するＲＣ－ＩＧＢＴである
    　請求項１に記載の半導体装置。
  29. 　おもて面および裏面を有する半導体基板に第１導電型のドリフト領域を形成する段階と、
    　前記半導体基板の深さ方向において、前記ドリフト領域よりも前記半導体基板の前記裏面側に第１導電型のバッファ領域を形成する段階と、
    　を備え、
    　前記バッファ領域は、ドーピング濃度の１または複数の濃度ピークを含む濃度ピーク群を有し、
    　前記濃度ピーク群は、前記半導体基板の深さ方向において、前記１または複数の濃度ピークのうち最も前記半導体基板の前記裏面側に設けられた第１濃度ピークを含み、
    　前記半導体基板は、前記半導体基板の深さ方向において、前記第１濃度ピークの深さ位置と同じか、前記第１濃度ピークの深さ位置よりも前記半導体基板の前記裏面側に設けられた、水素の原子密度のピークである第１水素ピークを含む
    　半導体装置の製造方法。
  30. 　前記半導体基板の深さ方向において、前記ドリフト領域よりも前記半導体基板の前記裏面側に、第１導電型または第２導電型のドーピング濃度の濃度ピークを有する裏面側領域を形成する段階を備える
    　請求項２９に記載の半導体装置の製造方法。
  31. 　前記裏面側領域を形成する段階の後に、前記半導体基板の深さ方向において、前記第１濃度ピークよりも前記半導体基板の前記おもて面側に設けられた１または複数の濃度ピークを含む副ピーク群を形成するために、水素以外の予め定められた第１ドーパントを前記半導体基板にイオン注入する段階を備える
    　請求項３０に記載の半導体装置の製造方法。
  32. 　前記裏面側領域を形成する段階の後であって、前記副ピーク群を形成するために、前記半導体基板に前記第１ドーパントをイオン注入する段階の前に、前記半導体基板をレーザアニールする段階を備えない
    　請求項３１に記載の半導体装置の製造方法。
  33. 　前記裏面側領域を形成する段階の後であって、前記副ピーク群を形成するために、前記半導体基板に前記第１ドーパントをイオン注入する段階の前に、前記半導体基板をレーザアニールする段階を備える
    　請求項３１に記載の半導体装置の製造方法。
  34. 　前記副ピーク群を形成するために、前記半導体基板に前記第１ドーパントをイオン注入する段階の後に、前記半導体基板をレーザアニールする段階と、
    　前記第１水素ピークを形成するために、前記半導体基板に水素をイオン注入する段階と、
    　前記水素をイオン注入した後に前記半導体基板を熱アニールする段階と、
    　を備える請求項３１に記載の半導体装置の製造方法。
  35. 　前記副ピーク群を形成するために、前記半導体基板に前記第１ドーパントをイオン注入する段階の後に、前記第１水素ピークを形成するために、前記半導体基板に水素をイオン注入する段階と、
    　前記水素をイオン注入した後に前記半導体基板を熱アニールする段階と、
    　を備え、
    　前記半導体基板に前記第１ドーパントをイオン注入する段階の後であって、前記半導体基板に水素をイオン注入する段階の前に、前記半導体基板をレーザアニールする段階を含まない
    　請求項３１に記載の半導体装置の製造方法。
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