JP7456520B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP7456520B2
JP7456520B2 JP2022568089A JP2022568089A JP7456520B2 JP 7456520 B2 JP7456520 B2 JP 7456520B2 JP 2022568089 A JP2022568089 A JP 2022568089A JP 2022568089 A JP2022568089 A JP 2022568089A JP 7456520 B2 JP7456520 B2 JP 7456520B2
Authority
JP
Japan
Prior art keywords
region
trench
section
semiconductor device
semiconductor substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2022568089A
Other languages
English (en)
Other versions
JPWO2022123923A5 (ja
JPWO2022123923A1 (ja
Inventor
俊之 松井
和貴 上村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Electric Co Ltd filed Critical Fuji Electric Co Ltd
Publication of JPWO2022123923A1 publication Critical patent/JPWO2022123923A1/ja
Publication of JPWO2022123923A5 publication Critical patent/JPWO2022123923A5/ja
Priority to JP2024035840A priority Critical patent/JP2024060027A/ja
Application granted granted Critical
Publication of JP7456520B2 publication Critical patent/JP7456520B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/07—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common
    • H01L27/0705—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type
    • H01L27/0727—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type in combination with diodes, or capacitors or resistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/8613—Mesa PN junction diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H01L29/0623—Buried supplementary region, e.g. buried guard ring
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41708—Emitter or collector electrodes for bipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/30—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface
    • H01L29/32—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface the imperfections being within the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

本発明は、半導体装置に関する。
従来、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）等のトランジスタ部と、ダイオード部とを同一基板に形成した半導体装置において、ヘリウムイオン等の粒子線を半導体基板の所定深さ位置に照射し、ライフタイムキラーを含むライフタイム制御領域を設ける技術が知られている（例えば、特許文献１および２）。
特許文献１ 特開２０１７－１３５３３９号公報
特許文献２ 特開２０１４－１７５５１７号公報
 解決しようとする課題
このような半導体装置では、ダイオード部のみならず、トランジスタ部のダイオード部隣接領域にもライフタイム制御領域を設けることにより、逆回復時における正孔注入を抑制する。しかしながら、トランジスタ部においてライフタイム制御領域が設けられた領域は、トランジスタとして動作しない無効領域となってしまうという問題がある。
一般的開示
本発明の第１の態様においては、半導体装置を提供する。半導体装置は、トランジスタ部およびダイオード部を有する半導体基板と、半導体基板のおもて面の上方に設けられたエミッタ電極およびゲート電極とを備え、トランジスタ部は、ゲート電極と電気的に接続された複数のトレンチ部と、半導体基板に設けられた第１導電型のドリフト領域と、ドリフト領域の上方に設けられた第２導電型のベース領域と、ドリフト領域とベース領域との間に設けられた、ベース領域よりもドーピング濃度の高い第２導電型のトレンチボトムバリア領域とを有し、トレンチボトムバリア領域は、エミッタ電極と電気的に接続されている。
トレンチボトムバリア領域は、半導体基板の上面視で、ダイオード部に隣接する領域に設けられてよい。
複数のトレンチ部の配列方向におけるトレンチボトムバリア領域の幅は、２μｍ以上、１００μｍ以下であってよい。
トレンチボトムバリア領域の幅は、１０μｍ以上、５０μｍ以下であってよい。
トレンチボトムバリア領域のドーピング濃度は、１Ｅ１１ｃｍ－３以上、１Ｅ１３ｃｍ－３以下であってよい。
半導体基板の深さ方向において、トレンチボトムバリア領域の下端は、複数のトレンチ部の底部より下方に位置してよい。
トランジスタ部は、トレンチボトムバリア領域の上方に、ドリフト領域よりもドーピング濃度の高い第１導電型の蓄積領域を有してよい。
ドリフト領域および蓄積領域は、ダイオード部にさらに設けられてよい。
トランジスタ部は、半導体基板のおもて面に設けられた、活性領域の外周を延伸する第２導電型のウェル領域と、半導体基板の上方に設けられた層間絶縁膜とをさらに有し、トレンチボトムバリア領域は、ウェル領域と接続され、ウェル領域は、エミッタ電極と電気的に接続されてよい。
トレンチボトムバリア領域の上方に位置する複数のメサ部の一部が、層間絶縁膜に設けられたコンタクトホールを介してエミッタ電極と電気的に接続されてよい。
トランジスタ部は、ドリフト領域とベース領域との間に設けられた、電気的に浮遊する第２導電型のフローティングバリア領域をさらに有してよい。
複数のトレンチ部の配列方向において、トレンチボトムバリア領域とフローティングバリア領域との間の距離は、複数のトレンチ部のピッチ以上、１０μｍ以下であってよい。
複数のトレンチ部の延伸方向において、ウェル領域とフローティングバリア領域との間の距離は、ピッチ以上、１０μｍ以下であってよい。
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
本実施形態に係る半導体装置１００の上面の一例を示す図である。 図１における領域Ａの一例を示す拡大図である。 図２Ａにおけるａ－ａ'断面を示す図である。 図２Ａにおけるｂ－ｂ'断面を示す図である。 図２Ａにおけるｃ－ｃ'断面を示す図である。 図１における領域Ｂの一例を示す拡大図である。 図３Ａにおけるｄ－ｄ'断面を示す図である。 逆回復時におけるコレクタ電流Ｉｃの時間変化を示すグラフである。 図１における領域Ａの他の一例を示す拡大図である。 図５Ａにおけるａ－ａ'断面を示す図である。 図１における領域Ａの他の一例を示す拡大図である。 図６Ａにおけるｅ－ｅ'断面を示す図である。 図６Ａにおけるｆ－ｆ'断面を示す図である。
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
本明細書においては半導体基板の深さ方向と平行な方向における一方の側を「上」または「おもて」、他方の側を「下」または「裏」と称する。基板、層またはその他の部材の２つの主面のうち、一方の面をおもて面、他方の面を裏面と称する。「上」、「下」の方向は、重力方向または半導体装置の実装時における方向に限定されない。
本明細書では、Ｘ軸、Ｙ軸およびＺ軸の直交座標軸を用いて技術的事項を説明する場合がある。直交座標軸は、構成要素の相対位置を特定するに過ぎず、特定の方向を限定するものではない。例えば、Ｚ軸は地面に対する高さ方向を限定して示すものではない。なお、＋Ｚ軸方向と－Ｚ軸方向とは互いに逆向きの方向である。正負を記載せず、Ｚ軸方向と記載した場合、＋Ｚ軸および－Ｚ軸に平行な方向を意味する。
本明細書では、半導体基板のおもて面および裏面に平行な直交軸をＸ軸およびＹ軸とする。また、半導体基板のおもて面および裏面と垂直な軸をＺ軸とする。本明細書では、Ｚ軸の方向を深さ方向と称する場合がある。また、本明細書では、Ｘ軸およびＹ軸を含めて、半導体基板のおもて面および裏面に平行な方向を、水平方向と称する場合がある。
本明細書において「同一」または「等しい」のように称した場合、製造ばらつき等に起因する誤差を有する場合も含んでよい。当該誤差は、例えば１０％以内である。
本明細書においては、不純物がドーピングされたドーピング領域の導電型をＰ型またはＮ型として説明している。本明細書においては、不純物とは、特にＮ型のドナーまたはＰ型のアクセプタの何れかを意味する場合があり、ドーパントと記載する場合がある。本明細書においては、ドーピングとは、半導体基板にドナーまたはアクセプタを導入し、Ｎ型の導電型を示す半導体またはＰ型の導電型を示す半導体とすることを意味する。
本明細書においては、ドーピング濃度とは、熱平衡状態におけるドナーの濃度またはアクセプタの濃度を意味する。本明細書においては、ネット・ドーピング濃度とは、ドナー濃度を正イオンの濃度とし、アクセプタ濃度を負イオンの濃度として、電荷の極性を含めて足し合わせた正味の濃度を意味する。一例として、ドナー濃度をＮＤ、アクセプタ濃度をＮＡとすると、任意の位置における正味のネット・ドーピング濃度はＮＤ－ＮＡとなる。
ドナーは、半導体に電子を供給する機能を有している。アクセプタは、半導体から電子を受け取る機能を有している。ドナーおよびアクセプタは、不純物自体には限定されない。例えば、半導体中に存在する空孔（Ｖ）、酸素（Ｏ）および水素（Ｈ）が結合したＶＯＨ欠陥は、電子を供給するドナーとして機能する。
本明細書においてＰ＋型またはＮ＋型と記載した場合、Ｐ型またはＮ型よりもドーピング濃度が高いことを意味し、Ｐ－型またはＮ－型と記載した場合、Ｐ型またはＮ型よりもドーピング濃度が低いことを意味する。また、本明細書においてＰ＋＋型またはＮ＋＋型と記載した場合には、Ｐ＋型またはＮ＋型よりもドーピング濃度が高いことを意味する。
本明細書において化学濃度とは、電気的な活性化の状態によらずに測定される不純物の濃度を指す。化学濃度は、例えば二次イオン質量分析法（ＳＩＭＳ）により計測できる。上述したネット・ドーピング濃度は、電圧－容量測定法（ＣＶ法）により測定できる。また、拡がり抵抗測定法（ＳＲ法）により計測されるキャリア濃度を、ネット・ドーピング濃度としてよい。ＣＶ法またはＳＲ法により計測されるキャリア濃度は、熱平衡状態における値としてよい。また、Ｎ型の領域においては、ドナー濃度がアクセプタ濃度よりも十分大きいので、当該領域におけるキャリア濃度を、ドナー濃度としてもよい。同様に、Ｐ型の領域においては、当該領域におけるキャリア濃度を、アクセプタ濃度としてもよい。
また、ドナー、アクセプタまたはネット・ドーピングの濃度分布がピークを有する場合、当該ピーク値を当該領域におけるドナー、アクセプタまたはネット・ドーピングの濃度としてよい。ドナー、アクセプタまたはネット・ドーピングの濃度がほぼ均一な場合等においては、当該領域におけるドナー、アクセプタまたはネット・ドーピングの濃度の平均値をドナー、アクセプタまたはネット・ドーピングの濃度としてよい。
ＳＲ法により計測されるキャリア濃度が、ドナーまたはアクセプタの濃度より低くてもよい。拡がり抵抗を測定する際に電流が流れる範囲において、半導体基板のキャリア移動度が結晶状態の値よりも低い場合がある。キャリア移動度の低下は、格子欠陥等による結晶構造の乱れ（ディスオーダー）により、キャリアが散乱されることで生じる。
ＣＶ法またはＳＲ法により計測されるキャリア濃度から算出したドナーまたはアクセプタの濃度は、ドナーまたはアクセプタを示す元素の化学濃度よりも低くてよい。一例として、シリコンの半導体においてドナーとなるリンまたはヒ素のドナー濃度、あるいはアクセプタとなるボロン（ホウ素）のアクセプタ濃度は、これらの化学濃度の９９％程度である。一方、シリコンの半導体においてドナーとなる水素のドナー濃度は、水素の化学濃度の０．１％から１０％程度である。
図１は、本発明の一つの実施形態に係る半導体装置１００の上面の一例を示す図である。図１においては、各部材を半導体基板１０のおもて面に投影した位置を示している。図１においては、半導体装置１００の一部の部材だけを示しており、一部の部材は省略している。
半導体装置１００は、半導体基板１０を備えている。半導体基板１０は、上面視において端辺１０２を有する。本明細書で単に上面視と称した場合、半導体基板１０のおもて面側から見ることを意味している。本例の半導体基板１０は、上面視において互いに向かい合う２組の端辺１０２を有する。図１においては、Ｘ軸およびＹ軸は、何れかの端辺１０２と平行である。またＺ軸は、半導体基板１０のおもて面と垂直である。
半導体基板１０には活性領域１６０が設けられている。活性領域１６０は、半導体装置１００が動作した場合に半導体基板１０のおもて面と裏面との間で、深さ方向に主電流が流れる領域である。活性領域１６０の上方にはエミッタ電極が設けられているが、図１では省略している。
活性領域１６０には、ＩＧＢＴ等のトランジスタ素子を含むトランジスタ部７０と、還流ダイオード（ＦＷＤ）等のダイオード素子を含むダイオード部８０の少なくとも一方が設けられている。図１の例では、トランジスタ部７０およびダイオード部８０は、半導体基板１０のおもて面における所定の配列方向（本例ではＸ軸方向）に沿って、交互に配置されている。他の例では、活性領域１６０には、トランジスタ部７０およびダイオード部８０の一方だけが設けられていてもよい。
図１においては、トランジスタ部７０が配置される領域には記号「Ｉ」を付し、ダイオード部８０が配置される領域には記号「Ｆ」を付している。本明細書では、上面視において配列方向と垂直な方向を延伸方向（図１ではＹ軸方向）と称する場合がある。トランジスタ部７０およびダイオード部８０は、それぞれ延伸方向に長手を有してよい。つまり、トランジスタ部７０のＹ軸方向における長さは、Ｘ軸方向における幅よりも大きい。同様に、ダイオード部８０のＹ軸方向における長さは、Ｘ軸方向における幅よりも大きい。トランジスタ部７０およびダイオード部８０の延伸方向と、後述する各トレンチ部の長手方向とは同一であってよい。
ダイオード部８０は、半導体基板１０の裏面と接する領域に、Ｎ＋型のカソード領域を有する。本明細書では、カソード領域が設けられた領域を、ダイオード部８０と称する。つまりダイオード部８０は、上面視においてカソード領域と重なる領域である。半導体基板１０の裏面には、カソード領域以外の領域には、Ｐ＋型のコレクタ領域が設けられてよい。本明細書では、ダイオード部８０を、後述するゲートランナーまでＹ軸方向に延長した延長領域も、ダイオード部８０に含める場合がある。延長領域の下面には、コレクタ領域が設けられている。
トランジスタ部７０は、半導体基板１０の裏面と接する領域に、Ｐ＋型のコレクタ領域を有する。また、トランジスタ部７０は、半導体基板１０のおもて面側に、Ｎ型のエミッタ領域、Ｐ型のベース領域、ゲート導電部およびゲート絶縁膜を有するゲート構造が周期的に配置されている。
半導体装置１００は、半導体基板１０の上方に１つ以上のパッドを有してよい。一例として、図１に示す半導体装置１００はゲートパッドＧを有するが、これは例示に過ぎない。半導体装置１００は、アノードパッド、カソードパッドおよび電流検出パッド等のパッドを有してもよい。各パッドは、端辺１０２の近傍に配置されている。端辺１０２の近傍とは、上面視における端辺１０２と、エミッタ電極との間の領域を指す。半導体装置１００の実装時において、各パッドは、ワイヤ等の配線を介して外部の回路に接続されてよい。
ゲートパッドＧには、ゲート電位が印加される。ゲートパッドＧは、活性領域１６０のゲートトレンチ部の導電部と電気的に接続される。半導体装置１００は、ゲートパッドＧとゲートトレンチ部とを電気的に接続するゲートランナー４８を備える。
ゲートランナー４８は、上面視において活性領域１６０と半導体基板１０の端辺１０２との間に配置されている。本例のゲートランナー４８は、上面視において活性領域１６０を囲んでいる。上面視においてゲートランナー４８に囲まれた領域を活性領域１６０としてもよい。
ゲートランナー４８は、半導体基板１０の上方に配置されている。本例のゲートランナー４８は、不純物がドープされたポリシリコン等で形成されてよい。ゲートランナー４８は、ゲートトレンチ部の内部にゲート絶縁膜を介して設けられたゲート導電部と電気的に接続する。
本例の半導体装置１００は、活性領域１６０と端辺１０２との間に、エッジ終端構造部１９０を備える。本例のエッジ終端構造部１９０は、ゲートランナー４８と端辺１０２との間に配置されている。エッジ終端構造部１９０は、半導体基板１０のおもて面側の電界集中を緩和する。
エッジ終端構造部１９０は、ガードリング９２を有してよい。ガードリング９２は、半導体基板１０のおもて面と接するＰ型の領域である。なお、本例のエッジ終端構造部１９０は複数のガードリング９２を有するが、図１では省略して１つのガードリング９２のみが示されている。複数のガードリング９２を設けることで、活性領域１６０の上面側における空乏層を外側に伸ばすことができ、半導体装置１００の耐圧を向上できる。エッジ終端構造部１９０は、活性領域１６０を囲んで環状に設けられたフィールドプレートおよびリサーフのうちの少なくとも一つを更に備えていてもよい。
また、半導体装置１００は、ポリシリコン等で形成されたＰＮ接合ダイオードである不図示の温度センス部や、活性領域１６０に設けられたトランジスタ部と同様な動作をする不図示の電流検出部を備えてもよい。
図２Ａは、図１における領域Ａの一例を示す拡大図である。半導体装置１００は、ＩＧＢＴ等のトランジスタ素子を含むトランジスタ部７０と、還流ダイオード（ＦＷＤ）等のダイオード素子を含むダイオード部８０とを有する半導体基板を備える。
本例の半導体装置１００は、半導体基板のおもて面側の内部に設けられたゲートトレンチ部４０、ダミートレンチ部３０、ウェル領域１１、エミッタ領域１２、ベース領域１４およびコンタクト領域１５を備える。ゲートトレンチ部４０およびダミートレンチ部３０は、それぞれがトレンチ部の一例である。
また、本例の半導体装置１００は、半導体基板のおもて面の上方に設けられたゲート金属層５０およびエミッタ電極５２を備える。ゲート金属層５０およびエミッタ電極５２は、互いに分離して設けられる。ゲート金属層５０とエミッタ電極５２とは、電気的に絶縁される。
エミッタ電極５２およびゲート金属層５０と、半導体基板のおもて面との間には層間絶縁膜が設けられるが、図１では省略している。本例の層間絶縁膜には、コンタクトホール４９、５４および５６が、当該層間絶縁膜を貫通して設けられる。図１においては、それぞれのコンタクトホールに斜線のハッチングを付している。
エミッタ電極５２は、ゲートトレンチ部４０、ダミートレンチ部３０、ウェル領域１１、エミッタ領域１２、ベース領域１４およびコンタクト領域１５の上方に設けられる。エミッタ電極５２は、コンタクトホール５４によって、半導体基板のおもて面におけるエミッタ領域１２、ベース領域１４およびコンタクト領域１５と電気的に接続する。
また、エミッタ電極５２は、コンタクトホール５６によってダミートレンチ部３０内のダミー導電部と接続される。エミッタ電極５２とダミー導電部との間には、不純物がドープされたポリシリコン等の、導電性を有する材料で形成された接続部２５が設けられてよい。接続部２５は、層間絶縁膜およびダミートレンチ部３０のダミー絶縁膜等の絶縁膜を介して半導体基板のおもて面に設けられる。
ゲート金属層５０は、コンタクトホール４９によってゲートランナー４８と電気的に接続する。ゲートランナー４８は、不純物がドープされたポリシリコン等で形成されてよい。ゲートランナー４８は、半導体基板のおもて面において、ゲートトレンチ部４０内のゲート導電部に接続する。ゲートランナー４８は、ダミートレンチ部３０内のダミー導電部およびエミッタ電極５２には電気的に接続しない。
ゲートランナー４８とエミッタ電極５２とは層間絶縁膜および酸化膜などの絶縁物により電気的に分離される。本例のゲートランナー４８は、コンタクトホール４９の下方から、ゲートトレンチ部４０の先端部まで設けられる。ゲートトレンチ部４０の先端部においてゲート導電部は半導体基板のおもて面に露出しており、ゲートランナー４８と接続する。
エミッタ電極５２およびゲート金属層５０は、金属を含む導電性材料で形成される。例えば、アルミニウムまたはアルミニウム－シリコン合金で形成される。各電極は、アルミニウム等で形成された領域の下層にチタンやチタン化合物等で形成されたバリアメタルを有してよい。
各電極は、コンタクトホール内においてタングステン等で形成されたプラグを有してもよい。プラグは、半導体基板に接する側にバリアメタルを有し、バリアメタルに接するようにタングステンが埋め込まれてよい。各電極は、タングステン上にアルミニウム等を成膜して形成されてよい。
なおプラグは、コンタクト領域１５またはベース領域１４に接するコンタクトホールに設けられる。また、プラグのコンタクトホールの下にはＰ＋＋型のプラグ領域１７を形成し、コンタクト領域１５よりドーピング濃度が高い。これは、バリアメタルとコンタクト領域１５との接触抵抗を改善することができる。また、プラグ領域１７の深さは約０．１μｍ以下であり、コンタクト領域１５の深さと比べて１０％以下と小さい領域を持つ。
プラグ領域１７は以下の特徴をもつ。トランジスタ部７０の動作において、接触抵抗改善によりラッチアップ耐量が向上する。一方、ダイオード部８０の動作においては、プラグ領域１７がない場合はバリアメタルとベース領域１４との接触抵抗が高く、導通損失、スイッチング損失が上昇するが、ダイオード部８０にプラグ領域１７を設けることにより、導通損失、スイッチング損失の上昇を抑制することができる。
ウェル領域１１は、ゲートランナー４８と重なって、活性領域１６０の外周を延伸し、上面視で環状に設けられている。ウェル領域１１は、ゲートランナー４８と重ならない範囲にも、所定の幅で延伸し、上面視で環状に設けられている。本例のウェル領域１１は、コンタクトホール５４のＹ軸方向の端から、ゲートランナー４８側に離れて設けられている。ウェル領域１１は、ベース領域１４よりもドーピング濃度の高い第２導電型の領域である。ゲートランナー４８は、ウェル領域１１と電気的に絶縁される。
本例のベース領域１４はＰ－型であり、ウェル領域１１はＰ＋型である。また、ウェル領域１１は、半導体基板のおもて面から、ベース領域１４の下端よりも深い位置まで形成されている。ベース領域１４は、トランジスタ部７０およびダイオード部８０において、ウェル領域１１に接して設けられている。よって、ウェル領域１１はエミッタ電極５２と電気的に接続される。
トランジスタ部７０およびダイオード部８０のそれぞれは、配列方向に複数配列されたトレンチ部を有する。本例のトランジスタ部７０には、配列方向に沿って１以上のゲートトレンチ部４０が設けられている。本例のダイオード部８０には、複数のダミートレンチ部３０が、配列方向に沿って設けられている。本例のダイオード部８０には、ゲートトレンチ部４０が設けられていない。
本例のゲートトレンチ部４０は、配列方向と垂直な延伸方向に沿って延伸する２つの直線部分３９（延伸方向に沿って直線状であるトレンチの部分）と、２つの直線部分３９を接続する先端部４１を有してよい。
先端部４１の少なくとも一部は、上面視において曲線状に設けられてよい。２つの直線部分３９のＹ軸方向における端部同士を先端部４１がゲートランナー４８と接続することで、ゲートトレンチ部４０へのゲート電極として機能する。一方、先端部４１を曲線状にすることにより直線部分３９で完結するよりも、端部における電界集中を緩和できる。
他の例においては、トランジスタ部７０は、配列方向に沿って１以上のゲートトレンチ部４０と１以上のダミートレンチ部３０とが交互に設けられてもよい。トランジスタ部７０において、ダミートレンチ部３０はゲートトレンチ部４０のそれぞれの直線部分３９の間に設けられる。それぞれの直線部分３９の間には、１本のダミートレンチ部３０が設けられてよく、複数本のダミートレンチ部３０が設けられていてもよい。
またそれぞれの直線部分３９の間には、ダミートレンチ部３０が設けられなくてもよく、ゲートトレンチ部４０が設けられてもよい。このような構造により、エミッタ領域１２からの電子電流を増大することができるため、オン電圧が低減する。
ダミートレンチ部３０は、延伸方向に延伸する直線形状を有してよく、ゲートトレンチ部４０と同様に、直線部分２９と先端部３１とを有していてもよい。図２Ａに示した半導体装置１００は、先端部３１を有するダミートレンチ部３０のみが配列されているが、他の例においては、半導体装置１００は、先端部３１を有さない直線形状のダミートレンチ部３０を含んでもよい。
ウェル領域１１の拡散深さは、ゲートトレンチ部４０およびダミートレンチ部３０の深さよりも深くてよい。ゲートトレンチ部４０およびダミートレンチ部３０のＹ軸方向の端部は、上面視においてウェル領域１１に設けられる。つまり、各トレンチ部のＹ軸方向の端部において、各トレンチ部の深さ方向の底部は、ウェル領域１１に覆われている。これにより、各トレンチ部の当該底部における電界集中を緩和できる。
配列方向において各トレンチ部の間には、メサ部が設けられている。メサ部は、半導体基板の内部において、トレンチ部に挟まれた領域を指す。一例としてメサ部の深さ位置は、半導体基板のおもて面からトレンチ部の下端までである。
本例のメサ部は、Ｘ軸方向において隣接するトレンチ部に挟まれ、半導体基板のおもて面においてトレンチに沿って延伸方向（Ｙ軸方向）に延伸して設けられている。図２Ｂで後述するように、本例では、トランジスタ部７０にはメサ部６０が設けられ、ダイオード部８０にはメサ部６１が設けられている。本明細書において単にメサ部と称した場合、メサ部６０およびメサ部６１のそれぞれを指している。
それぞれのメサ部には、ベース領域１４が設けられる。それぞれのメサ部には、上面視においてベース領域１４に挟まれた領域に、第１導電型のエミッタ領域１２および第２導電型のコンタクト領域１５の少なくとも一方が設けられてよい。本例のエミッタ領域１２はＮ＋型であり、コンタクト領域１５はＰ＋型である。エミッタ領域１２およびコンタクト領域１５は、深さ方向において、ベース領域１４と半導体基板のおもて面との間に設けられてよい。
トランジスタ部７０のメサ部は、半導体基板のおもて面に露出したエミッタ領域１２を有する。エミッタ領域１２は、ゲートトレンチ部４０に接して設けられている。ゲートトレンチ部４０に接するメサ部には、半導体基板のおもて面に露出したコンタクト領域１５が設けられている。
メサ部におけるコンタクト領域１５およびエミッタ領域１２のそれぞれは、Ｘ軸方向における一方のトレンチ部から、他方のトレンチ部まで設けられる。一例として、メサ部のコンタクト領域１５およびエミッタ領域１２は、トレンチ部の延伸方向（Ｙ軸方向）に沿って交互に配置されている。
他の例においては、メサ部のコンタクト領域１５およびエミッタ領域１２は、トレンチ部の延伸方向（Ｙ軸方向）に沿ってストライプ状に設けられていてもよい。例えばトレンチ部に接する領域にエミッタ領域１２が設けられ、エミッタ領域１２に挟まれた領域にコンタクト領域１５が設けられる。
ダイオード部８０のメサ部には、エミッタ領域１２が設けられていない。ダイオード部８０のメサ部の上面には、ベース領域１４が設けられてよい。ベース領域１４は、ダイオード部８０のメサ部全体に配置されてよい。
それぞれのメサ部の上方には、コンタクトホール５４が設けられている。コンタクトホール５４は、その延伸方向（Ｙ軸方向）においてベース領域１４に挟まれた領域に配置されている。本例のコンタクトホール５４は、コンタクト領域１５、ベース領域１４およびエミッタ領域１２の各領域の上方に設けられる。コンタクトホール５４は、メサ部の配列方向（Ｘ軸方向）における中央に配置されてよい。
ダイオード部８０において、半導体基板の裏面と隣接する領域には、Ｎ＋型のカソード領域８２が設けられる。半導体基板の裏面において、カソード領域８２が設けられていない領域には、Ｐ＋型のコレクタ領域２２が設けられてよい。図２Ａにおいては、カソード領域８２およびコレクタ領域２２の境界を点線で示している。
カソード領域８２は、Ｙ軸方向においてウェル領域１１から離れて配置されている。これにより、比較的にドーピング濃度が高く、且つ、深い位置まで形成されているＰ型の領域（ウェル領域１１）と、カソード領域８２との距離を確保することにより、ウェル領域１１からのホール注入を抑制できるため、逆回復損失を低減できる。本例のカソード領域８２のＹ軸方向における端部は、コンタクトホール５４のＹ軸方向における端部よりも、ウェル領域１１から離れて配置されている。他の例では、カソード領域８２のＹ軸方向における端部は、ウェル領域１１とコンタクトホール５４との間に配置されていてもよい。
トランジスタ部７０は、後述するドリフト領域とベース領域１４との間に、ベース領域１４よりもドーピング濃度の高い第２導電型のトレンチボトムバリア領域７５を有する。本例のトレンチボトムバリア領域７５は、Ｐ型である。図２Ａにおいては、トレンチボトムバリア領域７５の範囲を点線で示している。
本例のトレンチボトムバリア領域７５は、半導体基板の上面視で、ダイオード部８０に隣接する領域に設けられている。ダイオード部８０に隣接する領域とは、トランジスタ部７０の配列方向（Ｘ軸方向）における端部領域であり、延伸方向（Ｙ軸方向）に延びるダイオード部８０との境界において、ダイオード部８０と直接接する領域を指す。また、トレンチボトムバリア領域７５は、Ｙ軸方向端部においてウェル領域１１と接する。
図２Ｂは、図２Ａにおけるａ－ａ'断面を示す図である。ａ－ａ'断面は、コンタクト領域１５、ベース領域１４、並びにゲートトレンチ部４０およびダミートレンチ部３０を通るＸＺ面である。本例の半導体装置１００は、ａ－ａ'断面において、半導体基板１０、
層間絶縁膜３８、エミッタ電極５２およびコレクタ電極２４を有する。
層間絶縁膜３８は、半導体基板１０のおもて面２１に設けられている。層間絶縁膜３８は、ボロンまたはリン等の不純物が添加されたシリケートガラス等の絶縁膜である。層間絶縁膜３８はおもて面２１に接していてよく、層間絶縁膜３８とおもて面２１との間に酸化膜等の他の膜が設けられていてもよい。層間絶縁膜３８には、図２Ａにおいて説明したコンタクトホール５４が設けられている。
エミッタ電極５２は、半導体基板１０のおもて面２１および層間絶縁膜３８の上面に設けられる。エミッタ電極５２は、層間絶縁膜３８のコンタクトホール５４によって、おもて面２１と電気的に接続する。コンタクトホール５４の内部には、タングステン（Ｗ）等のプラグが設けられていてよい。コレクタ電極２４は、半導体基板１０の裏面２３に設けられる。エミッタ電極５２およびコレクタ電極２４は、金属を含む材料またはそれらの積層膜で形成される。
半導体基板１０は、シリコン基板であってよく、炭化シリコン基板であってよく、窒化ガリウム等の窒化物半導体基板等であってもよい。本例の半導体基板１０はシリコン基板である。
半導体基板１０は、第１導電型のドリフト領域１８を有する。本例のドリフト領域１８は、Ｎ－型である。ドリフト領域１８は、半導体基板１０において他のドーピング領域が設けられずに残存した領域であってよい。
ドリフト領域１８の上方には、Ｚ軸方向に一つ以上の蓄積領域１６が設けられてよい。蓄積領域１６は、ドリフト領域１８と同じドーパントが、ドリフト領域１８よりも高濃度に蓄積した領域である。蓄積領域１６のドーピング濃度は、ドリフト領域１８のドーピング濃度よりも高い。
本例の蓄積領域１６は、Ｎ型である。蓄積領域１６は、トランジスタ部７０のみに設けられていてもよく、トランジスタ部７０およびダイオード部８０の両方に設けられていてもよい。蓄積領域１６を設けることで、キャリアの注入促進効果（ＩＥ効果）を高めて、オン電圧を低減できる。
トランジスタ部７０において、ベース領域１４の上方には、おもて面２１に接してエミッタ領域１２が設けられる。エミッタ領域１２は、ゲートトレンチ部４０と接して設けられる。エミッタ領域１２のドーピング濃度は、ドリフト領域１８のドーピング濃度よりも高い。エミッタ領域１２のドーパントは、一例としてヒ素（Ａｓ）、リン（Ｐ）、アンチモン（Ｓｂ）等である。
ダイオード部８０には、おもて面２１に露出したベース領域１４が設けられる。ダイオード部８０のベース領域１４は、アノードとして動作する。
ドリフト領域１８の下方には、第１導電型のバッファ領域２０が設けられてよい。本例のバッファ領域２０は、Ｎ型である。バッファ領域２０のドーピング濃度は、ドリフト領域１８のドーピング濃度よりも高い。バッファ領域２０は、ベース領域１４の下面側から広がる空乏層が、コレクタ領域２２およびカソード領域８２に到達することを防ぐフィールドストップ層として機能してよい。
トランジスタ部７０において、バッファ領域２０の下方にはコレクタ領域２２が設けられる。コレクタ領域２２は、裏面２３においてカソード領域８２と接して設けられていてよい。
ダイオード部８０において、バッファ領域２０の下方にはカソード領域８２が設けられる。カソード領域８２は、トランジスタ部７０のコレクタ領域２２と同じ深さに設けられてよい。ダイオード部８０は、トランジスタ部７０がターンオフする時に、逆方向に導通する還流電流を流す還流ダイオード（ＦＷＤ）として機能してよい。
半導体基板１０には、ゲートトレンチ部４０およびダミートレンチ部３０が設けられる。ゲートトレンチ部４０およびダミートレンチ部３０は、おもて面２１からベース領域１４および蓄積領域１６を貫通して、ドリフト領域１８に到達するように設けられる。トレンチ部がドーピング領域を貫通するとは、ドーピング領域を形成してからトレンチ部を形成する順序で製造したものに限定されない。トレンチ部を形成した後に、トレンチ部の間にドーピング領域を形成したものも、トレンチ部がドーピング領域を貫通しているものに含まれる。
ゲートトレンチ部４０は、おもて面２１に設けられたゲートトレンチ、ゲート絶縁膜４２およびゲート導電部４４を有する。ゲート絶縁膜４２は、ゲートトレンチの内壁を覆って設けられる。ゲート絶縁膜４２は、酸化膜または窒化膜で形成してよい。ゲート導電部４４は、ゲートトレンチの内部においてゲート絶縁膜４２よりも内側を埋め込むように設けられる。ゲート導電部４４の上面は、おもて面２１と同じＸＹ平面内にあってよい。ゲート絶縁膜４２は、ゲート導電部４４と半導体基板１０とを絶縁する。ゲート導電部４４は、不純物がドープされたポリシリコン等で形成される。
ゲート導電部４４は、深さ方向においてベース領域１４よりも長く設けられてよい。ゲートトレンチ部４０は、おもて面２１において層間絶縁膜３８により覆われる。ゲート導電部４４に所定の電圧が印加されると、ベース領域１４のうちゲートトレンチに接する界面の表層に、電子の反転層によるチャネルが形成される。
ダミートレンチ部３０は、ＸＺ断面においてゲートトレンチ部４０と同一の構造を有してよい。ダミートレンチ部３０は、おもて面２１に設けられたダミートレンチ、ダミー絶縁膜３２およびダミー導電部３４を有する。ダミー絶縁膜３２は、ダミートレンチの内壁を覆って設けられる。ダミー絶縁膜３２は、酸化膜または窒化膜で形成してよい。ダミー導電部３４は、ダミートレンチの内部においてダミー絶縁膜３２よりも内側を埋め込むように設けられる。ダミー導電部３４の上面は、おもて面２１と同じＸＹ平面内にあってよい。ダミー絶縁膜３２は、ダミー導電部３４と半導体基板１０とを絶縁する。ダミー導電部３４は、ゲート導電部４４と同一の材料で形成されてよい。
本例のゲートトレンチ部４０およびダミートレンチ部３０は、おもて面２１において層間絶縁膜３８により覆われている。なお、ダミートレンチ部３０およびゲートトレンチ部４０の底部は、下側に凸の曲面状（断面においては曲線状）であってよい。
トランジスタ部７０において、ダイオード部８０に隣接する領域には、Ｐ型のトレンチボトムバリア領域７５が設けられている。本例のトレンチボトムバリア領域７５は、蓄積領域１６より下方に設けられている。トレンチボトムバリア領域７５のドーピング濃度は、１Ｅ１１ｃｍ－３以上、１Ｅ１３ｃｍ－３以下である。
トレンチボトムバリア領域７５のＸ軸方向における幅Ｗは、２μｍ以上、１００μｍ以下である。トレンチボトムバリア領域７５の幅Ｗは、１０μｍ以上、５０μｍ以下であってもよい。図２Ｂでは、トレンチボトムバリア領域７５のＸ軸方向正側（ダイオード部８０側）の端部は、カソード領域８２およびコレクタ領域２２の境界と一致しているが、これよりもダイオード部８０側に延伸していてもよく、トランジスタ部７０内に後退していてもよい。
半導体基板１０の深さ方向において、トレンチボトムバリア領域７５の下端は、ゲートトレンチ部４０の底部より下方に位置する。換言すると、トレンチボトムバリア領域７５は、ゲートトレンチ部４０の底部を覆っている。
なお、ダイオード部８０において、ライフタイムキラーを含むライフタイム制御領域が、ドリフト領域１８に局所的に設けられていてもよい。ライフタイム制御領域は、ダイオード部８０のターンオフ時にベース領域１４で発生する正孔とカソード領域８２から注入される電子との再結合を促進し、逆回復時のピーク電流を抑制する。ライフタイム制御領域は、おもて面２１または裏面２３からプロトンまたはヘリウムを照射することにより形成されてよい。
図２Ｃは、図２Ａにおけるｂ－ｂ'断面を示す図である。ｂ－ｂ'断面は、トランジスタ部７０のトレンチボトムバリア領域７５が設けられた領域において、メサ部６０を通るＹＺ面である。ｂ－ｂ'断面は、活性領域１６０およびエッジ終端構造部１９０にまたがる領域の断面である。本例のエッジ終端構造部１９０は、ガードリング構造およびチャネルストッパ構造を有する。
ガードリング構造は、複数のガードリング９２を含んでよい。本例のガードリング構造は５つのガードリング９２を含む。各ガードリング９２は、おもて面２１において活性領域１６０を囲むように設けられてよい。
ガードリング構造は、活性領域１６０において発生した空乏層を半導体基板１０の外側へ広げる機能を有してよい。これにより、半導体基板１０内部における電界集中を防ぐことができる。それゆえ、ガードリング構造を設けない場合と比較して、半導体装置１００の耐圧を向上させることができる。
ガードリング９２は、おもて面２１近傍にイオン注入により形成されたＰ＋型の半導体領域である。ガードリング９２は、フィールドプレート９４と電気的に接続される。フィールドプレート９４は、ゲート金属層５０またはエミッタ電極５２と同じ材料であってよい。
複数のガードリング９２は、層間絶縁膜３８によって互いに電気的に絶縁される。ガードリング９２の底部の深さは、ウェル領域１１の底部と同じ深さであってよい。ガードリング９２の底部の深さは、ゲートトレンチ部４０の底部の深さより深くてよい。
チャネルストッパ構造は、チャネルストッパ９６およびフィールドプレート９４を有する。チャネルストッパ９６は、層間絶縁膜３８の開口を通じてフィールドプレート９４と電気的に接続する。チャネルストッパ９６の導電型は、第１導電型であっても、第２導電型であってもよい。本例のチャネルストッパ９６の導電型は、Ｎ＋型である。チャネルストッパ９６は、活性領域１６０において発生した空乏層を半導体基板１０の外側端部において終端させる機能を有する。
トレンチボトムバリア領域７５は、Ｙ軸方向端部において、ウェル領域１１と接続されている。ウェル領域１１の底部の深さは、トレンチボトムバリア領域７５の下端より深くてよい。
トレンチボトムバリア領域７５は、Ｙ軸方向端部において、ベース領域１４に接している。ベース領域１４は、Ｙ軸方向端部において、ウェル領域１１と接続されている。
また、ゲートランナー４８の下面とウェル領域１１との間には、層間絶縁膜、ゲート絶縁膜等の絶縁膜が設けられており、ゲートランナー４８とウェル領域１１とは電気的に接続しない。
図２Ｄは、図２Ａにおけるｃ－ｃ'断面を示す図である。ｃ－ｃ'断面は、トランジスタ部７０のトレンチボトムバリア領域７５が設けられた領域において、ゲートトレンチ部４０の長手方向（延伸方向）を通るＹＺ面である。図２Ｄにおいて、ゲートトレンチ部４０以外の要素は図２Ｃと共通である。
ゲートトレンチ部４０のＹ軸方向負側端部は、ウェル領域１１に覆われている。また、ウェル領域１１よりＹ軸方向正側において、ゲートトレンチ部４０の底部は、全体的にトレンチボトムバリア領域７５に覆われている。
図３Ａは、図１における領域Ｂの一例を示す拡大図である。領域Ｂは、図２Ｃに示す領域と同様に、活性領域１６０およびエッジ終端構造部１９０にまたがる領域である。図３Ａでは、活性領域１６０のＸ軸方向端部領域を中心に説明する。
ウェル領域１１は、活性領域１６０の外周を延伸し、上面視で環状に設けられる。本例の半導体装置１００では、トランジスタ部７０とダイオード部８０とがＸ軸方向に交互に配列されているが、Ｘ軸方向の最も外側（正側または負側の端部領域）にはトランジスタ部７０が配置されている。図３Ａは、Ｘ軸方向正側において最も外側のトランジスタ部７０－１を示す。トランジスタ部７０－１は、上面視において、Ｘ軸方向正側の端部およびＹ軸方向両側の端部でウェル領域１１に接している。
トランジスタ部７０－１において、ウェル領域１１側の領域にはエミッタ領域１２が設けられていない。トランジスタ部７０－１においてエミッタ領域１２が設けられていない領域は、例えば、Ｘ軸方向端部から５本目のゲートトレンチ部４０まで、おもて面２１に露出したベース領域１４の間にコンタクト領域１５が設けられている。
図３Ｂは、図３Ａにおけるｄ－ｄ'断面を示す図である。ｄ－ｄ'断面は、エミッタ領域１２、コンタクト領域１５およびウェル領域１１を通るとともに、ゲートトレンチ部４０を配列方向に横断するＸＺ面である。図３Ｂでは、Ｘ軸方向正側において最も外側のトランジスタ部７０－１を中心に説明する。
トランジスタ部７０－１において、ウェル領域１１と隣接しない領域では、ベース領域１４の上方には、おもて面２１に接してエミッタ領域１２が設けられる。ただし、Ｘ軸方向端部から５本目のゲートトレンチ部４０までは、エミッタ領域１２の代わりにコンタクト領域１５が設けられている。
このように、トランジスタ部７０－１のウェル領域１１側では、エミッタ領域１２と接しないゲートトレンチ部４０は無効化する（トランジスタとして機能しない）ので、トランジスタ部７０の実働領域（トランジスタとして機能する領域）とウェル領域１１との間に間隔が生じる。また、配列の周期性を乱すことにより、活性領域１６０の端部における電界集中を緩和し、安全性を高めることができる。さらに、エミッタ領域１２を設けない領域にコンタクト領域１５を設けることにより、過剰な正孔を掃き出すことができる。
なお、トランジスタ部７０－１のウェル領域１１側には、ドリフト領域１８の上方にトレンチボトムバリア領域７５が設けられていてもよい。トランジスタ部７０－１のウェル領域１１側にトレンチボトムバリア領域７５を設ける場合、トランジスタ部７０－１のダイオード部８０側および他のトランジスタ部７０にトレンチボトムバリア領域７５を設けるプロセスと同じプロセスで形成されてよい。
図４は、逆回復時におけるコレクタ電流Ｉｃの時間変化を示すグラフである。図４のグラフにおいて、実線は、トレンチボトムバリア領域を有さない半導体装置におけるコレクタ電流Ｉｃ、破線は、トレンチボトムバリア領域７５を有する本例の半導体装置１００におけるコレクタ電流Ｉｃの挙動を示す。
時間ｔ１にトランジスタ部をターンオフし、ダイオード部が導通すると、カソード領域からアノード層として動作するベース領域に電子電流が流れ、逆回復電流が発生する。電子電流がベース領域に到達すると電導度変調が起き、アノード層から正孔電流が流れる。さらに、トランジスタ部のベース領域１４へも、カソード領域８２から電子電流が拡散する。
トランジスタ部に向かって拡散した電子電流により、ベース領域よりドーピング濃度の高いコンタクト領域からの正孔注入が促進され、半導体基板の正孔密度が増大するので、ダイオード部のターンオフに伴って正孔が消滅するまでに時間がかかる。このため、逆回復ピーク電流Ｉｒｐが増大するとともに、逆回復損失が大きくなる。
ここで、トレンチボトムバリア領域を有さない半導体装置におけるコレクタ電流Ｉｃは、時間ｔ２において逆回復ピーク電流Ｉｒｐとなった後で漸減し、時間ｔ３付近でほぼゼロとなる。逆回復ピーク電流Ｉｒｐが大きいと電流がゼロになるまで時間がかかるため、発熱が増大し、逆回復損失が増大する。
一方、本例の半導体装置１００は、トランジスタ部７０のダイオード部８０に隣接する領域において、トレンチボトムバリア領域７５を有する。トレンチボトムバリア領域７５はエミッタ電極５２と電気的に接続されているため、正孔注入を抑制し、電流を遮断する。
このようなトレンチボトムバリア領域７５がゲートトレンチ部４０の底部を覆うことにより、トランジスタ部７０からダイオード部８０への正孔注入が抑制される。このように、本例の半導体装置１００では、トレンチボトムバリア領域を有さない半導体装置と比較して逆回復ピーク電流Ｉｒｐが小さく、電流がゼロになるまでの時間も短くなるため、逆回復損失が低減される。
ところで、正孔注入を抑制する技術として、ダイオード部からトランジスタ部の一部にわたって、ライフタイムキラーを含むライフタイム制御領域を設けることが知られている。ライフタイム制御領域は、ターンオフ時の正孔消滅を促進し、逆回復損失を低減させる。
一般に、トランジスタ部に設けられるライフタイム制御領域は、ターンオフ時に注入される正孔を消滅させるために、ダイオード部側の境界から約１００～１５０μｍの幅を有する必要がある。ただし、トランジスタ部において、ライフタイム制御領域が設けられた領域は、トランジスタとして動作しない無効領域となってしまう。
これに対し、本例のトレンチボトムバリア領域７５は、電流を遮断して正孔注入を抑制するので、ライフタイム制御領域の幅より小さい幅でよい。このように、トレンチボトムバリア領域７５は、トランジスタ部７０にライフタイム制御領域を設ける場合と比べて無効領域を減少させることにより、素子特性を向上させ、発熱を抑制することができる。
図５Ａは、図１における領域Ａの他の一例を示す拡大図である。図５Ｂは、図５Ａにおけるａ－ａ'断面を示す図である。なお、図５Ａにおけるｂ－ｂ'断面およびｃ－ｃ'断面
は、それぞれ図２Ｃおよび図２Ｄで示したものと同様であってよいので、ここでは説明を省略する。
本例では、トランジスタ部７０のトレンチボトムバリア領域７５が設けられた領域において、一部のメサ部６０の上方にのみコンタクトホール５４が設けられ、他のメサ部６０の上方にはコンタクトホール５４が設けられていない。この点で図５Ａおよび図５Ｂは、それぞれのメサ部の上方にコンタクトホール５４が設けられている図２Ａおよび図２Ｂと異なる。図５Ａおよび図５Ｂに示すように、トレンチボトムバリア領域７５の上方には、コンタクトホール５４が１本だけ設けられていてよい。
つまり、本例では、トレンチボトムバリア領域７５の上方に位置する複数のメサ部６０のうち、一部のメサ部６０のみがコンタクトホール５４を介してエミッタ電極５２と電気的に接続され、他のメサ部６０は層間絶縁膜３８で覆われている。
このように、トレンチボトムバリア領域７５の上方に位置する複数のメサ部６０の一部のみをエミッタ電極５２と電気的に接続し、正孔の引き抜き効果を持たせることによって、ターンオフ時の正孔消滅を促進し、逆回復損失を低減させる。
図６Ａは、図１における領域Ａの他の一例を示す拡大図である。本例の半導体装置１００は、トランジスタ部７０において、フローティングバリア領域７７を有する。ここでは、図２Ａと共通する要素については説明を省略する。
フローティングバリア領域７７は、ドリフト領域１８とベース領域１４との間に設けられた、電気的に浮遊する第２導電型の領域である。図６Ａにおいては、フローティングバリア領域７７の範囲を点線で示している。
電気的に浮遊するとは、エミッタ電極５２のような既定の電位に電気的に接続されていないことを意味する。フローティングバリア領域７７は、半導体基板１０の上面視で、トレンチボトムバリア領域７５およびウェル領域１１から離間している。トレンチボトムバリア領域７５およびウェル領域１１は、エミッタ電極５２と電気的に接続している。
本例のフローティングバリア領域７７は、Ｐ型である。フローティングバリア領域７７のドーピング濃度は、ベース領域１４のドーピング濃度よりも高い。フローティングバリア領域７７のドーピング濃度は、トレンチボトムバリア領域７５のドーピング濃度と同じであってよい。フローティングバリア領域７７は、トレンチボトムバリア領域７５を設けるプロセスと同じプロセスで形成されてよい。
トランジスタ部７０のターンオン時、ダイオード部８０における電圧の時間変化ｄＶ／ｄｔは、トランジスタ部７０のゲート抵抗Ｒｇに依存する。本例では、トランジスタ部にフローティングバリア領域７７を設けることにより、ｄＶ／ｄｔのゲート抵抗Ｒｇに対する依存性を低下させる、つまり、小さいゲート抵抗Ｒｇでの駆動が可能となる。ゲート抵抗Ｒｇが小さくなると、ターンオン時の消費電力が低減される。
図６Ｂは、図６Ａにおけるｅ－ｅ'断面を示す図である。トランジスタ部７０において
、ダイオード部８０に隣接する領域にはトレンチボトムバリア領域７５が設けられ、トレンチボトムバリア領域７５から離間して、フローティングバリア領域７７がさらに設けられている。
Ｘ軸方向において、トレンチボトムバリア領域７５とフローティングバリア領域７７との間の距離Ｄ１は、ゲートトレンチ部４０のピッチ以上、１０μｍ以下であってよい。ここで、ゲートトレンチ部４０のピッチは、ゲートトレンチ部４０間の距離を示す。ゲートトレンチ部４０のピッチは、例えば、２．３μｍである。
半導体基板１０の深さ方向において、フローティングバリア領域７７は、蓄積領域１６より下方に設けられている。フローティングバリア領域７７の下端は、ゲートトレンチ部４０の底部より下方に位置する。つまり、フローティングバリア領域７７は、トレンチボトムバリア領域７５と同様に、ゲートトレンチ部４０の底部を覆っている。フローティングバリア領域７７の深さ方向位置は、トレンチボトムバリア領域７５の深さ方向位置と同じであってよい。
図６Ｃは、図６Ａにおけるｆ－ｆ'断面を示す図である。フローティングバリア領域７
７は、ウェル領域１１から離間している。ウェル領域１１の底部の深さは、フローティングバリア領域７７の下端より深くてよい。Ｙ軸方向において、ウェル領域１１とフローティングバリア領域７７との間の距離Ｄ２は、ゲートトレンチ部４０のピッチ以上、１０μｍ以下であってよい。
このように、本例のフローティングバリア領域７７は、十分な面積を確保しつつ、エミッタ電位のトレンチボトムバリア領域７５およびウェル領域１１から影響を受けないように離間する。これにより、フローティングバリア領域７７は、ダイオード部８０におけるｄＶ／ｄｔのゲート抵抗Ｒｇに対する依存性を低下させ、小さいゲート抵抗Ｒｇでの駆動を可能とすることにより、ターンオン特性を改善することができる。
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。
請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
１０・・・半導体基板、１１・・・ウェル領域、１２・・・エミッタ領域、１４・・・ベース領域、１５・・・コンタクト領域、１６・・・蓄積領域、１７・・・プラグ領域、１８・・・ドリフト領域、２０・・・バッファ領域、２１・・・おもて面、２２・・・コレクタ領域、２３・・・裏面、２４・・・コレクタ電極、２５・・・接続部、２９・・・直線部分、３０・・・ダミートレンチ部、３１・・・先端部、３２・・・ダミー絶縁膜、３４・・・ダミー導電部、３８・・・層間絶縁膜、３９・・・直線部分、４０・・・ゲートトレンチ部、４１・・・先端部、４２・・・ゲート絶縁膜、４４・・・ゲート導電部、４８・・・ゲートランナー、４９・・・コンタクトホール、５０・・・ゲート金属層、５２・・・エミッタ電極、５４・・・コンタクトホール、５６・・・コンタクトホール、６０・・・メサ部、６１・・・メサ部、７０・・・トランジスタ部、７５・・・トレンチボトムバリア領域、７７・・・フローティングバリア領域、８０・・・ダイオード部、８２・・・カソード領域、９２・・・ガードリング、９４・・・フィールドプレート、９６・・・チャネルストッパ、１００・・・半導体装置、１０２・・・端辺、１６０・・・活性領域、１９０・・・エッジ終端構造部

Claims (13)

  1. トランジスタ部およびダイオード部を有する半導体基板と、
    前記半導体基板のおもて面の上方に設けられたエミッタ電極およびゲート電極と
    を備え、
    前記トランジスタ部は、
    前記ゲート電極と電気的に接続された複数のトレンチ部と、
    前記半導体基板に設けられた第１導電型のドリフト領域と、
    前記ドリフト領域の上方に設けられた第２導電型のベース領域と、
    前記ドリフト領域と前記ベース領域との間に設けられた、前記ベース領域よりもドーピング濃度の高い第２導電型のトレンチボトムバリア領域と
    を有し、
    前記トレンチボトムバリア領域は、前記エミッタ電極と電気的に接続されている
    半導体装置。
  2. 前記トレンチボトムバリア領域は、前記半導体基板の上面視で、前記ダイオード部に隣接する領域に設けられている
    請求項１に記載の半導体装置。
  3. 前記複数のトレンチ部の配列方向における前記トレンチボトムバリア領域の幅は、２μｍ以上、１００μｍ以下である
    請求項２に記載の半導体装置。
  4. 前記トレンチボトムバリア領域の幅は、１０μｍ以上、５０μｍ以下である
    請求項３に記載の半導体装置。
  5. 前記トレンチボトムバリア領域のドーピング濃度は、１Ｅ１１ｃｍ－３以上、１Ｅ１３ｃｍ－３以下である
    請求項１から４の何れか一項に記載の半導体装置。
  6. 前記半導体基板の深さ方向において、前記トレンチボトムバリア領域の下端は、前記複数のトレンチ部の底部より下方に位置する
    請求項１から５の何れか一項に記載の半導体装置。
  7. 前記トランジスタ部は、前記トレンチボトムバリア領域の上方に、前記ドリフト領域よりもドーピング濃度の高い第１導電型の蓄積領域を有する
    請求項１から６の何れか一項に記載の半導体装置。
  8. 前記ドリフト領域および前記蓄積領域は、前記ダイオード部にさらに設けられている
    請求項７に記載の半導体装置。
  9. 前記トランジスタ部は、
    前記半導体基板のおもて面に設けられた、活性領域の外周を延伸する第２導電型のウェル領域と、
    前記半導体基板の上方に設けられた層間絶縁膜と
    をさらに有し、
    前記トレンチボトムバリア領域は、前記ウェル領域と接続され、
    前記ウェル領域は、前記エミッタ電極と電気的に接続されている
    請求項１から８の何れか一項に記載の半導体装置。
  10. 前記トレンチボトムバリア領域の上方に位置する複数のメサ部の一部が、前記層間絶縁膜に設けられたコンタクトホールを介して前記エミッタ電極と電気的に接続されている
    請求項９に記載の半導体装置。
  11. 前記トランジスタ部は、前記ドリフト領域と前記ベース領域との間に設けられた、電気的に浮遊する第２導電型のフローティングバリア領域をさらに有する
    請求項９または１０に記載の半導体装置。
  12. 前記複数のトレンチ部の配列方向において、前記トレンチボトムバリア領域と前記フローティングバリア領域との間の距離は、前記複数のトレンチ部のピッチ以上、１０μｍ以下である
    請求項１１に記載の半導体装置。
  13. 前記複数のトレンチ部の延伸方向において、前記ウェル領域と前記フローティングバリア領域との間の距離は、前記ピッチ以上、１０μｍ以下である
    請求項１２に記載の半導体装置。
JP2022568089A 2020-12-07 2021-10-21 半導体装置 Active JP7456520B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2024035840A JP2024060027A (ja) 2020-12-07 2024-03-08 半導体装置

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2020202647 2020-12-07
JP2020202647 2020-12-07
PCT/JP2021/038976 WO2022123923A1 (ja) 2020-12-07 2021-10-21 半導体装置

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2024035840A Division JP2024060027A (ja) 2020-12-07 2024-03-08 半導体装置

Publications (3)

Publication Number Publication Date
JPWO2022123923A1 JPWO2022123923A1 (ja) 2022-06-16
JPWO2022123923A5 JPWO2022123923A5 (ja) 2023-02-22
JP7456520B2 true JP7456520B2 (ja) 2024-03-27

Family

ID=81972857

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2022568089A Active JP7456520B2 (ja) 2020-12-07 2021-10-21 半導体装置
JP2024035840A Pending JP2024060027A (ja) 2020-12-07 2024-03-08 半導体装置

Family Applications After (1)

Application Number Title Priority Date Filing Date
JP2024035840A Pending JP2024060027A (ja) 2020-12-07 2024-03-08 半導体装置

Country Status (5)

Country Link
US (1) US20230071170A1 (ja)
JP (2) JP7456520B2 (ja)
CN (1) CN115699331A (ja)
DE (1) DE112021002169T5 (ja)
WO (1) WO2022123923A1 (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117561611A (zh) * 2022-01-20 2024-02-13 富士电机株式会社 半导体装置
JP2024029584A (ja) * 2022-08-22 2024-03-06 株式会社東芝 半導体装置及びその製造方法
CN117116996B (zh) * 2023-10-24 2024-05-14 合肥海图微电子有限公司 一种功率器件及其制作方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008288386A (ja) 2007-05-17 2008-11-27 Hitachi Ltd 半導体装置
JP2018182313A (ja) 2017-04-04 2018-11-15 インフィネオン テクノロジーズ アーゲーＩｎｆｉｎｅｏｎ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ａｇ ｄＶ／ｄｔ可制御性を有するＩＧＢＴ

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013051345A (ja) * 2011-08-31 2013-03-14 Toyota Central R&D Labs Inc ダイオード、半導体装置およびｍｏｓｆｅｔ
JP6144510B2 (ja) 2013-03-11 2017-06-07 三菱電機株式会社 半導体装置の製造方法
JP6154292B2 (ja) * 2013-11-06 2017-06-28 トヨタ自動車株式会社 半導体装置及び半導体装置の製造方法
JP6676988B2 (ja) 2016-01-29 2020-04-08 株式会社デンソー 半導体装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008288386A (ja) 2007-05-17 2008-11-27 Hitachi Ltd 半導体装置
JP2018182313A (ja) 2017-04-04 2018-11-15 インフィネオン テクノロジーズ アーゲーＩｎｆｉｎｅｏｎ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ａｇ ｄＶ／ｄｔ可制御性を有するＩＧＢＴ

Also Published As

Publication number Publication date
DE112021002169T5 (de) 2023-06-29
WO2022123923A1 (ja) 2022-06-16
JP2024060027A (ja) 2024-05-01
CN115699331A (zh) 2023-02-03
US20230071170A1 (en) 2023-03-09
JPWO2022123923A1 (ja) 2022-06-16

Similar Documents

Publication Publication Date Title
JP5787853B2 (ja) 電力用半導体装置
JP7456520B2 (ja) 半導体装置
US11532738B2 (en) Semiconductor device
US20230261095A1 (en) Semiconductor device
JP7211516B2 (ja) 半導体装置
JPWO2019116748A1 (ja) 半導体装置およびその製造方法
JP7384287B2 (ja) 半導体装置
US20230268342A1 (en) Semiconductor device
JP6996621B2 (ja) 半導体装置
JP6658955B2 (ja) 半導体装置
JP7459976B2 (ja) 半導体装置
JP7456113B2 (ja) 半導体装置
JP7395844B2 (ja) 半導体装置および製造方法
JP7231064B2 (ja) 半導体装置
JP7231065B2 (ja) 半導体装置
US20220375933A1 (en) Semiconductor device
US20240072110A1 (en) Semiconductor device and manufacturing method of semiconductor device
JP2024058718A (ja) 半導体装置および半導体装置の製造方法
JP2022161688A (ja) 半導体装置
JP2024035557A (ja) 半導体装置
CN115398645A (zh) 半导体装置

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20221201

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20221201

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20240213

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20240226

R150 Certificate of patent or registration of utility model

Ref document number: 7456520

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150