CN115699331A - 半导体装置 - Google Patents

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松井俊之
上村和贵
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Fuji Electric Co Ltd
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Abstract

本发明提供一种半导体装置(100)，具备：半导体基板(10)，其具有晶体管部(70)和二极管部(80)；以及发射极(52)和栅极(50)，其设置在半导体基板的正面(21)的上方，晶体管部具有：多个沟槽部(40)，其与栅极电连接；第一导电型的漂移区(18)，其设置在半导体基板；第二导电型的基区(14)，其设置在漂移区的上方；以及第二导电型的沟槽底部阻挡区(75)，其设置在漂移区与基区之间，且掺杂浓度比基区的掺杂浓度高，沟槽底部阻挡区与发射极电连接。

Description

半导体装置
技术领域
本发明涉及一种半导体装置。
背景技术
以往，已知如下技术：在将绝缘栅双极型晶体管(IGBT)等晶体管部与二极管部形成于同一基板的半导体装置中，将氦离子等粒子束照射到半导体基板的预定深度位置，设置包括寿命控制剂的寿命控制区(例如，专利文献1和2)。
专利文献1：日本特开2017-135339号公报
专利文献2：日本特开2014-175517号公报
发明内容
技术问题
在这样的半导体装置中，通过不仅在二极管部设置寿命控制区，而且在晶体管部的二极管部邻接区也设置寿命控制区，从而抑制反向恢复时的空穴注入。然而，存在如下问题：在晶体管部中设置有寿命控制区的区域成为不作为晶体管进行动作的无效区。
技术方案
在本发明的第一方式中，提供一种半导体装置。半导体装置具备：半导体基板，其具有晶体管部和二极管部；以及发射极和栅极，其设置在半导体基板的正面的上方，晶体管部具有：多个沟槽部，其与栅极电连接；第一导电型的漂移区，其设置在半导体基板；第二导电型的基区，其设置在漂移区的上方；以及第二导电型的沟槽底部阻挡区，其设置在漂移区与基区之间，且掺杂浓度比基区的掺杂浓度高，沟槽底部阻挡区与发射极电连接。
也可以是，在俯视半导体基板时，沟槽底部阻挡区设置于与二极管部邻接的区域。
也可以是，沟槽底部阻挡区在多个沟槽部的排列方向上的宽度为2μm以上且100μm以下。
也可以是，沟槽底部阻挡区的宽度为10μm以上且50μm以下。
也可以是，沟槽底部阻挡区的掺杂浓度为1E11cm-3以上且1E13cm-3以下。
也可以是，在半导体基板的深度方向上，沟槽底部阻挡区的下端位于比多个沟槽部的底部靠下方的位置。
也可以是，晶体管部在沟槽底部阻挡区的上方具有掺杂浓度比漂移区的掺杂浓度高的第一导电型的蓄积区。
也可以是，漂移区和蓄积区还设置在二极管部。
也可以是，晶体管部还具有：第二导电型的阱区，其设置在半导体基板的正面，且在有源区的外周延伸；以及层间绝缘膜，其设置在半导体基板的上方，沟槽底部阻挡区与阱区连接，阱区与发射极电连接。
也可以是，位于沟槽底部阻挡区的上方的多个台面部的一部分经由设置于层间绝缘膜的接触孔与发射极电连接。
也可以是，晶体管部还具有设置在漂移区与基区之间且电浮置的第二导电型的浮置阻挡区。
也可以是，在多个沟槽部的排列方向上，沟槽底部阻挡区与浮置阻挡区之间的距离为多个沟槽部的间距以上且10μm以下。
也可以是，在多个沟槽部的延伸方向上，阱区与浮置阻挡区之间的距离为间距以上且10μm以下。
应予说明，上述的发明内容并未列举本发明的全部必要特征。此外，这些特征组的子组合也能够成为发明。
附图说明
图1是表示本实施方式的半导体装置100的上表面的一例的图。
图2A是表示图1中的区域A的一例的放大图。
图2B是表示图2A中的a-a’截面的图。
图2C是表示图2A中的b-b’截面的图。
图2D是表示图2A中的c-c’截面的图。
图3A是表示图1中的区域B的一例的放大图。
图3B是表示图3A中的d-d’截面的图。
图4是表示反向恢复时的集电极电流Ic的时间变化的曲线图。
图5A是表示图1中的区域A的另一例的放大图。
图5B是表示图5A中的a-a’截面的图。
图6A是表示图1中的区域A的另一例的放大图。
图6B是表示图6A中的e-e’截面的图。
图6C是表示图6A中的f-f’截面的图。
符号说明
10：半导体基板，11：阱区，12：发射区，14：基区，15：接触区；16：蓄积区，17：插塞区，18：漂移区，20：缓冲区，21：正面，22：集电区，23：背面，24：集电极，25：连接部，29：直线部分，30：虚设沟槽部，31：前端部，32：虚设绝缘膜，34：虚设导电部、38：层间绝缘膜、39：直线部分，40：栅极沟槽部，41：前端部，42：栅极绝缘膜，44：栅极导电部，48：栅极流道，49：接触孔，50：栅极金属层，52：发射极，54：接触孔，56：接触孔，60：台面部，61：台面部，70：晶体管部，75：沟槽底部阻挡区，77：浮置阻挡区，80：二极管部，82：阴极区，92：保护环，94：场板，96：沟道截止件，100：半导体装置，102：端边，160：有源区，190：边缘终端结构部。
具体实施方式
以下，通过发明的实施方式对本发明进行说明，但以下的实施方式并不限定权利要求书所涉及的发明。此外，实施方式中说明的特征的组合并不一定全部是发明的解决手段所必须的。
在本说明书中，将与半导体基板的深度方向平行的方向上的一侧称为“上”或“正面”，将另一侧称为“下”或“背面”。将基板、层或其他部件的两个主面中的一个面称为正面，将另一个面称为背面。“上”、“下”的方向并不限定于重力方向或半导体装置的安装时的方向。
在本说明书中，有时使用X轴、Y轴以及Z轴的正交坐标轴来说明技术事项。正交坐标轴只不过确定构成要素的相对位置，并不限定特定的方向。例如，Z轴并不限定地表示相对于地面的高度方向。应予说明，+Z轴方向和-Z轴方向是相互反向的方向。在不记载正负而记载为Z轴方向的情况下，是指与+Z轴和Z轴平行的方向。
在本说明书中，将与半导体基板的正面和背面平行的正交轴设为X轴和Y轴。此外，将与半导体基板的正面和背面垂直的轴设为Z轴。在本说明书中，有时将Z轴的方向称为深度方向。此外，在本说明书中，有时将包括X轴和Y轴在内的与半导体基板的正面和背面平行的方向称为水平方向。
在本说明书中，在称为“相同”或“相等”的情况下，也可以包括具有由于制造偏差等而引起的误差的情况。该误差例如为10％以内。
在本说明书中，将掺杂了杂质的掺杂区的导电类型说明为P型或N型。在本说明书中，杂质有时特别是指N型的施主或P型的受主中的某一者，有时记载为掺杂剂。在本说明书中，掺杂是指向半导体基板导入施主或受主，制成显示N型的导电型的半导体或显示P型的导电型的半导体。
在本说明书中，掺杂浓度是指热平衡状态下的施主的浓度或受主的浓度。在本说明书中，净掺杂浓度是指，将施主浓度设为正离子的浓度，将受主浓度设为负离子的浓度，包括电荷的极性在内相加而得到的净的浓度。作为一例，若将施主浓度设为ND，将受主浓度设为NA，则任意位置处的净的净掺杂浓度为ND-NA。
施主具有向半导体供给电子的功能。受主具有从半导体接收电子的功能。施主和受主不限于杂质本身。例如，存在于半导体中的空位(V)、氧(O)以及氢(H)键合而成的VOH缺陷作为供给电子的施主发挥功能。
在本说明书中，在记载为P+型或N+型的情况下，意味着掺杂浓度比P型或N型的掺杂浓度高，在记载为P-型或N-型的情况下，意味着掺杂浓度比P型或N型的掺杂浓度低。此外，在本说明书中，在记载为P++型或N++型的情况下，是指掺杂浓度比P+型或N+型的掺杂浓度高。
在本说明书中，化学浓度是指不依赖于电活化的状态而测定的杂质的浓度。化学浓度例如能够通过二次离子质谱法(SIMS)来测量。所述净掺杂浓度能够通过电压-电容测定法(CV法)来测定。此外，可以将通过扩展电阻测定法(SR法)测量的载流子浓度作为净掺杂浓度。通过CV法或SR法测量的载流子浓度可以设为热平衡状态下的值。此外，在N型的区域中，施主浓度与受主浓度相比大得多，因此也可以将该区域中的载流子浓度作为施主浓度。同样地，在P型的区域中，也可以将该区域中的载流子浓度作为受主浓度。
此外，在施主、受主或净掺杂的浓度分布具有峰值时，该峰值可以设为该区域中的施主、受主或净掺杂的浓度。在施主、受主或净掺杂的浓度大致均匀的情况下等，可以将该区域中的施主、受主或净掺杂的浓度的平均值作为施主、受主或净掺杂的浓度。
通过SR法测量的载流子浓度也可以比施主或受主的浓度低。在测定扩展电阻时电流流动的范围内，半导体基板的载流子迁移率有时比结晶状态的值低。载流子迁移率的降低是由于晶格缺陷等引起的晶体结构的紊乱(无序)而使载流子散射而产生的。
根据通过CV法或SR法测量的载流子浓度计算出的施主或受主的浓度，可以低于表示施主或受主的元素的化学浓度。作为一例，在硅的半导体中成为施主的磷或砷的施主浓度、或者成为受主的硼(boron)的受主浓度为它们的化学浓度的99％左右。另一方面，在硅的半导体中成为施主的氢的施主浓度为氢的化学浓度的0.1％至10％左右。
图1是表示本发明的一个实施方式的半导体装置100的上表面的一例的图。在图1中，示出将各部件投影到半导体基板10的正面而成的位置。在图1中，仅示出半导体装置100的一部分部件，并省略一部分部件。
半导体装置100具备半导体基板10。在俯视时，半导体基板10具有端边102。在本说明书中在简称为俯视的情况下，是指从半导体基板10的正面侧观察。本例的半导体基板10具有在俯视时彼此相对的两组端边102。在图1中，X轴和Y轴与某一个端边102平行。此外，Z轴与半导体基板10的正面垂直。
在半导体基板10设置有有源区160。有源区160是在半导体装置100工作的情况下主电流在半导体基板10的正面与背面之间沿深度方向流动的区域。在有源区160的上方设置有发射极，但在图1中省略。
在有源区160中，设置有包括IGBT等晶体管元件的晶体管部70和包括续流二极管(FWD)等二极管元件的二极管部80中的至少一方。在图1的例子中，晶体管部70和二极管部80沿着半导体基板10的正面的预定的排列方向(在本例中为X轴方向)交替地配置。在其他例子中，在有源区160可以仅设置有晶体管部70和二极管部80中的一方。
在图1中，对配置晶体管部70的区域标注符号“I”，对配置二极管部80的区域标注符号“F”。在本说明书中，有时将俯视时与排列方向垂直的方向称为延伸方向(在图1中为Y轴方向)。晶体管部70和二极管部80可以分别在延伸方向上具有长边。即，晶体管部70的Y轴方向上的长度大于X轴方向上的宽度。同样地，二极管部80的Y轴方向上的长度大于X轴方向上的宽度。晶体管部70和二极管部80的延伸方向与后述的各沟槽部的长边方向可以相同。
二极管部80在与半导体基板10的背面相接的区域具有N+型的阴极区。在本说明书中，将设置有阴极区的区域称为二极管部80。即，二极管部80是在俯视时与阴极区重叠的区域。在半导体基板10的背面，在阴极区以外的区域可以设置有P+型的集电区。在本说明书中，将二极管部80沿Y轴方向延长至后述的栅极流道而成的延长区有时也包含于二极管部80。在延长区的下表面设置有集电区。
晶体管部70在与半导体基板10的背面接触的区域具有P+型的集电区。此外，晶体管部70在半导体基板10的正面侧周期性地配置有具有N型的发射区、P型的基区、栅极导电部以及栅极绝缘膜的栅极结构。
半导体装置100可以在半导体基板10的上方具有一个以上的焊盘。作为一例，图1所示的半导体装置100具有栅极焊盘G，但这只不过是例示。半导体装置100也可以具有阳极焊盘、阴极焊盘以及电流检测焊盘等焊盘。各焊盘配置于端边102的附近。端边102的附近是指俯视时的端边102与发射极之间的区域。在安装半导体装置100时，各焊盘可以经由导线等布线与外部的电路连接。
栅极电位被施加到栅极焊盘G。栅极焊盘G与有源区160的栅极沟槽部的导电部电连接。半导体装置100具备将栅极焊盘G与栅极沟槽部电连接的栅极流道48。
在俯视时，栅极流道48配置在有源区160与半导体基板10的端边102之间。本例的栅极流道48在俯视时包围有源区160。也可以将在俯视时被栅极流道48包围的区域作为有源区160。
栅极流道48配置在半导体基板10的上方。本例的栅极流道48可以由掺杂有杂质的多晶硅等形成。栅极流道48与隔着栅极绝缘膜设置在栅极沟槽部的内部的栅极导电部电连接。
本例的半导体装置100在有源区160与端边102之间具备边缘终端结构部190。本例的边缘终端结构部190配置在栅极流道48与端边102之间。边缘终端结构部190缓和半导体基板10的正面侧的电场集中。
边缘终端结构部190可以具有保护环92。保护环92是与半导体基板10的正面接触的P型的区域。应予说明，本例的边缘终端结构部190具有多个保护环92，但在图1中省略而仅示出一个保护环92。通过设置多个保护环92，能够使有源区160的上表面侧的耗尽层向外侧延伸，能够提高半导体装置100的耐压。边缘终端结构部190还可以具备包围有源区160而设置为环状的场板和降低表面电场部中的至少一个。
此外，半导体装置100也可以具备由多晶硅等形成的PN结二极管即未图示的温度感测部、与设置在有源区160的晶体管部进行同样的动作的未图示的电流检测部。
图2A是表示图1中的区域A的一例的放大图。半导体装置100具备半导体基板，该半导体基板具有包括IGBT等晶体管元件的晶体管部70和包括续流二极管(FWD)等二极管元件的二极管部80。
本例的半导体装置100具备设置于半导体基板的正面侧的内部的栅极沟槽部40、虚设沟槽部30、阱区11、发射区12、基区14以及接触区15。栅极沟槽部40和虚设沟槽部30分别是沟槽部的一例。
此外，本例的半导体装置100具备设置在半导体基板的正面的上方的栅极金属层50和发射极52。栅极金属层50和发射极52相互分离地设置。栅极金属层50与发射极52电绝缘。
在发射极52和栅极金属层50与半导体基板的正面之间设置有层间绝缘膜，但在图1中省略。在本例的层间绝缘膜，以贯通该层间绝缘膜的方式设置有接触孔49、54以及56。在图1中，对各个接触孔标注斜线的阴影线。
发射极52设置于栅极沟槽部40、虚设沟槽部30、阱区11、发射区12、基区14以及接触区15的上方。发射极52通过接触孔54与半导体基板的正面的发射区12、基区14以及接触区15电连接。
此外，发射极52通过接触孔56与虚设沟槽部30内的虚设导电部连接。在发射极52与虚设导电部之间可以设置由掺杂有杂质的多晶硅等具有导电性的材料形成的连接部25。连接部25隔着层间绝缘膜和虚设沟槽部30的虚设绝缘膜等绝缘膜设置于半导体基板的正面。
栅极金属层50通过接触孔49与栅极流道48电连接。栅极流道48可以由掺杂有杂质的多晶硅等形成。栅极流道48在半导体基板的正面与栅极沟槽部40内的栅极导电部连接。栅极流道48不与虚设沟槽部30内的虚设导电部和发射极52电连接。
栅极流道48与发射极52被层间绝缘膜和氧化膜等绝缘物电分离。本例的栅极流道48从接触孔49的下方设置到栅极沟槽部40的前端部。在栅极沟槽部40的前端部，栅极导电部在半导体基板的正面露出，与栅极流道48连接。
发射极52和栅极金属层50由包含金属的导电性材料形成。例如，由铝或铝-硅合金形成。各电极可以在由铝等形成的区域的下层具有由钛、钛化合物等形成的阻挡金属。
各电极也可以在接触孔内具有由钨等形成的插塞。插塞可以在与半导体基板相接的一侧具有阻挡金属，以与阻挡金属相接的方式填埋钨，并在钨上由铝等形成。
应予说明，插塞设置于与接触区15或者基区14接触的接触孔。此外，在插塞的接触孔之下形成P++型的插塞区17，掺杂浓度比接触区15的掺杂浓度高。这能够改善阻挡金属与接触区15的接触电阻。此外，插塞区17的深度为约0.1μm以下，具有比接触区15的深度小10％以下的区域。
插塞区17具有以下特征。在晶体管部70的动作中，闩锁耐量因接触电阻改善而提高。另一方面，在二极管部80的动作中，在没有插塞区17的情况下阻挡金属与基区14的接触电阻高，导通损耗、开关损耗上升，但通过在二极管部80设置插塞区17，能够抑制导通损耗、开关损耗的上升。
阱区11与栅极流道48重叠，在有源区160的外周延伸，在俯视时被设置成环状。阱区11在不与栅极流道48重叠的范围也以预定的宽度延伸，在俯视时设置为环状。本例的阱区11以从接触孔54的Y轴方向的端部向栅极流道48侧分离的方式设置。阱区11是掺杂浓度比基区14的掺杂浓度高的第二导电型的区域。栅极流道48与阱区11电绝缘。
本例的基区14为P-型，阱区11为P+型。此外，阱区11从半导体基板的正面形成至比基区14的下端更深的位置。基区14在晶体管部70和二极管部80中与阱区11相接地设置。因此，阱区11与发射极52电连接。
晶体管部70和二极管部80分别具有在排列方向上排列有多个的沟槽部。在本例的晶体管部70，沿着排列方向设置有一个以上的栅极沟槽部40。在本例的二极管部80，沿着排列方向设置有多个虚设沟槽部30。在本例的二极管部80未设置栅极沟槽部40。
本例的栅极沟槽部40可以具有沿着与排列方向垂直的延伸方向延伸的两个直线部分39(沿着延伸方向呈直线状的沟槽的部分)和连接两个直线部分39的前端部41。
前端部41的至少一部分可以在俯视时设置成曲线状。通过前端部41将两个直线部分39的Y轴方向上的端部彼此与栅极流道48连接，从而作为至栅极沟槽部40的栅极发挥功能。另一方面，通过将前端部41设为曲线状，与以直线部分39结束相比，能够缓和端部处的电场集中。
在其他例子中，晶体管部70可以沿着排列方向交替地设置有一个以上的栅极沟槽部40和一个以上的虚设沟槽部30。在晶体管部70中，虚设沟槽部30设置于栅极沟槽部40的各个直线部分39之间。在各个直线部分39之间可以设置有一条虚设沟槽部30，也可以设置有多条虚设沟槽部30。
此外，在各个直线部分39之间，可以不设置虚设沟槽部30，也可以设置栅极沟槽部40。通过这样的构造，能够增大来自发射区12的电子电流，因此导通电压降低。
虚设沟槽部30可以具有沿延伸方向延伸的直线形状，也可以与栅极沟槽部40同样地具有直线部分29和前端部31。图2A所示的半导体装置100仅排列有具有前端部31的虚设沟槽部30，但在其他例子中，半导体装置100也可以包括不具有前端部31的直线形状的虚设沟槽部30。
阱区11的扩散深度可以比栅极沟槽部40和虚设沟槽部30的深度更深。在俯视时，栅极沟槽部40和虚设沟槽部30的Y轴方向的端部设置于阱区11。即，在各沟槽部的Y轴方向的端部，各沟槽部的深度方向的底部被阱区11覆盖。由此，能够缓和各沟槽部的该底部处的电场集中。
在排列方向上，在各沟槽部之间设置有台面部。台面部是指在半导体基板的内部被沟槽部夹着的区域。作为一例，台面部的深度位置是从半导体基板的正面到沟槽部的下端为止。
本例的台面部被在X轴方向上相邻的沟槽部夹着，在半导体基板的正面沿着沟槽在延伸方向(Y轴方向)上延伸设置。如图2B中后述的那样，在本例中，在晶体管部70设置有台面部60，在二极管部80设置有台面部61。在本说明书中，在简称为台面部的情况下，指各个台面部60和台面部61。
在各个台面部设置有基区14。在各个台面部，在俯视时被基区14夹着的区域，可以设置有第一导电型的发射区12和第二导电型的接触区15中的至少一方。本例的发射区12为N+型，接触区15为P+型。发射区12和接触区15在深度方向上可以设置在基区14与半导体基板的正面之间。
晶体管部70的台面部具有在半导体基板的正面露出的发射区12。发射区12以与栅极沟槽部40相接的方式设置。在与栅极沟槽部40接触的台面部设置有在半导体基板的正面露出的接触区15。
台面部中的接触区15和发射区12分别从X轴方向上的一个沟槽部设置到另一个沟槽部。作为一例，台面部的接触区15和发射区12沿着沟槽部的延伸方向(Y轴方向)交替地配置。
在另一例中，台面部的接触区15和发射区12也可以沿着沟槽部的延伸方向(Y轴方向)设置为条纹状。例如，在与沟槽部接触的区域设置发射区12，在被发射区12夹着的区域设置接触区15。
在二极管部80的台面部没有设置发射区12。在二极管部80的台面部的上表面可以设置有基区14。基区14可以配置于二极管部80的整个台面部。
在各个台面部的上方设置有接触孔54。接触孔54在其延伸方向(Y轴方向)上配置于被基区14夹着的区域。本例的接触孔54设置于接触区15、基区14以及发射区12的各区域的上方。接触孔54可以配置在台面部的排列方向(X轴方向)上的中央。
在二极管部80，在与半导体基板的背面邻接的区域，设置N+型的阴极区82。在半导体基板的背面，在未设置阴极区82的区域可以设置有P+型的集电区22。在图2A中，用虚线表示阴极区82与集电区22的边界。
阴极区82在Y轴方向上与阱区11分离地配置。由此，通过确保掺杂浓度比较高且形成至较深的位置的P型的区域(阱区11)与阴极区82之间的距离，能够抑制来自阱区11的空穴注入，因此能够降低反向恢复损耗。本例的阴极区82的Y轴方向上的端部配置为比接触孔54的Y轴方向上的端部更远离阱区11。在其他例子中，阴极区82的Y轴方向上的端部也可以配置在阱区11与接触孔54之间。
晶体管部70在后述的漂移区与基区14之间具有掺杂浓度比基区14的掺杂浓度高的第二导电型的沟槽底部阻挡区75。本例的沟槽底部阻挡区75为P型。在图2A中，用虚线表示沟槽底部阻挡区75的范围。
在俯视半导体基板时，本例的沟槽底部阻挡区75被设置于与二极管部80邻接的区域。与二极管部80邻接的区域是指晶体管部70的排列方向(X轴方向)上的端部区域，是指在与沿延伸方向(Y轴方向)延伸的二极管部80的边界处与二极管部80直接相接的区域。此外，沟槽底部阻挡区75在Y轴方向端部与阱区11接触。
图2B是表示图2A中的a-a’截面的图。a-a’截面是通过接触区15、基区14、以及栅极沟槽部40和虚设沟槽部30的XZ面。本例的半导体装置100在a-a’截面具有半导体基板10、层间绝缘膜38、发射极52以及集电极24。
层间绝缘膜38设置在半导体基板10的正面21。层间绝缘膜38是添加有硼或磷等杂质的硅酸盐玻璃等绝缘膜。层间绝缘膜38可以与正面21相接，也可以在层间绝缘膜38与正面21之间设置有氧化膜等其他膜。在层间绝缘膜38设置有在图2A中说明的接触孔54。
发射极52设置于半导体基板10的正面21和层间绝缘膜38的上表面。发射极52通过层间绝缘膜38的接触孔54与正面21电连接。在接触孔54的内部可以设置有钨(W)等的插塞。集电极24设置于半导体基板10的背面23。发射极52和集电极24由包含金属的材料或它们的层叠膜形成。
半导体基板10可以是硅基板，也可以是碳化硅基板，还可以是氮化镓等氮化物半导体基板等。本例的半导体基板10为硅基板。
半导体基板10具有第一导电型的漂移区18。本例的漂移区18为N-型。漂移区18可以是在半导体基板10中未设置其他掺杂区而残留的区域。
在漂移区18的上方，可以在Z轴方向上设置一个以上的蓄积区16。蓄积区16是以比漂移区18更高的浓度蓄积有与漂移区18相同的掺杂剂的区域。蓄积区16的掺杂浓度比漂移区18的掺杂浓度高。
本例的蓄积区16为N型。蓄积区16可以仅设置于晶体管部70，也可以设置于晶体管部70和二极管部80双方。通过设置蓄积区16，能够提高载流子的注入促进效果(IE效果)，降低导通电压。
在晶体管部70中，在基区14的上方，以与正面21相接的方式设置有发射区12。发射区12与栅极沟槽部40相接地设置。发射区12的掺杂浓度比漂移区18的掺杂浓度高。发射区12的掺杂剂作为一例是砷(As)、磷(P)、锑(Sb)等。
在二极管部80设置有在正面21露出的基区14。二极管部80的基区14作为阳极工作。
在漂移区18的下方，可以设置第一导电型的缓冲区20。本例的缓冲区20为N型。缓冲区20的掺杂浓度比漂移区18的掺杂浓度高。缓冲区20可以作为防止从基区14的下表面侧扩展的耗尽层到达集电区22和阴极区82的场截止层而发挥功能。
在晶体管部70中，在缓冲区20的下方设置有集电区22。集电区22可以在背面23与阴极区82相接地设置。
在二极管部80中，在缓冲区20的下方设置阴极区82。阴极区82可以设置于与晶体管部70的集电区22相同的深度。二极管部80可以作为在晶体管部70关断时流过反向导通的续流电流的续流二极管(FWD)而发挥功能。
在半导体基板10设置有栅极沟槽部40和虚设沟槽部30。栅极沟槽部40和虚设沟槽部30以从正面21贯通基区14和蓄积区16而到达漂移区18的方式设置。沟槽部贯通掺杂区并不限定于以形成掺杂区后形成沟槽部的顺序进行制造的情况。在形成沟槽部之后在沟槽部之间形成掺杂区的情况也包含在沟槽部贯通掺杂区的情况中。
栅极沟槽部40具有设置于正面21的栅极沟槽、栅极绝缘膜42以及栅极导电部44。栅极绝缘膜42以覆盖栅极沟槽的内壁的方式设置。栅极绝缘膜42可以由氧化膜或氮化膜形成。栅极导电部44以在栅极沟槽的内部填埋比栅极绝缘膜42靠内侧的部分的方式设置。栅极导电部44的上表面可以位于与正面21相同的XY平面内。栅极绝缘膜42将栅极导电部44与半导体基板10绝缘。栅极导电部44由掺杂有杂质的多晶硅等形成。
栅极导电部44在深度方向上可以设置得比基区14长。栅极沟槽部40在正面21被层间绝缘膜38覆盖。如果对栅极导电部44施加预定的电压，则在基区14中的与栅极沟槽相接的界面的表层形成由电子的反转层形成的沟道。
虚设沟槽部30在XZ截面中可以具有与栅极沟槽部40相同的结构。虚设沟槽部30具有设置于正面21的虚设沟槽、虚设绝缘膜32以及虚设导电部34。虚设绝缘膜32以覆盖虚设沟槽的内壁的方式设置。虚设绝缘膜32可以由氧化膜或氮化膜形成。虚设导电部34以在虚设沟槽的内部填埋比虚设绝缘膜32靠内侧的部分的方式设置。虚设导电部34的上表面可以位于与正面21相同的XY平面内。虚设绝缘膜32将虚设导电部34与半导体基板10绝缘。虚设导电部34可以由与栅极导电部44相同的材料形成。
本例的栅极沟槽部40和虚设沟槽部30在正面21被层间绝缘膜38覆盖。应予说明，虚设沟槽部30和栅极沟槽部40的底部可以是向下侧凸出的曲面状(截面中为曲线状)。
在晶体管部70中，在与二极管部80邻接的区域设置有P型的沟槽底部阻挡区75。本例的沟槽底部阻挡区75设置于比蓄积区16靠下方的位置。沟槽底部阻挡区75的掺杂浓度为1E11cm-3以上且1E13cm-3以下。
沟槽底部阻挡区75的X轴方向上的宽度W是2μm以上且100μm以下。沟槽底部阻挡区75的宽度W也可以是10μm以上且50μm以下。在图2B中，沟槽底部阻挡区75的X轴方向正侧(二极管部80侧)的端部与阴极区82和集电区22的边界一致，但也可以向比该边界更靠二极管部80侧的位置延伸，也可以后退到晶体管部70内。
在半导体基板10的深度方向上，沟槽底部阻挡区75的下端位于比栅极沟槽部40的底部靠下方的位置。换言之，沟槽底部阻挡区75覆盖栅极沟槽部40的底部。
应予说明，在二极管部80中，包括寿命控制剂的寿命控制区可以局部地设置于漂移区18。寿命控制区促进在二极管部80关断时在基区14产生的空穴与从阴极区82注入的电子的再结合，抑制反向恢复时的峰值电流。寿命控制区可以通过从正面21或背面23照射质子或氦而形成。
图2C是表示图2A中的b-b’截面的图。b-b’截面是在晶体管部70的设置有沟槽底部阻挡区75的区域中通过台面部60的XZ面。b-b’截面是跨越有源区160和边缘终端结构部190的区域的截面。本例的边缘终端结构部190具有保护环结构和沟道截止结构。
保护环结构可以包括多个保护环92。本例的保护环结构包括五个保护环92。各保护环92可以在正面21以包围有源区160的方式设置。
保护环结构可以具有将在有源区160产生的耗尽层向半导体基板10的外侧扩展的功能。由此，能够防止半导体基板10内部的电场集中。因此，与不设置保护环结构的情况相比，能够提高半导体装置100的耐压。
保护环92是在正面21附近通过离子注入而形成的P+型半导体区。保护环92与场板94电连接。场板94可以是与栅极金属层50或发射极52相同的材料。
多个保护环92通过层间绝缘膜38相互电绝缘。保护环92的底部的深度可以是与阱区11的底部相同的深度。保护环92的底部的深度可以比栅极沟槽部40的底部的深度更深。
沟道截止结构具有沟道截止件96和场板94。沟道截止件96通过层间绝缘膜38的开口与场板94电连接。沟道截止件96的导电型可以是第一导电型，也可以是第二导电型。本例的沟道截止件96的导电型为N+型。沟道截止件96具有使在有源区160产生的耗尽层在半导体基板10的外侧端部终止的功能。
沟槽底部阻挡区75在Y轴方向端部与阱区11连接。阱区11的底部的深度可以比沟槽底部阻挡区75的下端更深。
沟槽底部阻挡区75在Y轴方向端部与基区14相接。基区14在Y轴方向端部与阱区11连接。
此外，在栅极流道48的下表面与阱区11之间设置有层间绝缘膜、栅极绝缘膜等绝缘膜，栅极流道48与阱区11不电连接。
图2D是表示图2A中的c-c’截面的图。c-c’截面是在晶体管部70的设置有沟槽底部阻挡区75的区域中通过栅极沟槽部40的长边方向(延伸方向)的XZ面。在图2D中，栅极沟槽部40以外的要素与图2C相同。
栅极沟槽部40的Y轴方向负侧端部被阱区11覆盖。此外，在比阱区11靠Y轴方向正侧的位置，栅极沟槽部40的底部整体上被沟槽底部阻挡区75覆盖。
图3A是示出图1中的区域B的一例的放大图。区域B与图2C所示的区域同样，是跨越有源区160和边缘终端结构部190的区域。在图3A中，以有源区160的X轴方向端部区域为中心进行说明。
阱区11在有源区160的外周延伸，在俯视时设置为环状。在本例的半导体装置100中，晶体管部70和二极管部80在X轴方向上交替地排列，但在X轴方向的最外侧(正侧或负侧的端部区域)配置有晶体管部70。图3A示出X轴方向正侧最外侧的晶体管部70-1。在俯视时，晶体管部70-1在X轴方向正侧的端部和Y轴方向两侧的端部与阱区11相接。
在晶体管部70-1中，在阱区11侧的区域未设置发射区12。晶体管部70-1中没有设置发射区12的区域例如从X轴方向端部到第五个栅极沟槽部40为止，在露出于正面21的基区14之间设置有接触区15。
图3B是表示图3A中的d-d’截面的图。d-d’截面是通过发射区12、接触区15以及阱区11并且在排列方向上横切栅极沟槽部40的XZ面。在图3B中，以X轴方向正侧最外侧的晶体管部70-1为中心进行说明。
在晶体管部70-1中，在不与阱区11邻接的区域，在基区14的上方以与正面21相接的方式设置有发射区12。但是，从X轴方向端部到第五个栅极沟槽部40为止，代替发射区12而设置有接触区15。
这样，在晶体管部70-1的阱区11侧，不与发射区12相接的栅极沟槽部40无效化(不作为晶体管发挥功能)，因此在晶体管部70的实际工作区域(作为晶体管发挥功能的区域)与阱区11之间产生间隔。此外，通过扰乱排列的周期性，能够缓和有源区160的端部处的电场集中，提高安全性。进一步地，通过在不设置发射区12的区域设置接触区15，能够扫除过剩的空穴。
应予说明，在晶体管部70-1的阱区11侧，可以在漂移区18的上方设置有沟槽底部阻挡区75。在晶体管部70-1的阱区11侧设置沟槽底部阻挡区75的情况下，可以通过与在晶体管部70-1的二极管部80侧和其他晶体管部70设置沟槽底部阻挡区75的工序相同的工序来形成。
图4是表示反向恢复时的集电极电流Ic的时间变化的曲线图。在图4的曲线图中，实线表示不具有沟槽底部阻挡区的半导体装置中的集电极电流Ic的状态，虚线表示具有沟槽底部阻挡区75的本例的半导体装置100中的集电极电流Ic的状态。
在时间t1将晶体管部关断，二极管部导通后，从阴极区向作为阳极层工作的基区流动电子电流，产生反向恢复电流。当电子电流到达基区时，发生电导率调制，从阳极层流动空穴电流。进一步地，电子电流也从阴极区82向晶体管部的基区14扩散。
通过朝向晶体管部扩散的电子电流，促进来自掺杂浓度比基区高的接触区的空穴注入，半导体基板的空穴密度增大，因此，到空穴随着二极管部的关断而消失为止需要时间。因此，反向恢复峰值电流Irp增大，并且反向恢复损耗变大。
这里，不具有沟槽底部阻挡区的半导体装置中的集电极电流Ic，在时间t2成为反向恢复峰值电流Irp后逐渐减小，在时间t3附近大致为零。如果反向恢复峰值电流Irp较大，则到电流变为零为止需要时间，因此发热增大，反向恢复损耗增大。
另一方面，本例的半导体装置100在晶体管部70的与二极管部80邻接的区域具有沟槽底部阻挡区75。沟槽底部阻挡区75与发射极52电连接，因此抑制空穴注入，切断电流。
通过这样的沟槽底部阻挡区75覆盖栅极沟槽部40的底部，从而抑制从晶体管部70向二极管部80的空穴注入。这样，在本例的半导体装置100中，与不具有沟槽底部阻挡区的半导体装置相比，反向恢复峰值电流Irp较小，到电流变为零为止的时间也变短，因此反向恢复损耗降低。
然而，作为抑制空穴注入的技术，已知有从二极管部遍及晶体管部的一部分设置包括寿命控制剂的寿命控制区。寿命控制区促进关断时的空穴消失，使反向恢复损耗降低。
通常来讲，为了使关断时注入的空穴消失，设置在晶体管部的寿命控制区需要具有从二极管部侧的边界起算约100～150μm的宽度。但是，在晶体管部中，设置有寿命控制区的区域成为不作为晶体管进行动作的无效区。
相对于此，本例的沟槽底部阻挡区75由于切断电流而抑制空穴注入，因此可以是比寿命控制区的宽度小的宽度。这样，沟槽底部阻挡区75通过使无效区与在晶体管部70设置寿命控制区的情况相比减少，从而能够提高元件特性，抑制发热。
图5A是表示图1中的区域A的另一例的放大图。图5B是表示图5A中的a-a’截面的图。应予说明，图5A中的b-b’截面和c-c’截面可以分别与图2C和图2D所示的截面相同，因此在此省略说明。
在本例中，在晶体管部70的设置有沟槽底部阻挡区75的区域中，仅在一部分台面部60的上方设置有接触孔54，在其他台面部60的上方未设置接触孔54。在这一点上，图5A和图5B与在各个台面部的上方设置有接触孔54的图2A和图2B不同。如图5A和图5B所示，在沟槽底部阻挡区75的上方可以仅设置有一个接触孔54。
也就是说，在本例中，位于沟槽底部阻挡区75的上方的多个台面部60中的仅一部分台面部60经由接触孔54与发射极52电连接，其他台面部60被层间绝缘膜38覆盖。
这样，通过仅将位于沟槽底部阻挡区75的上方的多个台面部60的一部分与发射极52电连接，使其具有空穴的吸引效果，从而促进关断时的空穴消失，使反向恢复损耗降低。
图6A是表示图1中的区域A的另一例的放大图。本例的半导体装置100在晶体管部70具有浮置阻挡区77。在此，对于与图2A共同的要素省略说明。
浮置阻挡区77是设置在漂移区18与基区14之间的、电浮置的第二导电型的区域。在图6A中，用虚线表示浮置阻挡区77的范围。
电浮置是指不与发射极52那样的既定的电位电连接。在俯视半导体基板10时，浮置阻挡区77与沟槽底部阻挡区75和阱区11分离。沟槽底部阻挡区75和阱区11与发射极52电连接。
本例的浮置阻挡区77为P型。浮置阻挡区77的掺杂浓度比基区14的掺杂浓度高。浮置阻挡区77的掺杂浓度可以与沟槽底部阻挡区75的掺杂浓度相同。浮置阻挡区77可以通过与设置沟槽底部阻挡区75的工序相同的工序来形成。
在晶体管部70的导通时，二极管部80中的电压的时间变化dV/dt依赖于晶体管部70的栅极电阻Rg。在本例中，通过在晶体管部设置浮置阻挡区77，能够使dV/dt对栅极电阻Rg的依赖性降低，即，能够以较小的栅极电阻Rg进行驱动。如果栅极电阻Rg变小，则导通时的消耗电力降低。
图6B是表示图6A中的e-e’截面的图。在晶体管部70中，在与二极管部80邻接的区域设置有沟槽底部阻挡区75，与沟槽底部阻挡区75分离地还设置有浮置阻挡区77。
在X轴方向上，沟槽底部阻挡区75与浮置阻挡区77之间的距离D1可以为栅极沟槽部40的间距以上且10μm以下。在此，栅极沟槽部40的间距表示栅极沟槽部40间的距离。栅极沟槽部40的间距例如为2.3μm。
在半导体基板10的深度方向上，浮置阻挡区77被设置在比蓄积区16靠下方的位置。浮置阻挡区77的下端位于比栅极沟槽部40的底部靠下方的位置。即，浮置阻挡区77与沟槽底部阻挡区75同样地覆盖栅极沟槽部40的底部。浮置阻挡区77的深度方向位置可以与沟槽底部阻挡区75的深度方向位置相同。
图6C是表示图6A中的f-f’截面的图。浮置阻挡区77与阱区11分离。阱区11的底部的深度可以比浮置阻挡区77的下端更深。在Y轴方向上，阱区11与浮置阻挡区77之间的距离D2可以为栅极沟槽部40的间距以上且10μm以下。
这样，本例的浮置阻挡区77以确保足够的面积，并且不受发射极电位的沟槽底部阻挡区75和阱区11影响的方式分离。由此，浮置阻挡区77使二极管部80中的dV/dt对于栅极电阻Rg的依赖性降低，使以较小的栅极电阻Rg进行的驱动成为可能，从而能够改善导通特性。
以上，利用实施方式对本发明进行了说明，但本发明的技术范围并不限定于所述实施方式所记载的范围。能够对所述实施方式施加各种变更或改良，这对于本领域技术人员而言是显而易见的。根据权利要求书的记载可知，加入了这样的变更或改良的方式也能够包含在本发明的技术范围内。
应注意的是，权利要求书、说明书以及附图中示出的装置、系统、程序以及方法中的动作、过程、步骤以及阶段等各处理的执行顺序，只要没有特别明示“在……之前”、“先于……”等，此外，没有在后面的处理中使用前面的处理的结果，就可以以任意的顺序实现。关于权利要求书、说明书以及附图中的动作流程，即使为了方便而使用“首先，”、“接下来，”等进行了说明，也并不意味着必须按照该顺序实施。

Claims (13)

1.一种半导体装置，其特征在于，具备：
半导体基板，其具有晶体管部和二极管部；以及
发射极和栅极，其设置在所述半导体基板的正面的上方，
所述晶体管部具有：
多个沟槽部，其与所述栅极电连接；
第一导电型的漂移区，其设置在所述半导体基板；
第二导电型的基区，其设置在所述漂移区的上方；以及
第二导电型的沟槽底部阻挡区，其设置在所述漂移区与所述基区之间，且掺杂浓度比所述基区的掺杂浓度高，
所述沟槽底部阻挡区与所述发射极电连接。
2.根据权利要求1所述的半导体基板，其特征在于，
在俯视所述半导体基板时，所述沟槽底部阻挡区设置于与所述二极管部邻接的区域。
3.根据权利要求2所述的半导体装置，其特征在于，
所述沟槽底部阻挡区在所述多个沟槽部的排列方向上的宽度为2μm以上且100μm以下。
4.根据权利要求3所述的半导体装置，其特征在于，
所述沟槽底部阻挡区的宽度为10μm以上且50μm以下。
5.根据权利要求1至4中任一项所述的半导体装置，其特征在于，
所述沟槽底部阻挡区的掺杂浓度为1E11cm-3以上且1E13cm-3以下。
6.根据权利要求1至5中任一项所述的半导体装置，其特征在于，
在所述半导体基板的深度方向上，所述沟槽底部阻挡区的下端位于比所述多个沟槽部的底部靠下方的位置。
7.根据权利要求1至6中任一项所述的半导体装置，其特征在于，
所述晶体管部在所述沟槽底部阻挡区的上方具有掺杂浓度比所述漂移区的掺杂浓度高的第一导电型的蓄积区。
8.根据权利要求7所述的半导体装置，其特征在于，
所述漂移区和所述蓄积区还设置在所述二极管部。
9.根据权利要求1至8中任一项所述的半导体装置，其特征在于，
所述晶体管部还具有：
第二导电型的阱区，其设置在所述半导体基板的正面，且在有源区的外周延伸；以及
层间绝缘膜，其设置在所述半导体基板的上方，
所述沟槽底部阻挡区与所述阱区连接，
所述阱区与所述发射极电连接。
10.根据权利要求9所述的半导体装置，其特征在于，
位于所述沟槽底部阻挡区的上方的多个台面部的一部分经由设置于所述层间绝缘膜的接触孔与所述发射极电连接。
11.根据权利要求9或10所述的半导体装置，其特征在于，
所述晶体管部还具有设置在所述漂移区与所述基区之间且电浮置的第二导电型的浮置阻挡区。
12.根据权利要求11所述的半导体装置，其特征在于，
在所述多个沟槽部的排列方向上，所述沟槽底部阻挡区与所述浮置阻挡区之间的距离为所述多个沟槽部的间距以上且10μm以下。
13.根据权利要求12所述的半导体装置，其特征在于，
在所述多个沟槽部的延伸方向上，所述阱区与所述浮置阻挡区之间的距离为所述间距以上且10μm以下。
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