CN111247639A - 半导体装置 - Google Patents

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Abstract

本发明提供一种半导体装置，其具备半导体基板、晶体管部和二极管部，晶体管部和二极管部分别具有：沿排列方向排列多个的沟槽部；形成于沟槽部的内壁的绝缘部；设置于沟槽部的内部的导电部；在排列方向上配置在沟槽部之间的多个台面部；设置有接触孔的层间绝缘膜；以及经由接触孔与台面部相接的第一电极，晶体管部的台面部具备最靠近二极管部地配置的2个以上的T侧台面部，二极管部的台面部具备最靠近晶体管部地配置的1个以上的D侧台面部，晶体管部中的与第一电极电连接的台面部的最大台面宽度大于T侧台面部的台面宽度和D侧台面部的台面宽度中的任一台面宽度。

Description

半导体装置
技术领域
本发明涉及半导体装置。
背景技术
以往，公知在一个半导体基板设置有绝缘栅双极型晶体管(IGBT)等晶体管元件、续流二极管(FWD)等二极管元件的半导体装置(例如，参照专利文献1及2)。
专利文献1：WO2012-169053号
专利文献2：日本特开2009-021557号公报
发明内容
技术问题
在设置有二极管元件的半导体装置，优选提高反向恢复耐量。
技术方案
在本发明的第一方式中，提供一种具备具有第一导电型的漂移区的半导体基板的半导体装置。半导体装置可以具备具有在半导体基板的下表面露出的第二导电型的集电区的晶体管部。半导体装置可以具备二极管部，所述二极管部具有在半导体基板的下表面露出的第一导电型的阴极区，并且在俯视时的排列方向上与晶体管部并列地设置。晶体管部和二极管部可以分别具有沟槽部，所述沟槽部被设置为从半导体基板的上表面到达漂移区，并且沿排列方向排列多个。晶体管部和二极管部可以分别具有形成于沟槽部的内壁的绝缘部。晶体管部和二极管部可以分别具有设置于沟槽部的内部且利用绝缘部与沟槽部的内壁绝缘的导电部。晶体管部和二极管部可以分别具有多个台面部，所述多个台面部在排列方向上配置在沟槽部之间，并且在排列方向上分别具有预定的台面宽度。晶体管部和二极管部可以分别具有层间绝缘膜，所述层间绝缘膜被设置为在半导体基板的上表面覆盖沟槽部的一部分，并且设置有使1个以上的台面部上表面露出的接触孔。晶体管部和二极管部可以分别具有仅有接触孔与台面部相接的第一电极。晶体管部的台面部可以具备最靠近二极管部地配置的2个以上的T侧台面部。二极管部的台面部可以具备最靠近晶体管部地配置的1个以上的D侧台面部。晶体管部中的与第一电极电连接的台面部的最大台面宽度可以大于T侧台面部的台面宽度和D侧台面部的台面宽度中的任一者。
配置于晶体管部和二极管部之间的边界的T侧台面部和D侧台面部中的至少一方可以在包含于晶体管部和二极管部的多个台面部中具有最小的台面宽度。
T侧台面部和D侧台面部的台面宽度可以小于晶体管部中的配置在排列方向上的中央的台面部的台面宽度。
晶体管部可以具有栅极沟槽部和虚设沟槽部作为沟槽部。T侧台面部和D侧台面部可以配置在虚设沟槽部之间。
与T侧台面部和D侧台面部中的至少一方相接的沟槽部中的至少一个沟槽部可以不被层间绝缘膜覆盖，而使导电部与第一电极相接。
配置在2个T侧台面部之间的沟槽部、配置在2个D侧台面部之间的沟槽部以及配置在T侧台面部与D侧台面部之间的沟槽部可以不被层间绝缘膜覆盖，而使导电部与第一电极相接。
配置在T侧台面部与台面宽度大于T侧台面部的台面宽度的台面部之间的虚设沟槽部可以被层间绝缘膜覆盖。
二极管部的所有沟槽部可以不被层间绝缘膜，而使导电部与第一电极相接。
二极管部的台面部可以全部是D侧台面部。
配置在二极管部的排列方向上的中央的台面部的台面宽度可以大于二极管部中的最靠近晶体管部地配置的D侧台面部的台面宽度。
晶体管部中的至少一部分台面部可以具有第一导电型的发射区，所述第一导电型的发射区与栅极沟槽部相接地配置，并且在半导体基板的上表面露出。晶体管部的至少一部分台面部可以具有设置在发射区与漂移区之间的第二导电型的基区。晶体管部中的至少一部分台面部可以具有在半导体基板的上表面露出且掺杂浓度高于基区的掺杂浓度的第二导电型的接触区。晶体管部中的至少一部分台面部可以具有在半导体基板的上表面露出且掺杂浓度高于接触区的掺杂浓度的插塞区。可以在二极管部中的D侧台面部不设置插塞区。
晶体管部可以具有第一台面部，所述第一台面部设置有与栅极沟槽部相接地配置并且在半导体基板的上表面露出的第一导电型的发射区。晶体管部的T侧台面部中的至少一部分可以是载流子抽出台面部，所述载流子抽出台面部是相对于各台面部的面积，在半导体基板的上表面露出的第二导电型的区域的面积比例大于第一台面部的在半导体基板的上表面露出的第二导电型的区域的面积比例的台面部。
与载流子抽出台面部相接的沟槽部可以不被层间绝缘膜覆盖。
二极管部可以在半导体基板的上表面侧具有寿命控制区。寿命控制区可以也设置在晶体管部的T侧台面部中的至少一部分。
二极管部和晶体管部可以分别在半导体基板的上表面侧具有寿命控制区。在排列方向上，可以在二极管部的寿命控制区与晶体管部的寿命控制区之间设置有缺陷密度小于寿命控制区的缺陷密度的低缺陷区。
低缺陷区可以设置在包含二极管部和晶体管部之间的边界的范围。
晶体管部的至少一部分台面部可以具有在半导体基板的上表面露出的第一导电型发射区。晶体管部中的至少一部分台面部可以具有设置在发射区与漂移区之间的第二导电型的基区。晶体管部中的至少一部分台面部可以具有蓄积区，所述蓄积区设置在基区与漂移区之间，并且掺杂浓度高于漂移区的掺杂浓度。T侧台面部中的蓄积区的掺杂浓度的深度方向上的积分值可以高于其他台面部中的蓄积区的掺杂浓度的深度方向上的积分值。
应予说明，上述发明概要未列举本发明的所有必要特征。另外，这些特征组的子组合也能够成为发明。
附图说明
图1是局部表示本发明的实施方式的半导体装置100的上表面的图。
图2是表示图1中的a-a截面的一例的图。
图3是表示俯视时的插塞区27的配置例。
图4是表示俯视时的插塞区27的另一配置例的图。
图5是半导体装置100的上表面的另一例的图。
图6是表示图5中的b-b截面的一例的图。
图7是表示晶体管部70的XZ截面的一例的图。
图8是表示二极管部80的XZ截面的一例的图。
图9是表示二极管部80的XZ截面的另一例的图。
图10A是表示二极管部80、配置于二极管部80的两侧的晶体管部70的一部分的截面的另一例的图。
图10B是表示俯视时的寿命控制区94的配置例的图。
图11是表示二极管部80、配置于二极管部80的两侧的晶体管部70的一部分的截面的另一例的图。
图12是表示窄宽度台面部61、台面部60中的蓄积区16的构成例的图。
符号说明
10···半导体基板、11···阱区、12···发射区、14···基区、15···接触区、16···蓄积区、18···漂移区、20···缓冲区、21···上表面、22···集电区、23···下表面、24···集电极、25···连接部、27···插塞区、29···延伸部分、30···虚设沟槽部、31···前端部、32···虚设绝缘膜、34···虚设导电部、38···层间绝缘膜、39···延伸部分、40···栅极沟槽部、41···前端部、42···栅极绝缘膜、44···栅极导电部、48···栅极布线、49···接触孔、50···栅极金属层、52···发射极、54···接触孔、55···接触孔、56···接触孔、60···台面部、61···窄宽度台面部、67···T侧台面部、68···D侧台面部、70···晶体管部、80···二极管部、82···阴极区、92···结晶缺陷、94···寿命控制区、95···低缺陷区、100···半导体装置
具体实施方式
以下，通过发明的实施方式来说明本发明，但是以下的实施方式不限定权利要求书的发明。另外，在实施方式中说明的特征的全部组合并不一定是发明的技术方案所必须的。
在本说明书中，将与半导体基板的深度方向平行的方向上的一侧称为“上”，将另一侧称为“下”。将基板、层或其他部件的2个主面中的一个面称为上表面，将另一个面称为下表面。“上”、“下”的方向不限于重力方向、或者安装半导体装置时向基板等安装的方向。
在本说明书中，存在使用X轴、Y轴及Z轴的直角坐标轴来说明技术事项的情况。在本说明书中，将与半导体基板的上表面平行的面设为XY面，将与半导体基板的上表面垂直的深度方向设为Z轴。
在各实施例中，示出了将第一导电型设为N型并将第二导电型设为P型的例子，但是也可以将第一导电型设为P型并将第二导电型设为N型。在该情况下，各实施例中的基板、层、区域等的导电型分别是相反的极性。另外，在本说明书中，在记载P+型(或者N+型)的情况下，意味着掺杂浓度高于P型(或N型)，在记载P-型(或者N-型)的情况下，意味着掺杂浓度低于P型(或者N型)。
在本说明书中，掺杂浓度是指，施主或者受主化后的杂质的浓度。在本说明书中，存在将施主与受主之间的浓度差(即净掺杂浓度)设为掺杂浓度的情况。在该情况下，能够以SR法来测定掺杂浓度。另外，可以将施主和受主的化学浓度设为掺杂浓度。在该情况下，能够以SIMS法来测定掺杂浓度。如果没有特别限制，作为掺杂浓度，则可以使用上述任一种方法。如果没有特别限制，则可以将掺杂区域中的掺杂浓度分布的峰值设为该掺杂区域中的掺杂浓度。
图1是局部表示本发明的实施方式的半导体装置100的上表面的图。本例的半导体装置100是具有包含绝缘栅双极型晶体管等晶体管的晶体管部70、以及包含续流二极管等二极管的二极管部80的半导体芯片。续流二极管与晶体管并列地配置。续流二极管是流通与晶体管的主电流反向的电流的反向导通二极管。二极管部80在半导体基板的上表面沿预定的排列方向与晶体管部70并列地设置。在本说明书中，排列方向是X轴方向。作为一例，晶体管部70和二极管部80在X轴方向上交替地设置。在图1中，表示芯片端部周边的芯片上表面，省略其他区域。
二极管部80是在半导体基板的下表面侧设置有阴极区82的区域。阴极区82在半导体基板的下表面侧露出，并且与设置在半导体基板的下表面的电极接触。在本说明书中，将沿Z轴方向与阴极区82重叠的区域设为二极管部80。也就是说，相对于半导体基板的上表面，将沿垂直于半导体基板的下表面的方向投影阴极区82时的投影区域设为二极管部80。另外，将从该投影区域的Y轴方向端沿Y轴方向到达有源区的一端为止的区域设为延长区域。该延长区域也可以为二极管部80。Y轴方向是垂直于X轴方向及Z轴方向这两者的方向。二极管部80可以指投影区域及延长区域中的、在半导体基板的上表面设置有第二导电型的区域的区域。
晶体管部70可以指有源区中的除二极管部80以外的区域。晶体管部70具有在半导体基板的下表面露出的第二导电型的集电区。晶体管部70是相对于半导体基板的上表面投影集电区时的投影区域，并且，是指包含后述的发射区12及接触区15的预定的单位结构规则地配置而成的区域。
在图1中，表示半导体装置100中的半导体基板的有源区。有源区是指在，在将半导体装置100控制为导通状态的情况下，在半导体基板的上表面与下表面之间流通电流的区域。例如，有源区是图1素食的被栅极金属层50包围的区域。
半导体装置100可以包围有源区而具有边缘终端结构部。例如，边缘终端结构部设置在比图1所示的栅极金属层50更靠半导体基板的端部侧的位置。边缘终端结构部缓解半导体基板的上表面侧的电场集中。边缘终端结构部可以具有例如护圈、场板、降低表面电场、或者将它们中的2个以上的组合而得的结构。
本例的半导体装置100具备设置于半导体基板的上表面侧的内部的栅极沟槽部40、虚设沟槽部30、阱区11、发射区12、基区14及接触区15。另外，本例的半导体装置100具备设置于半导体基板的上表面的上方的发射极52和栅极金属层50。发射极52和栅极金属层50彼此分离地设置。栅极沟槽部40和虚设沟槽部30分别是沟槽部的一例。
在发射极52和栅极金属层50与半导体基板的上表面之间设置有层间绝缘膜，但是在图1中进行省略。在本例的层间绝缘膜，接触孔56、接触孔49及接触孔54贯通该层间绝缘膜地设置。在图1中，在各接触孔标注斜线的阴影线。应予说明，接触孔54的斜线的阴影线部分是半导体基板的上表面露出的部分，发射区12与接触区15之间的pn结面也露出。在图1等中，重叠地表示接触孔54的阴影线部分与表示pn结面的实线。
发射极52设置在栅极沟槽部40、虚设沟槽部30、阱区11、发射区12、基区14及接触区15的上方。发射极52通过接触孔54与半导体基板的上表面的发射区12、接触区15及基区14接触。发射极52通过接触孔56与虚设沟槽部30内的虚设导电部连接。在发射极52与虚设导电部之间，可以设置有由掺杂了杂质的多晶硅等的具有导电性的材料形成的连接部25。连接部25设置在半导体基板的上表面。在连接部25与半导体基板之间设置有热氧化膜等绝缘膜。
栅极金属层50向晶体管部70施加栅极电压。栅极金属层50可以与设置在半导体基板的上表面的上方的栅极焊盘连接。栅极焊盘利用线缆等与外部的装置连接。栅极金属层50可以在俯视时以包围有源区的方式设置。作为一例，栅极金属层50在俯视时沿半导体基板的外周设置为环状。
栅极金属层50通过接触孔49与栅极布线48接触。栅极布线48由掺杂了杂质的多晶硅等形成。在栅极布线48与半导体基板之间设置有热氧化膜等绝缘膜。栅极布线48在半导体基板的上表面与栅极沟槽部40内的栅极导电部连接。栅极布线48不与虚设沟槽部30内的虚设导电部连接。
本例的栅极布线48从接触孔49的下方设置到栅极沟槽部40的前端部41。前端部41是栅极沟槽部40中的最靠近栅极金属层50的端部。栅极导电部在栅极沟槽部40的前端部41处在半导体基板的上表面露出，并与栅极布线48接触。
发射极52和栅极金属层50由包含金属的材料形成。例如，发射极52及栅极金属层50中的至少一部分区域由铝或者铝-硅合金形成。发射极52及栅极金属层50可以在由铝等形成的区域的下层具有由钛和/或钛化合物等形成的势垒金属。而且，发射极52及栅极金属层50可以在接触孔内，具有以与势垒金属和铝等相接的方式埋入钨等而形成的插塞。
阱区11与栅极金属层50及栅极布线48重叠地设置。阱区11在不与栅极金属层50及栅极布线48重叠的范围内也以预定的宽度延伸而设置。本例的阱区11与接触孔54的Y轴方向上的一端向栅极金属层50侧分离地设置。阱区11的Y轴方向上的一端可以位于比栅极沟槽部40的前端部41和虚设沟槽部30的前端部31更靠接触孔54侧的位置。阱区11是掺杂浓度高于基区14的第二导电型的区域。本例的基区14是P-型，阱区11是P+型。
晶体管部70具有沿排列方向排列多个的沟槽部。在本例的晶体管部70，沿排列方向交替地设置有1个以上的栅极沟槽部40和1个以上的虚设沟槽部30。栅极沟槽部40和虚设沟槽部30的排列不限于此。1个栅极沟槽部40和2个以上的虚设沟槽部30的单元可以沿排列方向重复地配置。另外，1个虚设沟槽部30和2个以上的栅极沟槽部40的单元可以沿排列方向重复地配置。2个以上的栅极沟槽部40和2个以上的虚设沟槽部30的单元可以沿排列方向重复地配置。
二极管部80具有沿排列方向排列多个的沟槽部。在本例的二极管部80，多个虚设沟槽部30沿排列方向设置。在本例的二极管部80不设置栅极沟槽部40。在二极管部80可以设置栅极沟槽部40。而且，在二极管部80的表面，与发射区相同的导电型且相同深度的区域可以配置为，与栅极沟槽部40或者虚设沟槽部30相接。
本例的栅极沟槽部40可以具有沿垂直于排列方向的延伸方向延伸的2个延伸部分39(沟槽的沿延伸方向为直线状的部分)以及连接2个延伸部分39的前端部41。图1中的延伸方向是Y轴方向。
前端部41的至少一部分优选在俯视时被设置为曲线状。在栅极沟槽部40的2个延伸部分39，由于前端部41将作为沿延伸方向的直线形状的端的端部彼此连接，所以能够缓解延伸部分39的端部处的电场集中。栅极布线48可以在栅极沟槽部40的前端部41可以与栅极导电部连接。
在晶体管部70，虚设沟槽部30设置在栅极沟槽部40的各延伸部分39之间。在各延伸部分39之间可以设置有1个虚设沟槽部30，也可以设置有多个虚设沟槽部30。虚设沟槽部30可以具有沿延伸方向延伸的直线形状，也可以与栅极沟槽部40相同地，具有延伸部分29和前端部31。图1所示的半导体装置100包含不具有前端部31的直线形状的虚设沟槽部30以及具有前端部31的虚设沟槽部30这两者。
阱区11的扩散深度可以比栅极沟槽部40及虚设沟槽部30的深度深。即，阱区11可以分别包含栅极沟槽部40的前端部41的深度方向(-Z轴方向)上的底面、虚设沟槽部30的前端部31的深度方向上的底面。栅极沟槽部40及虚设沟槽部30的Y轴方向上的端部在俯视时设置于阱区11。也就是说，在各沟槽部的Y轴方向上的端部，各沟槽部的深度方向上的底部被阱区11覆盖。在本说明书中，存在将深度方向称为Z轴方向的情况。由于该底部被阱区11覆盖，所以能够缓解各沟槽部的该底部处的电场集中。
在排列方向上，在各沟槽部之间设置有台面部60或者台面部61。各台面部在排列方向上具有预定的台面宽度。台面部是指，在半导体基板的内部，被沟槽部夹持的区域。作为一例，台面部的上端是半导体基板的上表面。台面部的下端的深度位置与沟槽部的下端的深度位置相同。
台面部61的台面宽度小于台面部60的台面宽度。在本说明书中，将台面部61称为窄宽度台面部61。窄宽度台面部61具有位于晶体管部70的T侧台面部67、位于二极管部80的D侧台面部68。在图1等中，针对作为T侧台面部67的窄宽度台面部61，以67(61-1)的方式在括号内同时标记一个符号。另外，针对作为D侧台面部68的窄宽度台面部61，也同样地在括号内同时标记一个符号。与T侧台面部67和D侧台面部68两者相接的沟槽部包含将阴极区82和集电区22的边界投影到上表面的位置。T侧台面部67的排列方向(X轴方向)上的宽度和D侧台面部68的宽度可以相同，也可以不同。
在晶体管部70中，经由接触孔54与发射极52电连接的台面部的最大台面宽度大于任一T侧台面部67的台面宽度，并且，大于任一D侧台面部68的台面宽度。在除窄宽度台面部61以外的台面部60，包含台面宽度最大的台面部。窄宽度台面部61可以是台面宽度小于最大台面宽度的台面部。窄宽度台面部61可以是指台面宽度小于设置于半导体基板的台面部的平均台面宽度的台面部，也可以是指台面宽度最小的台面部。
T侧台面部67的宽度可以小于晶体管部70中的除T侧台面部67以外的宽度最小的台面部的宽度。D侧台面部68的宽度可以小于二极管部80中的除D侧台面部68以外的宽度最小的台面部的宽度。
在被各沟槽部夹持的台面部61、60设置有基区14。将各台面部中的在半导体基板的上表面露出的基区14中的、与栅极金属层50最接近地配置的区域设为基区14-e。在图1中，示出了配置于各台面部的一端部的基区14-e，但是在各台面部的另一端部也配置有基区14-e。在一部分台面部，在俯视时被基区14-e夹持的区域可以设置第一导电型的发射区12和第二导电型的接触区15中的至少一者。本例的发射区12是N+型，接触区15是P+型。发射区12和接触区15可以在深度方向上设置在基区14与半导体基板的上表面之间。
将台面部60中的具有在半导体基板的上表面露出的发射区12并且与栅极沟槽部40相接地设置的台面部60设为第一台面部60-1。发射区12在半导体基板的上表面露出，并且，与栅极沟槽部40相接地设置。在本例的第一台面部60-1设置有在半导体基板的上表面露出额接触区15。
接触区15和发射区12分别从X轴方向上的一个沟槽部设置到另一个沟槽部。作为一例，第一台面部60-1的接触区15和发射区12沿沟槽部的延伸方向(Y轴方向)交替地配置。
在另一例中，第一台面部60-1的接触区15及发射区12可以沿沟槽部的延伸方向(Y轴方向)设置成条纹状。例如，在与沟槽部相接的区域设置有发射区12，在被发射区12夹持的区域设置有接触区15。
将台面部60中的不与栅极沟槽部40相接的台面部60设为第二台面部60-2。在第二台面部60-2的上表面可以设置有发射区12。在本例的第二台面部60-2的上表面，发射区12和接触区15在Y轴方向上交替地设置。第二台面部60-2也可以配置在晶体管部70中的除T侧台面部67以外的台面部。
将窄宽度台面部61中的设置有发射区12的窄宽度台面部61设为第一窄宽度台面部61-1。本例的第一窄宽度台面部61-1配置在虚设沟槽部30之间。在第一窄宽度台面部61-1的上表面，发射区12和接触区15可以在Y轴方向上交替地设置。在第一台面部60-1、第二台面部60-2及第一窄宽度台面部61-1各台面之间，Y轴上的设置有发射区12和接触区15的位置可以相同。第一窄宽度台面部61-1可以是T侧台面部67，也可以是D侧台面部68。在本例中，第一窄宽度台面部61-1是T侧台面部67。
将窄宽度台面部61中的、设置有接触区15的面积相对于台面部的面积的比例较大的窄宽度台面部61设为第二窄宽度台面部61-2。台面部的面积是指俯视时的面积。接触区15的面积比例是指，俯视时的接触区15的面积除以台面部的面积而得的值。第二窄宽度台面部61-2中的接触区15的面积比例可以大于第一台面部60-1中的接触区15的面积比例，也可以大于第二台面部60-2中的接触区15的面积比例，还可以大于第一窄宽度台面部61-1中的接触区15的面积比例，还可以大于后述的第三窄宽度台面部61-3中的接触区15的面积比例。第二窄宽度台面部61-2可以是T侧台面部67，也可以是D侧台面部68。在本例中，第二窄宽度台面部61-2是T侧台面部67。
本例的第二窄宽度台面部61-2在俯视时在被基区14-e夹持的整个区域设置有接触区15。第二窄宽度台面部61-2作为在晶体管部70关断时等将空穴等载流子向发射极52侧抽出的载流子抽出台面部而起作用。
将窄宽度台面部61中的发射区12的面积比例小于第一台面部60-1的窄宽度台面部61设为第三窄宽度台面部61-3。在第三窄宽度台面部61-3可以不设置发射区12。在本例的第三窄宽度台面部61-3，在俯视时，与基区14-e相接地配置接触区15。另外，在本例的第三窄宽度台面部61-3，在俯视时，在被接触区15夹持的整个区域配置有基区14。第三窄宽度台面部61-3可以是T侧台面部67，也可以是D侧台面部68。在本例中，第三窄宽度台面部61-3是D侧台面部68。
在晶体管部70及二极管部80的排列方向上的边界配置有窄宽度台面部61。在本例中，在晶体管部70中与最靠二极管部80侧连续地配置的2个以上的台面部是窄宽度台面部61，在本例中是T侧台面部67。作为一例，在晶体管部70中，从二极管部80侧沿排列方向依次连续地配置有1个以上的第二窄宽度台面部61-2、1个以上的第一窄宽度台面部61-1。在图1的例子中，第二窄宽度台面部61-2和第一窄宽度台面部61-1被一个一个地配置，但是各窄宽度台面部61的数量不限于此。应予说明，晶体管部70可以具有第二台面部60-2来代替作为第一窄宽度台面部61-1的T侧台面部67。
在比作为晶体管部70的T侧台面部67的第一窄宽度台面部61-1更靠内侧的位置，配置有1个以上的第二台面部60-2、多个第一台面部60-1。第二台面部60-2配置在第一窄宽度台面部61-1的内侧，第一台面部60-1配置在第二台面部60-2的内侧。晶体管部70中的内侧是指，排列方向(X轴方向)上的靠近晶体管部70的中央的一侧。在图1的例子中，配置有一个第二台面部60-2，但是第二台面部60-2的数量不限于此。
另外，二极管部80中的配置于最靠晶体管部70侧的1个以上的台面部是窄宽度台面部61，在本例中是D侧台面部68。作为一例，二极管部80在最靠晶体管部70侧的位置具有第三窄宽度台面部61-3。第三窄宽度台面部61-3可以沿排列方向连续地配置多个。
在各台面部60设置有接触孔54。接触孔54配置在被基区14-e夹持的区域。本例的接触孔54设置在接触区15和发射区12的各区域的上方。接触孔54不设置在与基区14-e和阱区11对应的区域。
在窄宽度台面部61(即，T侧台面部67和D侧台面部68)可以设置有接触孔54，也可以不设置接触孔54。在图1的例子中，设置有接触孔54。在窄宽度台面部61中，接触孔54也配置在被基区14-e夹持的区域。
通过在晶体管部70与二极管部80之间的边界设置窄宽度台面部61，从而在二极管部80的反向恢复时等，能够抑制空穴从边界部分向阴极区82流通。因此，能够提高半导体装置100的反向恢复耐量。另外，通过在通过晶体管部70侧设置2个以上的窄宽度台面部61，从而能够分开空穴注入量较多的台面部60与阴极区82之间的距离。因此，能够提高反向恢复耐量。
另外，通过将作为载流子抽出台面部而起作用的台面部设为第二窄宽度台面部61-2，从而能够进一步抑制流向阴极区82的空穴。即使减小台面宽度，空穴的抽出效率也不会降低太多。
图2是表示图1中的a-a截面的一例的图。a-a截面是通过发射区12的XZ面。本例的半导体装置100在该截面中具有半导体基板10、层间绝缘膜38、发射极52及集电极24。层间绝缘膜38设置在半导体基板10的上表面21。层间绝缘膜38是添加了硼或者磷等杂质的硅酸盐玻璃等绝缘膜。层间绝缘膜38可以与半导体基板10的上表面21相接，也可以在层间绝缘膜38与半导体基板10之间设置有氧化膜等其他膜。在层间绝缘膜38设置有图1中所说明的接触孔54、49、56。在图2中，表示接触孔54。
发射极52设置在层间绝缘膜38的上方。发射极52通过层间绝缘膜38的接触孔54而与半导体基板10的上表面21接触。发射极52是第一电极的一例。集电极24设置在半导体基板10的下表面23。发射极52和集电极24由金属等导电材料设置。在本说明书中，将连结发射极52与集电极24的方向称为深度方向。
半导体基板10可以是硅基板，也可以是碳化硅基板，还可以是氮化镓等氮化物半导体基板等。本例的半导体基板10是硅基板。半导体基板10具有N-型的漂移区18。漂移区18设置在晶体管部70和二极管部80这两者。
在台面部60和第一窄宽度台面部61-1，从半导体基板10的上表面21侧依次设置有N+型的发射区12和P-型的基区14。发射区12在半导体基板10的上表面21露出。基区14设置在发射区12与漂移区18之间。
在台面部60和第一窄宽度台面部61-1可以设置有N+型的蓄积区16。蓄积区16设置在基区14与漂移区18之间。蓄积区16是比漂移区更高浓度地蓄积N型的掺杂剂的区域。在本例中，蓄积区16和漂移区18的掺杂剂分别是磷。蓄积区16在深度方向上可以设置一个，也可以设置多个。在图2的例子中，在各台面部设置有2个蓄积区16-1、16-2。各蓄积区16可以在深度方向上具有掺杂浓度的峰。通过在漂移区18与基区14之间设置浓度高于漂移区18的蓄积区16，从而能够提高载流子注入促进效果(IE效果)，减小导通电压。
在第二窄宽度台面部61-2，从半导体基板10的上表面21侧依次设置有P+型的接触区15和基区14。接触区15在半导体基板10的上表面21露出。基区14设置在接触区15与漂移区18之间。在第二窄宽度台面部61-2，在基区14与漂移区18之间可以设置有1个以上的蓄积区16。
在第三窄宽度台面部61-3，设置有在半导体基板10的上表面21露出的基区14。在第三窄宽度台面部61-3，在基区14与漂移区18之间可以设置有1个以上的蓄积区16。本例的蓄积区16可以被设置为，覆盖各台面部中的基区14的整个下表面。
在晶体管部70和二极管部80两者，在漂移区18之下设置有N+型的缓冲区20。缓冲区20的掺杂浓度高于漂移区18的掺杂浓度。缓冲区20可以作为防止从基区14的下表面扩散的空乏层到达P+型的集电区22及N+型的阴极区82的场截止层而起作用。缓冲区20在深度方向上的掺杂浓度分布中可以具有多个峰，也可以具有单一的峰。
在晶体管部70，在缓冲区20之下设置有P+型的集电区22。在二极管部80，在缓冲区20之下设置有N+型的阴极区82。集电区22和阴极区82在半导体基板10的下表面23露出。
在半导体基板10的上表面21侧设置有1个以上的栅极沟槽部40以及1个以上的虚设沟槽部30。各沟槽部从半导体基板10的上表面21贯通基区14而到达漂移区18。在设置有发射区12、接触区15及蓄积区16中的至少任一个的区域，各沟槽部也贯通这些区域而到达漂移区18。沟槽部贯通掺杂区域不限于以在形成掺杂区域之后形成沟槽部的顺序制造而成的方法。在形成沟槽部后，在沟槽部之间形成掺杂区域的方法也包含在沟槽部贯通掺杂区域的方法中。
栅极沟槽部40具有设置在半导体基板10的上表面21的栅极沟槽、栅极绝缘膜42及栅极导电部44。栅极绝缘膜42覆盖栅极沟槽的内壁而设置。栅极绝缘膜42可以通过将栅极沟槽的内壁的半导体进行氧化或者氮化而形成。栅极导电部44在栅极沟槽的内部设置在比栅极绝缘膜42更靠内侧的为止。也就是说，栅极绝缘膜42将栅极导电部44与栅极沟槽部的内壁的半导体基板10绝缘。栅极导电部44由多晶硅等导电材料形成。
栅极导电部44在深度方向上可以设定得比基区14长。该截面中的栅极沟槽部40在半导体基板10的上表面21被层间绝缘膜38覆盖。如果向栅极导电部44施加预定的电压，则在基区14中的与栅极沟槽相接的界面的表层形成由电子的反转层形成的沟道。
虚设沟槽部30在该截面中可以具有与栅极沟槽部40相同的结构。虚设沟槽部30具有设置于半导体基板10的上表面21的虚设沟槽、虚设绝缘膜32及虚设导电部34。虚设绝缘膜32覆盖虚设沟槽的内壁地设置。虚设导电部34设置在虚设沟槽的内部，并且设置在比虚设绝缘膜32更靠内侧的位置。虚设绝缘膜32将虚设导电部34与虚设沟槽的内壁的半导体基板10绝缘。虚设导电部34可以由与栅极导电部44相同的材料形成。例如，虚设导电部34由多晶硅等导电材料形成。虚设导电部34在深度方向上可以具有与栅极导电部44相同的长度。
本例的虚设沟槽部30在半导体基板10的上表面21被层间绝缘膜38覆盖。应予说明，虚设沟槽部30和栅极沟槽部40的底部可以是向下侧凸的曲面状(在截面中为曲线状)。
如图1所说明的那样，窄宽度台面部61的台面宽度W2小于台面部60的台面宽度W1。台面宽度W1可以是晶体管部70中的最大台面宽度，也可以是配置在晶体管部70的排列方向上的中央的台面部60的台面宽度。在晶体管部70和二极管部80的边界B设置有窄宽度台面部61，所述窄宽度台面部61具有小于台面宽度W1的台面宽度W2。由此，在反向恢复时等，能够减少从晶体管部70与二极管部80的边界B的台面部流向阴极区82的空穴。因此，能够提高反向恢复耐量。
台面宽度W2可以是台面宽度W1的75％以下，也可以是一半以下。窄宽度台面部61的台面宽度W2可以与各窄宽度台面部61相同，也可以不同。例如，晶体管部70的窄宽度台面部61的台面宽度可以越靠近晶体管部70与二极管部80的边界B就越小。配置于晶体管部70与二极管部80的边界的T侧台面部67和D侧台面部68中的至少一方在包含于晶体管部70和二极管部80的多个台面部中可以具有最小台面宽度。
窄宽度台面部61可以配置在虚设沟槽部30之间。也就是说，窄宽度台面部61不与栅极沟槽部40相接。由此，能够维持作为沟道而起作用的台面部60的台面宽度。
晶体管部70与二极管部80的边界B是将集电区22与阴极区82之间的边界和将该边界投影到上表面21而得的位置相连而得的面。与T侧台面部67和D侧台面部68两者相连的沟槽部包含边界B。
与包含边界B的沟槽部(本例では虚设沟槽部30)相接地配置的窄宽度台面部61的宽度在包含于晶体管部70和二极管部80的多个台面部中是最小值。由此，能够减小从阴极区82的端部的正上方注入的空穴，从而抑制空穴集中于阴极区82的端部。
晶体管部70与二极管部80之间的边界B在排列方向上的位置是集电区22与阴极区82之间的边界的位置。在该边界位置处，在半导体基板10的上表面21设置有沟槽部的情况下，配置于该边界的窄宽度台面部61是与该沟槽部相接的窄宽度台面部61(在本例中，窄宽度台面部61-2和窄宽度台面部61-3)。
在另一例中，作为载流子抽出台面部而起作用的第二窄宽度台面部61-2的台面宽度可以小于其他窄宽度台面部61。也就是说，第二窄宽度台面部61-2的台面宽度在半导体装置100中可以是最小的。对于第二窄宽度台面部61-2而言，因为接触区15的面积比例大，所以通过减小第二窄宽度台面部61-2的台面宽度，能够有效地从半导体基板10的上表面21注入空穴。
在各台面部，在从接触孔54露出的上表面21可以设置有掺杂浓度高于接触区15的第二导电型的插塞区27。插塞区27可以不设置发射区12。通过设置插塞区27，能够降低台面部与发射极52之间的接触电阻。
图3是表示俯视时的插塞区27的配置例的图。本例的插塞区27在各台面部设置于P型的区域内。P型的区域是指例如接触区15和基区14。其中，在基区14-e不设置插塞区27。通过设置插塞区27，能够降低P型的区域与发射极52之间的接触电阻。应予说明，插塞区27可以也设置于发射区12。
图4是表示俯视时的插塞区27的另一配置例的图。在本例中，在至少一个窄宽度台面部61不设置插塞区27。由此，能够从窄宽度台面部61注入空穴。在图4的例子中，在二极管部80，在配置于最靠晶体管部70侧的1个以上的第三窄宽度台面部61-3未设置插塞区27。在第二窄宽度台面部61-2未设置插塞区27。由此，能够维持第二窄宽度台面部61-2中的空穴的抽出功能的同时，抑制从1个以上的第三窄宽度台面部61-3注入空穴。可以在所有的第三窄宽度台面部61-3都不设置插塞区27。
在另一例中，第二窄宽度台面部61-2可以也不设置插塞区27。另外，第一窄宽度台面部61-1可以也不设置插塞区27。由此，能够进一步抑制空穴注入。
另外，另一例中的第二窄宽度台面部61-2可以具有基区14来代替本例的接触区15。第二窄宽度台面部61-2可以在基区14具有插塞区27，也可以不具有插塞区27。另外，第二窄宽度台面部61-2可以具有掺杂浓度低于基区14的掺杂浓度的第二导电型的区域来代替接触区15。利用这样的结构，也能够抑制从第二窄宽度台面部61-2注入空穴。
图5是表示半导体装置100的上表面的另一例的图。本例的半导体装置100的层间绝缘膜38中的接触孔的配置与图1至图4中说明的例子不同。其他结构可以与图1至图4中说明的半导体装置100相同。在图5中，用虚线表示设置有层间绝缘膜38的范围。本例的层间绝缘膜38在半导体基板10的上表面21覆盖沟槽部的一部分。
本例的层间绝缘膜38具有接触孔55来代替设置于窄宽度台面部61的接触孔54。接触孔55在排列方向(X轴方向)上横跨多个窄宽度台面部61和多个沟槽部。接触孔55可以在排列方向上具有与二极管部80相同的宽度，也可以具有大于二极管部80的宽度。另外，接触孔55在X轴方向和Y轴方向这两个方向上设置在大于阴极区82的范围。发射极52通过接触孔55与半导体基板10的上表面21接触。
本例的接触孔55的Y轴方向上的端部位置与接触孔54的Y轴方向上的端部位置相同。也就是说，接触孔55的Y轴方向上的端部配置在Y轴方向上最靠近基区14-e的接触区15内。也就是说，接触孔55不使与窄宽度台面部61相接的虚设沟槽部30的前端部31露出。在另一例中，接触孔55可以使与窄宽度台面部61相接的至少一个虚设沟槽部30的、俯视时的整体露出。
图6是表示图5中的b-b截面的一例的图。b-b截面是通过发射区12和阴极区82的XZ截面。在本例中，与窄宽度台面部61相接的至少一个虚设沟槽部30不被层间绝缘膜38覆盖。也就是说，与T侧台面部67和D侧台面部68中的至少一方相接的虚设沟槽部30中的、至少一个虚设沟槽部30可以不被层间绝缘膜38覆盖。在不被层间绝缘膜38覆盖的区域，虚设沟槽部30的虚设导电部34可以与发射极52相连。
虚设沟槽部30不被层间绝缘膜38覆盖可以指，存在栅极沟槽部40被层间绝缘膜38，并且虚设沟槽部30不被层间绝缘膜38覆盖的b-b截面的情况。也就是说，如图5所示，虚设沟槽部30在俯视时可以局部被层间绝缘膜38覆盖。虚设沟槽部30的Y轴方向上的一半以上的范围可以从接触孔55露出，也可以虚设沟槽部30的Y轴方向上的3/4以上的范围从接触孔55露出。
在未被层间绝缘膜38覆盖的虚设沟槽部30中，虚设导电部34的上表面与半导体基板10的上表面21相同高度，或者相比于上表面21在下方露出。露出的虚设导电部34的上表面与上表面21相同高度，或者相比于上表面21在下方与发射极52接触。
在本例中，至少配置于窄宽度台面部61之间的虚设沟槽部30没有被层间绝缘膜38覆盖。另外，窄宽度台面部61也没有被层间绝缘膜38覆盖。也就是说，配置于2个T侧台面部67之间的虚设沟槽部30、配置于2个D侧台面部68之间的虚设沟槽部30、配置于T侧台面部67和D侧台面部68之间的虚设沟槽部30都没有被层间绝缘膜38覆盖。在未被层间绝缘膜38的区域，虚设沟槽部30的虚设导电部34与发射极52接触。利用这样的结构，即使使窄宽度台面部61的台面宽度细微化，也能够防止窄宽度台面部61被层间绝缘膜38覆盖，并且使窄宽度台面部61与发射极52接触。
在本例中，与作为载流子抽出台面部而起作用的第二窄宽度台面部61-2相接的虚设沟槽部30没有被层间绝缘膜38覆盖。由此，即使在设置有层间绝缘膜38的位置产生偏差，也可防止第二窄宽度台面部61-2被层间绝缘膜38覆盖。因此，能够维持作为载流子抽出台面部的功能。
配置在窄宽度台面部61与台面宽度大于窄宽度台面部61的台面部60之间的虚设沟槽部30可以被层间绝缘膜38覆盖。在本例中，配置在第二台面部60-2与第一窄宽度台面部61-1之间的虚设沟槽部30被层间绝缘膜38覆盖。应予说明，第二台面部60-2和第一窄宽度台面部61-1至少局部没有被层间绝缘膜38覆盖。
图7是表示晶体管部70的XZ截面的一例的图。该截面是通过图5所示的发射区12的截面。因为图7中的各台面部的结构与图1至图6中说明的各台面部相同，所以省略各台面部的各构成要素的符号。另外，省略发射极52和集电极24的阴影线。
本例的晶体管部70在排列方向(X轴方向)上设置在2个二极管部80之间。晶体管部70在排列方向上的两端分别具有2个以上的窄宽度台面部61。晶体管部70在比配置于排列方向的两端部的第二台面部60-2更靠内侧的位置具有多个第一台面部60-1。
将晶体管部70的配置于排列方向的中央位置的第一台面部60-1的台面宽度设为W3。应予说明，在中央位置配置沟槽部的情况下，将与该沟槽部相接的2个第一台面部60-1的平均台面宽度设为W3。窄宽度台面部61的台面宽度W2可以小于台面宽度W3。台面宽度W2可以是台面宽度W3的一半以下。
另外，窄宽度台面部61的台面宽度W2可以小于与栅极沟槽部40相接的第一台面部60-1的平均台面宽度。台面宽度W2可以是该平均台面宽度的一半以下。
应予说明，台面宽度W3可以与晶体管部70的除中央位置以外的台面宽度W1相同。另外，台面宽度W3可以大于台面宽度W1，也可以小于台面宽度W1。在本例中，台面宽度W3与台面宽度W1相同。
图8是表示二极管部80的XZ截面的一例的图。该截面是通过图5所示的发射区12的截面。因为图8中的各台面部的结构与图1至图6中说明的各台面部相同，所以省略各台面部的各构成要素的符号。另外，省略发射极52和集电极24的阴影线。
本例的二极管部80在排列方向(X轴方向)上设置在2个晶体管部70之间。二极管部80在排列方向的两端分别具有1个以上的窄宽度台面部61。本例的二极管部80的所有台面部都是第三窄宽度台面部61-3(也就是说，D侧台面部68)。另外，二极管部80的所有沟槽部在该截面中都没有被层间绝缘膜38覆盖。也就是说，接触孔55从二极管部80的排列方向的一端部连续地设置到另一端部为止。本例的接触孔55可以连续地设置到晶体管部70的第一窄宽度台面部61-1为止。通过这样的结构，能够容易地使二极管部80细微化。在未被层间绝缘膜38的区域中，沟槽部的导电部与发射极52接触。
图9是表示二极管部80的XZ截面的另一例的图。该截面是通过图5所示的发射区12的截面。本例的二极管部80具有第三台面部60-3。第三台面部60-3的台面宽度大于窄宽度台面部61。第三台面部60-3可以具有与第一台面部60-1或者第二台面部60-2相同的台面宽度，也可以具有比第一台面部60-1或者第二台面部60-2大的台面宽度，还可以具有比第一台面部60-1或者第二台面部60-2小的台面宽度。被第三台面部60-3夹持的虚设沟槽部30在该截面中可以被层间绝缘膜38覆盖，也可以不被层间绝缘膜38覆盖。第三台面部60-3可以被虚设沟槽部30夹持。
第三台面部60-3设置有在半导体基板10的上表面21露出的基区14。在第三窄宽度台面部61-3，在基区14与漂移区18之间可以设置有1个以上的蓄积区16。
二极管部80可以在包含排列方向上的中央位置的预定范围内具有第三台面部60-3。也就是说，二极管部80的配置在排列方向上的中央的台面部的台面宽度大于二极管部80中的最靠晶体管部70配置的台面部的台面宽度。本例的二极管部80在与晶体管部70之间的边界具有第三窄宽度台面部61-3，并且在排列方向的中央具有第三台面部60-3。由此，能够抑制二极管部80与晶体管部70之间的边界B附近处的空穴的注入的同时，提高在二极管部80中台面部所占的面积。
第三窄宽度台面部61-3的台面宽度W2小于第三台面部60-3的台面宽度W4。第三窄宽度台面部61-3的台面宽度W2可以小于虚设沟槽部30的排列方向上的沟槽宽度W5。台面宽度W2可以是沟槽宽度W5的一半以下。
图10A是表示二极管部80、配置于二极管部80的两侧的晶体管部70的一部分的截面的另一例的图。该截面是通过发射区12和阴极区82的XZ截面。
本例的二极管部80在半导体基板10的上表面21侧具有寿命控制区94を有する。寿命控制区94可以设置在整个二极管部80的排列方向上，也可以设置在一部分二极管部80的排列方向上。本例的寿命控制区94设置在整个二极管部80。应予说明，半导体基板10的上表面21侧是指，比半导体基板10的深度方向上的中央更靠上表面21侧的区域。
寿命控制区94是结晶缺陷92的单位体积的密度高于其他区域的区域。结晶缺陷92可以是作为载流子的复合中心(中心)的缺陷，也可以将空孔(V)或多空孔(VV)设为主体。结晶缺陷92的密度可以是复合中心的密度。可以将深度方向上的作为结晶缺陷92的密度为峰的位置设为寿命控制区94的深度方向上的位置。虽然通常施主或受主等掺杂剂也包含于结晶缺陷，但是在本说明书中，将结晶缺陷92设为作为复合中心而主要起载流子的复合的功能的缺陷。结晶缺陷92能够通过例如从半导体基板10的上表面21或者下表面23注入氦等离子而形成。
本例的寿命控制区94也设置在晶体管部70的窄宽度台面部61的至少一部分。应予说明，在台面部设置有寿命控制区94是指，在台面部的下方设置有寿命控制区94。
寿命控制区94可以设置在晶体管部70的所有的窄宽度台面部61。寿命控制区94可以还设置在晶体管部70的台面部60的一部分。在本例中，在晶体管部70的台面部60的一部分设置有寿命控制区94。
在图10A的例子中，寿命控制区94形成于整个二极管部80。二极管部80的寿命控制区94延伸到二极管部80的窄宽度台面部61(D侧台面部68)。而且，寿命控制区94从D侧台面部68延伸到晶体管部70的窄宽度台面部61(T侧台面部67)。延伸到T侧台面部67的寿命控制区94超过T侧台面部67的内侧端而延伸到第二台面部60-2。T侧台面部67的内侧端是指，T侧台面部67的X轴方向上的两端中的靠晶体管部70的中央侧的一端。而且，寿命控制区94可以延伸到第一台面部60-1。即，二极管部80的寿命控制区94可以延伸到窄宽度台面部61，进而超过窄宽度台面部61而延伸到晶体管部70的台面部为止。
寿命控制区94的排列方向上的端部位置X1配置于第二台面部60-2的下方，但是端部位置X1也可以配置在第一台面部60-1的下方，还可以配置在晶体管部70中的任一虚设沟槽部30的下方。
从被窄宽度台面部61和台面部60夹持的沟槽部的X轴方向上的端部起到寿命控制区94的X轴方向上的端部为止的X轴方向上的距离L可以是50μm以上、100μm以下。距离L可以是台面部60的台面宽度的2倍以上，也可以是5倍以上。距离L可以比半导体基板10的厚度短。
图10B是表示俯视时的寿命控制区94的配置例的图。寿命控制区94可以比延伸方向(Y轴方向)上的栅极布线48更靠虚设沟槽部30一侧地配置。在另一例中，寿命控制区94可以在延伸方向上超过栅极布线48地配置。在图10B的例子中，寿命控制区94配置在比栅极布线48更靠虚设沟槽部30的一侧。由此，能够防止因用于形成寿命控制区94的离子注入而向栅极布线48与半导体基板之间的栅极绝缘膜导入结晶缺陷或者损伤。
图11是表示二极管部80和配置于二极管部80的两侧的晶体管部70的一部分的截面的另一例的图。该截面是通过发射区12和阴极区82的XZ截面。
在本例中，二极管部80和晶体管部70分别在半导体基板10的上表面21侧具有寿命控制区94。在本例的半导体基板10中，在排列方向(X轴方向)上，在二极管部80的寿命控制区94与晶体管部70的寿命控制区94之间设置有低缺陷区95。低缺陷区95是缺陷密度小于寿命控制区94的区域。
低缺陷区95中的缺陷密度可以与未设置寿命控制区94的其他区域中的缺陷密度相同。或者，低缺陷区95中的缺陷密度可以低于寿命控制区94且高于未设置寿命控制区94的其他区域中的缺陷密度。在本例中，低缺陷区95中的缺陷密度与未设置寿命控制区94的其他区域中的缺陷密度相同。
例如，低缺陷区95中的缺陷密度可以与低缺陷区95的正下方且半导体基板10的深度方向上的中央区域中的缺陷密度相同。缺陷密度相同是指，包含例如具有10％左右的误差的情况。另外，低缺陷区95的缺陷密度可以高于上述半导体基板10的深度方向上的中央区域中的缺陷密度，且低于寿命控制区94中的缺陷密度。
低缺陷区95可以设置在包含二极管部80和晶体管部70的排列方向上的边界B的范围。低缺陷区95可以设置在所有的窄宽度台面部61的下方。因为来自窄宽度台面部61的空穴的注入较小，所以如果设置寿命控制区94，则可能使载流子密度过小。相对于此，通过设置低缺陷区95，能够适当地调整窄宽度台面部61的下方处的载流子密度。
低缺陷区95可以设置在第二窄宽度台面部61-2的下方和1个以上的第三窄宽度台面部61-3的下方。低缺陷区95可以也设置在第一窄宽度台面部61-1的下方。低缺陷区95可以相对于第三窄宽度台面部61-3中的、靠近第二窄宽度台面部61-2侧的一部分第三窄宽度台面部61-3而设置。
图12是表示窄宽度台面部61和台面部60中的蓄积区16的构成例的图。至少一个窄宽度台面部61中的蓄积区16的掺杂浓度的深度方向上的积分值高于台面部60中的蓄积区16的掺杂浓度的深度方向上的积分值。在图12的例子中，窄宽度台面部61中的蓄积区16的深度方向上的层数比台面部60中的蓄积区16的深度方向上的层数多。窄宽度台面部61中的蓄积区16的掺杂浓度的峰值可以高于台面部60中的蓄积区16的掺杂浓度的峰值。
在图12的例子中，示出第一窄宽度台面部61-1的蓄积区16的积分浓度高的例子，但是第二窄宽度台面部61-2的蓄积区16的积分浓度也可以高于台面部60中的蓄积区16的积分浓度。第三窄宽度台面部61-3的蓄积区16的积分浓度可以也高于台面部60中的蓄积区16的积分浓度。利用这样的结构，能够进一步抑制来自窄宽度台面部61的空穴的注入。
在另一例中，可以使窄宽度台面部61中的蓄积区16的积分浓度低于台面部60中的蓄积区16的积分浓度。由此，可以适当地调整来自窄宽度台面部61的空穴的注入量。
以上，利用实施方式对本发明进行了说明，但是本发明的技术范围不限于上述实施方式所记载的范围。对本领域技术人员来说，能够对上述实施方式进行各种变更或改进是显而易见的。根据权利要求书的记载可知，进行了那样的变更或改进的方式也可包含在本发明的技术范围内。
权利要求书(按照条约第19条的修改)
1.一种半导体装置，其特征在于，具备：
半导体基板，其具有第一导电型的漂移区；
晶体管部，其具有在所述半导体基板的下表面露出的第二导电型的集电区；以及
二极管部，其具有在所述半导体基板的下表面露出的第一导电型的阴极区，并且在俯视时的排列方向上与所述晶体管部并列地设置，
所述晶体管部和所述二极管部分别具有：
沟槽部，其被设置为从所述半导体基板的上表面到达所述漂移区，并且沿所述排列方向排列有多个，
绝缘部，其形成于所述沟槽部的内壁；
导电部，其设置于所述沟槽部的内部，并且利用所述绝缘部与所述沟槽部的内壁绝缘；
多个台面部，其在所述排列方向上配置在所述沟槽部之间，并且在所述排列方向上分别具有预先设定的台面宽度；
层间绝缘膜，其被设置为在所述半导体基板的上表面覆盖所述沟槽部的一部分，并且设置有使1个以上的所述台面部上表面露出的接触孔；以及
第一电极，其经由所述接触孔与所述台面部相接，
所述晶体管部的台面部具备最靠近所述二极管部地配置的2个以上的T侧台面部，
所述二极管部的台面部具备最靠近所述晶体管部地配置的1个以上的D侧台面部，
在所述晶体管部中，与所述第一电极电连接的台面部的最大台面宽度大于所述T侧台面部的台面宽度和所述D侧台面部的台面宽度中的任一宽度。
2.(修改后)如权利要求1所述的半导体装置，其特征在于，
至少一部分所述T侧台面部具有经由所述接触孔与所述第一电极接触的第一导电型的T侧发射区。
3.(修改后)如权利要求1或2所述的半导体装置，其特征在于，
配置于所述晶体管部与所述二极管部之间的边界的所述T侧台面部和所述D侧台面部中的至少一者在所述晶体管部和所述二极管部所包含的多个所述台面部中具有最小的所述台面宽度。
4.(修改后)如权利要求1至3中任一项所述的半导体装置，其特征在于，
所述T侧台面部和所述D侧台面部的所述台面宽度小于所述晶体管部中的配置于所述排列方向上的中央的所述台面部的所述台面宽度。
5.(修改后)如权利要求1至4中任一项所述的半导体装置，其特征在于，
所述晶体管部具有栅极沟槽部和虚设沟槽部作为所述沟槽部，
所述T侧台面部和所述D侧台面部配置在所述虚设沟槽部之间。
6.(修改后)如权利要求5所述的半导体装置，其特征在于，
与所述T侧台面部和所述D侧台面部中的至少一方相接的所述沟槽部中的至少一个所述沟槽部不被所述层间绝缘膜覆盖，而使所述导电部与所述第一电极相接。
7.(修改后)如权利要求6所述的半导体装置，其特征在于，
配置在2个所述T侧台面部之间的所述沟槽部、配置在2个所述D侧台面部之间的所述沟槽部以及配置在所述T侧台面部与所述D侧台面部之间的所述沟槽部不被所述层间绝缘膜覆盖，而使所述导电部与所述第一电极相接。
8.(修改后)如权利要求6或7所述的半导体装置，其特征在于，
配置在所述T侧台面部与台面宽度大于所述T侧台面部的所述台面部之间的所述虚设沟槽部被所述层间绝缘膜覆盖。
9.(修改后)如权利要求6至8中任一项所述的半导体装置，其特征在于，
所述二极管部的所有的所述沟槽部都不被所述层间绝缘膜覆盖，而使所述导电部与所述第一电极相接。
10.(修改后)如权利要求9所述的半导体装置，其特征在于，
所述二极管部的所述台面部全部是所述D侧台面部。
11.(修改后)如权利要求6至9中任一项所述的半导体装置，其特征在于，
所述二极管部的配置于所述排列方向上的中央的所述台面部的所述台面宽度大于所述二极管部中的最靠近所述晶体管部地配置的所述D侧台面部的所述台面宽度。
12.(修改后)如权利要求11所述的半导体装置，其特征在于，
至少一部分所述D侧台面部的台面宽度小于所述虚设沟槽部的所述排列方向上的沟槽宽度。
13.(修改后)如权利要求9至12中任一项所述的半导体装置，其特征在于，
所述晶体管部的至少一部分所述台面部具有：
第一导电型的发射区，其与所述栅极沟槽部相接地配置，并且在所述半导体基板的上表面露出；
第二导电型的基区，其设置在所述发射区与所述漂移区之间；
第二导电型的接触区，其在所述半导体基板的上表面露出，并且掺杂浓度高于所述基区的掺杂浓度；以及
插塞区，其在所述半导体基板的上表面露出，并且掺杂浓度高于所述接触区的掺杂浓度，
在所述二极管部中的所述D侧台面部不设置所述插塞区。
14.(修改后)如权利要求6至13中任一项所述的半导体装置，其特征在于，
所述晶体管部具有第一台面部，所述第一台面部与所述栅极沟槽部相接地配置，并且设置有在所述半导体基板的上表面露出的第一导电型的发射区，
所述晶体管部的所述T侧台面部的至少一部分是相对于各台面部的面积，在所述半导体基板的上表面露出的第二导电型的区域的面积比例大于所述第一台面部的所述面积比例的载流子抽出台面部。
15.(修改后)如权利要求14所述的半导体装置，其特征在于，
与所述载流子抽出台面部相接的所述沟槽部没有被所述层间绝缘膜覆盖。
16.(修改后)如权利要求1至15中任一项所述的半导体装置，其特征在于，
所述二极管部在所述半导体基板的上表面侧具有寿命控制区，
所述寿命控制区也设置在所述晶体管部的所述T侧台面部中的至少一部分。
17.(修改后)如权利要求1至15中任一项所述的半导体装置，其特征在于，
所述二极管部和所述晶体管部分别在所述半导体基板的上表面侧具有寿命控制区，
在所述排列方向上，在所述二极管部的所述寿命控制区与所述晶体管部的所述寿命控制区之间设置有缺陷密度小于所述寿命控制区的缺陷密度的低缺陷区。
18.(追加)如权利要求17所述的半导体装置，其特征在于，
所述低缺陷区设置在包含所述二极管部与所述晶体管部之间的边界的范围。
19.(追加)如权利要求1至18中任一项所述的半导体装置，其特征在于，
所述晶体管部的至少一部分所述台面部具有：
第一导电型的发射区，其在所述半导体基板的上表面露出；
第二导电型的基区，其设置在所述发射区与所述漂移区之间；以及
蓄积区，其设置在所述基区与所述漂移区之间，并且掺杂浓度高于所述漂移区的掺杂浓度，
所述T侧台面部中的所述蓄积区的掺杂浓度的在深度方向上的积分值高于其他所述台面部中的所述蓄积区的掺杂浓度的在深度方向上的积分值。

Claims (17)

1.一种半导体装置，其特征在于，具备：
半导体基板，其具有第一导电型的漂移区；
晶体管部，其具有在所述半导体基板的下表面露出的第二导电型的集电区；以及
二极管部，其具有在所述半导体基板的下表面露出的第一导电型的阴极区，并且在俯视时的排列方向上与所述晶体管部并列地设置，
所述晶体管部和所述二极管部分别具有：
沟槽部，其被设置为从所述半导体基板的上表面到达所述漂移区，并且沿所述排列方向排列有多个，
绝缘部，其形成于所述沟槽部的内壁；
导电部，其设置于所述沟槽部的内部，并且利用所述绝缘部与所述沟槽部的内壁绝缘；
多个台面部，其在所述排列方向上配置在所述沟槽部之间，并且在所述排列方向上分别具有预先设定的台面宽度；
层间绝缘膜，其被设置为在所述半导体基板的上表面覆盖所述沟槽部的一部分，并且设置有使1个以上的所述台面部上表面露出的接触孔；以及
第一电极，其经由所述接触孔与所述台面部相接，
所述晶体管部的台面部具备最靠近所述二极管部地配置的2个以上的T侧台面部，
所述二极管部的台面部具备最靠近所述晶体管部地配置的1个以上的D侧台面部，
在所述晶体管部中，与所述第一电极电连接的台面部的最大台面宽度大于所述T侧台面部的台面宽度和所述D侧台面部的台面宽度中的任一宽度。
2.如权利要求1所述的半导体装置，其特征在于，
配置于所述晶体管部与所述二极管部之间的边界的所述T侧台面部和所述D侧台面部中的至少一者在所述晶体管部和所述二极管部所包含的多个所述台面部中具有最小的所述台面宽度。
3.如权利要求1或2所述的半导体装置，其特征在于，
所述T侧台面部和所述D侧台面部的所述台面宽度小于所述晶体管部中的配置于所述排列方向上的中央的所述台面部的所述台面宽度。
4.如权利要求1至3中任一项所述的半导体装置，其特征在于，
所述晶体管部具有栅极沟槽部和虚设沟槽部作为所述沟槽部，
所述T侧台面部和所述D侧台面部配置在所述虚设沟槽部之间。
5.如权利要求4所述的半导体装置，其特征在于，
与所述T侧台面部和所述D侧台面部中的至少一方相接的所述沟槽部中的至少一个所述沟槽部不被所述层间绝缘膜覆盖，而使所述导电部与所述第一电极相接。
6.如权利要求5所述的半导体装置，其特征在于，
配置在2个所述T侧台面部之间的所述沟槽部、配置在2个所述D侧台面部之间的所述沟槽部以及配置在所述T侧台面部与所述D侧台面部之间的所述沟槽部不被所述层间绝缘膜覆盖，而使所述导电部与所述第一电极相接。
7.如权利要求5或6所述的半导体装置，其特征在于，
配置在所述T侧台面部与台面宽度大于所述T侧台面部的所述台面部之间的所述虚设沟槽部被所述层间绝缘膜覆盖。
8.如权利要求5至7中任一项所述的半导体装置，其特征在于，
所述二极管部的所有的所述沟槽部都不被所述层间绝缘膜覆盖，而使所述导电部与所述第一电极相接。
9.如权利要求8所述的半导体装置，其特征在于，
所述二极管部的所述台面部全部是所述D侧台面部。
10.如权利要求5至8中任一项所述的半导体装置，其特征在于，
所述二极管部的配置于所述排列方向上的中央的所述台面部的所述台面宽度大于所述二极管部中的最靠近所述晶体管部地配置的所述D侧台面部的所述台面宽度。
11.如权利要求8至10中任一项所述的半导体装置，其特征在于，
所述晶体管部的至少一部分所述台面部具有：
第一导电型的发射区，其与所述栅极沟槽部相接地配置，并且在所述半导体基板的上表面露出；
第二导电型的基区，其设置在所述发射区与所述漂移区之间；
第二导电型的接触区，其在所述半导体基板的上表面露出，并且掺杂浓度高于所述基区的掺杂浓度；以及
插塞区，其在所述半导体基板的上表面露出，并且掺杂浓度高于所述接触区的掺杂浓度，
在所述二极管部中的所述D侧台面部不设置所述插塞区。
12.如权利要求5至11中任一项所述的半导体装置，其特征在于，
所述晶体管部具有第一台面部，所述第一台面部与所述栅极沟槽部相接地配置，并且设置有在所述半导体基板的上表面露出的第一导电型的发射区，
所述晶体管部的所述T侧台面部的至少一部分是相对于各台面部的面积，在所述半导体基板的上表面露出的第二导电型的区域的面积比例大于所述第一台面部的所述面积比例的载流子抽出台面部。
13.如权利要求12所述的半导体装置，其特征在于，
与所述载流子抽出台面部相接的所述沟槽部没有被所述层间绝缘膜覆盖。
14.如权利要求1至13中任一项所述的半导体装置，其特征在于，
所述二极管部在所述半导体基板的上表面侧具有寿命控制区，
所述寿命控制区也设置在所述晶体管部的所述T侧台面部中的至少一部分。
15.如权利要求1至13中任一项所述的半导体装置，其特征在于，
所述二极管部和所述晶体管部分别在所述半导体基板的上表面侧具有寿命控制区，
在所述排列方向上，在所述二极管部的所述寿命控制区与所述晶体管部的所述寿命控制区之间设置有缺陷密度小于所述寿命控制区的缺陷密度的低缺陷区。
16.如权利要求15所述的半导体装置，其特征在于，
所述低缺陷区设置在包含所述二极管部与所述晶体管部之间的边界的范围。
17.如权利要求1至16中任一项所述的半导体装置，其特征在于，
所述晶体管部的至少一部分所述台面部具有：
第一导电型的发射区，其在所述半导体基板的上表面露出；
第二导电型的基区，其设置在所述发射区与所述漂移区之间；以及
蓄积区，其设置在所述基区与所述漂移区之间，并且掺杂浓度高于所述漂移区的掺杂浓度，
所述T侧台面部中的所述蓄积区的掺杂浓度的在深度方向上的积分值高于其他所述台面部中的所述蓄积区的掺杂浓度的在深度方向上的积分值。
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