CN106463504A - 半导体装置以及半导体装置的制造方法 - Google Patents

半导体装置以及半导体装置的制造方法 Download PDF

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Abstract

在IGBT部(21)中，发射电极(8)通过埋入到第1接触孔(9a)的接触插塞(14)与n+型发射区(6)和p+型接触区(7)电连接。p型基区(2)、沟槽(3)、发射电极(8)和层间绝缘膜(9)从IGBT部(21)起遍及FWD部(22)而设置。在FWD部(22)中，发射电极(8)被埋入到第2接触孔(9b)并与p型基区(2)直接连接。FWD部(22)的沟槽(3)的间距W(12)大于IGBT部(21)的沟槽(3)的间距(W11)。第2接触孔(9b)的宽度(W22)大于第1接触孔(9a)的宽度(W21)。由此，在谋求微细化的沟槽栅型的RC‑IGBT中能够实现良好的二极管特性。

Description

半导体装置以及半导体装置的制造方法
技术领域
本发明涉及半导体装置以及半导体装置的制造方法。
背景技术
以往，持续进行绝缘栅双极型晶体管（IGBT：Insulated Gate BipolarTransistor）、续流二极管（FWD：Free Wheeling Diode）等600V、1200V、1700V耐压等级的电力用半导体装置的特性改善。这样的电力用半导体装置的用途为高效率且省电的逆变器等电力转换装置，是马达控制所不可缺少的。另外，在这样的用途下使用的电力用半导体装置，迅速被市场要求低损耗（省电）化、高速高效率化和对地球环境的不利影响小的各种特性。
针对这样的要求，对于IGBT而言，提出了制造低成本且低导通电压等电损耗小的半导体器件的方法。具体而言，首先，为了防止晶圆加工中的晶圆破裂，用通常采用的厚的半导体晶圆来开始晶圆加工。然后，尽可能在晶圆加工的后半段，从相对于形成有MOS栅（由金属-氧化膜-半导体构成的绝缘栅）结构的正面的相反一侧的背面对半导体晶圆逐渐进行研磨，使半导体晶圆的厚度尽可能地薄到能够得到期望的特性的程度。之后，以期望的杂质浓度将杂质从晶圆的研磨后的背面进行离子注入并进行活化，由此在晶圆的背面侧形成集电层。
近年，基于如上所述通过减薄半导体晶圆的厚度来以低成本实现低损耗特性的方法的半导体器件的开发/制造特别在电力用半导体装置中成为主流。另外，特别地，对于IGBT而言，为了进一步谋求低损耗化，通过将杂质从半导体晶圆的研磨后的背面进行离子注入，而在漂移层的集电侧的与集电层相比距晶圆背面深的位置形成场截止（FS：FieldStop）层的工序成为不可或缺的。场截止层为比漂移层杂质浓度高且与漂移层导电型相同的半导体层，具有以使在关断时从基区与漂移层之间的pn结延伸的耗尽层不到达集电层的方式进行抑制的功能。
另外，为了谋求电力转换装置整体（包括IGBT在内的相关芯片）的小型化，还持续进行将IGBT和与该IGBT反向并联连接的FWD内置在同一半导体芯片而进行一体化的结构的逆导型IGBT（RC-IGBT：Reverse Conducting-IGBT）的开发。对于以往的RC-IGBT的构成，以将具备场截止层的IGBT（FS-IGBT）和与该FS-IGBT反向并联连接的FWD内置在同一半导体芯片而进行一体化的构成为例进行说明。图17是表示以往的场截止结构的RC-IGBT的构成的剖视图。
如图17所示，对于以往的RC-IGBT而言，在IGBT部121中，在成为n-型漂移层101的n-型半导体基板的正面侧设置有沟槽栅型的MOS栅（由金属-氧化膜-半导体构成的绝缘栅）结构120。MOS栅结构120由p型基区102、沟槽103、栅氧化膜104、栅电极105、n+型发射区106以及p+型接触区107构成。发射电极108与n+型发射区106以及p+型接触区107接触。发射电极108通常由Al（铝）-Si（硅）形成。
p型基区102、沟槽103、发射电极108和层间绝缘膜109从IGBT部121起遍及FWD部122而设置。在FWD部122中，p型基区102以及发射电极108分别兼做FWD的p型阳极区以及阳极电极。如上所述使用Al-Si作为发射电极108的电极材料，由此能够在IGBT部121中实现与p型基区102的良好的欧姆接触（表示欧姆性（线性）的电接触）。另外，通过使用Al-Si作为发射电极108的电极材料，在FWD部122中也能实现与p型基区102（p型阳极区）的良好的欧姆接触。
在n-半导体基板的背面侧设置有n型场截止层110、p+型集电区111和n+型阴极区112。p+型集电区111设在IGBT部121。n+型阴极区112与p+型集电区111排列地（并列地）设置在FWD部122。p+型集电区111以及n+型阴极区112配置在与n型场截止层110相比距n-型半导体基板的背面浅的位置。集电极113兼做阴极电极，并与p+型集电区111以及n+型阴极区112接触。
作为这样的RC-IGBT，提出了除了隔着栅极绝缘膜埋入有栅电极的第1沟槽之外，还形成到达p型基区的内部的第2沟槽，并在第2沟槽内埋入发射电极的装置（例如，参照下述专利文献1（第0054段落，第1图）。）。在下述专利文献1中，使用钛（Ti）、钨（W）等沿着第2沟槽的内壁形成势垒金属。并且，在下述专利文献1中，发射电极隔着势垒金属与IGBT部的n+型发射区以及p+型接触区、和FWD部的p型基区（p型阳极区）电连接。
另外，作为另一RC-IGBT，提出了使FWD部、IGBT部内的FWD动作部的接触孔的宽度比IGBT动作部的接触孔的宽度大的装置（例如，参照下述专利文献2。）。在下述专利文献2中，降低IGBT部内的FWD动作部中的p型杂质的面密度，抑制向FWD部的空穴的注入并改善恢复特性。另外，作为以往的二极管，提出了利用在铝中含有1％的硅的合金（AlSi1％）形成阳极电极的装置（例如，参照下述专利文献3（第0036段落）。）。
先行技术文献
专利文献
专利文献1：日本特开2009-027152号公报
专利文献2：日本特开2013-021304号公报
专利文献3：日本特开2007-059801号公报
发明内容
技术问题
对于以往的RC-IGBT而言，通过如上所述将由铝-硅构成的发射电极108埋入到接触孔，来实现与在FWD部中作为阳极区发挥功能的杂质浓度低的p型基区102的欧姆接触。然而，对于IGBT而言，随着设计规则（设计基准）微细化，可以使用钨作为埋入到接触孔的电极材料。由于钨与硅的接触（电接触）不良，所以，在通常的IGBT中，在钨层与半导体部之间形成钛层等。
在以往的RC-IGBT中，将IGBT部和FWD部一体地形成在同一半导体芯片，因此在将IGBT部进行微细化而形成钛层与半导体部的接触的情况下，在未进行微细化的FWD部也形成钛层与半导体部的接触。对于FWD部而言，在通过钛层来形成与半导体部（p型基区）的接触的情况下，存在与p型基区的接触劣化，正向电压（Vf）特性恶化的问题。
本发明为了消除上述以往技术的问题点，其目的在于提供在谋求设计规则的微细化的RC-IGBT中，能够实现良好的二极管特性的半导体装置以及半导体装置的制造方法。
技术方案
为了解决上述课题并且实现本发明的目的，本发明的半导体装置为在成为第1导电型的漂移层的半导体基板上具备第1元件区以及第2元件区的半导体装置，具有如下特征。
在上述第1元件区设置有绝缘栅双极型晶体管。在上述第2元件区设置有二极管。在上述半导体基板的正面，从上述第1元件区起遍及上述第2元件区而设置有多个沟槽。在上述多个沟槽的至少一部分的沟槽的内部隔着栅极绝缘膜而设置有栅电极。
在上述第1元件区的相邻的上述沟槽之间设置有第2导电型的基区。在上述第2元件区的相邻的上述沟槽之间设置有第2导电型的阳极区。在上述基区的内部选择性地设置有第1导电型的发射区。在上述基区的内部选择性地设置有第2导电型的第1接触区。
上述第1接触区的杂质浓度高于上述基区的杂质浓度。设置有覆盖上述栅电极的层间绝缘膜。第1接触孔沿深度方向贯穿上述层间绝缘膜，使上述发射区和上述第1接触区露出。第2接触孔沿深度方向贯穿上述层间绝缘膜，使上述阳极区露出。接触插塞被埋入到上述第1接触孔，并与上述发射区和上述第1接触区接触。
第1电极与上述接触插塞接触并且被埋入到上述第2接触孔而与上述阳极区接触。在上述第1元件区中，在上述半导体基板的背面设置有第2导电型的集电区。在上述第2元件区中，在上述半导体基板的背面设置有第1导电型的阴极区。第2电极与上述集电区和上述阴极区接触。
另外，本发明的半导体装置的特征在于，在上述发明中，上述接触插塞至少包括：钛层，与上述发射区和上述第1接触区接触；以及钨层，与上述第1电极接触。
另外，本发明的半导体装置的特征在于，在上述发明中，上述第1电极包括以铝为主要成分的金属。
另外，本发明的半导体装置的特征在于，在上述发明中，上述第2接触孔在上述第1元件区与上述第2元件区排列的方向上的宽度大于上述第1接触孔在上述第1元件区与上述第2元件区排列的方向上的宽度。
另外，本发明的半导体装置的特征在于，在上述发明中，上述第2元件区的相邻的上述沟槽间的间隔大于上述第1元件区的相邻的上述沟槽间的间隔。
另外，本发明的半导体装置的特征在于，在上述发明中，还具备：第2导电型的第2接触区，其选择性地设置在上述阳极区的内部，并且杂质浓度高于上述阳极区的杂质浓度。
另外，本发明的半导体装置的特征在于，在上述发明中，在上述第2接触孔中埋入有上述接触插塞。然后，上述第1电极通过上述接触插塞与上述第2接触区电连接。
另外，为了解决上述课题，实现本发明的目的，本发明的半导体装置的制造方法为在成为第1导电型的漂移层的半导体基板上具备第1元件区以及第2元件区的半导体装置的制造方法，具有如下特征。
在上述第1元件区设置有绝缘栅双极型晶体管。在上述第2元件区设置有二极管。作为上述绝缘栅双极型晶体管的正面元件结构，具有：多个沟槽、栅电极、第2导电型的基区，第1导电型的发射区以及第2导电型的第1接触区。
上述多个沟槽在上述半导体基板的正面从上述第1元件区起遍及上述第2元件区而设置。上述栅电极隔着栅极绝缘膜而设置在上述多个沟槽的至少一部分的沟槽的内部。上述基区设置在上述第1元件区的相邻的上述沟槽之间。上述发射区和上述第1接触区分别选择性地设置在上述基区的内部。
上述第1接触区的杂质浓度高于上述基区的杂质浓度。作为上述二极管的正面元件结构，具有上述沟槽、上述栅电极以及第2导电型的阳极区。上述阳极区设置在上述第2元件区的相邻的上述沟槽之间。
首先，进行在上述半导体基板的正面侧形成上述绝缘栅双极型晶体管和上述二极管的上述正面元件结构的第1形成工序。
接下来，进行形成覆盖上述正面元件结构的层间绝缘膜的第2形成工序。
接下来，进行第3形成工序，在该第3形成工序中，形成贯穿上述层间绝缘膜而使上述发射区和上述第1接触区露出的第1接触孔，并且形成沿深度方向贯穿上述层间绝缘膜而使上述阳极区露出的第2接触孔，第2接触孔在上述第1元件区和上述第2元件区排列的方向上的宽度大于上述第1接触孔在上述第1元件区和上述第2元件区排列的方向上的的宽度。
接下来，进行以埋入到上述第1接触孔的方式将金属层堆积到上述半导体基板的正面的堆积工序。
接下来，进行对上述金属层进行蚀刻，将上述层间绝缘膜的表面以及上述第2接触孔的内部的上述金属层去除，并且将上述第1接触孔的内部的上述金属层作为与上述发射区和上述第1接触区的接触插塞而残留的去除工序。
接下来，进行电极形成工序，该电极形成工序形成第1电极，以使该第1电极与上述接触插塞接触并且埋入到上述第2接触孔。
另外，为了解决上述课题，实现本发明的目的，本发明的半导体装置的制造方法为在成为第1导电型的漂移层的半导体基板上具备第1元件区和第2元件区的半导体装置的制造方法，具有如下特征。
在上述第1元件区设置有绝缘栅双极型晶体管。在上述第2元件区设置有二极管。作为上述绝缘栅双极型晶体管的正面元件结构，具有：多个沟槽、栅电极、第2导电型的基区、第1导电型的发射区以及第2导电型的第1接触区。
上述多个沟槽在上述半导体基板的正面从上述第1元件区起遍及上述第2元件区而设置。上述栅电极隔着栅极绝缘膜而设置在上述多个沟槽的至少一部分的沟槽的内部。上述基区设置在上述第1元件区的相邻的上述沟槽之间。上述发射区和上述第1接触区分别选择性地设置在上述基区的内部。
上述第1接触区的杂质浓度比上述基区的杂质浓度高。作为上述二极管的正面元件结构，具有上述沟槽、上述栅电极和第2导电型的阳极区。上述阳极区设置在上述第2元件区的相邻的上述沟槽之间。
首先，进行在上述半导体基板的正面侧形成上述绝缘栅双极型晶体管以及上述二极管的上述正面元件结构的第1形成工序。
接下来，进行形成覆盖上述正面元件结构的层间绝缘膜的第2形成工序。
接下来，进行第三形成工序，该第三形成工序形成贯穿上述层间绝缘膜而使上述发射区和上述第1接触区露出的第1接触孔，并且形成沿深度方向贯穿上述层间绝缘膜而使上述阳极区露出的第2接触孔。
接下来，进行第4形成工序，该第4形成工序在露出于上述第2接触孔的上述阳极区的内部选择性地形成杂质浓度比上述阳极区高的第2导电型的第2接触区。
接下来，进行以埋入到上述第1接触孔和上述第2接触孔的方式将金属层堆积到上述半导体基板的正面的堆积工序。
接下来，进行去除工序，该去除工序对上述金属层进行蚀刻，将上述层间绝缘膜的表面的上述金属层去除，将上述第1接触孔的内部的上述金属层作为与上述发射区和上述第1接触区的第1接触插塞残留，并且将上述第2接触孔的内部的上述金属层作为与上述阳极区的第2接触插塞残留。
接下来，进行电极形成工序，该电极形成工序形成第1电极，该第1电极与上述第1接触插塞和上述第2接触插塞接触。
另外，本发明的半导体装置的制造方法的特征在于，在上述发明中，在上述第3形成工序中，上述第1接触孔在上述第1元件区和上述第2元件区排列的方向上的宽度和上述第2接触孔在上述第1元件区和上述第2元件区排列的方向上的宽度相等。
另外，本发明的半导体装置的制造方法的特征在于，在上述发明中，在上述第4形成工序中，将氟化硼进行离子注入而形成上述第2接触区。
另外，本发明的半导体装置的制造方法的特征在于，在上述发明中，在上述堆积工序中，按顺序至少堆积钛层以及钨层来作为上述金属层。
另外，本发明的半导体装置的制造方法的特征在于，在上述发明中，在上述电极形成工序中，形成以铝为主要成分的上述第1电极。
根据上述发明，将构成第1元件区、第2元件区的接触的电极材料分别相对于扩散区域（半导体部）进行最优化，由此即使将第1元件区进行微细化，也能够使第1元件区、第2元件区一起实现欧姆接触。
另外，根据本发明，在将金属层埋入到第1元件区的接触孔（第1接触孔）时，金属层未充分地填充到第2元件区的接触孔（第2接触孔）。因此，通过金属层的蚀刻，在保持金属层被埋入到第1接触孔的状态下，能够使半导体部（作为阳极区发挥功能的基区）在第2接触孔露出。在该状态下堆积发射电极，由此在第1元件区中发射电极和半导体部通过金属层（接触插塞）进行电连接，在第2元件区中发射电极和半导体部直接连接。
因此，能够使第1元件区、第2元件区的接触以各不相同的电极材料形成，能够使第1元件区、第2元件区一起实现欧姆接触。当对第1元件区进行微细化时，能够不使用在第2元件区中使与基区的接触劣化的金属来形成接触，能够防止正向电压特性恶化。
发明效果
根据本发明的半导体装置以及半导体装置的制造方法，具有在谋求设计规则的微细化的RC-IGBT中，能够实现良好的二极管特性的效果。
附图说明
图1是表示实施方式1的半导体装置的结构的剖视图。
图2是表示实施方式1的半导体装置的制造方法的概要的流程图。
图3是表示实施方式1的半导体装置的制造过程中的状态的剖视图。
图4是表示实施方式1的半导体装置的制造过程中的状态的剖视图。
图5是表示实施方式1的半导体装置的制造过程中的状态的剖视图。
图6是表示实施方式1的半导体装置的制造过程中的状态的剖视图。
图7是表示实施方式2的半导体装置的制造方法的概要的流程图。
图8是表示实施方式2的半导体装置的制造过程中的状态的剖视图。
图9是表示实施方式2的半导体装置的制造过程中的状态的剖视图。
图10是表示实施方式2的半导体装置的制造过程中的状态的剖视图。
图11是表示实施方式2的半导体装置的制造过程中的状态的剖视图。
图12是表示实施方式3的半导体装置的结构的剖视图。
图13是表示实施方式3的半导体装置的制造方法的概要的流程图。
图14是表示实施方式3的半导体装置的制造过程中的状态的剖视图。
图15是表示实施方式3的半导体装置的制造过程中的状态的剖视图。
图16是表示实施例的半导体装置的正向电压特性的特性图。
图17是表示以往的场截止结构的RC-IGBT的构成的剖视图。
符号说明
1：n-型漂移层
2：p型基区
3：沟槽
4：栅极绝缘膜
5：栅电极
6：n+型发射区
7：p+型接触区（第1p+型接触区）
8：发射电极
9：层间绝缘膜
9a：第1接触孔
9b：第2接触孔
10：n型场截止层
11：p+型集电区
12：n+型阴极区
13：集电极
14：接触插塞
15：钛层
16：氮化钛层
17：钨层
18：第2p+型接触区
20：MOS栅结构
21：IGBT部
22：FWD部
23：中间区
31～34：抗蚀掩模
35：离子注入
W11：IGBT部的沟槽的间距
W12：FWD部的沟槽的间距
W21：第1接触孔的宽度
W22：第2接触孔的宽度
具体实施方式
以下参照附图对本发明的半导体装置以及半导体装置的制造方法的优选实施方式进行详细说明。在本说明书和附图中，在前缀有n或p的层和区域中，分别表示电子或空穴为多数载流子。另外，标记于n或p的+和-分别表示杂质浓度比未标记+和-的层或区域的杂质浓度高和低。应予说明，在以下的实施方式的说明以及附图中，对同样的结构标记相同的符号，并省略重复的说明。
（实施方式1）
对实施方式1的半导体装置的结构进行说明。图1是表示实施方式1的半导体装置的结构的剖视图。如图1所示，实施方式1的半导体装置在成为n-型漂移层1的同一个n-型半导体基板（半导体芯片）上具备配置了IGBT的IGBT部（第1元件区）21和配置了FWD的FWD部（第2元件区）22。作为IGBT部21的IGBT，例如以配置了具备n型场截止层10的FS-IGBT的情况为例进行说明。FWD部22的FWD与IGBT部21的FS-IGBT反向并联连接。即，实施方式1的半导体装置为将FS-IGBT和FWD内置于同一个半导体芯片并进行一体化的RC-IGBT。
具体而言，在IGBT部21中，在n-型半导体基板的正面的表面层设有p型基区2。设有沟槽3，该沟槽3从n-型半导体基板的正面起沿深度方向贯穿p型基区2而到达n-型漂移层1。沟槽3例如以沿与IGBT部21和FWD部22排列的方向（在图1中为纸面横向，以下作为第1方向）正交的方向（在图1中为纸面向里方向，以下作为第2方向）延伸的条纹状的平面布局进行配置。p型基区2通过沟槽3而被分离为多个区域（台面部）。在沟槽3的内部隔着栅极绝缘膜4设有栅电极5。
在p型基区2的、夹在相邻的沟槽3之间的台面部选择性地设有n+型发射区6。n+型发射区6隔着沟槽3的侧壁的栅极绝缘膜4配置在与栅电极5相向的位置。另外，在p型基区2的、夹在相邻的沟槽3之间的台面部选择性地设有p+型接触区7。p+型接触区7与n+型发射区6相比位于台面部中央部侧，并且与n+型发射区6接触。通过这些p型基区2、沟槽3、栅极绝缘膜4、栅电极5、n+型发射区6以及p+型接触区7构成沟槽栅型的MOS栅结构20。在n-型半导体基板的正面以覆盖栅电极5的方式设有层间绝缘膜9。
设有沿深度方向贯穿层间绝缘膜9并使n+型发射区6和p+型接触区7露出的第1接触孔9a。在第1接触孔9a中埋入有接触插塞（引出电极的部分）14。接触插塞14由从n-型半导体基板的正面侧起按顺序层叠钛（Ti）层15、氮化钛（TiN）层16和钨（W）层17而形成。
钛层15从第1接触孔9a的侧壁起沿n-型半导体基板的正面（n+型发射区6和p+型接触区7的表面）而设置。钛层15作为接触（电接触）不良的半导体部（硅部）和钨层17之间的势垒金属层而发挥作用。另外，钛层15与n+型发射区6以及p+型接触区7接触，实现与p+型接触区7的良好的欧姆接触（表示欧姆性（线性）的电接触）。
另外，在第1接触孔9a的内部，在钛层15的内侧沿钛层15设有氮化钛层16。在氮化钛层16的内侧设有钨层17。在层间绝缘膜9和接触插塞14上设有发射电极（第1电极）8。
发射电极8例如与钛层15、氮化钛层16以及钨层17全都接触。发射电极8通过被埋入到第1接触孔9a的接触插塞14与n+型发射区6和p+型接触区7电连接。即，接触插塞14作为发射电极而发挥功能。发射电极8例如由Al（铝）-Si（硅）构成。上述的IGBT部21的设计规则被微细化。例如，IGBT部21可以以设计规则（设计基准）的最小尺寸（最微小的图案尺寸）来构成。
另一方面，FWD部22以比IGBT部21大的设计规则而构成。具体而言，上述的p型基区2、沟槽3（还包括沟槽3内部的栅极绝缘膜4以及栅电极5），发射电极8以及层间绝缘膜9从IGBT部21起遍及FWD部22而进行设置。
在FWD部22中，p型基区2兼做FWD的p型阳极区、发射电极8兼做阳极电极。作为p型阳极区而发挥作用的p型基区2在沿深度方向贯穿层间绝缘膜9的第2接触孔9b露出。
FWD部22的沟槽3的间距（相邻的沟槽3间的间隔）W12比IGBT部21的沟槽3的间距W11宽（W11＜W12）。第2接触孔9b的宽度（第1方向的宽度）W22比第1接触孔9a的宽度W21宽（W21＜W22）。
在第2接触孔9b中埋入有发射电极8，发射电极8在第2接触孔9b的内部与p型基区2接触。在FWD部22中未设有接触插塞14。通过使钛层15不与FWD部22的p型基区2（p型阳极区）接触，能够防止与p型基区2的接触劣化。另外，FWD部22的p型基区2如上所述与使用Al-Si作为电极材料的发射电极8接触。因此，在FWD部22中也能够得到发射电极8与p型基区2的良好的欧姆接触。
在n-型半导体基板的正面侧中，在IGBT部21与FWD部22的边界设有中间区23。中间区23在接触孔的宽度为与第1接触孔9a相同的宽度W21这一点上与IGBT部21相同。与IGBT部21相同地，中间区23具备第1接触孔9a。另一方面，与IGBT部21不同地，在中间区23未设有n+型发射区6。另外，与FWD部22不同地，在中间区23的第1接触孔9a设有接触插塞14。即，在中间区23中，接触电阻比FWD部22高，相应地FWD部22的电导率调制难以产生，阳极注入效率变得低于FWD部22。由此，中间区23能够在FWD部22动作时使载流子浓度比FWD部22低，能够减小对于IGBT部21的动作的干扰。
在n-半导体基板的背面的表面层从IGBT部21起遍及FWD部22设置有n型场截止层10。n型场截止层10具有以使在关断时从p型基区2和n-型漂移层1之间的pn结延伸的耗尽层不到达后述的p+型集电区11的方式进行抑制的功能。
另外，在n-型半导体基板的背面的表面层，在与n型场截止层10相比距n-型半导体基板的背面浅的位置设置有p+型集电区11和n+型阴极区12。n-型半导体基板的除了p型基区2、n型场截止层10、p+型集电区11和n+型阴极区12以外的部分成为n-型漂移层1。
p+型集电区11设置在IGBT部21。n+型阴极区12设置在FWD部22。n+型阴极区12在n-型半导体基板的背面沿水平方向与p+型集电区11排列地（并列地）设置。p+型集电区11和n+型阴极区12配置在与n型场截止层10相比距n-型半导体基板的背面浅的位置。集电极（第2电极）13兼做阴极电极，与p+型集电区11和n+型阴极区12接触。
虽然没有特别地限定，但实施方式1的RC-IGBT的各部分的尺寸例如取以下值。在IGBT部21中，沟槽3的间距W11可以设为例如2.3μm程度，第1接触孔9a的宽度（第1方向的宽度）W21可以设为例如0.5μm程度。在FWD部22中，沟槽3的间距W12可以大于例如2.3μm，优选地可以以不低于规定的耐压的程度扩大为例如4.6μm程度。第2接触孔9b的宽度W22设定为如下宽度，所述宽度使得当如后述那样将接触插塞14完全地埋入到第1接触孔9a时，第2接触孔9b不被接触插塞14完全填充。具体而言，第2接触孔9b的宽度W22可以设为例如1.0μm程度。
接下来，对实施方式1的半导体装置的制造方法进行说明。图2是表示实施方式1的半导体装置的制造方法的概要的流程图。图3～图6是表示实施方式1的半导体装置的制造过程中的状态的剖视图。
首先，利用通常的方法，在成为n-型漂移层1的n-型半导体基板（半导体晶圆）的正面侧形成正面元件结构，并形成覆盖n-型半导体基板的正面的层间绝缘膜9（步骤S1）。正面元件结构是指IGBT部21的沟槽栅型的MOS栅结构20和FWD部22的p型基区2、沟槽3、栅极绝缘膜4以及栅电极5。FWD部22的沟槽3的间距W12如上所述比IGBT部21的沟槽3的间距W11宽（W11＜W12）。
接下来，利用光刻在层间绝缘膜9上形成第1接触孔9a、第2接触孔9b的形成区域开口了的抗蚀掩模31。到此时的状态如图3所示。
接下来，将该抗蚀掩模31作为掩模对层间绝缘膜9进行蚀刻，形成第1接触孔9a、第2接触孔9b（步骤S2）。此时，如上所述，使第2接触孔9b的宽度W22比第1接触孔9a的宽度W21宽（W21＜W22）。由此，n+型发射区6和p+型接触区7在第1接触孔9a露出，FWD部22的p型基区2在第2接触孔9b露出。接下来，去除抗蚀掩模。到此时的状态如图4所示。
接下来，利用例如溅射等物理气相沉积（PVD：Physical Vapor Deposition）按顺序堆积（形成）钛层15和氮化钛层16。然后，再利用例如化学气相沉积（CVD：Chemical VaporDeposition）来堆积钨层17，由此形成由钛层15、氮化钛层16以及钨层17构成的接触插塞14（步骤S3）。
在步骤S3中，以接触插塞14被完全埋入到第1接触孔9a的方式按顺序堆积钛层15、氮化钛层16以及钨层17。此时，被埋入到第1接触孔9a的部分中的接触插塞14的表面的高度与层间绝缘膜9上的接触插塞14的表面的高度大致相同。即，在IGBT部21中接触插塞14的表面大致为平坦。
另一方面，如上所述，第2接触孔9b的宽度W22大于第1接触孔9a的宽度W21，因此接触插塞14未被完全地埋入到第2接触孔9b。即，在FWD部22中，在接触插塞14的表面成为在与第2接触孔9b对应的部分产生凹部的状态。到此时的状态如图5所示。
接下来，利用退火（热处理）对半导体晶圆整体进行加热。由此，提高接触插塞14和半导体部之间的电气贴合性，形成钛层15和p+型接触区7之间的欧姆接触。接下来，对接触插塞14进行蚀刻直到层间绝缘膜9露出为止（步骤S4）。在步骤S4中，接触插塞14以几乎完全填充在第1接触孔9a中的状态残留。
另一方面，如上所述接触插塞14未被完全地埋入到第2接触孔9b中。为了在FWD部22中，使接触插塞14不被埋入到第2接触孔9b中，至少可以使第2接触孔9b的宽度W22大于层间绝缘膜9的厚度。
就钨层17而言，将接触孔的宽度设为与层间绝缘膜9的厚度几乎相等或在层间绝缘膜9的厚度以下，由此能够将接触孔埋入。因此，若使第2接触孔9b的宽度W22大于层间绝缘膜9的厚度，则钨层17无法完全地被埋入。并且，可以使钨层17的堆积厚度小于第2接触孔9b的宽度W22。由此，若对钨层17以及势垒金属（氮化钛层16以及钛层15）进行蚀刻（Etchback），则n-型半导体基板的表面在第2接触孔9b露出。
另一方面，对于IGBT部21而言，从第1接触孔9a的侧壁起沿n-型半导体基板的正面形成接触插塞14，其厚度与层间绝缘膜9上的接触插塞14的厚度几乎相等。根据以上内容，第2接触孔9b的内部的接触插塞14与层间绝缘膜9上的接触插塞14一起被去除，半导体部（作为p型阳极区发挥作用的p型基区2的表面）在第2接触孔9b露出。到此时的状态如图6所示。
应予说明，根据钨层17以及势垒金属的蚀刻的条件，如图6所示，存在在FWD部22的第2接触孔9b的侧壁残留钨层17以及势垒金属的残渣的情况。若该残渣是不影响FWD部22的接触电阻的程度，则也可以残留。
接下来，利用例如溅射，以埋入到第2接触孔9b的方式在层间绝缘膜9以及接触插塞14上以例如5μm的厚度形成例如以铝为主要成分的发射电极8作为正面电极（步骤S5）。此时，p型基区2在第2接触孔9b露出，因此在第2接触孔9b的内部发射电极8与p型基区2接触。接下来，利用退火对半导体晶圆整体进行加热。由此，提高发射电极8和半导体部之间的电气贴合性，形成发射电极8和p型基区2之间的欧姆接触。
接下来，形成由例如聚酰亚胺（polyimide）构成的表面保护膜（未图示）来保护n-型半导体基板的正面侧（步骤S6）。表面保护膜覆盖边缘终端结构部，所述边缘终端结构部包围配置例如IGBT部21以及FWD部22的活性区的周围。活性区是导通状态时电流流通的区域。边缘终端结构部是缓和n-型漂移层1的正面侧的电场并保持耐压的区域。发射电极8在活性区露出并作为电极焊盘发挥功能。
接下来，利用通常的方法，在n-型半导体基板的背面侧形成背面元件结构，并且形成集电极13作为背面电极（步骤S7）。背面元件结构是指n型场截止层10、p+型集电区11以及n+型阴极区12。之后，通过将半导体晶圆切断（切割）成一个一个的芯片状，来完成图1所示的RC-IGBT。
以上，如说明的那样，根据实施方式1，将构成IGBT部以及FWD部的接触的电极材料分别相对于扩散区域（半导体部）进行最优化，由此即使将IGBT部进行微细化，也能够使IGBT部以及FWD部一起实现欧姆接触。
另外，根据实施方式1，使FWD部的接触孔（第2接触孔）的宽度大于IGBT部的接触孔（第1接触孔）的宽度，由此在将接触插塞埋入到第1接触孔时，接触插塞未充分填充到第2接触孔。因此，通过接触插塞的蚀刻，在保持接触插塞被埋入到第1接触孔的状态下，能够使半导体部（作为阳极区发挥功能的p型基区）在第2接触孔露出。通过在该状态下堆积发射电极，在IGBT部中发射电极和半导体部通过接触插塞进行电连接，在FWD部中发射电极和半导体部直接连接。因此，能够以各不相同的电极材料形成IGBT部以及FWD部的接触，能够使IGBT部以及FWD部一起实现欧姆接触。
具体而言，在IGBT部，通过由按顺序层叠钛层、氮化钛层以及钨层而得到的接触插塞和以铝为主要成分的金属层构成的层叠结构来形成发射电极。在FWD部中通过由以铝为主要成分的金属层构成的单层结构来形成阳极电极。因此，在对IGBT部进行微细化时，即使使用钛来形成IGBT部的接触，也不会在产品（半导体装置）完成后的FWD部形成使与p型基区的接触劣化的钛层。因此，能够防止在FWD部中与p型基区的接触劣化，并能够防止正向电压（Vf）特性恶化的情况。
（实施方式2）
接下来，参照图7～图11对实施方式2的半导体装置的制造方法进行说明。图7是表示实施方式2的半导体装置的制造方法的概要的流程图。图8～图11是表示实施方式2的半导体装置的制造过程中的状态的剖视图。实施方式2的半导体装置的制造方法与实施方式1的半导体装置的制造方法的不同点在于，使用不同的掩模来形成第1接触孔9a、第2接触孔9b。实施方式2的半导体装置的制造方法是用于制作（制造）图1所示的RC-IGBT的另一例。
具体而言，首先，与实施方式1相同地，在成为n-型漂移层1的n-型半导体基板（半导体晶圆）的正面侧形成正面元件结构以及层间绝缘膜9（步骤S11）。接下来，利用光刻，在层间绝缘膜9上形成第1接触孔9a的形成区域开口了的抗蚀掩模32。到此时的状态如图8所示。
接下来，将该抗蚀掩模32作为掩模对层间绝缘膜9进行蚀刻，形成第1接触孔9a（步骤S12）。由此，n+型发射区6和p+型接触区7在第1接触孔9a露出。接下来，去除抗蚀掩模32。到此时的状态如图9所示。
接下来，按顺序堆积钛层15、氮化钛层16以及钨层17，在第1接触孔9a形成由钛层15、氮化钛层16以及钨层17构成的接触插塞14（步骤S13）。钛层15、氮化钛层16以及钨层17的形成方法与实施方式1相同。到此时的状态如图10所示。
接下来，与实施方式1相同地，利用退火对半导体晶圆整体进行加热，形成钛层15与p+型接触区7的欧姆接触。接下来，与实施方式1相同地，对接触插塞14进行蚀刻直到层间绝缘膜9露出为止（步骤S14）。由此，使接触插塞14在第1接触孔9a中残留。
接下来，利用光刻在层间绝缘膜9以及接触插塞14上形成第2接触孔9b的形成区域开口了的抗蚀掩模33。到此时的状态如图11所示。
接下来，以该抗蚀掩模33为掩模对层间绝缘膜9进行蚀刻，形成第2接触孔9b（步骤S15）。由此，如图6所示，在接触插塞14被埋入到第1接触孔9a中的状态下，FWD部22的p型基区2在第2接触孔9b露出。接下来，去除抗蚀掩模33，之后与实施方式1相同地，按顺序进行正面电极的形成及其后的工序（步骤S16～S18，切割），由此完成图1所示的RC-IGBT。
以上，如说明的那样，根据实施方式2，在向IGBT部的第1接触孔形成接触插塞时还未在FWD部形成第2接触孔，因此在FWD部的第2接触孔中不形成接触插塞。因此，与实施方式1相同地在产品完成后钛层不与FWD部的阳极区接触，因此能够得到与实施方式1相同的效果。
（实施方式3）
对实施方式3的半导体装置的制造方法进行说明。图12是表示实施方式3的半导体装置的结构的剖视图。实施方式3的半导体装置与实施方式1的半导体装置的不同点在于对IGBT部21和FWD部22一起进行设计规则的微细化。具体而言，例如，可以以相同的设计规则对IGBT部21以及FWD部22进行微细化。即，从IGBT部21起遍及FWD部22以相同的间距（W11=W12）设置沟槽3，并且可以使第1接触孔9a的宽度（第1方向的宽度）W21和第2接触孔9b的宽度（第1方向的宽度）W22相等（W21=W22）。IGBT部21和FWD部22的尺寸例如也可以与实施方式1的IGBT部21相同。
另外，在FWD部22中，在第2接触孔9b中与第1接触孔9a的接触插塞（第1接触插塞）14相同地，埋入有接触插塞（第2接触插塞）14。第2接触插塞14为将钛层15、氮化钛层16以及钨层17按顺序层叠而成。
在作为p型阳极区发挥作用的p型基区2的内部设有第2p+型接触区18。第2p+型接触区18与钛层15接触而实现与钛层15的良好的欧姆接触。第2p+型接触区18例如可以设置在未设置有p+型接触区（以下，称作第1p+型接触区）7的全部的台面部。
发射电极8通过第2接触插塞14与第2p+型接触区18电连接。即，第1接触插塞14作为发射电极发挥作用，第2接触插塞14作为阳极电极发挥作用。
接下来，对实施方式3的半导体装置的制造方法进行说明。图13是表示实施方式3的半导体装置的制造方法的概要的流程图。图14、图15是表示实施方式3的半导体装置的制造过程中的状态的剖视图。
首先，与实施方式1相同地，按顺序进行正面元件结构和层间绝缘膜9的形成（步骤S21）、第1接触孔9a、第2接触孔9b的形成（步骤S22）。此时，例如，使IGBT部21的沟槽3的间距W11与FWD部22的沟槽3的间距W12相等（W11=W12），使第1接触孔9a的宽度W21和第2接触孔9b的宽度W22相等（W21=W22）。到此时的状态如图14所示。
接下来，利用光刻，形成第2p+型接触区18的形成区域开口了的抗蚀掩模34。即，抗蚀掩模34在覆盖了n+型发射区6和第1p+型接触区7的状态下，使FWD部22的p型基区2选择性地露出。接下来，利用p型杂质的离子注入35，在抗蚀掩模34的开口部露出的p型基区2的表面层选择性地形成第2p+型接触区18（步骤S23）。
就用于形成第2p+型接触区18的离子注入35而言，例如离子种类可以采用氟化硼（BF2），加速能量可以采用30keV。第2p+型接触区18的深度也可以是例如0.5μm以下程度。到此时的状态如图15所示。
接下来，在去除抗蚀掩模34之后，利用例如在650℃程度的温度下30分钟程度的热处理对第2p+型接触区18进行活化。接下来，与实施方式1相同地，按顺序进行接触插塞14的形成（步骤S24）、蚀刻（步骤S25）。此时，在步骤S24中使接触插塞14完全埋入到第1接触孔9a、第2接触孔9b中，在步骤S25中以几乎完全填充到第1接触孔9a、第2接触孔9b的状态将接触插塞14残留。
之后，与实施方式1相同地，按顺序进行从正面电极的形成开始到背面元件结构以及背面电极的形成为止的工序（步骤S26～S28），由此完成图12所示的RC-IGBT。
以上，如说明的那样，根据实施方式3，在作为p型阳极区发挥功能的p型基区的内部设置第2p+型接触区，由此，即使与IGBT部的第1接触孔相同地在FWD部的第2接触孔中埋入接触插塞，也能够在FWD部获得欧姆接触。因此，即使与IGBT部相同地将FWD部进行微细化，也能够获得与实施方式1、实施方式2相同的效果，能够通过将IGBT部以及FWD部进行微细化来进一步谋求小型化。
（实施例）
接下来，对本发明的RC-IGBT的正向电压（Vf）特性进行了验证。图16是表示实施例的半导体装置的正向电压特性的特性图。按照上述的实施方式1的半导体装置的制造方法制作（制造）了以被微细化的设计规则构成的RC-IGBT（以下，称作实施例）。即，实施例成为在IGBT部中使发射电极与半导体部通过接触插塞进行电连接，在FWD部中使发射电极与半导体部直接连接的构成。
实施例的正向电压特性如图16所示。另外，在图16中，作为比较，示出IGBT部以及FWD部都通过接触插塞使发射电极与半导体部进行电连接的RC-IGBT（以下，称作以往例）的正向电压特性。以往例的、除了FWD部的接触以外的构成与实施例相同。
根据图16所示的结果，在实施例中，确认了与以往例相比能够减少正向电压Vf。即，在与IGBT一体化在同一个半导体芯片的FWD中也不形成用于与半导体部接触的钛层，由此确认了能够防止与作为阳极区发挥功能的杂质浓度低的p型基区的接触的劣化。
以上，本发明并不局限于上述的各实施方式，在不脱离本发明的主旨的范围内可以进行各种变更。例如，在上述的实施方式3中，可以与IGBT部的第1p+型接触区同时地形成FWD部的第2p+型接触区。
另外，在上述的实施方式1、2中，在FWD部的p型基区（阳极区）的内部可以像实施方式3那样设置第2p+型接触区。在该情况下，例如，也可以在将接触插塞埋入到第1接触孔之前利用离子注入形成第2p+型接触区，还可以与IGBT部的第1p+型接触区同时地形成FWD部的第2p+型接触区。
另外，在上述的各实施方式中，以隔着栅极绝缘膜在沟槽的内部设置栅电极的情况为例进行了说明，但隔着绝缘膜埋入到沟槽的内部的导电体不限于栅电极。例如，可以将埋入到多个沟槽中的一部分的沟槽的内部的导电体与发射电极或者与发射电极等电位的阳极电极进行电连接，而使导电体与发射电极电位相同。这样地埋入了与栅电极不同的导电体的沟槽称作假沟槽。另外，在上述的各实施方式中可根据要求的规格等对各部分的尺寸进行各种设定。
产业上的可利用性
如上所述，本发明的半导体装置以及半导体装置的制造方法对于通过减薄芯片的厚度（漂移层的厚度）来实现低损耗并且实现高耐压的RC-IGBT是有用的，特别适于将设计规则微细化的RC-IGBT。
权利要求书(按照条约第19条的修改)
1.一种半导体装置，该半导体装置在成为第1导电型的漂移层的半导体基板上具备设有绝缘栅双极型晶体管的第1元件区和设有二极管的第2元件区，该半导体装置的特征在于，具备：
多个沟槽，在所述半导体基板的正面从所述第1元件区起遍及所述第2元件区而设置；
栅电极，其隔着栅极绝缘膜而设置在所述多个沟槽的至少一部分的沟槽的内部；
第2导电型的基区，其设置在所述第1元件区的相邻的所述沟槽之间；
第2导电型的阳极区，其设置在所述第2元件区的相邻的所述沟槽之间；
第1导电型的发射区，其选择性地设置在所述基区的内部；
第2导电型的第1接触区，其选择性地设置在所述基区的内部，并且所述第1接触区的杂质浓度比所述基区的杂质浓度高；
层间绝缘膜，其覆盖所述栅电极；
第1接触孔，其沿深度方向贯穿所述层间绝缘膜，使所述发射区和所述第1接触区露出；
第2接触孔，其沿深度方向贯穿所述层间绝缘膜，使所述阳极区露出；
接触插塞，其被埋入到所述第1接触孔，并与所述发射区和所述第1接触区接触；
第1电极，其与所述接触插塞接触并且被埋入到所述第2接触孔而与所述阳极区接触；
第2导电型的集电区，其在所述第1元件区中被设置在所述半导体基板的背面；
第1导电型的阴极区，其在所述第2元件区中被设置在所述半导体基板的背面；以及
第2电极，其与所述集电区和所述阴极区接触。
2.根据权利要求1记载的半导体装置，其特征在于，所述接触插塞至少包括：钛层，与所述发射区和所述第1接触区接触；以及钨层，与所述第1电极接触。
3.根据权利要求1记载的半导体装置，其特征在于，所述第1电极包括以铝为主要成分的金属。
4.根据权利要求1记载的半导体装置，其特征在于，所述第2接触孔在所述第1元件区与所述第2元件区排列的方向上的宽度大于所述第1接触孔在所述第1元件区与所述第2元件区排列的方向上的宽度。
5.根据权利要求1记载的半导体装置，其特征在于，所述第2元件区的相邻的所述沟槽间的间隔大于所述第1元件区的相邻的所述沟槽间的间隔。
6.根据权利要求1～3中任意一项记载的半导体装置，其特征在于，还具备：第2导电型的第2接触区，其选择性地设置在所述阳极区的内部，并且所述第2接触区的杂质浓度高于所述阳极区的杂质浓度。
7.一种半导体装置，该半导体装置在成为第1导电型的漂移层的半导体基板上具备设有绝缘栅双极型晶体管的第1元件区和设有二极管的第2元件区，该半导体装置的特征在于，具备：
多个沟槽，在所述半导体基板的正面从所述第1元件区起遍及所述第2元件区而设置；
栅电极，其隔着栅极绝缘膜而设置在所述多个沟槽的至少一部分的沟槽的内部；
第2导电型的基区，其设置在相邻的所述沟槽之间；
第1导电型的发射区，其在所述第1元件区中选择性地设置在所述基区的内部；
第2导电型的接触区，其选择性地设置在所述基区的内部，并且所述接触区的杂质浓度比所述基区的杂质浓度高；
层间绝缘膜，其覆盖所述栅电极；
第1接触孔，其在所述第1元件区中沿深度方向贯穿所述层间绝缘膜，使所述发射区和所述接触区露出；
第2接触孔，其在所述第2元件区中沿深度方向贯穿所述层间绝缘膜，使所述基区和所述接触区露出；
第1接触插塞，其被埋入到所述第1接触孔，并与所述发射区和所述接触区接触；
第2接触插塞，其被埋入到所述第2接触孔，并与所述基区和所述接触区接触；
第1电极，其与所述第1接触插塞和所述第2接触插塞接触；
第2导电型的集电区，其在所述第1元件区中被设置在所述半导体基板的背面；
第1导电型的阴极区，其在所述第2元件区中被设置在所述半导体基板的背面；以及
第2电极，其与所述集电区和所述阴极区接触，
其中，所述第2接触孔还设置有在所述第1元件区和所述第2元件区的边界的中间区，
在所述第1元件区和所述第2元件区的边界的中间区中，在露出于所述第2接触孔的所述基区的内部仅设置有所述接触区。
8.一种半导体装置的制造方法，该半导体装置在成为第1导电型的漂移层的半导体基板上具备设有绝缘栅双极型晶体管的第1元件区和设有二极管的第2元件区，并作为所述绝缘栅双极型晶体管的正面元件结构，具有在所述半导体基板的正面从所述第1元件区起遍及所述第2元件区而设置的多个沟槽；隔着栅极绝缘膜而设置在所述多个沟槽的至少一部分的沟槽的内部的栅电极；设置在所述第1元件区的相邻的所述沟槽之间的第2导电型的基区；选择性地设置在所述基区的内部的第1导电型的发射区；选择性地设置在所述基区的内部并且杂质浓度比所述基区高的第2导电型的第1接触区，作为所述二极管的正面元件结构，具有：所述沟槽；所述栅电极；设置在所述第2元件区的相邻的所述沟槽之间的第2导电型的阳极区，该半导体装置的制造方法的特征在于，包括如下工序：
第1形成工序，在所述半导体基板的正面侧形成所述绝缘栅双极型晶体管和所述二极管的所述正面元件结构；
第2形成工序，形成覆盖所述正面元件结构的层间绝缘膜；
第3形成工序，形成贯穿所述层间绝缘膜而使所述发射区和所述第1接触区露出的第1接触孔，并且形成沿深度方向贯穿所述层间绝缘膜而使所述阳极区露出的第2接触孔，所述第2接触孔在所述第1元件区和所述第2元件区排列的方向上的宽度大于所述第1接触孔在所述第1元件区和所述第2元件区排列的方向上的宽度；
堆积工序，以埋入到所述第1接触孔的方式将金属层堆积到所述半导体基板的正面；
去除工序，对所述金属层进行蚀刻，将所述层间绝缘膜的表面以及所述第2接触孔的内部的所述金属层去除，并且将所述第1接触孔的内部的所述金属层作为与所述发射区和所述第1接触区的接触插塞残留；以及
电极形成工序，形成第1电极，以使该第1电极与所述接触插塞接触并且埋入到所述第2接触孔。
9.一种半导体装置的制造方法，该半导体装置在成为第1导电型的漂移层的半导体基板上具备设有绝缘栅双极型晶体管的第1元件区和设有二极管的第2元件区，并作为所述绝缘栅双极型晶体管的正面元件结构，具有在所述半导体基板的正面从所述第1元件区起遍及所述第2元件区而设置的多个沟槽；隔着栅极绝缘膜而设置在所述多个沟槽的至少一部分的沟槽的内部的栅电极；设置在相邻的所述沟槽之间的第2导电型的基区；在所述第1元件区中选择性地设置在所述基区的内部的第1导电型的发射区；在所述第1元件区中选择性地设置在所述基区的内部并且杂质浓度比所述基区高的第2导电型的第1接触区，作为所述二极管的正面元件结构，具有：所述沟槽；所述栅电极和所述基区，该半导体装置的制造方法的特征在于，包括如下工序：
第1形成工序，在所述半导体基板的正面侧形成所述绝缘栅双极型晶体管和所述二极管的所述正面元件结构；
第2形成工序，形成覆盖所述正面元件结构的层间绝缘膜；
第3形成工序，形成在所述第1元件区中沿深度方向贯穿所述层间绝缘膜而使所述发射区和所述第1接触区露出的第1接触孔，并且形成在第2元件区中沿深度方向贯穿所述层间绝缘膜而使所述基区露出的第2接触孔；
第4形成工序，在露出于所述第2接触孔的所述基区的内部选择性地形成杂质浓度比所述基区高的第2导电型的第2接触区；
堆积工序，以埋入到所述第1接触孔和所述第2接触孔的方式将金属层堆积到所述半导体基板的正面；
去除工序，对所述金属层进行深蚀刻，将所述层间绝缘膜的表面的所述金属层去除，将所述第1接触孔的内部的所述金属层作为与所述发射区和所述第1接触区的第1接触插塞残留，并且将所述第2接触孔的内部的所述金属层作为与所述基区和第2接触区的第2接触插塞残留；以及
电极形成工序，形成第1电极，该第1电极与所述第1接触插塞和所述第2接触插塞接触，
其中，在所述第3形成工序中，将所述第2接触孔还形成在所述第1元件区和所述第2元件区的边界的中间区。
10.根据权利要求9记载的半导体装置的制造方法，其特征在于，在所述第3形成工序中，所述第1接触孔在所述第1元件区和所述第2元件区排列的方向上的宽度和所述第2接触孔在所述第1元件区和所述第2元件区排列的方向上的宽度相等。
11.根据权利要求9记载的半导体装置的制造方法，其特征在于，在所述第4形成工序中，将氟化硼进行离子注入而形成所述第2接触区。
12.根据权利要求8记载的半导体装置的制造方法，其特征在于，在所述堆积工序中，按顺序至少堆积钛层以及钨层来作为所述金属层。
13.根据权利要求8～12中任意一项记载的半导体装置的制造方法，其特征在于，在所述电极形成工序中，形成以铝为主要成分的所述第1电极。

Claims (13)

1.一种半导体装置，该半导体装置在成为第1导电型的漂移层的半导体基板上具备设有绝缘栅双极型晶体管的第1元件区和设有二极管的第2元件区，该半导体装置的特征在于，具备：
多个沟槽，在所述半导体基板的正面从所述第1元件区起遍及所述第2元件区而设置；
栅电极，其隔着栅极绝缘膜而设置在所述多个沟槽的至少一部分的沟槽的内部；
第2导电型的基区，其设置在所述第1元件区的相邻的所述沟槽之间；
第2导电型的阳极区，其设置在所述第2元件区的相邻的所述沟槽之间；
第1导电型的发射区，其选择性地设置在所述基区的内部；
第2导电型的第1接触区，其选择性地设置在所述基区的内部，并且所述第1接触区的杂质浓度比所述基区的杂质浓度高；
层间绝缘膜，其覆盖所述栅电极；
第1接触孔，其沿深度方向贯穿所述层间绝缘膜，使所述发射区和所述第1接触区露出；
第2接触孔，其沿深度方向贯穿所述层间绝缘膜，使所述阳极区露出；
接触插塞，其被埋入到所述第1接触孔，并与所述发射区和所述第1接触区接触；
第1电极，其与所述接触插塞接触并且被埋入到所述第2接触孔而与所述阳极区接触；
第2导电型的集电区，其在所述第1元件区中被设置在所述半导体基板的背面；
第1导电型的阴极区，其在所述第2元件区中被设置在所述半导体基板的背面；以及
第2电极，其与所述集电区和所述阴极区接触。
2.根据权利要求1记载的半导体装置，其特征在于，所述接触插塞至少包括：钛层，与所述发射区和所述第1接触区接触；以及钨层，与所述第1电极接触。
3.根据权利要求1记载的半导体装置，其特征在于，所述第1电极包括以铝为主要成分的金属。
4.根据权利要求1记载的半导体装置，其特征在于，所述第2接触孔在所述第1元件区与所述第2元件区排列的方向上的宽度大于所述第1接触孔在所述第1元件区与所述第2元件区排列的方向上的宽度。
5.根据权利要求1记载的半导体装置，其特征在于，所述第2元件区的相邻的所述沟槽间的间隔大于所述第1元件区的相邻的所述沟槽间的间隔。
6.根据权利要求1～3中任意一项记载的半导体装置，其特征在于，还具备：第2导电型的第2接触区，其选择性地设置在所述阳极区的内部，并且所述第2接触区的杂质浓度高于所述阳极区的杂质浓度。
7.根据权利要求6记载的半导体装置，其特征在于，在所述第2接触孔中埋入有所述接触插塞，
所述第1电极通过所述接触插塞与所述第2接触区电连接。
8.一种半导体装置的制造方法，该半导体装置在成为第1导电型的漂移层的半导体基板上具备设有绝缘栅双极型晶体管的第1元件区和设有二极管的第2元件区，并作为所述绝缘栅双极型晶体管的正面元件结构，具有在所述半导体基板的正面从所述第1元件区起遍及所述第2元件区而设置的多个沟槽；隔着栅极绝缘膜而设置在所述多个沟槽的至少一部分的沟槽的内部的栅电极；设置在所述第1元件区的相邻的所述沟槽之间的第2导电型的基区；选择性地设置在所述基区的内部的第1导电型的发射区；选择性地设置在所述基区的内部并且杂质浓度比所述基区高的第2导电型的第1接触区，作为所述二极管的正面元件结构，具有：所述沟槽；所述栅电极；设置在所述第2元件区的相邻的所述沟槽之间的第2导电型的阳极区，该半导体装置的制造方法的特征在于，包括如下工序：
第1形成工序，在所述半导体基板的正面侧形成所述绝缘栅双极型晶体管和所述二极管的所述正面元件结构；
第2形成工序，形成覆盖所述正面元件结构的层间绝缘膜；
第3形成工序，形成贯穿所述层间绝缘膜而使所述发射区和所述第1接触区露出的第1接触孔，并且形成沿深度方向贯穿所述层间绝缘膜而使所述阳极区露出的第2接触孔，所述第2接触孔在所述第1元件区和所述第2元件区排列的方向上的宽度大于所述第1接触孔在所述第1元件区和所述第2元件区排列的方向上的宽度；
堆积工序，以埋入到所述第1接触孔的方式将金属层堆积到所述半导体基板的正面；
去除工序，对所述金属层进行蚀刻，将所述层间绝缘膜的表面以及所述第2接触孔的内部的所述金属层去除，并且将所述第1接触孔的内部的所述金属层作为与所述发射区和所述第1接触区的接触插塞残留；以及
电极形成工序，形成第1电极，以使该第1电极与所述接触插塞接触并且埋入到所述第2接触孔。
9.一种半导体装置的制造方法，该半导体装置在成为第1导电型的漂移层的半导体基板上具备设有绝缘栅双极型晶体管的第1元件区和设有二极管的第2元件区，并作为所述绝缘栅双极型晶体管的正面元件结构，具有在所述半导体基板的正面从所述第1元件区起遍及所述第2元件区而设置的多个沟槽；隔着栅极绝缘膜而设置在所述多个沟槽的至少一部分的沟槽的内部的栅电极；设置在所述第1元件区的相邻的所述沟槽之间的第2导电型的基区；选择性地设置在所述基区的内部的第1导电型的发射区；选择性地设置在所述基区的内部并且杂质浓度比所述基区高的第2导电型的第1接触区，作为所述二极管的正面元件结构，具有：所述沟槽；所述栅电极；设置在所述第2元件区的相邻的所述沟槽之间的第2导电型的阳极区，该半导体装置的制造方法的特征在于，包括如下工序：
第1形成工序，在所述半导体基板的正面侧形成所述绝缘栅双极型晶体管和所述二极管的所述正面元件结构；
第2形成工序，形成覆盖所述正面元件结构的层间绝缘膜；
第3形成工序，形成贯穿所述层间绝缘膜而使所述发射区和所述第1接触区露出的第1接触孔，并且形成沿深度方向贯穿所述层间绝缘膜而使所述阳极区露出的第2接触孔；
第4形成工序，在露出于所述第2接触孔的所述阳极区的内部选择性地形成杂质浓度比所述阳极区高的第2导电型的第2接触区；
堆积工序，以埋入到所述第1接触孔的方式将金属层堆积到所述半导体基板的正面；
去除工序，对所述金属层进行蚀刻，将所述层间绝缘膜的表面的所述金属层去除，将所述第1接触孔的内部的所述金属层作为与所述发射区和所述第1接触区的第1接触插塞残留，并且将所述第2接触孔的内部的所述金属层作为与所述阳极区的第2接触插塞残留，以及
电极形成工序，形成第1电极，该第1电极与所述第1接触插塞和所述第2接触插塞接触。
10.根据权利要求9记载的半导体装置的制造方法，其特征在于，在所述第3形成工序中，所述第1接触孔在所述第1元件区和所述第2元件区排列的方向上的宽度和所述第2接触孔在所述第1元件区和所述第2元件区排列的方向上的宽度相等。
11.根据权利要求9记载的半导体装置的制造方法，其特征在于，在所述第4形成工序中，将氟化硼进行离子注入而形成所述第2接触区。
12.根据权利要求8记载的半导体装置的制造方法，其特征在于，在所述堆积工序中，按顺序至少堆积钛层以及钨层来作为所述金属层。
13.根据权利要求8～12中任意一项记载的半导体装置的制造方法，其特征在于，在所述电极形成工序中，形成以铝为主要成分的所述第1电极。
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