JP2013065774A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】より低スイッチング損失の半導体装置およびその製造方法を提供する。
【解決手段】実施形態の半導体装置は、ドリフト層と、ドリフト層の上に設けられたベース領域と、前記ベース領域の表面に選択的に設けられたソース領域と、前記ソース領域の表面から前記ベース領域を貫通し、前記ドリフト層に到達する第１トレンチ内にフィールドプレート絶縁膜を介して設けられたフィールドプレート電極と、前記第１トレンチ内において、前記フィールドプレート電極の上にゲート絶縁膜を介して設けられたゲート電極と、前記ゲート電極と前記フィールドプレート電極との間に介設された絶縁層と、前記ドリフト層の裏面側において、前記ドリフト層に電気的に接続されたドレイン電極と、前記ソース領域に接続されたソース電極と、を備える。前記ゲート電極には、前記ゲート電極の表面側から前記ドリフト層の前記裏面側に第２トレンチが形成されている。
【選択図】図１

Description

本発明の実施形態は、半導体装置およびその製造方法に関する。
上下電極構造のパワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）は、大電流、高耐圧のスイッチング電源に組み込まれている。このほか、この種の素子については、ノート型パーソナルコンピュータをはじめとする移動体通信機器等のスイッチング素子としての用途が急増している。移動体通信機器等には、ＡＣ−ＤＣコンバータに代表される同期整流回路等やＤＣ−ＤＣコンバータが組み込まれている。
移動体通信機器等のスイッチング素子として用いるには、この種の素子が省エネルギーであることが望ましい。省エネルギーを実現させるには、この種の素子を低オン抵抗するのも１つの手段である。
例えば、低オン抵抗化をなす方法については、ゲート電極の下にフィールドプレート電極を設ける方法が注目されている。ゲート電極の下にフィールドプレート電極を設けることにより、ドリフト層の空乏化が促進されるとともに、ドリフト層の不純物濃度を増加させることができる。これにより、この種の素子の低オン抵抗化が実現する。そして、この種の素子がさらに省エネルギーになるためには、低オン抵抗のほか、低スイッチング損失であることが要求されている。
特開２０１０−０６２５５７号公報
本発明が解決しようとする課題は、より低スイッチング損失の半導体装置およびその製造方法を提供することである。
実施形態の半導体装置は、第１導電形のドリフト層と、ドリフト層の上に設けられた第２導電形のベース領域と、前記ベース領域の表面に選択的に設けられた第１導電形のソース領域と、前記ソース領域の表面から前記ベース領域を貫通し、前記ドリフト層に到達する第１トレンチ内にフィールドプレート絶縁膜を介して設けられたフィールドプレート電極と、前記第１トレンチ内において、前記フィールドプレート電極の上にゲート絶縁膜を介して設けられたゲート電極と、前記ゲート電極と前記フィールドプレート電極との間に介設された絶縁層と、前記ドリフト層の裏面側において、前記ドリフト層に電気的に接続されたドレイン電極と、前記ソース領域に接続されたソース電極と、を備える。
前記ゲート電極には、前記ゲート電極の表面側から前記ドリフト層の前記裏面側に第２トレンチが形成されている。
第１実施形態に係る半導体装置の模式図であり、（ａ）は、平面模式図、（ｂ）は、（ａ）のＸ−Ｙ線に沿った位置の断面模式図、（ｃ）は、ゲート電極の下端の周辺の拡大図である。 第１実施形態に係る半導体装置の製造過程を説明するための断面模式図である。 第１実施形態に係る半導体装置の製造過程を説明するための断面模式図である。 第１実施形態に係る半導体装置の製造過程を説明するための断面模式図である。 第１実施形態に係る半導体装置の製造過程を説明するための断面模式図である。 第１実施形態に係る半導体装置の製造過程を説明するための断面模式図である。 第１実施形態に係る半導体装置の製造過程を説明するための断面模式図である。 参考例に係る半導体装置の断面模式図である。 第２実施形態に係る半導体装置の断面模式図である。 第２実施形態に係る半導体装置の製造過程を説明するための断面模式図である。 第２実施形態に係る半導体装置の製造過程を説明するための断面模式図である。 第３実施形態に係る半導体装置の断面模式図である。 第４実施形態に係る半導体装置の断面模式図である。
以下、図面を参照しつつ、実施形態について説明する。以下の説明では、同一の部材には同一の符号を付し、一度説明した部材については適宜その説明を省略する。
（第１実施形態）
図１は、第１実施形態に係る半導体装置の模式図であり、（ａ）は、平面模式図、（ｂ）は、（ａ）のＸ−Ｙ線に沿った位置の断面模式図、（ｃ）は、ゲート電極の下端の周辺の拡大図である。図１（ａ）には、図１（ｂ）のＡ−Ｂ切断面を上からみた様子が示されている。
半導体装置１は、上下電極構造を備えたＭＯＳＦＥＴである。
半導体装置１においては、ｎ＋形のドレイン層１０の上に、ｎ−形のドリフト層１１が設けられている。ドリフト層１１の上側には、ｐ形のベース領域１２が選択的に設けられている。ベース領域１２の表面（上面）１２ｓには、ｎ＋形のソース領域１３が選択的に設けられている。さらに、ベース領域１２の表面１２ｓには、正孔（ホール）抜き領域であるｐ＋形のコンタクト領域１５Ａが選択的に設けられている。ソース領域１３は、コンタクト領域１５Ａに接触している。
半導体装置１においては、ソース領域１３の表面１３ｓからベース領域１２を貫通し、ドリフト層１１にまで到達するトレンチ２０が設けられている。トレンチ２０内にフィールドプレート絶縁膜２１を介して、ドリフト層１１からドレイン層１０の方向に向けてフィールドプレート電極２２が延設されている。フィールドプレート絶縁膜２１の上端２１ｕは、フィールドプレート電極２２の上端２２ｕよりも上側に位置している。フィールドプレート電極２２の上端２２ｕは、ベース領域１２の裏面（下面）１２ｂよりも低い。このフィールドプレート電極２２の存在により、ドリフト層１１の不純物濃度を増加させても、ドリフト層１１の空乏化が促進する。その結果、半導体装置１においては、高耐圧と低オン抵抗とが実現する。
さらに、トレンチ２０内には、フィールドプレート電極２２の上側において、ゲート絶縁膜２５を介してゲート電極２６が設けられている。ゲート電極２６の表面２６ｓは、ベース領域１２の表面１２ｓよりも高い。ゲート電極２６の下端２６ｄは、ベース領域１２の裏面１２ｂよりも低い。ゲート電極２６とフィールドプレート電極２２との間には、絶縁層２７が介設されている。フィールドプレート絶縁膜２１の厚みは、ゲート絶縁膜２５の厚みおよび絶縁層２７の厚みよりも厚い。
半導体装置１においては、ゲート電極２６がトレンチ２０内に完全に埋め込まれていない。ゲート電極２６には、ゲート電極２６の表面２６ｓ側からドリフト層１１の裏面１１ｂ側に向けてトレンチ２６ｔが設けられている。例えば、図１（ｂ）の断面模式図では、ゲート電極２６が「Ｕ」字に近い形状になっている。ソース領域１３の一部の上、ゲート電極２６の上、およびトレンチ２６ｔ内には、層間絶縁膜３０が設けられている。層間絶縁膜３０は、ゲート電極２６のトレンチ２６ｔ内に埋め込まれている。
半導体装置１においては、ゲート電極２６の下部に突起部２６ａが設けられている。突起部２６ａは、フィールドプレート電極２２側に突き出ている（図１（ｃ）参照）。ゲート電極２６の突起部２６ａとフィールドプレート電極２２との間に、絶縁層２７が介設されている。
ドリフト層１１の裏面１１ｂ側において、ドリフト層１１にドレイン電極５０が電気的に接続されている。ソース領域１３およびコンタクト領域１５Ａには、ソース電極５１が接続されている。フィールドプレート電極２２は、ソース電極５１に電気的に接続されている。
実施形態では、ｎ形（ｎ＋形、ｎ−形を含む）を第１導電形、ｐ形（ｐ＋形、ｐ−形を含む）を第２導電形と呼称してもよい。第１導電形の不純物としては、例えば、ヒ素（Ａｓ）、リン（Ｐ）等が挙げられる。第２導電形の不純物としては、例えば、ホウ素（Ｂ）、フッ化ホウ素（ＢＦ２ ＋）等が挙げられる。
また、実施形態では、フィールドプレート電極２２は導電層であり、ソース電極５１に電気的に接続されことから、フィールドプレート電極２２を単に「ソース電極」と、呼称してもよい。
ドレイン層１０、ドリフト層１１、ベース領域１２、ソース領域１３、コンタクト領域１５Ａの主成分は、例えば、ケイ素（Ｓｉ）である。フィールドプレート電極２２、およびゲート電極２６の材質は、例えば、第１導電形の不純物を含むポリシリコン、アモルファスシリコン等である。フィールドプレート絶縁膜２１、ゲート絶縁膜２５、絶縁層２７、および層間絶縁膜３０の材質は、例えば、酸化ケイ素（ＳｉＯ２）である。
半導体装置１の製造過程について説明する。
図２〜図７は、第１実施形態に係る半導体装置の製造過程を説明するための断面模式図である。
図２（ａ）に示すように、半導体基板であるドレイン層１０を準備した後、ドレイン層１０の上にエピタキシャル成長によってドリフト層１１を形成する。あるいは、ドレイン層１０の上に、予めドリフト層１１が形成されたウェーハ状の半導体積層体を準備してもよい。
次に、図２（ｂ）に示すように、ドリフト層１１に、ドリフト層１１の表面１１ｓからドリフト層１１の裏面１１ｂに向かってトレンチ２０を選択的に形成する。例えば、ドリフト層１１の表面１１ｓを選択的に開口するマスク９０を、フォトリソグラフィ技術、反応性イオンエッチング（Reactive Ion Etching,RIE）によってドリフト層１１上に形成する。マスク９０の材質は、酸化物（例えば、酸化ケイ素）である。続いて、マスク９０から開口されたドリフト層１１の表面１１ｓに反応性イオンエッチングを施す。これにより、トレンチ２０には、ドリフト層１１の表面１１ｓからドリフト層１１の裏面１１ｂに向かってトレンチ２０が選択的に形成される。
次に、図３（ａ）に示すように、トレンチ２０の内壁に、フィールドプレート絶縁膜２１を形成する。続いて、トレンチ２０内に、フィールドプレート絶縁膜２１を介してフィールドプレート電極２２を形成する。フィールドプレート絶縁膜２１は、例えば、熱酸化法またはＣＶＤ（Chemical Vapor Deposition）等で形成される。その後、フィールドプレート電極２２をＣＶＤ等で形成する。
実施形態では、フィールドプレート電極２２にｎ形不純物を拡散させてもよい。例えば、ノンドープのポリシリコンもしくはアモルファスシリコンを含むフィールドプレート電極２２を一旦形成した後、オキシ塩化リン（ＰＯＣｌ３）雰囲気をフィールドプレート電極２２に晒し、フィールドプレート電極２２内にリン（Ｐ）を熱拡散させる。あるいは、ＣＶＤの原料であるシラン（ＳｉＨ４）等にホスフィン（ＰＨ３）等を混在させ、ＣＶＤ中の減圧状態を維持しながらフィールドプレート電極２２中にリン（Ｐ）を拡散させてもよい。
次に、図３（ｂ）に示すように、フィールドプレート電極２２の上端２２ｕを化学ドライエッチングによってエッチバックする。これにより、フィールドプレート電極２２の上端２２ｕは、ドリフト層１１の裏面１１ｂ側に低下する。
後述する工程で、フィールドプレート絶縁膜２１も図３（ｂ）の状態からエッチバックされるが、図３（ｂ）の段階では、エッチバックされた後のフィールドプレート絶縁膜２１の上端２１ｕよりもフィールドプレート電極２２の上端２２ｕが低くなるように調整する。
次に、図４（ａ）に示すように、フィールドプレート電極２２の上に、犠牲層４０を形成する。犠牲層４０の材質は、有機系レジストである。犠牲層４０の材料としては、酸化膜用のウェットエッチャント（例えば、フッ化水素（ＨＦ）系の水溶液）に対して高い耐性を有する材料を選択する。犠牲層４０は、フォトリソグラフィ等によって形成してもよく、塗布法等およびエッチバックによって形成してもよい。
次に、図４（ｂ）に示すように、フィールドプレート絶縁膜２１の上端２１ｕが犠牲層４０の下端４０ｄより低くならないように、フィールドプレート絶縁膜２１の上端２１ｕをエッチバックする。
例えば、犠牲層４０をマスクとして、ＨＦ系水溶液のウェットエッチャントでフィールドプレート絶縁膜２１の上端２１ｕをエッチバックする。このエッチバックでは、フィールドプレート絶縁膜２１の上端２１ｕがフィールドプレート電極２２の上端２２ｕより高くなるように調整する。
エッチング速度が速すぎると、エッチング速度のばらつきにより、一部のフィールドプレート絶縁膜２１の上端２１ｕがフィールドプレート電極２２の上端２２ｕより低くなる場合がある。実施形態では、この現象を抑制するために、エッチング速度が遅くなるウェットエッチング溶液を用いてもよい。この後、犠牲層４０をアッシングまたは有機溶剤によって除去する。
次に、図５（ａ）に示すように、フィールドプレート電極２２の上に絶縁層２７を形成するとともに、フィールドプレート絶縁膜２１の上側のトレンチ２０の内壁にゲート絶縁膜２５を形成する。絶縁層２７と、ゲート絶縁膜２５と、は、熱酸化法によって形成する。絶縁層２７と、ゲート絶縁膜２５と、は、同時に形成してもよい。
この段階では、絶縁層２７の厚みをフィールドプレート絶縁膜２１の厚みよりも薄くなるように調整するため、絶縁層２７の表面２７ｓよりもフィールドプレート絶縁膜２１の上端２１ｕが高くなる。すなわち、絶縁層２７の表面２７ｓと、フィールドプレート絶縁膜２１の上端２１ｕと、に段差が生じる。
次に、図５（ｂ）に示すように、絶縁層２７の上およびゲート絶縁膜２５の上に、ゲート電極２６を形成する。ゲート電極２６は、ＣＶＤ等で形成される。
実施形態では、ゲート電極２６にｎ形不純物を熱拡散させてもよい。例えば、ノンドープのポリシリコンもしくはアモルファスシリコンを含むゲート電極２６を一旦形成した後、オキシ塩化リン（ＰＯＣｌ３）雰囲気をゲート電極２６に晒し、ゲート電極２６内にリン（Ｐ）を熱拡散させてもよい。あるいは、ＣＶＤの原料であるシラン（ＳｉＨ４）等にホスフィン（ＰＨ３）等を混在させ、ＣＶＤ中の減圧状態を維持しながらゲート電極２６中にリン（Ｐ）を拡散させてもよい。
実施形態では、ゲート電極２６を形成する工程において、トレンチ２０内にゲート絶縁膜２５を介してゲート電極を完全に埋め込まない。これによりゲート電極２６には、ゲート電極２６の表面２６ｓ側からドリフト層１１の裏面１１ｂ側に向かってトレンチ２６ｔが形成される。
ゲート電極２６は、絶縁層２７の表面２７ｓと、フィールドプレート絶縁膜２１の上端２１ｕと、の上に形成されるため、図１（ｃ）に示す突起部２６ａが形成される。
次に、図６（ａ）に示すように、ゲート電極２６のトレンチ２６ｔ内に犠牲層４１を形成する。犠牲層４１の材質は、有機系レジストまたは酸化物（例えば、酸化ケイ素）である。犠牲層４１の材料としては、半導体層用のウェットエッチャント（例えば、フッ酸系の水溶液、アルカリ系の水溶液等）あるいはドライエッチャント（例えば、フッ酸系ガス、アルカリ系のガス等）に対して高い耐性を有する材料を選択する。犠牲層４１は、有機系レジストであれば、フォトリソグラフィ等によって形成してもよく、酸化物系であれば、ＣＶＤ法や塗布法等で成膜後、エッチバックによって形成してもよい。
次に、図６（ｂ）に示すように、ゲート電極２６の余剰部分をエッチングして、ドリフト層１１の上に形成されたゲート絶縁膜２５の表面２５ｓの高さと、ゲート電極２６の表面２６ｓの高さと、をほぼ同じにする。ゲート電極２６の余剰部分については、エッチングのほか、ＣＭＰ（Chemical Mechanical Polishing）によって除去してもよい。この後、犠牲層４１をアッシングまたは有機溶剤によって除去する。犠牲層４１の材質が酸化物である場合は、犠牲層４１を除去せず、次工程に進んでもよい。
次に、図７（ａ）に示すように、半導体層とゲート電極２６とによって挟まれたゲート絶縁膜２５と、ゲート電極２６と、を選択的に覆うマスク９１を形成した後、ドリフト層１１の表面１１ｓに、ベース領域１２を形成する。マスク９１の材質は、酸化物（例えば、酸化ケイ素）である。さらに、ベース領域１２の表面１２ｓに、ソース領域１３を形成する。
ドリフト層１１の表面１１ｓに、ベース領域１２を形成したり、ベース領域１２の表面１２ｓに、ソース領域１３を形成したりする際には、いわゆるカウンタイオン注入法を用いる。
例えば、ドリフト層１１の表面１１ｓに、ドリフト層１１中のｎ形不純物の濃度を上回る濃度のｐ形不純物（Ｂ＋、ＢＦ２ ＋等）をドリフト層１１の表面１１ｓから所望の深さまで注入する。これにより、ドリフト層１１の表面１１ｓに、ベース領域１２が予め形成される。
続いて、ベース領域１２の表面１２ｓに、ベース領域１２中のｐ形不純物の濃度を上回る濃度のｎ形不純物（Ｐ＋、Ａｓ＋等）をベース領域１２の表面１２ｓから所望の深さまで注入する。これにより、ベース領域１２の表面１２ｓに、ソース領域１３が形成される。
次に、図７（ｂ）に示すように、ソース領域１３を選択的に開口するマスク９２をフォトリソグラフィ技術、反応性イオンエッチング等によって形成した後、ベース領域１２の表面１２ｓに、コンタクト領域１５Ａを形成する。
例えば、ソース領域１３中のｎ形不純物の濃度を上回る濃度のｐ形不純物（Ｂ＋、ＢＦ２ ＋等）をイオン注入によってソース領域１３の表面１３ｓからベース領域１２の表面１２ｓまで注入する。これにより、ベース領域１２の表面１２ｓに、コンタクト領域１５Ａが形成される。この後、半導体層に注入した不純物の活性化、イオン注入によるダメージ除去等を行うために、ベース領域１２、ソース領域１３、およびコンタクト領域１５Ａに熱処理を行う。
このように、ベース領域１２の表面１２ｓには、ソース領域１３が選択的に形成されるとともに、コンタクト領域１５Ａが選択的に形成される。
この後、マスク９２の側面をエッチングして、ソース領域１３の少なくとも一部を表出させる（図示しない）。マスク９２については除去せず、そのまま層間絶縁膜３０に転用する。続いて、図１に示すように、ドリフト層１１の裏面１１ｂ側において、ドリフト層１１に電気的に接続されたドレイン電極５０と、ソース領域１３およびコンタクト領域１５Ａに接続されたソース電極５１と、スパッタリング法、蒸着法等によって形成する。
なお、図１、図７（ｂ）では、層間絶縁膜３０（または、マスク９２）がゲート電極２６のトレンチ２６ｔ内に完全に埋め込まれた状態が例示されている。実施形態では、トレンチ２６ｔ内を層間絶縁膜３０で完全に埋め込めなくても後述する効果を得ることができる。
次に、実施形態の効果を説明する。実施形態の効果を説明する前に、参考例を説明する。図８は、参考例に係る半導体装置の断面模式図である。
参考例に係る半導体装置１００は、ｎチャネル型のＭＯＳＦＥＴである。
半導体装置１００においては、ソース領域１３の表面１３ｓからベース領域１２を貫通し、ドリフト層１１にまで到達するトレンチ２００が設けられている。トレンチ２００内には、ゲート絶縁膜２５０を介して、ソース領域１３からドリフト層１１の方向に向けてゲート電極２６０が延設されている。トレンチ２００内にフィールドプレート絶縁膜２１０を介して、ソース領域１３からドリフト層１１の方向に向けてフィールドプレート電極２２０が延設されている。フィールドプレート電極２２０は、ソース電極５１に電気的に接続されている。
半導体装置１００は、フィールドプレート電極２２０がゲート電極２６０によって挟まれた構造を有する。フィールドプレート電極２２０の上端２２０ｕの高さは、ソース領域１３の表面１３ｓの高さと、ほぼ同じである。フィールドプレート電極２２０と、ゲート電極２６０と、の間には、絶縁層２７０が介設されている。絶縁層２７０は、１個のフィールドプレート電極２２０の両側に２個設けられている。絶縁層２７０は、ソース領域１３からドリフト層１１の方向に向けて延設されている。絶縁層２７０がソース領域１３からドリフト層１１の方向に向けて延びる長さは、図１に示す絶縁層２７がドリフト層１１の裏面１１ｂに対して略平行に延びる長さよりも長い。フィールドプレート絶縁膜２１０、ゲート絶縁膜２５０、および絶縁層２７０の材質は、例えば、酸化ケイ素（ＳｉＯ２）である。
フィールドプレート電極２２０が設けられたことにより、半導体装置１００のオフ状態では、ドリフト層１１の空乏化が促進される。これにより、半導体装置１００は、高耐圧を維持する。半導体装置１００においては、ドリフト層１１の空乏化が促進するので、ドリフト層１１の不純物濃度を高く設定することができる。その結果、ドリフト層１１の抵抗が低下する。
しかし、半導体装置１００においては、フィールドプレート電極２２０と、ゲート電極２６０と、の間に、絶縁層２７０が介設されている。従って、ゲート電極２６０とソース電極５１との間の主な容量Ｃｇｓは、ゲート絶縁膜２５０がベース領域１２およびソース領域１３を介してゲート電極２６０と、ソース電極５１と、によって挟まれた容量Ｃｇｓ１と、絶縁層２７０がゲート電極２６と、フィールドプレート電極２２０と、によって挟まれた容量Ｃｇｓ２と、の合計になる。
半導体装置１００においては、絶縁層２７０がソース領域１３からドリフト層１１の方向に向けて延びる長さは、絶縁層２７がドリフト層１１の裏面１１ｂに対して略平行に延びる長さよりも長い。従って、半導体装置１００の容量Ｃｇｓ２は、半導体装置１の容量Ｃｇｓ２よりも大きくなる。ここで、実施形態に係る半導体装置１の容量Ｃｇｓ２とは、絶縁層２７がゲート電極２６と、フィールドプレート電極２２と、によって挟まれた容量Ｃｇｓ２である。
換言すれば、実施形態に係る半導体装置１の容量Ｃｇｓ２は、半導体装置１００の容量Ｃｇｓ２に比べて著しく低減する。従って、半導体装置１では、半導体装置１００に比べスイッチング損失が著しく低減する。
半導体装置１では、ゲート電極２６がフィールドプレート電極２２によって挟まれた構造を有していない。半導体装置１では、ゲート電極２６の下部に突起部２６ａを設け、突起部２６ａの主面とフィールドプレート電極２２の上端２２ｕとを絶縁層２７を介して対向させている。従って、半導体装置１では、ゲート電極２６とフィールドプレート電極２２とが対向する実質的な面積が著しく低下する。その結果、半導体装置１の容量Ｃｇｓ２は、著しく低下する。
また、半導体装置１では、ゲート電極２６の断面が「Ｕ」字に近い形状なので、ゲート下端での電界集中が緩和される。その結果、半導体装置１では、ゲート絶縁膜２１の信頼性（酸化膜経時破壊（ＴＤＤＢ）、静電破壊（ＥＳＤ）、破壊耐量）が改善され、ゲートリーク電流が抑制される。
また、参考例の半導体装置１００においては、半導体層とフィールドプレート電極２２０との間にゲート電極２６０が存在するため、ゲート電極２６０の体積が半導体装置１のゲート電極２６の体積よりも小さくなってしまう。
これに対し、実施形態に係る半導体装置１においては、ゲート電極２６の体積をゲート電極２６０の体積に比べ増加させることができる。これにより、ゲート電極２６の抵抗をゲート電極２６０の抵抗に比べさらに下げることができる。
また、実施形態に係る半導体装置１においては、フィールドプレート電極２２の側面がゲート絶縁膜２５の厚みよりも厚いフィールドプレート絶縁膜２１によって覆われている。これにより、半導体装置１は、高い耐性を備える。例えば、半導体装置１では、フィールドプレート電極２２に局所的な電界が集中しても、フィールドプレート絶縁膜２１の絶縁破壊が起き難くなる。
また、半導体装置１では、トレンチ２０内に、ゲート電極２６を完全に埋め込まず、ゲート電極２６内にトレンチ２６ｔが形成されるようにゲート電極２６を形成している。トレンチ２０内に、ゲート電極２６を完全に埋め込む方策では、以下のような不具合がある。
ゲート電極２６のピッチが大きくなるほど、ゲート電極２６の幅が増大し、ゲート電極２６の容量が必然的に大きくなる。ここで、「幅」とは、トレンチ２０が周期的に配列する方向の各部材の長さを言う。ゲート電極２６を形成する成膜装置には膜形成能力に限りがあり、ゲート電極２６の容量が大きくなるほど、半導体装置を製造する生産性が低くなってしまう。さらに、ゲート電極２６の容量が大きくなるほど、ゲート電極２６をエッチングするエッチング時間が長くなってしまい、エッチング加工後のゲート電極２６の厚みがばらつき易くなる。これにより、ゲート電極２６の抵抗もばらつき易くなる。
一方、ゲート電極２６のピッチが小さくなるほど、トレンチ２０のアスペクト比が高くなる。ゲート電極２６は、図５（ｂ）で示したように、絶縁層２７の上およびゲート絶縁膜２５の上からゲート電極２６を成長させるため、トレンチ２０のアスペクト比が高くなるほど、ゲート電極２６の内部にボイドが残り易くなる。ゲート電極２６の内部にボイドが形成されると、ゲート電極２６の実質的な容量が小さくなってしまい、ゲート電極２６の抵抗が増大してしまう。一部のゲート電極２６の内部にボイドが形成されることにより、ゲート電極２６の抵抗がばらついてしまう。
これに対し、実施形態では、トレンチ２０内に、ゲート電極２６を完全に埋め込まず、ゲート電極２６内にトレンチ２６ｔが存在するようにゲート電極２６を形成する。このような方策に従えば、トレンチ２０のピッチに係わらず、より均一な形状のゲート電極２６が形成される。その結果、ゲート電極２６の抵抗はばらつき難くなり、半導体装置の生産性も向上する。
（第２実施形態）
図９は、第２実施形態に係る半導体装置の断面模式図である。図９に係る断面模式図は、図１（ａ）の平面模式図のＸ−Ｙ線に沿った位置の断面模式図に対応している。
第２実施形態に係る半導体装置２の基本構造は、半導体装置１と同じである。但し、半導体装置２においては、フィールドプレート電極２２の上端部２２ａおよびフィールドプレート電極２２の上の絶縁層２８の少なくともいずれかがｎ形の不純物元素を含有している。第２実施形態では、ゲート電極２６とフィールドプレート電極２２との間の絶縁層２８の厚みを半導体装置１の絶縁層２７の厚みよりも厚くするために、フィールドプレート電極２２の上端部２２ａおよび絶縁層２８の少なくともいずれかに、ｎ形の不純物元素を含有させている。ｎ形の不純物元素としては、例えばヒ素（Ａｓ）等が挙げられる。
半導体装置２では、絶縁層２８の厚みを絶縁層２７の厚みよりもより厚くしたことにより、ゲート電極２６とフィールドプレート電極２２との間の距離が半導体装置１に比べてより離れる。これにより、半導体装置２のゲート電極２６とフィールドプレート電極２２との間の容量（Ｃｇｓ２）が半導体装置１のゲート電極２６とフィールドプレート電極２２との間の容量（Ｃｇｓ２）よりもさらに低減する。その結果、半導体装置２では、半導体装置１に比べてスイッチング損失がさらに低減する。
図１０〜図１１は、第２実施形態に係る半導体装置の製造過程を説明するための断面模式図である。
例えば、図２（ａ）〜図３（ｂ）と同じ製造過程を経た後、図１０（ａ）に示すように、フィールドプレート電極２２の上端部２２ａに選択的にヒ素（Ａｓ）を注入する。この際、フィールドプレート絶縁膜２１の余剰部分は、ヒ素（Ａｓ）を遮断するマスクとして機能する。イオン注入条件は、加速エネルギーが１０ｋｅＶ〜２００ｋｅＶであり、ドーズ量が５×１０１４（ａｔｏｍｓ／ｃｍ２）〜５×１０１６（ａｔｏｍｓ／ｃｍ２）である。
次に、図１０（ｂ）に示すように、フィールドプレート電極２２の上に、犠牲層４０を形成する。
次に、図１１（ａ）に示すように、フィールドプレート絶縁膜２１の上端２１ｕが犠牲層４０の下端４０ｄより低くならないように、フィールドプレート絶縁膜２１の上端２１ｕをエッチバックする。
次に、図１１（ｂ）に示すように、フィールドプレート電極２２の上に絶縁層２８を形成するとともに、フィールドプレート絶縁膜２１の上側のトレンチ２０の内壁にゲート絶縁膜２５を形成する。絶縁層２８と、ゲート絶縁膜２５と、は、熱酸化法によって形成する。絶縁層２８と、ゲート絶縁膜２５と、は、同時に形成してもよい。
熱処理を施す前のフィールドプレート電極２２の上端部２２ａには、高濃度の不純物が含有している。このため、熱処理後の絶縁層２８の厚みは、増速酸化によって絶縁層２７の厚みよりも厚くなる。すなわち、熱処理中においては、ゲート絶縁膜２５が成長する速度よりも絶縁層２８が成長する速度のほうが速くなり、絶縁層２８の厚みが絶縁層２７の厚みよりも厚くなる。なお、熱酸化は、温度が７５０℃〜９００℃の蒸気雰囲気下のウェット酸化で行う。
また、第２実施形態においても、絶縁層２８の厚みをフィールドプレート絶縁膜２１の厚みよりも薄くなるように調整する。これにより、絶縁層２８の表面２８ｓよりもフィールドプレート絶縁膜２１の上端２１ｕが高くなる。すなわち、第２実施形態においても、絶縁層２８の表面２８ｓと、フィールドプレート絶縁膜２１の上端２１ｕと、に段差が生じる。この後、図５（ｂ）〜図７（ｂ）と同じ製造過程により、半導体装置２が形成される。
（第３実施形態）
図１２は、第３実施形態に係る半導体装置の断面模式図である。図１２に係る断面模式図は、図１（ａ）の平面模式図のＸ−Ｙ線に沿った位置の断面模式図に対応している。
第３実施形態に係る半導体装置３の基本構造は、半導体装置１と同じである。但し、半導体装置３においては、ベース領域１２の表面１２ｓに、ｐ＋形のコンタクト領域１５Ｂが選択的に設けられている。このコンタクト領域１５Ｂは、ベース領域１２がＲＩＥ等でリセスされた部分に設けられている。すなわち、ドリフト層１１の表面１１ｓとコンタクト領域１５Ｂの裏面１５ｒとの間の距離は、ドリフト層１１の表面１１ｓとソース領域１３の裏面１３ｂとの間の距離よりも短くなっている。
半導体装置３によれば、コンタクト領域１５Ｂがコンタクト領域１５Ａよりもドリフト層１１により近づいている。このため、例えば、トレンチ２０の下端で発生した正孔は、コンタクト領域１５Ｂを介してソース電極５１に排出し易くなっている。すなわち、半導体装置３は、半導体装置１に比べ、よりアバランシェ耐量が高くなっている。
（第４実施形態）
図１３は、第４実施形態に係る半導体装置の断面模式図である。図１３に係る断面模式図は、図１（ａ）の平面模式図のＸ−Ｙ線に沿った位置の断面模式図に対応している。
第４実施形態に係る半導体装置４は、第２実施形態と第３実施形態との複合構造を有する。すなわち、半導体装置４は、半導体装置１に比べてスイッチング損失がさらに低減するとともに、半導体装置１に比べ、よりアバランシェ耐量が高くなっている。
以上、具体例を参照しつつ実施形態について説明した。しかし、実施形態はこれらの具体例に限定されるものではない。すなわち、これら具体例に、当業者が適宜設計変更を加えたものも、実施形態の特徴を備えている限り、実施形態の範囲に包含される。前述した各具体例が備える各要素およびその配置、材料、条件、形状、サイズなどは、例示したものに限定されるわけではなく適宜変更することができる。例えば、第１導電形をｐ形、第２導電形をｎ形としてもよい。さらに、ドレイン層１０とドリフト層１１との間に、ｐ＋形の半導体層を設け、図１等に示すＭＯＳＦＥＴをＩＧＢＴ（Insulated Gate Bipolar Transistor）にしてもよい。
また、前述した各実施形態が備える各要素は、技術的に可能な限りにおいて複合させることができ、これらを組み合わせたものも実施形態の特徴を含む限り実施形態の範囲に包含される。その他、実施形態の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても実施形態の範囲に属するものと了解される。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１、２、３、４、１００ 半導体装置
１０ ドレイン層
１１ ドリフト層
１１ｂ、１２ｂ、１３ｂ、１５ｒ 裏面
１１ｓ、１２ｓ、１３ｓ、２５ｓ、２６ｓ、２７ｓ、２８ｓ 表面
１２ ベース領域
１３ ソース領域
１５Ａ、１５Ｂ コンタクト領域
２０、２６ｔ、２００ トレンチ
２１、２１０ フィールドプレート絶縁膜
２１ｕ、２２ｕ、２２０ｕ 上端
２２、２２０ フィールドプレート電極
２２ａ 上端部
２５、２５０ ゲート絶縁膜
２６、２６０ ゲート電極
２６ａ 突起部
２７、２８、２７０ 絶縁層
３０ 層間絶縁膜
４０、４１ 犠牲層
２６ｄ、４０ｄ 下端
５０ ドレイン電極
５１ ソース電極
９０、９１、９２ マスク

Claims (9)

  1. 第１導電形のドリフト層と、
    ドリフト層の上に設けられた第２導電形のベース領域と、
    前記ベース領域の表面に選択的に設けられた第１導電形のソース領域と、
    前記ベース領域の表面に選択的に設けられた第２導電形のコンタクト領域と、
    前記ソース領域の表面から前記ベース領域を貫通し、前記ドリフト層に到達する第１トレンチ内にフィールドプレート絶縁膜を介して設けられたフィールドプレート電極と、
    前記第１トレンチ内において、前記フィールドプレート電極の上にゲート絶縁膜を介して設けられたゲート電極と、
    前記ゲート電極と前記フィールドプレート電極との間に介設された絶縁層と、
    前記ドリフト層の裏面側において、前記ドリフト層に電気的に接続されたドレイン電極と、
    前記ソース領域および前記コンタクト領域に接続されたソース電極と、
    前記ソース領域の一部の上、前記ゲート絶縁膜の上、および前記ゲート電極の上に設けられた層間絶縁膜と、
    を備え、
    前記ゲート電極には、前記ゲート電極の表面側から前記ドリフト層の前記裏面側に向かって第２トレンチが形成され、
    前記フィールドプレート電極の上部および前記絶縁膜の少なくともいずれかは、前記第１導電形の不純物元素を含有し、
    前記フィールドプレート絶縁膜の上端は、前記フィールドプレート電極の上端よりも上側に位置し、
    前記第２トレンチ内に、前記層間絶縁膜が埋め込まれている半導体装置。
  2. 第１導電形のドリフト層と、
    ドリフト層の上に設けられた第２導電形のベース領域と、
    前記ベース領域の表面に選択的に設けられた第１導電形のソース領域と、
    前記ソース領域の表面から前記ベース領域を貫通し、前記ドリフト層に到達する第１トレンチ内にフィールドプレート絶縁膜を介して設けられたフィールドプレート電極と、
    前記第１トレンチ内において、前記フィールドプレート電極の上にゲート絶縁膜を介して設けられたゲート電極と、
    前記ゲート電極と前記フィールドプレート電極との間に介設された絶縁層と、
    前記ドリフト層の裏面側において、前記ドリフト層に電気的に接続されたドレイン電極と、
    前記ソース領域に接続されたソース電極と、
    を備え、
    前記ゲート電極には、前記ゲート電極の表面側から前記ドリフト層の前記裏面側に第２トレンチが形成されている半導体装置。
  3. 前記ベース領域の表面に選択的に設けられた第２導電形のコンタクト領域をさらに備え、
    前記コンタクト領域には、前記ソース電極が接続されている請求項２記載の半導体装置。
  4. 前記フィールドプレート電極の上端部および前記絶縁膜の少なくともいずれかは、前記第１導電形の不純物元素を含有している請求項２または３に記載の半導体装置。
  5. 前記フィールドプレート絶縁膜の上端は、前記フィールドプレート電極の上端よりも上側に位置している請求項２〜４のいずれか１つに記載の半導体装置。
  6. 前記ソース領域の一部の上、前記ゲート絶縁膜の上、および前記ゲート電極の上に設けられた層間絶縁膜をさらに備え、
    前記第２トレンチ内に、前記層間絶縁膜が埋め込まれている請求項２〜５のいずれか１つに記載の半導体装置。
  7. 前記ドリフト層の表面と前記コンタクト領域の裏面との間の距離は、前記ドリフト層の表面と前記ソース領域の裏面との間の距離よりも短い請求項２〜６のいずれか１つに記載の半導体装置。
  8. 第１導電形のドリフト層に、前記ドリフト層の表面側から前記ドリフト層の裏面側に向かって第１トレンチを選択的に形成する工程と、
    前記第１トレンチの内壁に、フィールドプレート絶縁膜を形成する工程と、
    前記第１トレンチ内に、前記フィールドプレート絶縁膜を介してフィールドプレート電極を形成する工程と、
    前記フィールドプレート電極の上端をエッチバックする工程と、
    前記フィールドプレート電極の上に、第１犠牲層を形成する工程と、
    前記フィールドプレート絶縁膜の上端が前記第１犠牲層の下端より低くならないように、前記フィールドプレート絶縁膜の前記上端をエッチバックする工程と、
    前記第１犠牲層を除去する工程と、
    前記フィールドプレート電極の上に絶縁層を形成するとともに、前記フィールドプレート絶縁膜の上側の前記第１トレンチの前記内壁にゲート絶縁膜を形成する工程と、
    前記絶縁層の上および前記ゲート絶縁膜の上に、前記ゲート電極を形成する工程と、
    前記ドリフト層の前記表面側に、第２導電形のベース領域を形成する工程と、
    前記ベース領域の表面に、第１導電形のソース領域を選択的に形成するとともに、前記ベース領域の前記表面に、第２導電形のコンタクト領域を選択的に形成する工程と、
    前記ドリフト層の前記裏面側において、前記ドリフト層に電気的に接続されるドレイン電極と、前記ソース領域および前記コンタクト領域に接続されるソース電極と、を形成する工程と、
    を備え、
    前記ゲート電極を形成する工程では、前記第１トレンチ内に前記ゲート絶縁膜を介して前記ゲート電極を完全に埋め込まず、前記ゲート電極に前記ゲート電極の表面側から前記ドリフト層の前記裏面側に向かって第２トレンチを形成する半導体装置の製造方法。
  9. 前記フィールドプレート電極の前記上端をエッチバックした後、前記フィールドプレート電極の上端部に第１導電形の不純物元素を注入する請求項８記載の半導体装置の製造方法。
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