CN112397590A - 功率半导体器件及用于制造功率半导体器件的方法 - Google Patents

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Abstract

本发明公开了一种功率半导体器件及用于制造功率半导体器件的方法，所述功率半导体器件包括：具有主体区和漂移层的衬底；沟槽，所述沟槽形成在所述衬底中；栅极电介质结构，所述栅极电介质结构包括具有第一电介质常数的第一栅极绝缘层和具有不同于所述第一电介质常数的第二电介质常数的第二栅极绝缘层；以及导电材料，所述导电材料在所述栅极电介质结构之上设置在所述沟槽内。

Description

功率半导体器件及用于制造功率半导体器件的方法
技术领域
本公开涉及功率半导体器件及用于制造功率半导体器件的方法，更具体地讲，涉及具有沟槽栅极结构的碳化硅功率器件。
背景技术
功率半导体器件用于许多不同的行业。这些行业中的一些行业，诸如电信、计算和收费系统，正在迅速地发展。这些行业将受益于改进的半导体器件特性，包括可靠性、开关速度和小型化。
进来，碳化硅(SiC)受到的关注极大地增加，因为SiC半导体器件可提高功率处理能力，并且其性能通过更高功率密度和更好功率效率的组合来实现。另外，具有沟槽栅极结构的功率器件已变得流行，因为此类结构允许器件变得更小。然而，具有沟槽栅极结构的SiC功率器件表现出可导致栅极氧化物击穿的高栅极氧化物电场，从而导致高泄漏电流并造成高温反向偏压(HTRB)可靠性问题。
发明内容
在一个实施方案中，功率半导体器件包括：衬底，所述衬底具有主体区和漂移层。沟槽，所述沟槽形成在所述衬底中；栅极电介质结构，所述栅极电介质结构包括具有第一电介质常数的第一栅极绝缘层和具有不同于所述第一电介质常数的第二电介质常数的第二栅极绝缘层；以及导电材料，所述导电材料在所述栅极电介质结构之上设置在所述沟槽内。
在一个实施方案中，所述衬底是碳化硅衬底。所述第一栅极绝缘层设置在所述沟槽的侧壁之上，并且所述第二栅极绝缘层设置在所述沟槽的底部之上。
在一个实施方案中，所述第一栅极绝缘层包含氧化硅，并且所述第二栅极绝缘层包含电介质常数高于氧化硅的电介质材料。所述第二栅极绝缘层包含氮化硅。
在一个实施方案中，所述第二栅极绝缘层包含氮化铝。
在一个实施方案中，所述衬底是碳化硅衬底。所述第一栅极绝缘层在所述主体区下方延伸并进入所述漂移层中。
在一个实施方案中，所述第一栅极绝缘层包含氧化硅，并且所述第二栅极绝缘层包含电介质常数大于氧化硅的电介质常数的电介质材料，所述第二栅极绝缘层被配置为在功率器件的操作期间减少所述沟槽中的电场积聚。
在一个实施方案中，所述第二栅极绝缘层包括下部和侧部，所述下部和所述侧部包裹所述沟槽中提供的所述导电材料的底部拐角，所述侧部被配置为在所述功率器件操作期间减少所述底部拐角处的电场积聚。
在一个实施方案中，所述第二栅极绝缘层的所述侧部具有至少0.05μm的高度。
在一个实施方案中，补偿区在所述漂移层中设置在所述沟槽下方。所述补偿区的导电性与所述漂移层的导电性相反。
另一个实施方案涉及用于制造功率半导体器件的方法。所述方法包括在具有主体区和漂移层的衬底中蚀刻沟槽；将第一电介质材料沉积在所述衬底之上并沉积到所述沟槽中，所述第一电介质材料具有第一电介质常数；蚀刻所述第一电介质材料以暴露所述沟槽的侧壁并为所述第一电介质材料设置第一厚度；在所述沟槽的所述侧壁之上形成第二电介质材料，所述第二电介质材料具有不同于所述第一电介质常数的第二电介质常数；以及在所述沟槽内以及在所述第一电介质材料和第二电介质材料之上提供导电材料以形成栅极。所述第一电介质材料和所述第二电介质材料形成所述栅极的电介质结构。
在一个实施方案中，所述衬底是碳化硅衬底。蚀刻所述第一电介质材料以将所述第一电介质材料减小到第二厚度。
在一个实施方案中，所述第一电介质材料设置有下部和侧部部分，所述下部和所述侧部部分包裹所述导电材料的底部拐角。
在一个实施方案中，所述第一电介质材料具有至少为4的电介质常数，并且所述第二电介质材料为氧化硅。
在一个实施方案中，所述第一栅极电介质材料包括氮化硅。
在一个实施方案中，所述第一栅极电介质材料包括氮化铝。
在一个实施方案中，补偿区在所述漂移层中形成在所述沟槽下方。所述补偿区的导电性与所述漂移层的导电性相反。
又一个实施方案涉及用于制造功率半导体器件的方法。所述方法包括在具有主体区和漂移层的衬底中蚀刻沟槽；形成栅极电介质结构，所述栅极电介质结构包括具有第一电介质常数的第一栅极绝缘层和具有不同于所述第一电介质常数的第二电介质常数的第二栅极绝缘层；以及在所述沟槽内和所述栅极电介质结构之上提供导电材料以制作栅极。
在一个实施方案中，所述衬底是碳化硅衬底。所述第一栅极绝缘层包含氧化硅，并且所述第二栅极绝缘层包含氮化硅或氮化铝。
在一个实施方案中，所述第二栅极绝缘层包裹在所述导电材料的底部拐角周围，以在所述功率器件的操作期间减少所述底部拐角处的电场积聚。
附图说明
图1A示出了根据一个实施方案的功率半导体器件。
图1B示出了根据另一个实施方案的功率半导体器件。
图2、图3、图4、图5、图6、图7示出了根据一个实施方案的用于制造功率半导体器件的方法。
图8A示出了根据一个实施方案制造的功率半导体器件。
图8B示出了根据另一个实施方案制造的功率半导体器件。
具体实施方式
本申请的实施方案涉及具有沟槽栅极结构的碳化硅功率半导体器件(本文称为“SiC沟槽功率器件”或“SiC功率器件”)，其中栅极形成在沟槽中。SiC沟槽功率器件可以是MOSFET、IGBT等；然而，为了便于说明，本文使用MOSFET作为示例来描述实施方案。
在一个实施方案中，SiC沟槽功率器件包括沟槽、该沟槽内的栅极绝缘层以及该栅极绝缘层之上的栅极材料(例如多晶硅)。该栅极绝缘层包含多种电介质材料，该多种电介质材料包括低电介质常数电介质材料和高电介质常数电介质材料。在一个实施方案中，低电介质常数电介质材料是氧化硅(或栅极氧化物)并设置在沟槽的侧壁上，在该侧壁处限定了功率器件的沟道区。该功率器件使用氧化硅作为沟道区之上的栅极绝缘体，因为该氧化硅具有电稳定性和热稳定性，并且还因为氧化硅的特性是众所周知的。
在一个实施方案中，用于栅极绝缘层的电介质常数电介质材料为氮化硅、氮化铝或具有比氧化硅更高的电介质常数的其他材料(例如，具有至少为4的电介质常数的材料)。高电介质常数电介质材料(或氮化硅)形成在沟槽的底部上，以在击穿电压模式期间减小栅极绝缘层上的电场。如果氧化硅完全用作栅极绝缘层，则其可能经历击穿，因为氧化硅在碳化硅中比在硅中经历高约10倍的电场。
在一个实施方案中，高电介质常数电介质材料设置在栅极材料的拐角之上，因为在该拐角处往往形成高电场。因此，高电介质常数电介质材料包裹在栅极材料的底部拐角周围。在一个实施方案中，补偿区设置在沟槽下方以减少沟槽中的电场积聚。通过将p型掺杂物选择性地植入漂移层中来形成补偿区。
下面结合附图提供实施方案的具体实施方式。本公开的范围仅由权利要求限制并涵盖许多替代、修改和等同物。尽管以给定顺序呈现各种方法的步骤，但是实施方案不必限于以所列顺序执行。在一些实施方案中，某些操作可以除所描述的顺序之外的顺序同时执行，或根本不执行。
在以下描述中阐述了许多具体细节。提供这些细节是为了通过特定示例促进对本公开的范围的透彻理解，并且可以在不具有这些特定细节中的一些特定细节的情况下根据权利要求来实践实施方案。因此，本公开的特定实施方案是说明性的，而不旨在是排他性的或限制性的。出于清楚目的，没有详细地描述与本公开相关的技术领域中已知的技术材料，使得不会不必要地模糊本公开。
图1A示出了根据一个实施方案的SiC功率半导体器件100。功率器件100形成在碳化硅衬底102上。在一个实施方案中，功率器件是SiC沟槽MOSFET。
SiC沟槽MOSFET 100具有漂移层103，该漂移层具有约3μm-20μm的深度，这取决于具体实施，该漂移层基本上薄于用于典型硅基功率器件的漂移层。因此，SiC功率器件100经历显著更小的功率损耗和更快的开关速度，因为在SiC功率器件中器件电阻显著减小。在一个实施方案中，漂移层103是n型导电性的SiC外延层。
第二电极104设置在衬底102的前侧之上。漏极106设置在衬底102的背侧之上。P型导电性的基部区或主体区108设置在漂移层103之上。根据一个实施方案，主体区具有约0.8μm的深度。栅极110形成在沟槽中，该沟槽从主体区的顶部延伸到主体区下方约0.5μm处。沟槽可具有约1.1μm至约1.7μm的深度，但根据具体实施可具有不同的深度。在一个实施方案中，栅极110由多晶硅制成。
栅极电介质结构(或栅极绝缘层)112形成在沟槽之上以使栅极绝缘。栅极电介质结构包括具有低电介质常数的第一栅极绝缘层112a和具有高电介质常数的第二栅极绝缘层112b。第一栅极绝缘层设置在沟槽的侧壁上并形成在栅极110的沟道区之上。在实施方案中，第一栅极绝缘层112a是氧化硅层，因为氧化硅是熟知的材料并为功率器件提供可预测的电/热稳定性和可靠性。在一个实施方案中，第一栅极绝缘层112a具有约0.02μm至约0.1μm(例如，约0.05μm)的厚度。
第二栅极绝缘层112b设置在沟槽的底部之上以减小沟槽中的电场。碳化硅的临界电场远高于硅的临界电场，例如为约10倍(3MV/cm对比0.3MV/cm)。因此，如果将低电介质常数电介质材料诸如氧化硅用作SiC中的栅极绝缘层，则沟槽中产生的所得高电场可破坏该栅极绝缘层，尤其是在击穿电压模式期间。具有高电介质常数的第二栅极绝缘层112b减少了沟槽中电场的积聚。在一个实施方案中，第二栅极绝缘层112b包含氮化硅、氮化铝或具有比氧化硅更高的电介质常数的其他材料，氧化硅具有3.9的电介质常数。在一个实施方案中，第二栅极绝缘层112b具有至少为4的电介质常数。
在一个实施方案中，第二栅极绝缘层112b包括下部114和侧部部分116。在一个实施方案中，下部114具有约0.2μm至约0.3μm的厚度。侧部部分116设置在沟槽的侧壁之上并且从下部延伸到第一栅极绝缘层112a，从而包裹沟槽中的栅极材料的底部拐角。在一个实施方案中，侧部部分116具有约0.1um的高度(参见数字156)和约0.02um至约0.1um的厚度(例如，约0.05um)。
在一个实施方案中，第二栅极绝缘层的侧部部分116设置在基部区108下方约0.3μm处(参见数字158)。因此，具有低电介质常数的第一栅极绝缘层112a(例如，氧化硅)在主体区下方延伸并且进入漂移层103中约0.3μm。氧化硅在主体区下方延伸以确保整个沟道区被第一栅极绝缘层112a覆盖。
在一个实施方案中，补偿区150(参见图1B)在漂移层中设置在栅极110'中的每个栅极下方。图1B示出了具有补偿区150的SiC功率器件100'。补偿区是p掺杂区并且对漂移层具有正的导电性。补偿区有助于减少沟槽中的电场积聚。
重新参见图1A，绝缘材料的封盖层117形成在沟槽栅极110中的每个沟槽栅极的顶部上，以保护沟槽中提供的栅极材料免受杂质的影响。还可在封盖层之上提供阻挡金属层(未示出)以防止杂质扩散到栅极中。
在主体区108的表面上形成具有高掺杂n型导电性的多个源极区118和多个高掺杂p型区120，从而接触源极电极104。
图2-图7示出了根据一个实施方案的用于制造SiC功率半导体器件(例如SiC沟槽MOSFET)的方法。提供了具有多个掺杂层和掺杂区的半导体衬底200(图2)。衬底包括高掺杂n型导电性碳化硅层(或n+层)202。通过外延生长来在n+层202之上形成轻掺杂n型碳化硅层(n-层)204。在n-层204之上形成p型阱(或层)206。在一个实施方案中，通过将p型掺杂物(例如，硼)植入到n-层204中来形成p型阱206。P型阱206用作待形成的MOSFET的主体区。
在p型阱206的上表面上形成多个高掺杂n型区208。通过在p型阱206中植入n型掺杂物(例如，磷离子)来形成n+区。N+区208用作沟槽MOSFET的源极区。在p型阱(或p-阱)206的上表面上形成多个高掺杂p型区域210。通过在n+区208的选择性区域中植入p型掺杂物(例如，铝离子)来形成p型区210。
通过蚀刻n+区208来形成多个沟槽212(图3)。沟槽延伸穿过p-阱206。沟槽的底部位于p-阱206下方约0.4um至约0.7um处，如数字214所示。在一个具体实施中，沟槽在p-阱206下方延伸约0.5μm。沟槽具有约1.1μm至约1.6μm的深度和约0.3μm至约0.7μm的宽度。在一个具体实施中，沟槽具有约1.3μm的深度和约0.5μm的宽度。沟槽用于形成MOSFET的栅极。沟槽蚀刻之后剩余的n+区208限定源极区216。
高电介质常数电介质材料218沉积在衬底200之上至约0.3μm至约1μm的厚度(图4)。在一个实施方案中，高电介质常数电介质材料218被沉积至约0.5μm。沟槽填充有高电介质常数电介质材料218。高电介质常数电介质材料可根据沟槽的深度和宽度沉积至不同的厚度。在一个实施方案中，高电介质常数电介质材料为氮化硅。在另一个实施方案中，高电介质常数电介质材料为氢氧化铝或电介质常数高于氧化硅的其他材料。
蚀刻高电介质常数电介质材料218以暴露沟槽的侧壁(图5)。该蚀刻移除沟槽侧壁上的高电介质常数电介质材料218并暴露p-阱206的碳化硅表面。高电介质常数电介质材料218仅保留在沟槽的底部处。在一个实施方案中，高电介质常数电介质材料218被蚀刻到约0.3μm至约0.4μm的第一高度220。在沟槽的底部处提供高电介质常数电介质材料，以在MOSFET操作期间减少沟槽中的电场积聚。
通过蚀刻高电介质常数电介质材料218而暴露的沟槽的侧壁限定MOSFET的沟道区。氧化硅层222形成在包括沟槽的侧壁的衬底200之上。氧化硅层222通过热氧化形成至约0.05μm的厚度。覆盖侧壁的氧化硅层222用作第一栅极绝缘层224。第一栅极绝缘层224(或氧化硅)用于覆盖沟道，因为其为功率器件提供可预测的电/热稳定性和可靠性。第一栅极绝缘层224延伸到n-层204中约0.2μm至约0.3μm，以便确保整个沟道区被氧化硅覆盖。
此后，再次蚀刻高电介质常数电介质材料218(图6)。在一个实施方案中，各向异性蚀刻用于移除设置在沟槽的底部处的高电介质常数电介质材料的一部分。该蚀刻将高电介质常数电介质材料218减小到小于第一高度220的第二高度226。
因此，高电介质常数电介质材料218设置有下部228和侧部230。下部228具有约0.2μm至约0.4μm的厚度。在一个具体实施中，该厚度为约0.3μm。侧部230具有与栅极绝缘膜224基本上相同的厚度(例如，约0.05μm)，并且具有约0.05μm至约0.15μm的高度。在一个具体实施中，侧部部分230具有约0.1μm的高度。下部228和侧部230包裹沟槽栅极的底部拐角并被配置为减小沟槽中的电场。该下部和侧部限定第二栅极绝缘层232。
多晶硅层沉积在衬底200之上并沉积到沟槽中以形成栅极234(图7)。蚀刻多晶硅，使得其仅保留在沟槽中，从而形成栅极。层间电介质(ILD)层236形成在衬底之上。
参见图8A，ILD层被图案化以形成封盖层238，该封盖层包封沟槽开口以保护栅极材料免受杂质的影响。将金属层(如铝)沉积在衬底上以形成源极电极240。漏极242形成在衬底200的背侧上。图8A示出了根据一个实施方案形成的与图1A的SIC沟槽MOSFET 100对应的SiC沟槽MOSFET 800。
在一个实施方案中，可选择性地将p型掺杂物(例如，硼)植入n-层中以形成多个补偿区244。补偿区244设置在栅极中的每个栅极下方，以减少沟槽中的电场积聚。可在形成沟槽之前或之后进行植入。在一个实施方案中，在形成沟槽之后并且在沉积高电介质常数电介质材料218之前进行植入步骤，以防止对高电介质常数电介质材料的不必要损坏。图8B示出了根据一个实施方案形成的与图1B的SIC沟槽MOSFET 100对应的SiC沟槽MOSFET 800。
在一个实施方案中，一种用于制造功率半导体器件的方法包括：在具有主体区和漂移层的衬底中蚀刻沟槽；将第一电介质材料沉积在所述衬底之上并沉积到所述沟槽中，所述第一电介质材料具有第一电介质常数；蚀刻所述第一电介质材料以暴露所述沟槽的侧壁并为所述第一电介质材料设置第一厚度；在所述沟槽的所述侧壁之上形成第二电介质材料，所述第二电介质材料具有不同于所述第一电介质常数的第二电介质常数；以及在所述沟槽内以及在所述第一电介质材料和第二电介质材料之上提供导电材料以形成栅极，其中所述第一电介质材料和所述第二电介质材料形成所述栅极的电介质结构。所述衬底是碳化硅衬底。
在一个实施方案中，蚀刻所述第一电介质材料以将所述第一电介质材料减小到第二厚度。所述第一电介质材料设置有下部和侧部部分，所述下部和所述侧部部分包裹所述导电材料的底部拐角。所述第一电介质材料具有至少为4的电介质常数，并且所述第二电介质材料为氧化硅。所述第一栅极电介质材料包括氮化硅。所述第一栅极电介质材料包括氮化铝。
在一个实施方案中，补偿区在所述漂移层中形成在所述沟槽下方，所述补偿区的导电性与所述漂移层的导电性相反。
在又一个实施方案中，一种用于制造功率半导体器件的方法包括：在具有主体区和漂移层的衬底中蚀刻沟槽；形成栅极电介质结构，所述栅极结构包括具有第一电介质常数的第一栅极绝缘层和具有不同于所述第一电介质常数的第二电介质常数的第二栅极绝缘层；在所述沟槽内和所述栅极电介质结构之上提供导电材料以制作栅极。
在一个实施方案中，所述衬底是碳化硅衬底，所述第一栅极绝缘层包含氧化硅，并且所述第二栅极绝缘层包含氮化硅或氮化铝。所述第二栅极绝缘层包裹在所述导电材料的底部拐角周围，以在所述功率器件的操作期间减少所述底部拐角处的电场积聚。
已经与作为示例提出的具体实施方案一起描述了本公开的各方面。在不脱离下面所述的权利要求的范围的情况下，可以对本文所述的实施方案进行多种替换、修改和变化。例如，功率器件可具有位于前侧上的不同厚度的金属图案和位于背侧上的具有不同厚度的另一金属图案，以使得能够从两侧进行寿命控制处理。因此，本文所述的实施方案旨在是说明性的而非限制性的。

Claims (10)

1.一种功率半导体器件，包括：
衬底，所述衬底具有主体区和漂移层；
沟槽，所述沟槽形成在所述衬底中；
栅极电介质结构，所述栅极电介质结构包括具有第一电介质常数的第一栅极绝缘层和具有不同于所述第一电介质常数的第二电介质常数的第二栅极绝缘层；和
导电材料，所述导电材料在所述栅极电介质结构之上设置在所述沟槽内。
2.根据权利要求1所述的功率半导体器件，其中所述衬底是碳化硅衬底，并且所述第一栅极绝缘层设置在所述沟槽的侧壁之上，并且所述第二栅极绝缘层设置在所述沟槽的底部之上，并且
其中所述第一栅极绝缘层包含氧化硅，并且所述第二栅极绝缘层包含电介质常数高于所述氧化硅的电介质常数的电介质材料。
3.根据权利要求1所述的功率半导体器件，其中所述第二栅极绝缘层包含氮化硅或氮化铝。
4.根据权利要求1所述的功率半导体器件，其中所述衬底是碳化硅衬底，并且所述第一栅极绝缘层在所述主体区下方延伸并进入所述漂移层中。
5.根据权利要求1所述的功率半导体器件，其中所述第一栅极绝缘层包含氧化硅，并且所述第二栅极绝缘层包含电介质常数大于所述氧化硅的电介质常数的电介质材料，所述第二栅极绝缘层被配置为在功率器件的操作期间减少所述沟槽中的电场积聚。
6.根据权利要求5所述的功率半导体器件，其中所述第二栅极绝缘层包括下部和侧部，所述下部和所述侧部包裹设置在所述沟槽中的所述导电材料的底部拐角，所述侧部被配置为在所述功率器件操作期间减少所述底部拐角处的电场积聚，并且
其中所述第二栅极绝缘层的所述侧部具有至少0.05μm的高度。
7.根据权利要求5所述的功率半导体器件，还包括：
补偿区，所述补偿区在所述漂移层中设置在所述沟槽下方，所述补偿区的导电性与所述漂移层的导电性相反。
8.一种用于制造功率半导体器件的方法，所述方法包括：
在具有主体区和漂移层的衬底中蚀刻沟槽；
将第一电介质材料沉积在所述衬底之上并沉积到所述沟槽中，所述第一电介质材料具有第一电介质常数；
蚀刻所述第一电介质材料以暴露所述沟槽的侧壁并为所述第一电介质材料设置第一厚度；
在所述沟槽的所述侧壁之上形成第二电介质材料，所述第二电介质材料具有不同于所述第一电介质常数的第二电介质常数；以及
在所述沟槽内以及在所述第一电介质材料和所述第二电介质材料之上提供导电材料以形成栅极，
其中所述第一电介质材料和所述第二电介质材料形成所述栅极的栅极电介质结构。
9.根据权利要求8所述的方法，其中所述衬底是碳化硅衬底，所述方法还包括：
蚀刻所述第一电介质材料以将所述第一电介质材料减小到第二厚度，所述第一电介质材料设置有下部和侧部，所述下部和所述侧部包裹所述导电材料的底部拐角，以及
在所述漂移层中在所述沟槽下方形成补偿区，所述补偿区的导电性与所述漂移层的导电性相反。
10.根据权利要求9所述的方法，其中所述第一电介质材料具有至少为4的电介质常数，并且所述第二电介质材料为氧化硅，
其中所述第一电介质材料包含氮化硅或氮化铝。
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