CN113540217B - 半导体结构及其形成方法 - Google Patents
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Abstract
本申请提供半导体结构及其形成方法，所述半导体结构包括：半导体衬底，所述半导体衬底包括阱区，所述阱区中形成有第二漂移区以及位于所述第二漂移区中的第三隔离结构；栅极结构，位于所述第三隔离结构之间的半导体衬底上，所述栅极结构包括栅极，所述栅极包括沿沟道宽度方向交替排布的栅极层以及反型抑制层，其中，所述反型抑制层位于所述隔离结构靠近所述栅极结构的边界上方，所述反型抑制层的类型与所述阱区的类型相同。所述反型抑制层可以提高沟道边缘的阈值电压，从而降低所述边界处的沟道漏电，并且不会影响整体器件的阈值电压和器件开启时的电流。
Description
技术领域
本申请涉及半导体技术领域，尤其涉及一种半导体结构及其形成方法。
背景技术
当前，半导体技术已经渗透至生活中的各个领域，例如航空航天、医疗器械、手机通讯、人工智能等方方面面都已离不开半导体电子器件(Semiconductor ElectronicDeVice)，其利用半导体材料的特殊电性，采用不同的工艺和几何结构，来实现特定功能，可用来产生、控制、发送和接收、变换、放大和缩小信号，以及进行能量转换等。在半导体集成电路(IC)中，通常包含多种半导体器件，比如高压半导体器件和低压半导体器件。高压半导体器件的优点是符合成本效益且易相容于其他工艺，已广泛应用于显示器驱动IC元件、电源供应器、电力管理、通讯、车用电子或工业控制等领域。
然而，现有的高压半导体器件仍然存在沟道边缘漏电等问题，需要提供更有效、更可靠的技术方案。
发明内容
针对一些高压半导体器件中，第三隔离结构靠近栅极结构边界上方的栅极氧化层厚度较低而导致沟道漏电的问题，本申请提供一种半导体结构及其形成方法，其栅极包括沿沟道宽度方向交替排布的栅极层以及反型抑制层，其中，所述反型抑制层位于所述第三隔离结构靠近所述栅极结构的边界上方，所述反型抑制层的类型与所述阱区的类型相同，所述反型抑制层可以提高沟道边缘阈值电压，从而降低沟道漏电，并且不会影响整体器件的阈值电压和器件开启时的电流。
本申请的另一个方面提供一种半导体结构的形成方法，包括：提供半导体衬底，所述半导体衬底包括阱区，所述阱区中形成有第二漂移区以及位于所述第二漂移区中的第三隔离结构；在所述第三隔离结构之间的半导体衬底上形成栅极结构，所述栅极结构包括位于半导体衬底上的栅介电层、阻挡层和栅极层，以及位于所述栅介电层、所述阻挡层和所述栅极层两侧的侧墙；在所述第三隔离结构靠近所述栅极结构的边界上方沿沟道长度方向形成贯穿所述栅极层的沟槽；在所述沟槽中填充反型抑制层，所述反型抑制层的类型与所述阱区的类型相同。
在本申请的一些实施例中，所述半导体结构的形成方法还包括：在所述第二漂移区中形成保护结构。
在本申请的一些实施例中，所述在所述第二漂移区中形成保护结构的方法包括：在所述半导体衬底和所述栅极结构上形成掩膜层，所述掩膜层暴露所述保护结构的位置；进行离子注入，在所述第二漂移区中形成所述保护结构；去除所述掩膜层。
在本申请的一些实施例中，在所述第三隔离结构靠近所述栅极结构的边界上方沿沟道长度方向形成贯穿所述栅极层沟槽的方法包括：在所述半导体衬底以及栅极结构表面形成图案化的光刻胶层，所述图案化的光刻胶层定义所述沟槽的位置；以所述图案化的光刻胶层为掩膜刻蚀所述栅极层，形成所述沟槽；去除所述图案化的光刻胶层。
在本申请的一些实施例中，所述沟槽在沟道宽度方向的尺寸为0.1微米至0.5微米。
本申请的另一个方面提供一种半导体结构，包括：半导体衬底，所述半导体衬底包括阱区，所述阱区中形成有第二漂移区以及位于所述第二漂移区中的第三隔离结构；栅极结构，位于所述第三隔离结构之间的半导体衬底上，所述栅极结构包括位于半导体衬底上的栅介电层、阻挡层、栅极以及位于所述栅介电层、所述阻挡层和所述栅极两侧的侧墙，所述栅极包括沿沟道宽度方向交替排布的栅极层以及反型抑制层，其中，所述反型抑制层位于所述第三隔离结构靠近所述栅极结构的边界上方，所述反型抑制层的类型与所述阱区的类型相同。
在本申请的一些实施例中，所述第二漂移区中还形成有保护结构。
在本申请的一些实施例中，所述反型抑制层在沟道宽度方向的尺寸为0.1微米至0.5微米。
本申请所述的半导体结构及其形成方法中，所述栅极包括沿沟道宽度方向交替排布的栅极层以及反型抑制层，其中，所述反型抑制层位于所述第三隔离结构靠近所述栅极结构的边界上方，所述反型抑制层的类型与所述阱区的类型相同，所述反型抑制层可以提高沟道边缘阈值电压，从而降低沟道漏电，并且不会影响整体器件的阈值电压和器件开启时的电流。
附图说明
以下附图详细描述了本申请中披露的示例性实施例。其中相同的附图标记在附图的若干视图中表示类似的结构。本领域的一般技术人员将理解这些实施例是非限制性的、示例性的实施例，附图仅用于说明和描述的目的，并不旨在限制本申请的范围，其他方式的实施例也可能同样的完成本申请中的发明意图。应当理解，附图未按比例绘制。其中：
图1为一种半导体结构的示意图；
图2为本申请一些实施例所述的半导体结构的形成方法流程图；
图3至图13为本申请实施例所述的半导体结构的形成方法中各步骤的结构示意图；
图14为本申请实施例所述的半导体结构在沟道长度方向的截面图；
图15为本申请实施例所述半导体结构的部分俯视图。
具体实施方式
以下描述提供了本申请的特定应用场景和要求，目的是使本领域技术人员能够制造和使用本申请中的内容。对于本领域技术人员来说，对所公开的实施例的各种局部修改是显而易见的，并且在不脱离本申请的精神和范围的情况下，可以将这里定义的一般原理应用于其他实施例和应用。因此，本申请不限于所示的实施例，而是与权利要求一致的最宽范围。
下面结合实施例和附图对本发明技术方案进行详细说明。
图1为一种半导体结构的示意图。
参考图1所示，为一种半导体结构在沟道宽度方向(附图15中定义了本申请所述的沟道长度方向A-A和沟道宽度方向B-B)上的截面图，所述半导体结构包括：半导体衬底300，所述半导体衬底300包括阱区310，所述阱区310中形成有漂移区320以及位于所述漂移区320中的第三隔离结构330；栅极结构，位于所述第三隔离结构之间的半导体衬底300上，所述栅极结构包括位于半导体衬底300上的栅氧层340、阻挡层350和栅极360；侧墙370，位于所述栅氧层340、阻挡层350和栅极360两侧；保护结构380，位于所述栅极结构两侧的漂移区320中。
为了保证高压，高压器件需要较厚的栅氧层340(厚度为600埃至1100埃)，但是实际工艺中，由于靠近第三隔离结构330边缘的氧化层生长的速度比栅极结构中心下方的氧化层生长速度慢，导致第三隔离结构330靠近栅极结构一侧的边界上的栅氧层340的厚度(通常只有400埃至800埃)会比栅极结构中心下方的栅氧层厚度(600埃至1100埃)低，导致严重的沟道边缘漏电。
针对上述问题，本申请提供一种半导体结构的形成方法，将栅极改为包括沿沟道宽度方向交替排布的栅极层以及反型抑制层，其中，所述反型抑制层位于所述第三隔离结构靠近所述栅极结构的边界上方，所述反型抑制层的类型与所述阱区的类型相同，所述反型抑制层可以提高沟道边缘的阈值电压，从而降低沟道边缘的漏电，并且不会影响整体器件的阈值电压和器件开启时的电流。
所述反型抑制层的材料可以包括功函数金属或掺杂的半导体材料。其中，功函数金属分为P型功函数金属和N型功函数金属，P型功函数金属指的是功函数与P型掺杂的栅极接近的金属材料；N型功函数金属指的是功函数与N型掺杂的栅极接近的金属材料。
图2为本申请一些实施例所述的半导体结构的形成方法流程图。
参考图2所示，本申请实施例所述半导体结构的形成方法包括：
步骤S110：提供半导体衬底，所述半导体衬底包括阱区，所述阱区中形成有第三隔离结构；
步骤S120：在所述第三隔离结构之间的半导体衬底上形成栅极结构，所述栅极结构包括位于半导体衬底上的栅介电层、阻挡层和栅极层，以及位于所述栅介电层、所述阻挡层和所述栅极层两侧的侧墙；
步骤S130：在所述第三隔离结构靠近所述栅极结构的边界上方沿沟道长度方向形成贯穿所述栅极层的沟槽；
步骤S140：在所述沟槽中填充反型抑制层，所述反型抑制层的类型与所述阱区的类型相同。
图3至图12为本申请实施例所述的半导体结构的形成方法中各步骤的结构示意图。下面结合图3至图12对本申请所述的半导体结构的形成方法进行描述。
参考图3，步骤S110，提供半导体衬底200，所述半导体衬底200包括阱区210，所述阱区210中形成有第二漂移区212以及位于所述第二漂移区212中的第三隔离结构223。
在本申请的一些实施例中，所述半导体衬底200的材料可以为硅(Si)、锗(Ge)、绝缘体上硅(SOI)或绝缘体上锗(GOI)等。所述半导体衬底200还可以是生长有外延层的结构。
所述阱区210可以为在所述半导体衬底200中进行掺杂形成。在本申请的一些实施例中，所述阱区210可以为P型阱区，所述P型阱区可以为在所述半导体衬底200中进行P型掺杂形成。在本申请的另一些实施例中，所述阱区210可以为N型阱区，所述N型阱区可以为在所述半导体衬底200中进行N型掺杂形成。
所述第二漂移区212可以为在所述阱区210中进行掺杂形成。所述第二漂移区212的掺杂类型与所述阱区210的掺杂类型相同。所述第二漂移区212的掺杂浓度高于所述阱区210的掺杂浓度。所述第二漂移区212中后续会形成保护结构，而保护结构的掺杂浓度会高于所述第二漂移区212。所述第二漂移区212可以避免所述保护结构的掺杂浓度与所述阱区210的掺杂浓度相差太大而产生漏电的问题。
所述第三隔离结构223可以由在沟槽中填充例如氧化硅之类的绝缘材料而形成。
参考图4至图6，步骤S120，在所述第三隔离结构223之间的半导体衬底200上形成栅极结构，所述栅极结构包括位于半导体衬底200上的栅介电层230、阻挡层240和栅极层250，以及位于所述栅介电层230、所述阻挡层240和所述栅极层250两侧的侧墙260。
参考图4，在所述半导体衬底200上依次形成栅介电材料层230a、阻挡材料层240a和栅极材料层250a。在本申请的一些实施例中，形成所述栅介电材料层230a、阻挡材料层240a和栅极材料层250a的方法包括化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺等。
参考图5，刻蚀所述栅介电材料层230a、阻挡材料层240a和栅极材料层250a，仅保留位于所述第三隔离结构223之间的半导体衬底200上的部分以及部分位于所述第三隔离结构223上的部分，形成栅介电层230、阻挡层240和栅极层250。
在本申请的一些实施例中，所述刻蚀所述栅介电材料层230a、阻挡材料层240a和栅极材料层250a的方法包括干法刻蚀或湿法刻蚀。
在本申请的一些实施例中，所述栅介电层230可以为多层介电层形成的复合结构，例如包括依次位于所述半导体衬底200上的第一介电层和第二介电层。其中，所述第一介电层的材料例如为氧化硅；所述第二介电层的材料例如为氧化铪。
在本申请的一些实施例中，所述栅介电层230的材料可以包括氧化硅、氧化铪、氧化镧、氧化钽、氧化钛以及氧化铝等。
所述阻挡层240一方面可以辅助所述栅介电层230调节栅极的电压；另一方面可以减少栅极与栅介电层230中的固有扩散，例如栅介电层中的氧离子扩散到栅极中；此外所述阻挡层240还可以在后续刻蚀所述栅极层250时保护所述栅介电层230。
在本申请的一些实施例中，所述阻挡层240的材料例如为氮化钛。在本申请的另一些实施例中，可以根据实际栅极和栅介电层所选材料的不同，选择合适的阻挡层材料。
在本申请的一些实施例中，所述栅极层150的材料包括多晶硅或无定型硅等。
参考图6，在所述栅介电层230、所述阻挡层240和所述栅极层250两侧形成侧墙260。所述侧墙260可以保护所述栅介电层230、所述阻挡层240和所述栅极层250。
在本申请的一些实施例中，所述侧墙260的材料包括氮化硅或氧化硅。
在本申请的一些实施例中，所述侧墙260可以是单层结构。在本申请的另一些实施例中，所述侧墙260也可以是多层复合结构，例如氧化硅-氮化硅-氧化硅-氮化硅结构等。
在本申请的一些实施例中，所述在所述栅介电层230、所述阻挡层240和所述栅极层250两侧形成侧墙260的方法包括：在所述半导体衬底200以及所述栅极层250上形成侧墙材料层；刻蚀所述侧墙材料层形成所述侧墙260。
在本申请的一些实施例中，所述在所述半导体衬底200以及所述栅极层250上形成侧墙材料层的方法包括化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺等。
在本申请的一些实施例中，所述刻蚀所述侧墙材料层形成所述侧墙260的方法包括干法刻蚀和湿法刻蚀。
参考图7，在所述半导体衬底200和所述栅极结构上形成掩膜层261，所述掩膜层261暴露所述保护结构272的位置；进行离子注入，在所述第二漂移区212中形成所述保护结构272。所述保护结构272可以将栅极结构有源区与其他有源区分隔开，控制所述阱区210的电压。
参考图8，去除所述掩膜层261。
所述保护结构272的掺杂类型与所述第二漂移区212的掺杂类型相同。所述保护结构272的掺杂浓度高于所述第二漂移区212的掺杂浓度。
参考图9，在所述保护结构272表面形成金属硅化物290。
在本申请的一些实施例中，所述金属硅化物290的材料包括硅化镍、硅化钛、硅化锆、硅化钨或硅化钽等。
在本申请的一些实施例中，形成所述金属硅化物290的方法包括化学气相沉积工艺或物理气相沉积工艺等。
参考图10，在所述半导体衬底200上形成介质层293，所述介质层293与所述栅极结构上表面平齐。所述介质层293可以使所述半导体结构表面平整，提高后续工艺中刻蚀所述栅极层250时的精准度。
在本申请的一些实施例中，所述在所述半导体衬底200上形成介质层293，所述介质层293与所述栅极结构上表面平齐的方法包括：在所述半导体衬底200上和所述栅极结构上形成介质层293；使用化学机械研磨工艺去除高于所述栅极结构上表面的介质层293。
参考图11，步骤S130，在所述第三隔离结构223靠近所述栅极结构的边界上方沿沟道长度方向形成贯穿所述栅极层250的沟槽251。需要说明的是，由于所述沟槽251是有一定宽度的，因此在垂直方向上看，所述沟槽251的一侧位于第三隔离结构221上，另一侧位于第三隔离结构223之间的半导体衬底200上。
在本申请的一些实施例中，所述在所述第三隔离结构223靠近所述栅极结构的边界上方沿沟道长度方向形成贯穿所述栅极层250的沟槽251的方法包括：在所述半导体衬底200以及栅极结构表面形成图案化的光刻胶层，所述图案化的光刻胶层定义所述若干沟槽251的位置；以所述图案化的光刻胶层为掩膜刻蚀所述栅极层250，形成所述若干沟槽251；去除所述图案化的光刻胶层。
在本申请的一些实施例中，所述沟槽251在沟道宽度方向的尺寸为0.1微米至0.5微米。
参考图12，步骤S140，在所述沟槽251中填充反型抑制层280，所述反型抑制层280的类型与所述阱区210的类型相同。
在本申请的一些实施例中，所述反型抑制层280的材料包括P型功函数金属、N型功函数金属或掺杂的半导体材料，所述半导体材料例如硅、锗或多晶硅等。
例如所述阱区210为P型阱区时，所述反型抑制层280的材料可以为P型功函数金属(例如为氮化钛)，也可以为P型掺杂的多晶硅；所述阱区210为N型阱区时，所述反型抑制层280的材料可以为N型功函数金属(例如为钛铝)，也可以为N型掺杂的多晶硅。
在本申请的一些实施例中，所述反型抑制层280在沟道长度方向上的尺寸为0.1微米至0.5微米。
与常规的栅极相比，所述栅极包括沿沟道宽度方向交替排布的栅极层250以及反型抑制层280，其中，所述反型抑制层280位于所述第三隔离结构223靠近所述栅极结构的边界上方，所述反型抑制层280的类型与所述阱区210的类型相同，所述反型抑制层280可以提高沟道边缘的阈值电压，从而降低所述边界处的沟道漏电，并且不会影响整体器件的阈值电压和器件开启时的电流。
参考图13，在所述半导体衬底200和所述栅极结构上形成层间介电层291，在所述层间介电层291和所述介质层293中形成贯穿所述层间介电层291和所述介质层293并且电连接所述金属硅化物290的接触结构292。
在本申请的一些实施例中，所述层间介电层291的材料包括氧化硅。
在本申请的一些实施例中，所述接触结构292的材料为金属，例如钨或铜或铝等。
在本申请的一些实施例中，形成所述层间介电层291的方法包括化学气相沉积工艺、物理气相沉积工艺或旋涂工艺等。
参考图14，图14为所述半导体结构在沟道长度方向上的截面图。所述沟道长度方向和沟道宽度方向在下文中有定义。
参考图14所示，所述阱区210中还形成有第一漂移区211以及位于所述第一漂移区211中的第一隔离结构220。
所述第一漂移区211可以为在所述阱区210中进行掺杂形成。所述第一漂移区211的掺杂类型与所述阱区210的掺杂类型相反。所述第一漂移区211的掺杂浓度高于所述阱区210的掺杂浓度。所述第一漂移区211中后续会形成源区和漏区，而源区和漏区的掺杂浓度会高于所述第一漂移区211。所述第一漂移区211可以避免所述源区和漏区的掺杂浓度与所述阱区210的掺杂浓度相差太大而产生强电场从而影响器件性能的问题。
所述第一隔离结构220可以由在沟槽中填充包括氧化硅的绝缘材料而形成。所述第一隔离结构220可以用于增加源区270和漏区271到栅极结构的电子迁移路径，从而提高击穿电压。
所述半导体衬底200还包括第二隔离结构221。所述第二隔离结构221可以由在沟槽中填充包括氧化硅之类的绝缘材料而形成。所述第二隔离结构221可以用于隔离所述源区270和漏区271以及保护结构272。
所述半导体结构还包括位于所述源区270和漏区271表面的金属硅化物290。
参考图15，图15为本申请实施例所述半导体结构的部分俯视图，图中定义了沟道长度方向A和沟道宽度方向B。所述半导体结构包括：半导体衬底200；位于所述半导体衬底200中的阱区210；位于所述阱区210中的源区270和漏区271；位于所述源区270和漏区271之间的栅极，所述栅极包括沿沟道长度方向交替排布的栅极层250以及反型抑制层280；位于所述栅极以及源区270和漏区271四周的保护结构272。
需要说明的是，这里仅示出了部分半导体结构，其目的一方面是为了说明所述保护结构272是环状的形状，另一方面是为了展示所述栅极在沟道长度方向的情况。所述保护结构包围所述栅极结构以及源区270和漏区271。
本申请所述的半导体结构的形成方法中，所述栅极包括沿沟道宽度方向交替排布的栅极层250以及反型抑制层280，其中，所述反型抑制层280位于所述第三隔离结构223靠近所述栅极结构的边界上方，所述反型抑制层280的类型与所述阱区210的类型相同，所述反型抑制层280可以提高沟道边缘的阈值电压，从而降低所述边界处的沟道漏电，并且不会影响整体器件的阈值电压和器件开启时的电流。
本申请的实施例还提供一种半导体结构，参考图13，所述半导体结构包括：半导体衬底200，所述半导体衬底200包括阱区210，所述阱区210中形成有第二漂移区212以及位于所述第二漂移区212中的第三隔离结构223；栅极结构，位于所述第三隔离结构223之间的半导体衬底200上，所述栅极结构包括位于半导体衬底200上的栅介电层230、阻挡层240、栅极以及位于所述栅介电层230、所述阻挡层240和所述栅极两侧的侧墙260，所述栅极包括沿沟道宽度方向交替排布的栅极层250以及反型抑制层280，其中，所述反型抑制层280位于所述第三隔离结构223靠近所述栅极结构的边界上方，所述反型抑制层280的类型与所述阱区210的类型相同。
在本申请的一些实施例中，所述半导体衬底200的材料可以为硅(Si)、锗(Ge)、绝缘体上硅(SOI)或绝缘体上锗(GOI)等。所述半导体衬底200还可以是生长有外延层的结构。
所述阱区210可以为在所述半导体衬底200中进行掺杂形成。在本申请的一些实施例中，所述阱区210可以为P型阱区，所述P型阱区可以为在所述半导体衬底200中进行P型掺杂形成。在本申请的另一些实施例中，所述阱区210可以为N型阱区，所述N型阱区可以为在所述半导体衬底200中进行N型掺杂形成。
所述第二漂移区212可以为在所述阱区210中进行掺杂形成。所述第二漂移区212的掺杂类型与所述阱区210的掺杂类型相同。所述第二漂移区212的掺杂浓度高于所述阱区210的掺杂浓度。所述第二漂移区212中后续会形成保护结构，而保护结构的掺杂浓度会高于所述第二漂移区212。所述第二漂移区212可以避免所述保护结构的掺杂浓度与所述阱区210的掺杂浓度相差太大而产生漏电的问题。
所述第三隔离结构223可以由在沟槽中填充例如氧化硅之类的绝缘材料而形成。
继续参考图13，所述栅极结构包括位于半导体衬底200上的栅介电层230、阻挡层240、栅极以及位于所述栅介电层230、所述阻挡层240和所述栅极两侧的侧墙260，所述栅极包括沿沟道宽度方向交替排布的栅极层250以及反型抑制层280，其中，所述反型抑制层280位于所述第三隔离结构223靠近所述栅极结构的边界上方，所述反型抑制层280的类型与所述阱区210的类型相同。
在本申请的一些实施例中，所述栅介电层230可以为多层介电层形成的复合结构，例如包括依次位于所述半导体衬底200上的第一介电层和第二介电层。其中，所述第一介电层的材料例如为氧化硅；所述第二介电层的材料例如为氧化铪。
在本申请的一些实施例中，所述栅介电层230的材料可以包括氧化硅、氧化铪、氧化镧、氧化钽、氧化钛以及氧化铝等。
所述阻挡层240一方面可以辅助所述栅介电层230调节栅极的电压；另一方面可以减少栅极与栅介电层230中的固有扩散，例如栅介电层中的氧离子扩散到栅极中；此外所述阻挡层240还可以在后续刻蚀所述栅极层250时保护所述栅介电层230。
在本申请的一些实施例中，所述阻挡层240的材料例如为氮化钛。在本申请的另一些实施例中，可以根据实际栅极和栅介电层所选材料的不同，选择合适的阻挡层材料。
在本申请的一些实施例中，所述栅极层150的材料包括多晶硅或无定型硅等。
在本申请的一些实施例中，所述反型抑制层280的材料包括P型功函数金属、N型功函数金属或掺杂的半导体材料，所述半导体材料例如硅、锗或多晶硅等。
所述反型抑制层280的类型与所述阱区210的类型相同。例如所述阱区210为P型阱区时，所述反型抑制层280的材料可以为P型功函数金属(例如为氮化钛)，也可以为P型掺杂的多晶硅；所述阱区210为N型阱区时，所述反型抑制层280的材料可以为N型功函数金属(例如为钛铝)，也可以为N型掺杂的多晶硅。
在本申请的一些实施例中，所述反型抑制层280在沟道长度方向上的尺寸为0.1微米至0.5微米。
与常规的栅极相比，所述栅极包括沿沟道宽度方向交替排布的栅极层250以及反型抑制层280，其中，所述反型抑制层280位于所述第三隔离结构223靠近所述栅极结构的边界上方，所述反型抑制层280的类型与所述阱区210的类型相同，所述反型抑制层280可以提高沟道边缘的阈值电压，从而降低所述边界处的沟道漏电，并且不会影响整体器件的阈值电压和器件开启时的电流。
所述侧墙260可以保护所述栅介电层230、所述阻挡层240和所述栅极层250。
在本申请的一些实施例中，所述侧墙260的材料包括氮化硅或氧化硅。
在本申请的一些实施例中，所述侧墙260可以是单层结构。在本申请的另一些实施例中，所述侧墙260也可以是多层复合结构，例如氧化硅-氮化硅-氧化硅-氮化硅结构等。
继续参考图13，所述保护结构272可以将栅极结构有源区与其他有源区分隔开，控制所述阱区210的电压。所述保护结构272的掺杂类型与所述第二漂移区212的掺杂类型相同。所述保护结构272的掺杂浓度高于所述第二漂移区212的掺杂浓度。
继续参考图13，在所述保护结构272表面形成有金属硅化物290。
在本申请的一些实施例中，所述金属硅化物290的材料包括硅化镍、硅化钛、硅化锆、硅化钨或硅化钽等。
继续参考图13，在所述半导体衬底200上形成有介质层293，所述介质层293与所述栅极结构上表面平齐。所述介质层293可以提高后续工艺中刻蚀所述栅极层250时的精准度。
继续参考图13，在所述半导体衬底200和所述栅极结构上形成有层间介电层291，在所述层间介电层291和所述介质层293中形成有贯穿所述层间介电层291和所述介质层293并且电连接所述金属硅化物290的接触结构292。
在本申请的一些实施例中，所述层间介电层291的材料包括氧化硅。
在本申请的一些实施例中，所述接触结构292的材料为金属，例如钨或铜或铝等。
参考图14，图14为所述半导体结构在沟道长度方向上的截面图。
参考图14所示，所述阱区210中还形成有第一漂移区211以及位于所述第一漂移区211中的第一隔离结构220。
所述第一漂移区211可以为在所述阱区210中进行掺杂形成。所述第一漂移区211的掺杂类型与所述阱区210的掺杂类型相反。所述第一漂移区211的掺杂浓度高于所述阱区210的掺杂浓度。所述第一漂移区211中后续会形成源区和漏区，而源区和漏区的掺杂浓度会高于所述第一漂移区211。所述第一漂移区211可以避免所述源区和漏区的掺杂浓度与所述阱区210的掺杂浓度相差太大而产生强电场从而影响器件性能的问题。
所述第一隔离结构220可以由在沟槽中填充包括氧化硅的绝缘材料而形成。所述第一隔离结构220可以用于增加源区270和漏区271到栅极结构的电子迁移路径，从而提高电压。
所述半导体衬底200还包括第二隔离结构221。所述第二隔离结构221可以由在沟槽中填充包括氧化硅之类的绝缘材料而形成。所述第二隔离结构221可以用于隔离所述源区270和漏区271以及保护结构272。
所述半导体结构还包括位于所述源区270和漏区271表面的金属硅化物290。
参考图15，图15为本申请实施例所述半导体结构的部分俯视图，图中定义了沟道长度方向A和沟道宽度方向B。所述半导体结构包括：半导体衬底200；位于所述半导体衬底200中的阱区210；位于所述阱区210中的源区270和漏区271；位于所述源区270和漏区271之间的栅极，所述栅极包括沿沟道长度方向交替排布的栅极层250以及反型抑制层280；位于所述栅极以及源区270和漏区271四周的保护结构272。
需要说明的是，这里仅示出了部分半导体结构，其目的一方面是为了说明所述保护结构272是环状的形状，另一方面是为了展示所述栅极在沟道长度方向的情况。所述保护结构包围所述栅极结构以及源区270和漏区271。
本申请所述的半导体结构，所述栅极包括沿沟道宽度方向交替排布的栅极层250以及反型抑制层280，其中，所述反型抑制层280位于所述第三隔离结构223靠近所述栅极结构的边界上方，所述反型抑制层280的类型与所述阱区210的类型相同，所述反型抑制层280可以提高沟道边缘的阈值电压，从而降低所述边界处的沟道漏电，并且不会影响整体器件的阈值电压和器件开启时的电流。
综上所述，在阅读本申请内容之后，本领域技术人员可以明白，前述申请内容可以仅以示例的方式呈现，并且可以不是限制性的。尽管这里没有明确说明，本领域技术人员可以理解本申请意图囊括对实施例的各种合理改变，改进和修改。这些改变，改进和修改都在本申请的示例性实施例的精神和范围内。
应当理解，本实施例使用的术语″和/或″包括相关联的列出项目中的一个或多个的任意或全部组合。应当理解，当一个元件被称作″连接″或″耦接″至另一个元件时，其可以直接地连接或耦接至另一个元件，或者也可以存在中间元件。
类似地，应当理解，当诸如层、区域或衬底之类的元件被称作在另一个元件″上″时，其可以直接在另一个元件上，或者也可以存在中间元件。与之相反，术语″直接地″表示没有中间元件。还应当理解，术语″包含″、″包含着″、″包括″或者″包括着″，在本申请文件中使用时，指明存在所记载的特征、整体、步骤、操作、元件和/或组件，但并不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组。
还应当理解，尽管术语第一、第二、第三等可以在此用于描述各种元件，但是这些元件不应当被这些术语所限制。这些术语仅用于将一个元件与另一个元件区分开。因此，在没有脱离本申请的教导的情况下，在一些实施例中的第一元件在其他实施例中可以被称为第二元件。相同的参考标号或相同的参考标记符在整个说明书中表示相同的元件。
此外，本申请说明书通过参考理想化的示例性截面图和/或平面图和/或立体图来描述示例性实施例。因此，由于例如制造技术和/或容差导致的与图示的形状的不同是可预见的。因此，不应当将示例性实施例解释为限于在此所示出的区域的形状，而是应当包括由例如制造所导致的形状中的偏差。例如，被示出为矩形的蚀刻区域通常会具有圆形的或弯曲的特征。因此，在图中示出的区域实质上是示意性的，其形状不是为了示出器件的区域的实际形状也不是为了限制示例性实施例的范围。
Claims (8)
1.一种半导体结构的形成方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底包括阱区，所述阱区中形成有第二漂移区以及位于所述第二漂移区中的第三隔离结构；
在所述第三隔离结构之间的半导体衬底上形成栅极结构，所述栅极结构包括位于半导体衬底上的栅介电层、阻挡层和栅极层，以及位于所述栅介电层、所述阻挡层和所述栅极层两侧的侧墙；
在所述第三隔离结构靠近所述栅极结构的边界上方沿沟道长度方向形成贯穿所述栅极层的沟槽；
在所述沟槽中填充反型抑制层，所述反型抑制层的类型与所述阱区的类型相同。
2.如权利要求1所述的形成方法，其特征在于，还包括：在所述第二漂移区中形成保护结构。
3.如权利要求2所述的形成方法，其特征在于，所述在所述第二漂移区中形成保护结构的方法包括：
在所述半导体衬底和所述栅极结构上形成掩膜层，所述掩膜层暴露所述保护结构的位置；
进行离子注入，在所述第二漂移区中形成所述保护结构；
去除所述掩膜层。
4.如权利要求1所述的形成方法，其特征在于，所述在所述第三隔离结构靠近所述栅极结构的边界上方沿沟道长度方向形成贯穿所述栅极层的沟槽的方法包括：
在所述半导体衬底以及栅极结构表面形成图案化的光刻胶层，所述图案化的光刻胶层定义所述沟槽的位置；
以所述图案化的光刻胶层为掩膜刻蚀所述栅极层，形成所述沟槽；
去除所述图案化的光刻胶层。
5.如权利要求1所述的形成方法，其特征在于，所述沟槽在沟道宽度方向的尺寸为0.1微米至0.5微米。
6.一种半导体结构，其特征在于，所述半导体结构采用权利要求1所述的方法形成，包括：
半导体衬底，所述半导体衬底包括阱区，所述阱区中形成有第二漂移区以及位于所述第二漂移区中的第三隔离结构；
栅极结构，位于所述第三隔离结构之间的半导体衬底上，所述栅极结构包括位于半导体衬底上的栅介电层、阻挡层、栅极层以及位于所述栅介电层、所述阻挡层和所述栅极层两侧的侧墙，所述栅极层包括沿沟道宽度方向交替排布的栅极层以及反型抑制层，其中，所述反型抑制层位于所述第三隔离结构靠近所述栅极结构的边界上方，所述反型抑制层的类型与所述阱区的类型相同。
7.如权利要求6所述的半导体结构，其特征在于，所述第二漂移区中还形成有保护结构。
8.如权利要求6所述的半导体结构，其特征在于，所述反型抑制层在沟道宽度方向的尺寸为0.1微米至0.5微米。
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