CN102834919B - 在BiCMOS工艺技术中的高电压可控硅整流器金属氧化物半导体 - Google Patents

在BiCMOS工艺技术中的高电压可控硅整流器金属氧化物半导体 Download PDF

Info

Publication number
CN102834919B
CN102834919B CN201080065938.1A CN201080065938A CN102834919B CN 102834919 B CN102834919 B CN 102834919B CN 201080065938 A CN201080065938 A CN 201080065938A CN 102834919 B CN102834919 B CN 102834919B
Authority
CN
China
Prior art keywords
conduction type
electrode structure
resurf district
drain electrode
doping content
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201080065938.1A
Other languages
English (en)
Other versions
CN102834919A (zh
Inventor
S·P·潘德哈尔克
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Texas Instruments Inc
Original Assignee
Texas Instruments Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Texas Instruments Inc filed Critical Texas Instruments Inc
Publication of CN102834919A publication Critical patent/CN102834919A/zh
Application granted granted Critical
Publication of CN102834919B publication Critical patent/CN102834919B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66363—Thyristors
    • H01L29/66393—Lateral or planar thyristors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0259—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements
    • H01L27/0262—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements including a PNP transistor and a NPN transistor, wherein each of said transistors has its base coupled to the collector of the other transistor, e.g. silicon controlled rectifier [SCR] devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1012—Base regions of thyristors
    • H01L29/1016—Anode base regions of thyristors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
    • H01L29/7436—Lateral thyristors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/083—Anode or cathode regions of thyristors or gated bipolar-mode devices
    • H01L29/0834—Anode regions of thyristors or gated bipolar-mode devices, e.g. supplementary regions surrounding anode regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H01L29/456—Ohmic electrodes on silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
    • H01L29/749—Thyristor-type devices, e.g. having four-zone regenerative action with turn-on by field effect

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thyristors (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

一种集成电路，其包括通过在漏极区（1010）和SCR端子（1012）周围的降低表面场（RESURF）区（1024）形成的SCRMOS晶体管。RESURF区与漂移区（1014）导电类型相同并且比漂移区（1014）更重掺杂。

Description

在BiCMOS工艺技术中的高电压可控硅整流器金属氧化物半导体
技术领域
本发明涉及集成电路的领域。更特别地，本发明涉及集成电路中的MOS晶体管。
背景技术
与可控硅整流器(SCR)器件一起集成的金属氧化物半导体(MOS)晶体管可以从高电压瞬态例如ESD事件展现劣化的可靠性。在高电压瞬态期间，载流子可以局部注入轻掺杂区，在注入点导致降低的电压，这进而可以引起更多载流子注入。由于该机制的局部化载流子注入可以导致器件损坏。
发明内容
一种具有可控硅整流器金属氧化物半导体(SCRMOS)晶体管的集成电路，其中扩散漏极区和扩散SCR端子在RESURF区(降低表面电场区)中形成。RESURF区具有与SCRMOS晶体管的漂移区相同的导电类型，以及是漂移区至少两倍的掺杂浓度。RESURF区可以减少SCRMOS晶体管的漏极结构和源极结构之间击穿电流的负电阻性质。
附图说明
本发明的代表方面的示例实施例参考附图描述，其中：
图1是截面示例实施例。
图2A-2E是制造含有n沟道SCRMOS晶体管的集成电路的方法中步骤的截面图，该n沟道SCRMOS晶体管根据示例实施例形成。
图3是含有根据示例实施例形成的n沟道SCRMOS晶体管的集成电路的顶视图。
图4是含有根据示例可替换实施例形成的n沟道SCRMOS晶体管的集成电路的顶视图。
图5是含有根据示例进一步实施例形成的n沟道SCRMOS晶体管的集成电路的顶视图。
具体实施方式
如在图1中示出，集成电路1000可以含有SCRMOS晶体管1002，SCRMOS晶体管1002是与SCR器件1006一起整合的MOS晶体管1004。SCRMOS晶体管1002的漏极结构1008包括扩散漏极区1010和导电类型与扩散漏极区相反的SCR端子1012。具有与扩散漏极区1010相同导电类型和低于扩散漏极区1010的掺杂浓度的漂移区1014将漏极结构1008从体区1016和源极结构1018分离。体区1016具有与扩散漏极区1010相反的导电类型。源极结构1018包括具有与扩散漏极区1010相同导电类型的扩散源极区1020，以及具有与体区1016相同导电类型的体接触扩散区1022。RESURF区1024在源极结构1008周围形成，源极结构1008具有与扩散漏极区1010相同的导电类型，以及在漂移区1014和扩散漏极区1010之间的掺杂浓度。RESURF区1024可以减少SCRMOS晶体管1002的漏极结构1008和源极结构1018之间击穿电流的负电阻性质。
SCR端子1012和扩散源极区1020在SCRMOS晶体管1002中形成SCR的阳极和阴极节点。RESURF区1024和漂移区1014形成SCR的两个内部节点的第一个，并且体区1016形成SCR的两个内部节点的第二个。
为本说明书的目的，RESURF区理解为指代邻近耗尽区的半导体或介电区，这导致耗尽区在不同于耗尽区中施加电场的方向上进一步耗尽。
图2A-2E图解包括n沟道SCRMOS晶体管的集成电路的连续制造阶段。参考图2A，集成电路2000在衬底2002中和衬底2002上形成，衬底2002可以是单晶硅晶圆、绝缘体上硅(SOI)晶圆、具有不同晶向区域的混合晶向技术(HOT)晶圆，或适合制造集成电路2000的其它材料。在本实施例中，为SCRMOS晶体管定义的区域中衬底2002的顶层是p型。通常称为深n阱的深n型阱2004在衬底2002中，例如通过离子注入n型掺杂剂，例如磷、砷和锑进入衬底来形成。在本实施例的一个实现中，深n阱2004可以通过在50keV和3MeV之间的能量以1×1012和1×1013atoms/cm2之间的剂量将磷离子注入，继之以在高于1050C的温度将集成电路退火多于4小时来形成。在本实施例的一个实现中，深n阱2004的掺杂浓度可以在1×1015和1×1017atoms/cm3之间。用于形成深n阱2004的其它工艺在本发明的保护范围内。
场氧化物2006的元件在衬底2002的顶面，通常由250和600纳米厚度之间的二氧化硅形成，例如通过浅沟道隔离(STI)或硅局部氧化(LOCOS)工艺形成。在本实施例的一个实现中，场氧化物2006的元件可以将SCRMOS晶体管的漏极区从SCRMOS晶体管的源极区横向分离。深n阱2004重叠并可以延伸越过漏极区和源极区。
参考图2B，p型体区2008在源极区中形成，例如通过将p型掺杂剂，例如硼或可能的镓离子注入衬底2002来形成。在本实施例的一个实现中，体区2008可以通过在200keV和500keV之间的能量以5×1013和5×1014atoms/cm2之间的剂量将磷离子注入来形成。在本实施例的一个实现中，体区2008的掺杂浓度可以在5×1016和1×1018atoms/cm2之间。
n型RESURF区2010在漏极区中形成，例如通过将n型掺杂剂离子注入衬底2002来形成。在本实施例的一个实现中，RESURF区2010可以通过在250keV和500keV之间的能量以2×1013和6×1013atoms/cm2之间剂量的将磷离子注入来形成。RESURF区2010由通常称为SCRMOS晶体管的漂移区2012的深n阱2004的一部分从体区2008横向分离。RESURF区2010的掺杂浓度比漂移区2012的掺杂浓度大至少两倍。在本实施例的一个实现中，RESURF区2010的掺杂浓度可以大于1×1013atoms/cm3。RESURF区2010的掺杂浓度可以在漂移区2012的掺杂浓度的5和50倍之间。
参考图2C，栅极介电层2014在漏极区和源极区中在衬底2002的顶面上形成。栅极介电层2014可以是二氧化硅(SiO2)、氮氧化硅(SiON)、氧化铝(Al2O3)、氮氧化铝(AlON)、氧化铪(HfO)、硅酸铪(HfSiO)、氮氧化硅铪(HfSiON)、氧化锆(ZrO)、硅酸锆(ZrSiO)、氮氧化硅锆(ZrSiON)、上述材料的组合，或其它绝缘材料。由于在50C和800C之间的温度暴露于含等离子体的氮气或含环境气体的氮气中，因此栅极介电层2014可以包括氮。栅极介电层2014通常在3和15纳米厚度之间。栅极介电层2014可以由各种栅极介电形成工艺的任何，例如热氧化、氧化层的等离子体氮化，和/或通过原子层淀积(ALD)的介电材料淀积来形成。
MOS栅极2016在栅极介电层2014的顶面上形成，与体区2008的一部分重叠。MOS栅极2016可以由通常称为多晶硅的多晶体硅、氮化钛，或其它导电材料形成。在本实施例的一些实现中，由多晶硅形成的MOS栅极2016可以部分或完全转变为金属硅化物，例如硅化镍、硅化钴、硅化钛或硅化铂。
场板2018可以在漏极区中在栅极介电层2014的顶面上形成。场板2018可以由与MOS栅极2016相同的材料形成。在本实施例的一些实现中，场板2018可以与MOS栅极2016一起形成。在本实施例的一些实现中，场板2018可以电气耦合到MOS栅极2016。
在本实施例的一些实现中，侧壁隔板2020可以在MOS栅极2016的横向表面上形成，并且如果场板2018存在那么可以在场板2018上形成。侧壁隔板2020可以例如通过一个或更多氮化硅和/或氧化硅共形层(conformallayers)在集成电路2000的现有顶面上淀积，继之以通过已知的各向异性蚀刻方法从衬底2002的顶面、MOS栅极2016移除共形层，以及如果场板2018存在那么从场板2018移除共形层，在MOS栅极2016的横向表面上留下共形层材料，并且如果场板2018存在那么在场板2018上留下共形层材料来形成。
参考图2D，n型源极扩散区2022邻近源极区中的MOS栅极2016在衬底2002的顶面形成。在本实施例的一个实现中，源极扩散区2022如果侧壁隔板2020存在那么包括在侧壁隔板2020下的延伸，并且包括通常称为NLDD(n轻掺杂漏极)区的MOS栅极2016。在本实施例的一个实现中，源极扩散区2022可以通过在20keV和60KeV之间的能量以5×1014和5×1015atoms/cm2之间的剂量将砷离子注入，并且在50keV和100keV之间的能量以5×1013和5×1014atoms/cm2之间的剂量将磷离子注入来形成。
n型漏极扩散区2024在漏极区中衬底2002的顶面形成。漏极扩散区2024的掺杂浓度比RESURF区2010的掺杂浓度大至少三倍。漏极扩散区也可以通过将n型掺杂剂离子注入衬底2002来形成。在本实施例的一个实现中，漏极扩散区2024可以与源极扩散区2022同时形成。在本实施例中，漏极扩散区2024在RESURF区2010内。
p型体接触扩散区2026在邻近源极区中源极扩散区2022的衬底2002的顶面形成。体接触扩散区2026可以通过将p型掺杂剂离子注入衬底2002来形成。在本实施例的一个实现中，体接触扩散区2026可以通过在5keV和15KeV之间的能量以1×1015和4×1015atoms/cm2之间的剂量将硼注入来形成。
p型SCR端子2028在邻近漏极区中漏极扩散区2024的衬底2002的顶面形成。p型SCR端子2028可以通过将p型掺杂剂离子注入衬底2002来形成。在本实施例的一个实现中，SCR端子2028可以与体接触扩散区2022同时形成。在本实施例中，SCR端子2028在RESURF区2010内。
参考图2E，金属硅化物层2030在漏极区和源极区中衬底2002的顶面形成。可以通过在集成电路2000的顶面上淀积金属例如镍、钴、钛或铂的层，将集成电路2000加热从而使金属的一部分与漏极区和源极区中的暴露硅反应，并从集成电路2000选择性移除不反应的金属，例如通过将集成电路2000暴露于包括酸和过氧化氢混合物的湿蚀刻，来形成金属硅化物层2030。
金属前介电(PMD)层2032在集成电路2000的现有顶面上形成。PMD层2032可以是包括PMD衬里、PMD主层以及任选PMD保护层的介电层堆叠。PMD衬里可以是氮化硅或二氧化硅，10到100纳米厚，由等离子体增强化学气相淀积(PECVD)在集成电路200的现有顶面上淀积。PDM主层可以是二氧化硅、磷硅玻璃(PSG)或硼磷硅玻璃(BPSG)的层，通常100到1000纳米厚，由PECVD在PMD衬里的顶面上淀积，并有时由化学机械抛光(CMP)工艺整平。任选PMD保护层可以是在PMD主层的顶面上形成的10到100纳米的硬材料，例如氮化硅、碳氮化硅或碳化硅。
漏极接点2034在PMD层2032中形成，以便做出通过金属硅化物层2030与漏极扩散区2024和SCR端子2028的电气接点。相似地，在PMD层2032中形成源极接点2032，以便做出通过金属硅化物层2030与源极扩散区2022和体接触扩散区2026的电气接点。漏极接点2034和源极接点2036可以通过用为清晰没有在图2E中示出的接点光致抗蚀剂图案在PMD层2032的顶面上定义接点区，通过移除PMD层材料例如使用反应离子蚀刻(RIE)方法将金属硅化物层2030暴露从而在接点区中蚀刻接点孔，并用接点衬里金属例如钛和接点填充金属例如钨填充接点孔，继之以例如通过回蚀和/或CMP方法从PMD层2032的顶面移除接点填充金属。
在集成电路2000的操作期间，电位可以用充足的电压施加到漏极接点2034，从而在漏极扩散区2024和源极扩散区2022之间导致击穿，例如可以在静电放电(ESD)事件中发生。在击穿期间，碰撞电离可以在RESURF区2010和漂移区2012之间的边界或邻近该边界发生，生成向源极扩散区2022移动的空穴和通过RESURF区2010向漏极扩散区2024移动的电子。移动通过RESURF区2010的电子可以提高漏极扩散区2024和源极扩散区2022之间的电位差，在漏极扩散区2024和源极扩散区2022之间导致总电流和电压差之间的正电阻关系，这可以进而在SCRMOS晶体管中减少电流丝形成。
认识到p沟道SCRMOS晶体管可以用掺杂剂极性的合适改变在集成电路中形成，如参考图2A-2E描述。
图3是含有根据实施例形成的n沟道SCRMOS晶体管的集成电路的顶视图。集成电路3000在衬底3002中和衬底3002上形成，如参考图2A描述。深n阱3004在衬底3002中形成，如参考图2A描述。为清晰，场氧化物的元件不在图3中示出。
第一漏极结构3006包括交替n型漏极扩散区3008和p型SCR端子3010。具有不同的漏极扩散区和SCR端子配置的第一漏极结构3006的其它实现在本实施例的保护范围内。漏极扩散区3008和SCR端子3010形成，如参考图2D描述。n型RESURF区3012在深n阱3004中形成以便围绕第一漏极结构3006，如参考图2B-2E讨论。
第二漏极结构3014和任选第三漏极结构3016在从第一漏极结构3006横向分离的深n阱3004中形成。第二漏极结构3014，并且如果第三漏极结构3016存在那么第三漏极结构3016包括交替n型漏极扩散区3008和p型SCR端子3010。在本实施例的其它实现中，漏极扩散区和SCR端子可以与图3中示出不同配置。在本实施例中，第二漏极结构3014，并且如果第三漏极结构3016存在那么第三漏极结构3016不接触RESURF区。
p型第一体区3018在第一漏极结构3006和第二漏极结构3014之间深n阱3004中形成，如参考图2B描述。第一MOS栅极3020在衬底3002的顶面上形成，与第一体区3018重叠，如参考图2C描述。为清晰，侧壁隔板不在图3中示出。为清晰，场板不在图3中示出。
第一源极结构3022在第一体区3018中形成。第一源极结构3022包括n型源极扩散区3024和p型体接触扩散区3026。具有不同的源极扩散区和体接触扩散区配置的第一源极结构的其它实现在本实施例的保护范围内。源极扩散区3024和体接触扩散区3026形成，如参考图2D描述。
在RESURF区3012和第一体区3018之间，以及在第二漏极结构3014和第一体区3018之间的横向空间经调整，因此在第一漏极结构3006和第一源极结构3022之间的击穿比在第二漏极结构3014和第一源极结构3022之间的击穿更可能。
如果第三漏极结构3016存在，那么p型第二体区3028在第一漏极结构3006和第三漏极结构3016之间深n阱3004中形成。第二源极结构3032在第二体区3028中形成。第二源极结构3032包括源极扩散区3024和体接触扩散区3026。在RESURF区3012和第二体区3028之间，以及在第三漏极结构3016和第二体区3028之间的横向空间经调整，因此在第一漏极结构3006和第二源极结构3032之间的击穿比在第三漏极结构3016和第二源极结构3032之间的击穿更可能。
在集成电路3000的操作期间，击穿可以用在SCRMOS晶体管中减少电流丝形成的方式在第一漏极结构3006和第一源极结构3022之间，或在第一漏极结构3006和第二源极结构3032之间，如果第二源极结构3032存在，如参考图2E描述。SCR电流可以用提供高于其它SCRMOS配置的每单位面积电流浓度的方式，在第一漏极结构3006和第一源极结构3022之间，并在第二漏极结构3014和第一源极结构3022之间流动。相似地，如果第三漏极结构3016和第二源极结构3032存在，那么SCR电流可以用提供高于其它SCRMOS配置的每单位面积电流浓度的方式，在第一漏极结构3006和第二源极结构3032之间，并在第三漏极结构3016和第二源极结构3032之间流动。
具有第一和第二漏极结构、源极结构以及不同于图3中示出的SCRMOS晶体管其它元件的其它配置的SCRMOS晶体管的实现在本实施例的保护范围内。
认识到p沟道SCRMOS晶体管可以用掺杂剂极性的合适改变在集成电路中形成，如参考图3描述。
图4是含有根据示例可替换实施例形成的n沟道SCRMOS晶体管的集成电路的顶视图。集成电路4000在衬底4002中和衬底4002上形成，如参考图2A描述。深n阱4004在衬底4002中形成，如参考图2A描述。为清晰，场氧化物元件不在图4中示出。
第一漏极结构4006和第二漏极结构4008包括交替n型漏极扩散区4010和p型SCR端子4012。具有不同的漏极扩散区和SCR端子配置的漏极结构的其它实现在本实施例的保护范围内。漏极扩散区4010和SCR端子4012形成，如参考图2D描述。n型第一RESURF区4014在深n阱4004中形成以便围绕第一漏极结构4006，如参考图2B到图2E讨论。相似地，n型第二RESURF区4016在深n阱4004中形成以便围绕第二漏极结构4008。第一RESURF区4014在深n阱4004中横向毗连第一漂移区，并且第二RESURF区4016在深n阱4004中横向毗连第二漂移区。
第三漏极结构4018在第一漏极结构4006和第二漏极结构4006之间深n阱4004中形成。第三漏极结构4018包括交替n型漏极扩散区4010和p型SCR端子4012。在本实施例的其它实现中，漏极扩散区和SCR端子可以与图4中示出不同配置。在本实施例中，第三漏极结构4018不接触RESURF区。
p型第一体区4020在第一漏极结构4006和第三漏极结构4018之间深n阱4004中形成，如参考图2B描述。第一MOS栅极4022在衬底4002的顶面上形成，与第一体区4020重叠，如参考图2C描述。为清晰，侧壁隔板不在图4中示出。为清晰，场板不在图4中示出。
第一源极结构4024在第一体区4020中形成。第一源极结构4024包括n型源极扩散区4026和p型体接触扩散区4028。具有不同的源极扩散区和体接触扩散区配置的第一源极结构的其它实现在本实施例的保护范围内。源极扩散区4026和p型体接触扩散区4028形成，如参考图2D描述。
在RESURF区4014和第一体区4020之间，以及在第三漏极结构4018和第一体区4020之间的横向空间经调整，因此在第一漏极结构4006和第一源极结构4024之间的击穿比在第三漏极结构4018和第一源极结构4024之间的击穿更可能。
相似地，p型第二体区4030在第二漏极结构4008和第三漏极结构4018之间深n阱4004中形成。第二MOS栅极4032在衬底4002的顶面上形成，与第二体区4030重叠。第二源极结构4034在第二体区4030中形成。在第二RESURF区4016和第二体区4030之间，以及在第三漏极结构4018和第二体区4030之间的横向空间经调整，因此在第二漏极结构4008和第二源极结构4034之间的击穿比在第三漏极结构4018和第二源极结构4034之间的击穿更可能。
在集成电路4000的操作期间，击穿可以用在SCRMOS晶体管中减少电流丝形成的方式在第一漏极结构4006和第一源极结构4024之间，或在第二漏极结构4008和第二源极结构4034之间，如参考图2E描述。SCR电流可以用提供高于其它SCRMOS配置的每单位面积电流浓度的方式，在第一漏极结构4006和第一源极结构4024之间，在第二漏极结构4008和第二源极结构4034之间，在第三漏极结构4018和第一源极结构4024之间，并在第三漏极结构4018和第二源极结构4034之间流动。
具有漏极结构、源极结构以及不同于图4中示出的SCRMOS晶体管其它元件的其它配置的SCRMOS晶体管的实现在本实施例的保护范围内。
认识到p沟道SCRMOS晶体管可以用掺杂剂极性的合适改变在集成电路中形成，如参考图4描述。
图5是含有根据示例进一步实施例形成的n沟道SCRMOS晶体管的集成电路的顶视图。集成电路5000在衬底5002中和衬底5002上形成，如参考图2A描述。深n阱5004在衬底5002中形成，如参考图2A描述。为清晰，场氧化物元件不在图5中示出。
漏极结构5006包括交替n型漏极扩散区5008和p型SCR端子5010。具有不同的漏极扩散区和SCR端子配置的漏极结构的其它实现在本实施例的保护范围内。漏极扩散区5008和SCR端子5010形成，如参考图2D描述。n型RESURF区5012在深n阱5004中形成以便围绕漏极结构5006，如参考图2B-2E讨论。每个RESURF区5012都在深n阱5004中横向毗连至少一个漂移区。
P型体区5014在漏极结构5006之间深n阱5004中形成，如参考图2B描述。MOS栅极5016在衬底5002的顶面上形成，与体区5014重叠，如参考图2C描述。为清晰，侧壁隔板不在图5中示出。为清晰，场板不在图5中示出。
源极结构5018在体区5014中形成。源极结构5018包括n型源极扩散区5020和p型体接触扩散区5022。具有不同的源极扩散区和体接触扩散区配置的源极结构的其它实现在本实施例的保护范围内。源极扩散区5020和体接触扩散区5022形成，如参考图2D描述。
在集成电路4000的操作期间，击穿可以用在SCRMOS晶体管中减少电流丝形成的方式在漏极结构5006和源极结构5018之间，如参考图2E描述。
具有漏极结构、源极结构以及不同于图5中示出的SCRMOS晶体管其它元件的其它配置的SCRMOS晶体管的实现在本实施例的保护范围内。
认识到p沟道SCRMOS晶体管可以用掺杂剂极性的合适改变在集成电路中形成，如参考图5描述。
具有在示例实施例背景下描述的特征或步骤的一个或更多的不同组合的实施例意图因此覆盖，该示例实施例具有这样特征或步骤的全部或仅一些。本领域技术人员意识到许多其它实施例和变化在本要求发明的保护范围内也是可能的。

Claims (14)

1.一种集成电路，包含：
具有第一导电类型的半导体衬底；以及
可控硅整流器金属氧化物半导体晶体管，即SCRMOS晶体管，所述SCRMOS晶体管在所述半导体衬底上形成；所述SCRMOS晶体管包括：
深阱，其在所述半导体衬底中形成，所述深阱具有与所述第一导电类型相反的第二导电类型，并且所述深阱包括漂移区；
降低表面场区，即RESURF区，其在所述深阱中形成，从而所述RESURF区横向毗连所述漂移区，所述RESURF区具有所述第二导电类型，其中所述RESURF区的掺杂浓度是所述漂移区的掺杂浓度的至少两倍；
体区，其在所述深阱中形成，从而所述体区与所述RESURF区相反地横向毗连所述漂移区，所述体区具有所述第一导电类型；
MOS栅极，其在所述半导体衬底上形成，以使所述MOS栅极与所述体区的一部分重叠；
漏极结构，其在所述RESURF区中形成，所述漏极结构具有：
漏极扩散区，其具有所述第二导电类型，以使所述漏极扩散区的掺杂浓度比所述RESURF区的所述掺杂浓度大至少三倍；以及
可控硅整流器端子，即SCR端子，其具有所述第一导电类型；以及
源极结构，其在所述体区中形成，所述源极结构具有：
邻近所述MOS栅极的源极扩散区，其具有所述第二导电类型；以及
体接触扩散区，其具有所述第一导电类型。
2.根据权利要求1所述的集成电路，其中所述SCRMOS晶体管进一步包括第二漏极结构，所述第二漏极结构在所述深阱中形成以使所述第二漏极结构不接触RESURF区；所述第二漏极结构具有第二漏极扩散区，所述第二漏极扩散区具有所述第二导电类型；以及SCR端子具有所述第一导电类型。
3.根据权利要求2所述的集成电路，其中所述SCRMOS晶体管进一步具有：
在所述深阱中的第二漂移区；
第二RESURF区，其在所述深阱中形成，从而所述第二RESURF区横向毗连所述第二漂移区，所述第二RESURF区具有所述第二导电类型，其中所述第二RESURF区的掺杂浓度是所述漂移区的掺杂浓度的至少两倍；以及
第三漏极结构，其在所述第二RESURF区中形成，所述第三漏极结构具有：
第三漏极扩散区，其具有所述第二导电类型，以使所述第三漏极扩散区的掺杂浓度比所述第二RESURF区的所述掺杂浓度大至少三倍；以及
第三SCR端子，其具有所述第一导电类型。
4.根据权利要求1所述的集成电路，其中所述SCRMOS晶体管进一步包含：
所述第二导电类型的多个RESURF区，其在所述深阱中形成，从而每个RESURF区横向毗连至少一个漂移区，并且每个RESURF区的掺杂浓度是横向毗连的所述至少一个漂移区的掺杂浓度的至少两倍；以及
多个漏极结构，其在所述RESURF区中形成，所述漏极结构每个都具有：
漏极扩散区，其具有所述第二导电类型，以使所述漏极扩散区的掺杂浓度比含有所述漏极扩散区的所述RESURF区的掺杂浓度大至少三倍；以及
SCR端子，其具有所述第一导电类型；
以使所述SCRMOS晶体管中的每个漏极结构都由RESURF区围绕。
5.根据权利要求4所述的集成电路，其中所述第一导电类型是p型导电，并且所述第二导电类型是n型导电。
6.根据权利要求4所述的集成电路，其中所述第一导电类型是n型导电，并且所述第二导电类型是p型导电。
7.一种包括可控硅整流器金属氧化物半导体晶体管即SCRMOS晶体管的集成电路，包含：
深阱，所述深阱具有第一导电类型并包括漂移区；
降低表面场区，即RESURF区，其在所述深阱中形成，从而所述RESURF区横向毗连所述漂移区，所述RESURF区具有所述第一导电类型，其中所述RESURF区的掺杂浓度是所述漂移区的掺杂浓度的至少两倍；
体区，其在所述深阱中形成，从而所述体区与所述RESURF区相反地横向毗连所述漂移区，所述体区具有与所述第一导电类型相反的第二导电类型；
MOS栅极，其与所述体区的一部分重叠；
漏极结构，其在所述RESURF区中形成，所述漏极结构具有：
漏极扩散区，其具有所述第一导电类型，以使所述漏极扩散区的掺杂浓度比所述RESURF区的所述掺杂浓度大至少三倍；以及
可控硅整流器端子，即SCR端子，其具有所述第二导电类型；以及
源极结构，其在所述体区中形成，所述源极结构具有：
邻近所述MOS栅极的源极扩散区，其具有所述第一导电类型；以及
体接触扩散区，其具有所述第二导电类型。
8.根据权利要求7所述的集成电路，其中所述SCRMOS晶体管进一步包括第二漏极结构，所述第二漏极结构在所述深阱中形成，以使所述第二漏极结构不接触RESURF区；所述第二漏极结构具有第二漏极扩散区，所述第二漏极扩散区具有所述第一导电类型；以及SCR端子具有所述第二导电类型。
9.根据权利要求8所述的集成电路，其中所述SCRMOS晶体管进一步包括：
在所述深阱中的第二漂移区；
第二RESURF区，其在所述深阱中形成，从而所述第二RESURF区横向毗连所述第二漂移区，所述第二RESURF区具有所述第一导电类型，其中所述第二RESURF区的掺杂浓度是所述漂移区的掺杂浓度的至少两倍；以及
第三漏极结构，其在所述第二RESURF区中形成，所述第三漏极结构具有：
第三漏极扩散区，其具有所述第一导电类型，以使所述第三漏极扩散区的掺杂浓度比所述第二RESURF区的所述掺杂浓度大至少三倍；以及
第三SCR端子，其具有所述第二导电类型。
10.一种形成集成电路的方法，包含：
提供具有第一导电类型的半导体衬底；以及
通过工艺在所述半导体衬底上形成可控硅整流器金属氧化物半导体晶体管，即SCRMOS晶体管，包括：
在所述半导体衬底中形成深阱，所述深阱具有与所述第一导电类型相反的第二导电类型，并且所述深阱具有漂移区；
在所述深阱中形成降低表面场区，即RESURF区，从而所述RESURF区横向毗连所述漂移区，所述RESURF区具有所述第二导电类型，并且所述RESURF区具有是所述漂移区的掺杂浓度至少两倍的掺杂浓度；
在所述深阱中形成体区，从而所述体区与所述RESURF区相反地横向毗连所述漂移区，并从而所述体区具有所述第一导电类型；
在所述半导体衬底上形成MOS栅极，从而所述MOS栅极与所述体区的一部分重叠；
在所述RESURF区中形成漏极结构，其包括：
形成漏极扩散区，其具有所述第二导电类型，从而所述漏极扩散区的掺杂浓度比所述RESURF区的所述掺杂浓度大至少三倍；以及
形成可控硅整流器端子，即SCR端子，其具有所述第一导电类型；以及
在所述体区中形成源极结构，其包括：
形成邻近所述MOS栅极的源极扩散区，其具有所述第二导电类型；以及
形成体接触扩散区，其具有所述第一导电类型。
11.根据权利要求10所述的方法，其中形成所述SCRMOS晶体管进一步包括形成第二漏极结构，所述第二漏极结构在所述深阱中形成以使所述第二漏极结构不接触RESURF区；所述第二漏极结构具有第二漏极扩散区，所述第二漏极扩散区具有所述第二导电类型；以及形成SCR端子，所述SCR端子具有所述第一导电类型。
12.根据权利要求11所述的方法，其中形成所述SCRMOS晶体管进一步包括：
在所述深阱中形成第二漂移区；
在所述深阱中形成第二RESURF区，从而所述第二RESURF区横向毗连所述第二漂移区，所述第二RESURF区具有所述第二导电类型，其中所述第二RESURF区的掺杂浓度是所述漂移区的掺杂浓度的至少两倍；以及
在所述第二RESURF区中形成第三漏极结构，包括：
形成第三漏极扩散区，其具有所述第二导电类型，以使所述第三漏极扩散区的掺杂浓度比所述第二RESURF区的所述掺杂浓度大至少三倍；以及
形成第三SCR端子，其具有所述第一导电类型。
13.根据权利要求12所述的方法，其中所述第一导电类型是p型导电，并且所述第二导电类型是n型导电。
14.根据权利要求12所述的方法，其中所述第一导电类型是n型导电，并且所述第二导电类型是p型导电。
CN201080065938.1A 2010-01-27 2010-12-16 在BiCMOS工艺技术中的高电压可控硅整流器金属氧化物半导体 Active CN102834919B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US12/694,808 2010-01-27
US12/694,808 US8120108B2 (en) 2010-01-27 2010-01-27 High voltage SCRMOS in BiCMOS process technologies
PCT/US2010/060842 WO2011093953A2 (en) 2010-01-27 2010-12-16 High voltage scrmos in bicmos process technologies

Publications (2)

Publication Number Publication Date
CN102834919A CN102834919A (zh) 2012-12-19
CN102834919B true CN102834919B (zh) 2015-11-25

Family

ID=44308321

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201080065938.1A Active CN102834919B (zh) 2010-01-27 2010-12-16 在BiCMOS工艺技术中的高电压可控硅整流器金属氧化物半导体

Country Status (4)

Country Link
US (1) US8120108B2 (zh)
JP (1) JP5896919B2 (zh)
CN (1) CN102834919B (zh)
WO (1) WO2011093953A2 (zh)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5492610B2 (ja) * 2010-03-11 2014-05-14 パナソニック株式会社 半導体装置及びその製造方法
DE112011103469B4 (de) * 2010-10-15 2023-01-19 Mitsubishi Electric Corporation Halbleitervorrichtung
US9711593B2 (en) * 2011-12-23 2017-07-18 Taiwan Semiconductor Manufacturing Company, Ltd. Dummy gate for a high voltage transistor device
CN103378087B (zh) * 2012-04-28 2016-02-24 无锡华润上华半导体有限公司 静电释放保护结构及其制造方法
US8878284B2 (en) 2012-04-30 2014-11-04 Texas Instruments Incorporated Programmable SCR for LDMOS ESD protection
JP5904905B2 (ja) * 2012-08-23 2016-04-20 株式会社東芝 半導体装置
JP2014212156A (ja) * 2013-04-17 2014-11-13 セイコーエプソン株式会社 半導体装置及びその製造方法
US10249614B2 (en) * 2015-05-28 2019-04-02 Macronix International Co., Ltd. Semiconductor device
US10692853B2 (en) * 2015-09-14 2020-06-23 Semiconductor Components Industries, Llc Electrostatic discharge (ESD) robust transistors and related methods
FR3091021B1 (fr) * 2018-12-20 2021-01-08 St Microelectronics Tours Sas Thyristor vertical

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1539169A (zh) * 2001-06-14 2004-10-20 ͨ�ð뵼�幫˾ 对称沟槽mosfet器件及其制造方法
CN1641886A (zh) * 2004-01-16 2005-07-20 崇贸科技股份有限公司 具有一分开井结构的隔离的高电压ldmos晶体管
CN101036231A (zh) * 2004-09-16 2007-09-12 飞兆半导体公司 具有堆叠的异质－掺杂缘及缓变漂移区的增强的resurf hvpmos器件
CN101048867A (zh) * 2004-08-26 2007-10-03 德州仪器公司 双向esd保护电路
CN101262010A (zh) * 2007-03-06 2008-09-10 台湾积体电路制造股份有限公司 金属氧化物半导体晶体管及高压金属氧化物半导体晶体管

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6137140A (en) * 1997-11-26 2000-10-24 Texas Instruments Incorporated Integrated SCR-LDMOS power device
JP4357127B2 (ja) * 2000-03-03 2009-11-04 株式会社東芝 半導体装置
GB0107405D0 (en) * 2001-03-23 2001-05-16 Koninkl Philips Electronics Nv Field effect transistor structure and method of manufacture
US6773997B2 (en) * 2001-07-31 2004-08-10 Semiconductor Components Industries, L.L.C. Method for manufacturing a high voltage MOSFET semiconductor device with enhanced charge controllability
JP3824310B2 (ja) * 2002-01-18 2006-09-20 ローム株式会社 二重拡散型ｍｏｓｆｅｔおよびこれを用いた半導体装置
JP4761691B2 (ja) * 2002-06-24 2011-08-31 富士電機株式会社 半導体装置
KR100638456B1 (ko) * 2004-12-30 2006-10-24 매그나칩 반도체 유한회사 이에스디 보호회로 및 그 제조방법
US7414287B2 (en) * 2005-02-21 2008-08-19 Texas Instruments Incorporated System and method for making a LDMOS device with electrostatic discharge protection
TWI267984B (en) * 2005-12-07 2006-12-01 Richtek Technology Corp Lateral DMOS device insensitive to the corner oxide
US7968936B2 (en) * 2007-12-31 2011-06-28 Texas Instruments Incorporated Quasi-vertical gated NPN-PNP ESD protection device
JP2009277775A (ja) * 2008-05-13 2009-11-26 Sharp Corp 半導体装置及びその製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1539169A (zh) * 2001-06-14 2004-10-20 ͨ�ð뵼�幫˾ 对称沟槽mosfet器件及其制造方法
CN1641886A (zh) * 2004-01-16 2005-07-20 崇贸科技股份有限公司 具有一分开井结构的隔离的高电压ldmos晶体管
CN101048867A (zh) * 2004-08-26 2007-10-03 德州仪器公司 双向esd保护电路
CN101036231A (zh) * 2004-09-16 2007-09-12 飞兆半导体公司 具有堆叠的异质－掺杂缘及缓变漂移区的增强的resurf hvpmos器件
CN101262010A (zh) * 2007-03-06 2008-09-10 台湾积体电路制造股份有限公司 金属氧化物半导体晶体管及高压金属氧化物半导体晶体管

Also Published As

Publication number Publication date
JP5896919B2 (ja) 2016-03-30
US20110180870A1 (en) 2011-07-28
CN102834919A (zh) 2012-12-19
WO2011093953A3 (en) 2011-10-13
US8120108B2 (en) 2012-02-21
WO2011093953A2 (en) 2011-08-04
JP2013518431A (ja) 2013-05-20

Similar Documents

Publication Publication Date Title
CN102834919B (zh) 在BiCMOS工艺技术中的高电压可控硅整流器金属氧化物半导体
US10541326B2 (en) Multiple shielding trench gate FET
US9153666B1 (en) LDMOS with corrugated drift region
US7508032B2 (en) High voltage device with low on-resistance
US9117841B2 (en) Mergeable semiconductor device with improved reliability
US8786013B2 (en) Trench transistor
CN105321824B (zh) 半导体装置的制造方法
US9171916B1 (en) LDMOS with thick interlayer-dielectric layer
US10249752B2 (en) Semiconductor devices having segmented ring structures
US20130082321A1 (en) Dual-gate vdmos device
EP2160763A1 (en) Electrostatic discharge protection devices and methods for fabricating semiconductor devices including the same
US7649222B2 (en) Semiconductor device
US20170263770A1 (en) Semiconductor device and manufacturing method of the same
CN109980010B (zh) 一种半导体器件的制造方法和集成半导体器件
CN102822969B (zh) 在BiCMOS工艺技术中的高压SCRMOS
CN111370486A (zh) 沟槽型mos场效应晶体管及方法、电子设备
JP2006041308A (ja) 半導体装置
KR101483721B1 (ko) 오목한 셀 구조를 갖는 파워 모스펫 및 그 제조방법
CN109952633B (zh) 半导体装置及其制造方法
TWI647747B (zh) 功率場效電晶體、功率場效電晶體裝置及製造功率場效電晶體之方法
CN113764281A (zh) 半导体器件及其形成方法
JPH05218414A (ja) 半導体装置及び半導体装置の製造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant