TWI647747B - 功率場效電晶體、功率場效電晶體裝置及製造功率場效電晶體之方法 - Google Patents

功率場效電晶體、功率場效電晶體裝置及製造功率場效電晶體之方法 Download PDF

Info

Publication number
TWI647747B
TWI647747B TW103130577A TW103130577A TWI647747B TW I647747 B TWI647747 B TW I647747B TW 103130577 A TW103130577 A TW 103130577A TW 103130577 A TW103130577 A TW 103130577A TW I647747 B TWI647747 B TW I647747B
Authority
TW
Taiwan
Prior art keywords
layer
patterned
field effect
effect transistor
power field
Prior art date
Application number
TW103130577A
Other languages
English (en)
Other versions
TW201517138A (zh
Inventor
珍Ｍ 雷納
皮爾 賈鮑德
格瑞梅Ｊ 安德森
戴爾Ｎ 瓦格罕
Original Assignee
恩智浦美國公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 恩智浦美國公司 filed Critical 恩智浦美國公司
Publication of TW201517138A publication Critical patent/TW201517138A/zh
Application granted granted Critical
Publication of TWI647747B publication Critical patent/TWI647747B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4983—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET with a lateral structure, e.g. a Polysilicon gate with a lateral doping variation or with a lateral composition variation or characterised by the sidewalls being composed of conductive, resistive or dielectric material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66719—With a step of forming an insulating sidewall spacer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1041—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a non-uniform doping structure in the channel region surface
    • H01L29/1045—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a non-uniform doping structure in the channel region surface the doping structure being parallel to the channel length, e.g. DMOS like
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/42376—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the length or the sectional shape

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

本發明提供一種功率場效電晶體、功率場效電晶體裝置及製造功率場效電晶體之方法。在製造該功率場效電晶體時，縮短製造該功率場效電晶體之本體區域之一本體驅動步驟以便讓該功率場效電晶體獲得一非常低之導通電阻。在該本體區域之摻雜物之植入步驟之前，加入一預本體驅動步驟。在該預本體驅動步驟及該本體驅動步驟時，氧化該功率場效電晶體之一多晶矽層之側壁以獲得一功率場效電晶體，且該功率場效電晶體在該等側壁具有一氧化多晶矽層，而該氧化多晶矽層係厚到足以防止電流過早由閘極注入該功率場效電晶體之源極區域。

Description

功率場效電晶體、功率場效電晶體裝置及製造功率場效電晶體之方法 發明領域
本發明係有關於功率場效電晶體、功率場效電晶體裝置及製造功率場效電晶體之方法。功率場效電晶體係組配成在非常大電壓，例如，大於500伏特，或甚至大於1k伏特之電壓下操作。因此功率場效電晶體具有一非常大之崩潰電壓。當多數功率場效電晶體組合在一裝置中時，該裝置可傳導非常大之電流，例如，大於250安培，或甚至大於500安培之電流。
發明背景
例如金屬氧化物半導體場效電晶體(MOSFET)之半導體裝置通常在例如汽車電子裝置、電源供應、遠距離通訊之多種應用中作為功率裝置，而該等應用需要裝置在數十至數百安培(A)之範圍內的電流下操作。
以往，藉由施加電壓於一MOSFET之閘極電極， 將形成連接源極及汲極區域而讓一電流可流動之一通道。一旦該MOSFET裝置導通，在電流與電壓之間的關係幾乎是線性的，這表示該裝置具有一電阻之性質。該電阻被稱為導通-狀態電阻Rdson。
通常，具有低導通-狀態電阻Rdson之功率MOSFET裝置是較佳的，因為它們具有較高之電流容量。在該功率MOSFET裝置中通常並聯地配置用以減少該Rdson之多數電晶體基極晶槽且該導通-狀態電阻Rdson可藉由增加一功率MOSFET裝置之封裝密度，即每cm2基極槽之數目來減少。該等多數並聯配置之電晶體基極槽可具有不同形狀，例如六角形槽、指、帶或波。US2006/0145252A1揭露包含多數電晶體基極槽之一功率半導體裝置，且該等電晶體基極槽具有一四分支形狀。
文獻US365931B1提出一閘極隔離結構，該閘極隔離結構適用於隔離上述功率裝置之閘極。圖1顯示該閘極隔離結構之結構的橫截面圖。該N基材1包含一P-區域2，且多數N材料源極區域3設置在該P-區域2中。部份在該等源極區域3、該P-區域2及該N基材1上方設置一閘極氧化物層4且在該閘極氧化物層之一子區上設置一多晶矽之絕緣閘極5。在該閘極5之頂部是一沈積之氧化物層且在該閘極5之側壁設置使該閘極5與其他層分開之一氧化物層9。環繞該閘極5、氧化物層9設置一氮化物層10。與該氮化物層10之側壁相鄰且在該閘極氧化物層4上方之一部份上方，設置一氧化物分隔物8，且一金屬層7沈積在上述結構上方， 用以形成一源極接觸。該N基材1之一背面(未圖示)，即，相對於設置該閘極氧化物層4之表面的一表面，設有一汲極接觸。依據上述專利，在一特定加工步驟中，放置該氧化物層9，因此，使用另一加工處理來製造該氧化物層9。此外，上述文獻為該氧化物層9提出大約等於該閘極氧化物層4之厚度的一厚度。沈積該氧化物層9是一非常複雜加工步驟。依據上述文獻，該氧化物層9係在第二摻雜物離子植入及用以獲得該等源極區域3之後續擴散時藉由包含氧化形成在該多晶矽層5之側壁上的氧化物層9而製成。
發明概要
本發明提供一種如在附加申請專利範圍中所述之功率場效電晶體、功率場效電晶體裝置及製造功率場效電晶體之方法。
本發明之特定實施例將在申請專利範圍之依附項中提出。
本發明之這些及其他特性將由以下所述實施例了解及參照以下所述實施例說明。
1‧‧‧N基材
2‧‧‧P-區域
3‧‧‧源極區域
4‧‧‧閘極氧化物層
5‧‧‧閘極
7‧‧‧金屬層
8‧‧‧氧化物分隔物
9‧‧‧氧化物層
10‧‧‧氮化物層
99‧‧‧圓圈部份
102‧‧‧第二氮化矽層
104‧‧‧導電材料
106‧‧‧層間介電層
108‧‧‧第一氮化矽層
110‧‧‧第一氧化多晶矽層
112‧‧‧多晶矽層
114‧‧‧閘極氧化物層
116‧‧‧第一側
118‧‧‧磊晶層
120‧‧‧分隔物
122‧‧‧源極區域
124‧‧‧區域
126‧‧‧保護區域
128‧‧‧本體區域
130‧‧‧第一開口
132‧‧‧第二開口
150‧‧‧第二氧化多晶矽層
180,182‧‧‧箭號
199‧‧‧部份
200‧‧‧功率場效電晶體；晶圓
202‧‧‧基材
204‧‧‧磊晶層
206‧‧‧背封
208‧‧‧多晶矽(多晶Si)背封層
210‧‧‧低溫氧化物(LTO)層
212‧‧‧初始氧化物層
214‧‧‧作用區
216‧‧‧閘極氧化物層
218‧‧‧多晶Si層
220‧‧‧N-覆蓋植入
222‧‧‧多氧化物層
224‧‧‧氮化矽層
226‧‧‧層間介電(ILD)層
228‧‧‧閘極疊層
230‧‧‧作用區域
232‧‧‧邊緣槽
234‧‧‧中央槽
236‧‧‧離子植入加工步驟
238‧‧‧硼離子
240‧‧‧第一PHV“本體”區域
242‧‧‧第二PHV“本體”區域
243‧‧‧氧化多晶Si層
244‧‧‧光阻層
245‧‧‧N+植入步驟
246‧‧‧周邊區域
248‧‧‧砷(As)離子
250‧‧‧氮化物層
252‧‧‧TEOS氧化物層
254‧‧‧分隔物
256‧‧‧水平部份
258‧‧‧垂直部份
260‧‧‧植入步驟
262‧‧‧硼離子
264‧‧‧p+區域
266‧‧‧n型源極/汲極(n s/d)區域
267‧‧‧通道區域
270‧‧‧光阻層
272‧‧‧鋁-矽層
274‧‧‧鈍化疊層
276‧‧‧鈦-鎳-釩-銀合金層
tgox1‧‧‧第一層厚度
tgox2‧‧‧第二層厚度
tp_ox‧‧‧橫向厚度
圖式簡單說明
本發明之細節、特性及實施例將，只藉由舉例，參照圖式進一步說明。在圖中之實施例只是為了簡化及清楚而顯示且不一定依比例繪製。
圖1示意地顯示一閘極隔離結構之一習知例。
圖2示意地顯示依據這文獻之一功率場效電晶體的一實施例。
圖3示意地顯示一功率場效電晶體之一實施例的細節。
圖4至19示意地顯示製造一功率場效電晶體之一晶圓之橫截面圖，且該等橫截面圖顯示該製造程序之不同步驟(應注意的是在圖7後，比例向該晶圓之一更放大圖改變)。
在圖中之元件係為簡化及清楚而顯示且不一定依比例繪製。在圖中，對應於已說明之元件的元件可具有相同符號。
較佳實施例之詳細說明
圖2示意地顯示依據本文獻之申請專利範圍之一功率場效電晶體200之一部份的實施例。如在圖之左側、右側及底端所示，該功率場效電晶體200以這些方向進一步延伸。應注意的是圖2中所示之部份係有關於圖1之習知裝置之圓圈部份99。因此，圖2中所示之結構係在右端以類似於圖2之所示結構的一鏡像組態繼續。圖2之所示實施例係該功率場效電晶體200之一橫截面圖(該橫截面圖係以垂直於一磊晶層118之一方向作成)。如前所述，功率場效電晶體可具有不同形狀，且在一實施例中，在一俯視圖(當由設置導電材料104側之該功率場效電晶體200頂側向該功率場效電晶體200看時的圖)中所見之功率場效電晶體200之基本形狀係揭露在專利申請案US2006/0145252中之形狀。圖2 之橫截面圖對應於沿US2006/0145252A1之圖4與5之線C-C之一部份的一橫截面圖。
該功率場效電晶體200之基礎係一第一導電型之一基材(未圖示)，且一第一導電型之一磊晶層118設置在該基材上。在這層內，具有一第二導電型之一本體區域128。該本體區域128由該磊晶層118之一第一側116延伸進入該磊晶層118。或者，在該本體區域128內設置一區域124，且該區域124具有比該本體區域128之第二導電摻雜之摻雜濃度高的第二導電摻雜之一摻雜濃度。該區域124由該第一側116延伸進入該本體區域128。或者，在本體區域128內亦設置一保護區域126，且該保護區域126係界定在文獻US8188539中，且具有依據文獻US8188539之特性。具有大部份第一導電型之摻雜物的一源極區域122可具有一環形，且設置在該本體區域128內，更詳而言之，在該任選保護區域126及該任選區域124中。在一實施例中，該第一導電型係依N摻雜物而定且該第二導電型係依P摻雜物而定。在另一實施例中，該第一導電型係依P摻雜物而定且該第二導電型係依N摻雜物而定。
在磊晶層118上方且至少部份地在各本體區域128、區域124、保護區域126及該源極區域122之上方，設置一(圖案化)閘極氧化物層114，且該(圖案化)閘極氧化物層114具有與該本體區域128相鄰之一第一開口130，而該本體區域128具有該區域124、具有該保護區域126且具有該源極區域122。該源極區域122之一部份在該(圖案化)閘 極氧化物層114下方延伸且該源極區域122之另一部份係與該閘極氧化物層114之第一開口130相鄰。在該閘極氧化物層114上方設置一多晶矽層112、一(圖案化)第一氧化多晶矽層110及一(圖案化)第一氮化矽層108之一(圖案化)疊層。該疊層具有一第二開口132，且該第二開口132比該第一開口130大且與該第一開口130完全重疊。在該疊層上方可設置一層間介電層106。該多晶矽層112之一側壁，即面向該第二開口132(且，因此，亦面向該第一開口130)之側壁，具有一第二氧化多晶矽層150。又，一第二氮化矽層102係設置在該疊層之完整側壁上，且，因此設置在該第二氧化多晶矽層150上。該第二氮化矽層102亦延伸在未被該疊層覆蓋的該閘極氧化物層114之一表面上且在由第二氮化矽層102界定之一轉角中設置一介電材料之一分隔物120，例如，一TEOS氧化物層。TEOS係四原矽酸乙酯之縮寫。在由該(等)分隔物120界定之空間內，設置一導電材料104，例如，矽化鋁，以提供一源極接觸。與設置該磊晶層118之基材之一第二側相對的該基材之一第一側(未圖示)，可設置用以形成一汲極接觸之一導電層(未圖示)。
該功率場效電晶體200之電氣操作係在先前揭露於揭露類似功率場效電晶體之數件專利申請案中。當一適當電壓施加於由多晶矽層112所形成之閘極時，在該源極區域122與該汲極(未圖示)之間形成一電流可流過之一通道。
在一實施例中，設置包含多數功率場效電晶體200之一功率場效電晶體裝置(未圖示)。與例如， US2006/0145252之揭露一致，該等多數功率場效電晶體200可以一特定模式組合以便讓該功率場效電晶體裝置獲得一非常低導通-狀態電阻Rdson。應注意的是該等多數功率場效電晶體200係組合在一單一基材上。
應注意的是，在另一實施例中，該功率場效電晶體200可以一本體驅動時間非常短之製造技術製造以便讓該功率場效電晶體200獲得一非常低導通-狀態電阻。在緊接於植入該第二導電型摻雜物之一步驟後的該本體驅動步驟中，形成該真正之本體區域128。該本體驅動步驟包含該功率場效電晶體在製造時(且在這步驟準備好之情形下)被施加至少攝氏850度之一熱處理的一加熱步驟。在一實施例中，該本體驅動步驟(在植入第二導電型摻雜物後)包含比45分鐘短之一熱處理以便讓該功率場效電晶體200獲得一非常低導通-狀態電阻。藉由將本體驅動時間由80分鐘減少至40分鐘，該導通-狀態電阻Rdson減少15%。如果，例如，50萬功率場效電晶體基極槽(作為功率場效電晶體200)組合在一功率場效電晶體裝置上，且當以一25伏特之崩潰電壓使用多數功率場效電晶體且在該閘極源極電壓Vgs為10伏特時測量該功率場效電晶體裝置之導通-狀態電阻Rdson時，由於明顯減少該本體驅動時間，該導通-狀態電阻Rdson由0.7m歐姆下降至0.55m歐姆。在另一例中，如果1百萬功率場效電晶體基極槽如所述地(崩潰電壓25伏特)組合在一功率場效電晶體裝置上，且在該閘極源極電壓Vgs為10伏特瞬間測量該功率場效電晶體裝置之 Rdson時，由於明顯減少該本體驅動時間，該導通-狀態電阻Rdson由0.35m歐姆下降至0.275m歐姆。在另一例中，就具有一45伏特之崩潰電壓之功率場效電晶體而言，獲得一10%之減少。
圖3顯示圖2之一部份199。該閘極氧化物層114之一第一部份，即夾在該多晶矽層112與該磊晶層118(具有本體區域128)之間的一部份，具有以tgox1表示之一第一層厚度。該閘極氧化物層114之一第二部份，即夾在該源極區域122與該第二氮化矽層102之間的一部份，具有以tgox2表示之一第二層厚度。在實際情形中，該閘極氧化物層114之第二部份具有比該閘極氧化物層114之第一層厚度tgox1小之該閘極氧化物層114之第二層厚度tgox2。這是已實施而產生(圖2之)該第二開口132之一蝕刻步驟的結果。通常，該蝕刻步驟在該閘極氧化物層114之第二部份移除70埃，但是，在一稍後實施之氧化步驟後，因為該第二部份在後來實施之氧化步驟中部份地再氧化，所以在該第一層厚度tgox1與該第二層厚度tgox2之間的標準差減少。本發明人已發現在此情形下，一過早電流會透過該第二氮化矽層102之表面而由該多晶矽層112注入該本體區域128/源極區域122。該電流注入係通過該閘極氧化物層114及該第二氧化多晶矽層150之一穿隧。該等箭號180、182表示該電流之一軌跡(表示電子以與該等箭號180、182之方向相反之一方向移動)。它是亦涉及該第二氮化矽層102之一複雜機構，但是，一般相信該等電子未移動通過該第二氮化矽層 102，而是沿在該第二氮化矽層102與該閘極氧化物層114間之一界面及/或在該第二氮化矽層102與該第二氧化多晶矽層150間之一界面移動。
該第二氧化多晶矽層150具有一以tp_ox表示之橫向厚度。該橫向厚度tp_ox係在由該多晶矽層112向該第二開口132(請參見圖2)之一方向上測量而得。當該第一層厚度tgox1比該第二層厚度tgox2與該之橫向厚度tp_ox的總和小時，過早電流注入不會發生。如果這情形為真，當在該閘極(多晶矽層112)與該磊晶層118間之一電壓差變得太大時，發生由該多晶矽層112至該磊晶層118之“正常電流注入”而不是該過早電流注入。因此，依據這實施例，該氧化多晶矽層150具有防止電流過早由該第二閘極(多晶矽112)注入該磊晶層118(包括該本體區域128等)之一厚度。換言之，該第二氧化多晶矽層150存在圖2之功率場效電晶體200中以防止一過早電流注入發生。應注意的是圖2之功率場效電晶體200之第二氧化多晶矽層150不是藉由沈積另外之材料製成，而是該多晶矽層112之一氧化側壁。相較於材料必須沈積在該側壁上之一加工步驟，用以氧化該側壁之一加工步驟比較不複雜。因此可節省成本。氧化該側壁，例如，可在該功率場效電晶體之製造程序中之一特定時刻，當該側壁尚未被該氮化矽層102覆蓋時，利用該功率場效電晶體之一熱處理達成。如上所述且稍後將在這說明中說明，該氧化可藉由施加一預本體驅動步驟及一本體驅動步驟達成。相較於習知製造技術，當與在所屬技術領域中習 知之一單一本體驅動步驟之時間比較時，該預本體驅動步驟及該本體驅動步驟之時間總和未增加。因此，氧化該等側壁不會直接增加製造成本。
在一實施例中，該氧化多晶矽層150之橫向厚度係在由50埃至200埃之範圍內。在另一實施例中，該氧化多晶矽層150之厚度係在由70埃至160埃之範圍內。在一典型實施例中，該第一層厚度tgox1係在300埃與900埃之間。在另一典型實施例中，該第一層厚度tgox1係在350埃與700埃之間。
如上所述，在製造該功率場效電晶體時該本體區域128之真正形成包含一本體驅動步驟。在一實施例中，圖2之功率場效電晶體200亦進行一預本體驅動步驟，且該預本體驅動步驟係在植入該第二導電型之摻雜物之前不久施加。該預本體驅動步驟包含以一非常高溫度(例如，大於攝氏850度)在短於45分鐘之一段時間內熱處理在製造時(在該製造程序之狀態準備好之情形下)的功率場效電晶體。應注意的是該氧化多晶矽層150係在該製造程序之預本體驅動步驟及本體驅動步驟時形成。這些步驟之總長度必須長到足以獲得滿足上述條件之一足夠大橫向厚度tp_ox。
以下將對製造程序作更多說明。
請參閱圖4，成長或取得一初始材料之晶圓200，用以製造多數N型功率MOSFET裝置。該晶圓包含一高N-摻雜基材202，且一N型磊晶層204成長在該基材202上。該 基材202係一摻雜砷之<100>基材以產生一大約數mΩ.cm之電阻率。在該基材202之一背側形成一背封206，且該背封206包含設置成與一大約1μm低溫氧化物(LTO)層210相鄰之一大約1μm多晶矽(多晶Si)背封層208。接著在該磊晶層104上方成長一二氧化矽(SiO2)之初始氧化物層212至，在這例子中，一大於6000Å，例如6750Å之深度。
然後(圖5)，使用一習知遮罩技術，使用光阻(未圖示)界定一作用區214且使用包含一乾式、電漿、蝕刻步驟及一濕式蝕刻之一兩步驟蝕刻技術在該作用區214中移除該初始氧化物層212之一部份。這些蝕刻技術對所屬技術領域中具有通常知識者而言都是習知的且因此將不進一步說明。一旦已蝕刻該作用區214後，接著移除該光阻。
請參閱圖6，在這例子中，在該作用區214中接著成長由二氧化矽形成之一400Å閘極氧化物層216，接著在該晶圓200上沈積另一多晶Si層218。在這例子中，該另一多晶Si層218之厚度大於6000Å，例如，6500Å。接著對該多晶Si層218進行磷離子之一N-覆蓋植入220。
請參閱圖7，接著藉由成長與該多晶Si層218相鄰之一多氧化物層222形成與該另一多晶Si層218相鄰之一氧化物-氮化物-氧化物(ONO)疊層，然後使用一低壓化學蒸氣沈積(LPCVD)技術沈積一厚度450Å之氮化矽(Si3N4)層224。在這例子中，該多氧化物層之厚度係大約300Å。接著在該氮化矽層224上沈積一層間介電(ILD)層226，在這例子中，一6000Å四原矽酸乙酯(TEOS)層。
應注意的是在後續圖中只顯示該作用區214之一部份。換言之，在y-尺寸中之比例改變。
雖然在圖8中未顯示，但是沈積一光阻閘極遮罩以界定一閘極疊層228。然後，實施一兩步驟異向蝕刻程序。首先，在一氧化物反應性離子電漿蝕刻劑中移除該ONO疊層之一暴露部份。接著剝除該光阻層且對該晶圓200進行一清潔步驟。接著在一多晶Si反應性離子電漿蝕刻劑中移除多晶Si層218之一此時暴露部份以獲得一垂直疊層輪廓，且該垂直疊層輪廓除了該多晶Si層218亦包含該ONO疊層之一部份，且構成該閘極疊層228。該多晶Si層218之暴露部份之蝕刻係在該閘極氧化物層216停止，且接著，再對該晶圓200進行另一次清潔步驟。
該等已蝕刻區域及該閘極疊層228一起構成一作用區域230。關於圖8所實施之蝕刻產生一邊緣槽232及一中央槽234。如所屬技術領域中習知地，一MOSFET裝置包含許多邊緣及中央槽(未圖示)。但是為了簡化說明且因此清楚，只各顯示1個。
依據這實施例，在上述蝕刻步驟後，對該晶圓200提供一預PHV驅動步驟。該預PHV驅動步驟包含將該晶圓200暴露於，在這例子中，超過20分鐘在一1080℃下之一熱循環。該預PHV驅動步驟可，例如，具有一30分鐘之時間，或一甚至更長之時間，例如，40分鐘。應注意的是在圖2之說明中，該預PHV驅動步驟被稱為“預本體驅動步驟”。該預PHV驅動步驟具有一60分鐘之最長時間，或，在另一 實施例中，一短於45分鐘之時間。
請參閱圖9，對該作用區域230進行一離子植入加工步驟236，使得在該邊緣槽232及該中央槽234下方之磊晶層204植入正硼離子238，作為形成一第一P型高電壓(PHV)區域及一第二PHV區域(未顯示於圖9)之一第一步驟。在植入該等硼離子238時，該閘極氧化物層216作為該PHV離子植入之一篩氧化物層。
請參閱圖10a，在該離子植入步驟236後，接著進行一PHV驅動步驟作為形成該等第一與第二PHV“本體”區域240、242之一第二步驟，該PHV驅動步驟包含將該晶圓200暴露於，在這例子中，短於45分鐘在一1080℃之溫度下的一熱循環。該非常短PHV驅動步驟產生該製成之MOSFET之一非常低導通-狀態電阻Rdson。該PHV驅動步驟之熱循環時間係，例如，30分鐘，或甚至更短，例如，20分鐘。應注意的是在圖2之說明中，該PHV驅動步驟被稱為“本體驅動步驟”。該PHV驅動步驟具有一10分鐘之最短時間，或，在另一實施例中，一長於15分鐘之時間。
雖然此時未顯示在圖10a中，且未顯示在後續圖中，在上述預PHV驅動步驟及上述PHV驅動步驟中，該多晶Si層218之側壁(面向前述中央槽234及邊緣槽232)被氧化且形成一氧化多晶Si層243。這顯示在圖10b中。因此，在有圖10a與11至19中，該氧化多晶Si層243亦存在圖10a與10b所示之位置。該氧化多晶Si層243之特定優點係在圖2與3之上下文中說明。詳而言之，應注意的是該PHV驅動 步驟被縮短以獲得一非常低導通-狀態電阻Rdson且該非常短PHV驅動步驟產生一過薄氧化多晶Si層243使得，如在圖3之上下文中所述，一過早電流會由該閘極注入該MOSFET之源極區域。因此加入該預PHV驅動步驟以產生一足夠厚之氧化多晶Si層243，使得這過早電流注入不會發生。在該步驟，在該本體區域內亦設置一保護區域126(如圖2之上下文中所述)，且該保護區域126係定義在文獻US8188539中，且具有依據文獻US8188539之特徵。
接著使用另一遮罩技術(請參見圖11)，藉此將一光阻層244圖案化以暴露該中央槽234之一周邊區域246。接著對該光阻層244進行一N+植入步驟245，且該中央槽234之暴露周邊區域246允許砷(As)離子248植入該第二PHV區域242。然後，剝除該光阻層244。
請參閱圖12，接著使用一LPCVD技術在該晶圓200上沈積一薄氮化物層250。在這例子中，該氮化物層250係由氮化矽形成且厚度係300Å。雖然，在這例子中，該氮化物層250之厚度係300Å，但是該氮化物層250之厚度可在150Å與1000Å之間。在其他實施例中，該氮化物層250之厚度可在300Å與600Å之間。又，使用氮化矽形成該氮化物層只是一種保護層且應了解的是該氮化物層250之功能係阻擋至少一污染物，例如氫，且因此可使用可阻止該至少一污染物，例如氫通過之任何適當材料。在關於氮化矽之這例子中，藉由該LPCVD技術在一大約700℃與750℃間之溫度下使用矽烷(SiH4)。但是，雖然該矽烷，當然，含 有氫，但是該藉由使用該LPCVD技術所產生之矽-氫鍵是強固的且不會造成自由氫出現。接著使用一低溫氧化物(LTO)沈積技術沈積與該氮化物層250相鄰之一TEOS氧化物層252。在這例子中，該TEOS氧化物層252之厚度係6000Å。
一旦形成後，在一氧化物反應性離子蝕刻劑中異向地蝕刻該氮化物層250及該TEOS氧化物層252以產生複合分隔物254。因此，在這例子中，該多晶矽層150之厚度足夠薄以避免形成會影響該分隔物254之彎曲輪廓的任何凸起及孔穴。
該氮化物層250之一水平部份256如將在稍後詳細說明地作為對抗至少一種污染物之一保護層。在這例子中，該氮化物層250具有亦保護該閘極疊層228之一垂直部份258。
請參閱圖14，接著實行一覆蓋植入步驟260以分別透過該邊緣槽232及該中央槽234將硼離子262植入該等第一與第二PHV區域240、242中。實行這植入步驟260以便固定該等第一與第二PHV本體區域240、242之電位且改善該裝置之所謂未箝位電感性開關行為。請參閱圖15，對該等植入之砷離子248及該等植入之硼離子262進行在大於850℃，例如，900℃下30分鐘之一熱循環，且構成一退火步驟。這步驟在所屬技術領域中是習知的且因此，為了簡化，將不進一步說明。由於上述退火步驟，該邊緣槽232之第一PHV區域240只包含一p+區域264。就中央槽234而 言，該第二PHV區域242中包含一p+區域264及一環狀n型源極/汲極(n s/d)區域266，且該n型源極/汲極(n s/d)區域266連接在該中央槽234下方之該p+區域。應了解的是該n s/d區域266構成該裝置之一中央槽之一源極。
與該第二PHV區域242之表面相鄰且在該第二PHV區域242中在該第二PHV區域242之周邊與該n s/d區域266之間的一區域構成一通道區域267。由於該第二PHV區域242之形成的本質，該通道區域267在其與該源極266相鄰之一第一端之摻雜程度比在其與該第二PHV區域242之周邊相鄰之一第二端高。在這方面，該摻雜程度由該通道區域267之第一端至該通道區域267之第二端逐漸減少，即逐漸衰減。在這例子中，該通道區域267之第一端非常接近該閘極疊層228之邊緣，例如相距0.13μm。但是，該氮化物層250之水平部份256重疊該源極266之一大部份，因此對該通道區域提供保護，特別是保護該通道區域267之第一端不受上述至少一污染物，例如，氫污染。
接著使用一習知遮罩技術在該晶圓200之一最上方表面上沈積另一光阻層270(圖16)。雖然由於該閘極接觸(亦未圖示)係在該作用區域230之周邊而未顯示在圖16中，但是該光阻層270包含多數孔，且當對此時之裝置進行一反應性離子蝕刻步驟時，該等孔產生多數開口(未圖示)，而該等開口係形成為用以沈積金屬以允許一源極墊(未圖示)及一閘極疊層墊(未圖示)藉由鋁線與一裝置封裝件框架(未圖示)之墊連接。一旦蝕刻後，剝除該光阻層270且使 用在所屬技術領域中習知之一濺鍍技術沈積一鋁-矽層272(圖17)。該鋁-矽層272係沈積至一大約10μm之厚度。然後，使用一習知遮罩技術以另一光阻層(未圖示)覆蓋該鋁-矽層272，且接著在一噴灑蝕刻劑中蝕刻。為獲得一良好金屬-矽合金，該晶圓在一低溫爐中進行一燒結步驟，在這例子中，在一390℃之溫度下進行30分鐘。
請參閱圖18，使用一電漿加強化學蒸氣沈積法(PECVD)系統沈積包含一層未摻雜矽玻璃(USG)上覆氮化矽之一鈍化氧化物上氮化物疊層274且，在一光罩技術後，在一氧化物反應性離子蝕刻劑中蝕刻。但是，在另一實施例中，該鈍化疊層274可以一或多層適合用於扮演鈍化之角色之材料取代，且該材料不會將自由氫導入該裝置，或者，使自由氫導入該裝置減至最少。在這方面，該鈍化疊層包含一預定量自由氫，且自由氫係在該鈍化疊層274弱鍵結且藉由用以通過機械應力切斷該等鍵所施加之能量而由其各個鍵游離或釋放的氫原子或離子。在這例子中，該氫係與矽弱鍵結以形成矽-氫鍵。該預定量之自由氫不應足以在該功率MOSFET使用時造成該裝置之一臨界電壓之位移。
在提供該鈍化疊層274後(圖19)後，使用在所屬技術領域中習知之一背研磨技術移除該多晶Si背封層208及LTO背封層210直到該晶圓200之厚度係大約250μm為止，且使用一習知金屬噴敷技術在該基材202之背側沈積一鈦-鎳-釩-銀合金層276以形成一汲極。
上述例子係一N型磊晶功率MOSFET。因此應了解的是上述例子可修改以產生一P型磊晶功率MOSFET裝置。此外，雖然上述例子已在一功率MOSFET裝置中說明，但是提供上述保護層可應用於需要保護該通道區域不受污染物污染之其他場效電晶體(FET)裝置，例如MOSFET，即非功率MOSFET。
簡言之，在這申請案中提供一種功率場效電晶體、功率場效電晶體裝置及製造功率場效電晶體之方法。在製造該功率場效電晶體時，用以製造該功率場效電晶體之本體區域的一本體驅動步驟縮短以便讓該功率場效電晶體獲得一非常低導通電阻。在該本體區域之摻雜物之植入步驟前，加入一預本體驅動步驟。在該預本體驅動步驟及該本體驅動步驟中，該功率場效電晶體之一多晶矽層之側壁被氧化以獲得在該等側壁具有一氧化多晶矽層之一功率場效電晶體，且該氧化多晶矽層係厚到足以防止電流過早由該閘極注入該功率場效電晶體之源極區域。
在前述說明書中，本發明已對本發明之特定實施例說明過了。但是，明顯的是在不偏離在附加申請專利範圍中提出之本發明之較廣精神及範疇的情形下，可進行各種修改及變化。例如，該等連接可為適合，例如透過中間裝置，由各個節點、單元或裝置傳送信號或傳送信號至各個節點、單元或裝置之任一種連接。因此，除非暗示或另外聲明，該等連接可為直接連接或間接連接。
在此所述之半導體基材可為任一半導體材料或 多數材料之組合，例如砷化鎵、鍺化矽、絕緣層上覆矽(SOI)、矽、單晶矽等，及以上之組合。
雖然本發明已對特定導電型或電位之極性說明過了，但是所屬技術領域中具有通常知識者了解該等導電型及電位之極性可反轉。
此外，在說明中之該等用語“前”、“後”、“頂”、“底”、“上”、“下”等係用以達成說明之目的且不一定用以說明永久之相對位置。應了解的是所使用之該等用語在某些適當情形下是可互換的使得在此所述之本發明之實施例係，例如，可以在此所示或另外所述者以外之方位操作。
因此，應了解的是在此所示之結構只是示範，且事實上可實施達成相同功能性之許多其他結構。在一抽象、但仍明確之意義上，用以達成相同功能性之組件之任何配置係有效地“相關”使得所需功能性可以達成。
又，所屬技術領域中具有通常知識者可了解在上述操作之功能性間之邊界只是說明性的。多數操作之功能性可組合在一單一操作中，及/或一單一操作之功能性可分配在多數其他操作中。此外，其他實施例可包括一特定操作之多數例子，且在各種其他實施例中可改變操作之順序。
但是，亦可有其他修改例、變化例及替代例。因此，說明書及圖應被視為是一說明性的而不是限制性的。
在申請專利範圍中，放在括弧中之任何符號不應被視為限制該申請專利範圍。該用語“包含”不排除存在列 於申請專利範圍中者以外之其他元件或步驟。又，此外，在此使用之用語“一”係定義為一或大於一，又，在申請專利範圍中使用例如“至少一”及“一或一以上”之開端用語不應解釋為暗示藉由該定冠詞“一”導入另一請求元件將包含該導入請求元件之任一特定請求項限制於只包含一該元件之發明，即使當相同請求項包括開端用語“一或一以上”或“至少一”及例如“一”之定冠詞時亦然。除非另外聲明，使用例如“第一”及“第二”之用語來任意地區別該等用語說明之元件。因此，這些用語止不一定要表示該等元件之時序或其他優先順序。在互相不同請求項中提出之某些方法的事實不表示這些方法之一組合無法被用來獲得好處。

Claims (20)

  1. 一種製造功率場效電晶體之方法，該製造方法包含以下步驟：獲得一第一導電型之一基材，該基材具有一第一側；在該基材之該第一側上形成一圖案化閘極氧化物層，該圖案化閘極氧化物層包含一第一開口；形成一圖案化多晶矽層，該圖案化多晶矽層係至少形成在該圖案化閘極氧化物層之一部份上，該圖案化多晶矽層具有一側壁，且該側壁面向該圖案化閘極氧化物層之該第一開口；在一長於20分鐘之第一段時間內提供一預本體驅動步驟；及在該基材中形成一第二導電型之一本體區域，其中形成該第二導電型之該區域之步驟包含透過在該圖案化閘極氧化物層中之該第一開口將一第二導電型之摻雜物覆蓋植入該基材中的步驟，及在一短於45分鐘之第二段時間內提供一本體驅動步驟之步驟以獲得該本體區域，且該本體區域由該第一側延伸進入該基材至該第一開口下方且部分地在該圖案化閘極氧化物層下方，其中在該預本體驅動步驟及該本體驅動步驟中，在該圖案化多晶矽層之側壁形成一側氧化多晶矽層。
  2. 如請求項1之方法，其中該第一段時間及該第二段時間之一總長度係長到足以獲得具有在一橫方向上測得之一足夠橫向厚度的該側氧化多晶矽層以防止電流過早由該圖案化多晶矽層至該製成之功率場效電晶體之一源極區域注入該製成之功率場效電晶體，該源極區域由該第一側延伸進入該本體區域且部份地設置在該圖案化閘極氧化物層下方。
  3. 如請求項1至2中任一項之方法，其中該預本體驅動步驟及該本體驅動步驟包含一至少攝氏850度C之熱循環。
  4. 如請求項1至2中任一項之方法，其中該第一段時間長於30分鐘，及/或該第二段時間短於30分鐘。
  5. 如請求項1至2中任一項之方法，其中該形成該圖案化多晶矽層之步驟包含藉由一蝕刻步驟在該圖案化多晶矽層中蝕刻一第二開口的一步驟，其中該第二開口比該第一開口大且完全重疊該第一開口，藉此產生該圖案化閘極氧化物層之一第一區域，該第一區域係與該第一開口相鄰且未被該圖案化多晶矽層覆蓋。
  6. 如請求項2之方法，其中該形成該圖案化多晶矽層之步驟包含藉由一蝕刻步驟在該圖案化多晶矽層中蝕刻一第二開口的一步驟，其中該第二開口比該第一開口大且完全重疊該第一開口，藉此產生該圖案化閘極氧化物層之一第一區域，該第一區域係與該第一開口相鄰且未被該圖案化多晶矽層覆蓋，其中該圖案化閘極氧化物層在該第一區域具有在垂直於該基材之一方向上測得之一 第一厚度，該圖案化閘極氧化物層在該圖案化閘極氧化物層之一第二區域具有一第二厚度，且該第二區域係在該圖案化多晶矽層與該基材之間，其中該第一段時間與該第二段時間之總長度係長到足以獲得滿足該第一厚度與該橫向厚度之總和大於該第二厚度之條件的該橫向厚度。
  7. 如請求項2之方法，該橫向厚度小於200埃且該橫向厚度大於50埃。
  8. 如請求項1至2中任一項之方法，其中在該形成一圖案化多晶矽層之步驟中包括形成該圖案化多晶矽層、一圖案化氧化多晶矽層及一圖案化氮化矽層之一圖案化疊層，其中該圖案化氧化多晶矽層係與該圖案化多晶矽層相鄰且該圖案化氮化矽層係設置在遠離該圖案化多晶矽層的該圖案化氧化多晶矽層之一表面上。
  9. 如請求項1至2中任一項之方法，其中該獲得一第一導電型之基材之步驟包含在摻雜有該第一導電型之摻雜物之一基底材料層上成長摻雜有該第一導電型之摻雜物之一磊晶層的步驟，該基材之該第一側係遠離該基底材料層的該磊晶層之一表面。
  10. 一種功率場效電晶體，包含：一第一導電型之一半導體層，該半導體層具有一第一側；一第二導電型之一本體區域，係形成在該第一側且在該半導體層內側； 該第一導電型之多數源極區域，係形成在該第一側且在該本體區域內；一圖案化閘極氧化物層，係重疊在該第一側且在該半導體層上，並且在該本體區域上方具有一第一開口；一圖案化多晶矽層，係與該圖案化閘極氧化物層之至少一部份重疊；及一側氧化多晶矽層，係在該圖案化多晶矽層之一側壁，該側壁面向在該圖案化閘極氧化物層中之該第一開口，其中在該橫方向上測得之該側氧化多晶矽層的一橫向厚度係厚到足以防止電流過早由該圖案化多晶矽層至該製成之功率場效電晶體之該等多數源極區域注入該製成之功率場效電晶體。
  11. 如請求項10之功率場效電晶體，其中該圖案化多晶矽層包含一第二開口，該第二開口大於該第一開口且完全重疊該第一開口，該圖案化閘極氧化物層包含一第一區域，該第一區域與該第一開口相鄰且未被該圖案化多晶矽層覆蓋。
  12. 如請求項11之功率場效電晶體，其中該圖案化閘極氧化物層在該第一區域具有在垂直於該半導體層之一方向上測得之一第一厚度，該圖案化閘極氧化物層在該圖案化閘極氧化物之一第二區域具有一第二厚度，且該第二區域係在該圖案化多晶矽層與該半導體層之間，其 中該第一厚度與該橫向厚度之總和大於該第二厚度。
  13. 如請求項12之功率場效電晶體，其中該第一厚度小於該第二厚度。
  14. 如請求項10至13中任一項之功率場效電晶體，其中該橫向厚度小於200埃且該橫向厚度大於50埃。
  15. 如請求項10至13中任一項之功率場效電晶體，更包含一氧化多晶矽層及一氮化矽層之一圖案化疊層，且該圖案化疊層與該圖案化多晶矽層重疊，而該氧化多晶矽層係與該圖案化多晶矽層相鄰。
  16. 如請求項11至13中任一項之功率場效電晶體，更包含：另一氮化矽層，係設置在i)該側氧化多晶矽層之一第一表面上，該第一表面遠離該圖案化多晶矽層且面向該第一開口，ii)該圖案化閘極氧化物層之該第一區域之一第二表面上，該第二表面遠離該半導體層。
  17. 如請求項16之功率場效電晶體，其中一介電材料之一分隔物設置在一轉角中，且該轉角係藉由設置在該第一表面上且在該第二表面上之該另一氮化矽層界定。
  18. 如請求項17之功率場效電晶體，其中一導電材料設置在一空間中，且該空間被該分隔物包圍且與該圖案化閘極氧化物層之該第一開口相鄰。
  19. 如請求項10至13中任一項之功率場效電晶體，其中該第一導電型之該半導體層包含一第一層及一第二層之一疊層，其中該第一層係摻雜有該第一導電型之摻雜物的一基底材料且該第二層係成長在該第一層的頂部上之 一磊晶層，該第二層亦係摻雜有該第一導電型之摻雜物，該第一側係遠離該第一層的該第二層之一表面。
  20. 一種功率場效電晶體裝置，該功率場效電晶體裝置包含多數如請求項10至13中任一項之功率場效電晶體。
TW103130577A 2013-09-05 2014-09-04 功率場效電晶體、功率場效電晶體裝置及製造功率場效電晶體之方法 TWI647747B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
PCT/IB2013/002406 WO2015033181A1 (en) 2013-09-05 2013-09-05 A power field effect transistor, a power field effect transistor device and a method of manufacturing a power field effect transistor
??PCT/IB2013/002406 2013-09-05

Publications (2)

Publication Number Publication Date
TW201517138A TW201517138A (zh) 2015-05-01
TWI647747B true TWI647747B (zh) 2019-01-11

Family

ID=52627853

Family Applications (1)

Application Number Title Priority Date Filing Date
TW103130577A TWI647747B (zh) 2013-09-05 2014-09-04 功率場效電晶體、功率場效電晶體裝置及製造功率場效電晶體之方法

Country Status (3)

Country Link
US (1) US9660044B2 (zh)
TW (1) TWI647747B (zh)
WO (1) WO2015033181A1 (zh)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200511505A (en) * 2003-09-01 2005-03-16 Advanced Power Electronics Corp A power MOSFET structure and method thereof
WO2006063614A1 (en) * 2004-12-16 2006-06-22 Freescale Semiconductor, Inc. Power field effect transistor device and method of manufacture thereof
TWM378481U (en) * 2009-12-03 2010-04-11 Excelliance Mos Corp Power mosfet
TW201205766A (en) * 2010-07-26 2012-02-01 Richtek Technology Corp Power transistor device with electrostatic discharge protection and low dropout regulator using same
TW201318166A (zh) * 2011-10-18 2013-05-01 Great Power Semiconductor Corp 提升崩潰電壓之溝槽式功率半導體元件及其製造方法

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4466176A (en) * 1982-08-09 1984-08-21 General Electric Company Process for manufacturing insulated-gate semiconductor devices with integral shorts
CA2107602C (en) * 1992-10-07 2004-01-20 Andrew Jan Walker Method of manufacturing an integrated circuit and integrated circuit obtained by this method
KR100294637B1 (ko) * 1998-06-29 2001-10-19 박종섭 모스펫의폴리사이드게이트형성방법
EP0993033A1 (en) * 1998-10-06 2000-04-12 STMicroelectronics S.r.l. Gate insulating structure for power devices, and related manufacturing process
US6352934B1 (en) * 1999-08-26 2002-03-05 Infineon Technologies Ag Sidewall oxide process for improved shallow junction formation in support region
US6352885B1 (en) * 2000-05-25 2002-03-05 Advanced Micro Devices, Inc. Transistor having a peripherally increased gate insulation thickness and a method of fabricating the same
US6391752B1 (en) * 2000-09-12 2002-05-21 Taiwan Semiconductor Manufacturing, Co., Ltd. Method of fabricating a silicon-on-insulator semiconductor device with an implanted ground plane
US6528402B2 (en) * 2001-02-23 2003-03-04 Vanguard International Semiconductor Corporation Dual salicidation process
KR100495914B1 (ko) * 2002-05-24 2005-06-20 주식회사 하이닉스반도체 씨모스트랜지스터 및 그 제조 방법
EP1387408A1 (en) 2002-06-12 2004-02-04 Motorola, Inc. Power semiconductor device and method of manufacturing the same
US8133789B1 (en) * 2003-04-11 2012-03-13 Purdue Research Foundation Short-channel silicon carbide power mosfet
US7235497B2 (en) * 2003-10-17 2007-06-26 Micron Technology, Inc. Selective oxidation methods and transistor fabrication methods
JP2005142484A (ja) * 2003-11-10 2005-06-02 Hitachi Ltd 半導体装置および半導体装置の製造方法
JP4457688B2 (ja) * 2004-02-12 2010-04-28 ソニー株式会社 半導体装置
US20060157750A1 (en) * 2005-01-20 2006-07-20 Samsung Electronics Co., Ltd. Semiconductor device having etch-resistant L-shaped spacer and fabrication method thereof
US7446354B2 (en) * 2005-04-25 2008-11-04 Semiconductor Components Industries, L.L.C. Power semiconductor device having improved performance and method
US7678637B2 (en) * 2007-09-21 2010-03-16 Texas Instruments Incorporated CMOS fabrication process
US20120292682A1 (en) * 2011-05-19 2012-11-22 Texas Instruments Incorporated Electrically Erasable Programmable Non-Volatile Memory
JP5834909B2 (ja) * 2011-12-28 2015-12-24 富士通セミコンダクター株式会社 半導体装置の製造方法
US9466492B2 (en) * 2014-05-02 2016-10-11 International Business Machines Corporation Method of lateral oxidation of NFET and PFET high-K gate stacks

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200511505A (en) * 2003-09-01 2005-03-16 Advanced Power Electronics Corp A power MOSFET structure and method thereof
WO2006063614A1 (en) * 2004-12-16 2006-06-22 Freescale Semiconductor, Inc. Power field effect transistor device and method of manufacture thereof
TWM378481U (en) * 2009-12-03 2010-04-11 Excelliance Mos Corp Power mosfet
TW201205766A (en) * 2010-07-26 2012-02-01 Richtek Technology Corp Power transistor device with electrostatic discharge protection and low dropout regulator using same
TW201318166A (zh) * 2011-10-18 2013-05-01 Great Power Semiconductor Corp 提升崩潰電壓之溝槽式功率半導體元件及其製造方法

Also Published As

Publication number Publication date
WO2015033181A9 (en) 2015-12-23
TW201517138A (zh) 2015-05-01
US9660044B2 (en) 2017-05-23
WO2015033181A1 (en) 2015-03-12
US20160225869A1 (en) 2016-08-04

Similar Documents

Publication Publication Date Title
JP7279277B2 (ja) 複数遮蔽トレンチゲートｆｅｔ
JP6101689B2 (ja) ゲート抵抗器とダイオード接続ｍｏｓｆｅｔが統合されたパワーｍｏｓｆｅｔ
CN101740612B (zh) 用于具有槽屏蔽电极的半导体器件的接触结构和方法
TWI500114B (zh) 半導體組件及製造方法
CN101740623B (zh) 具有槽屏蔽电极结构的半导体器件
CN101740622B (zh) 用于半导体器件的屏蔽电极结构和方法
CN103579339B (zh) 半导体器件
US8716791B1 (en) LDMOS with corrugated drift region
KR100442881B1 (ko) 고전압 종형 디모스 트랜지스터 및 그 제조방법
TWI512886B (zh) 有溝渠電晶體
CN102834919B (zh) 在BiCMOS工艺技术中的高电压可控硅整流器金属氧化物半导体
WO2014027662A1 (ja) 半導体装置
CN105321824B (zh) 半导体装置的制造方法
TW201338053A (zh) 半導體結構與其製造方法
JP2010050219A (ja) 半導体装置及びその製造方法
TW201131663A (en) Method for making semiconductor device
US9184163B1 (en) Low cost transistors
JP2009099872A (ja) 半導体装置及びその製造方法
CN104347475A (zh) 具有沟槽隔离区的边缘终止结构
JP5201169B2 (ja) 誘電体分離型半導体装置の製造方法
JP7263715B2 (ja) 半導体装置の製造方法および半導体装置
TWI647747B (zh) 功率場效電晶體、功率場效電晶體裝置及製造功率場效電晶體之方法
JP6421337B2 (ja) 半導体装置
TW201114035A (en) Improved trench termination structure
TW201909252A (zh) 半導體元件與其製造方法