CN104347475A - 具有沟槽隔离区的边缘终止结构 - Google Patents

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Abstract

本发明涉及具有沟槽隔离区的边缘终止结构。一种半导体器件包含半导体基体和边缘终止结构。该边缘终止结构包括第一氧化层、第二氧化层、在该第一氧化层和该第二氧化层之间的半导体台面区以及包括在该半导体台面区中的第一片段以及在该半导体台面区以下的区中的第二片段的掺杂场区。该第二片段在该半导体台面区以下的区中与该第一和第二氧化层重叠。

Description

具有沟槽隔离区的边缘终止结构
技术领域
本发明的实施例涉及用于在半导体器件中产生边缘终止结构的方法，并且涉及具有边缘终止结构的半导体器件。
背景技术
功率半导体器件诸如功率二极管、功率MOSFET或功率IGBT被设计来承受高的闭塞电压。这些功率器件包含在p掺杂半导体区和n掺杂半导体区之间形成的pn结。当pn结反向偏置时，该器件就闭塞（是关闭的）。在这种情况下，耗尽区（空间电荷区）在p掺杂和n掺杂区中传播。通常这些n掺杂和p掺杂半导体区中的一个比这些半导体区中的另外一个是更轻掺杂的，以使得该耗尽区主要在更轻掺杂区中延伸，该更轻掺杂区主要支持施加在pn结两端的电压。
雪崩击穿现象限制pn结支持高电压的能力。在形成pn结的半导体区中的电场随着施加到该pn结的电压增加而增加。该电场导致在该半导体区中存在的移动电荷载流子的加速。当由于该电场使电荷载流子加速以致它们通过碰撞离子化创建电子空穴对时，雪崩击穿发生。通过碰撞离子化创建的电荷载流子创建新的电荷载流子，以使得存在倍增效应。在雪崩击穿开始时，大量的电流以反向方向流过该pn结。该雪崩击穿到来时的电压称为击穿电压。
该雪崩击穿到来时的电场称为临界电场(Ecrit)。该临界电场的绝对值主要依赖于为了形成该pn结所使用的半导体材料的类型，并且微弱依赖于更轻掺杂半导体区的掺杂浓度。
该临界电场是理论值，该理论值是对于在与该电场的场强矢量正交的方向上具有无限的尺寸的半导体区所限定的。然而，功率半导体器件具有有限的尺寸的半导体基体，该有限的尺寸的半导体基体在横向方向上由边缘表面所终止。在作为其中该pn结主要在该半导体基体的水平面中延伸的半导体器件的垂直功率半导体器件中，该pn结通常在横向方向上不延伸到该半导体基体的边缘表面而是远离半导体基体的边缘表面。在这种情况下，在横向方向上邻近该pn结的半导体基体的半导体区（边缘区）也必须承受该闭塞电压。
在边缘区中，能实现有助于改进在边缘区中的电压闭塞性能的边缘终止结构。不同类型的边缘终止结构是已知的。这些边缘终止结构中的一个包含掺杂场环，该掺杂场环围绕具有pn结的半导体区并且被连接到场板。
发明内容
第一个实施例涉及包含半导体基体和边缘终止结构的半导体器件。该边缘终止结构包含在半导体基体的第一沟槽中的第一氧化层、在半导体基体的第二沟槽中的第二氧化层、在该第一氧化层和该第二氧化层之间的半导体台面区以及在该半导体台面区中和在该半导体台面区以下的区中的一种掺杂类型的掺杂半导体区。
第二个实施例涉及用于产生边缘终止结构的方法。该方法包含：在半导体基体的第一表面中形成第一沟槽，并且在该半导体基体的该第一表面中形成第二沟槽，其中该第二沟槽与该第一沟槽间隔分开地被形成以致在该第一沟槽与该第二沟槽之间存在半导体台面区。该方法进一步包含：通过使在邻近该第一沟槽的区中的半导体基体氧化来在该第一沟槽中形成第一氧化层，通过使在邻近该第二沟槽的区中的半导体基体氧化来在该第二沟槽中形成第二氧化层。形成该第一氧化层和该第二氧化层以致该半导体台面区中的至少一个片段保留在该第一氧化层和该第二氧化层之间。进一步，引入掺杂剂原子到该半导体台面区和该半导体台面区以下的区里面。
附图说明
现在将参考附图来解释示例。附图用于图示基本原理，所以只图示用于理解基本原理的必要方面。附图不是成比例的。在附图中，相同的参考字符指示同样的特征。
图1A至1D图示用于产生包含场区的边缘终止结构的方法的一个实施例。
图2图示包含具有环形场区的边缘终止结构的半导体基体的顶视图。
图3A至3E更详细图示在图1A至1D中所示出的方法的一个实施例的步骤。
图4A和4B图示用于产生与场环电接触的场电极的步骤。
图5图示包含具有两个场环的边缘终止结构的半导体基体的垂直横截面视图。
图6图示包含具有场环的边缘终止结构的晶体管器件的一个实施例。
图7图示包含具有场环的边缘终止结构的晶体管器件的一个实施例。
具体实施方式
在下面具体实施方式中，参考附图。附图形成描述的一部分并且通过图示的方式示出可以实施本发明的具体实施例。要理解的是，在这里所描述的各种实施例的特征可以相互组合，除非另外具体指出。
参考图1A至1D来解释用于在半导体基体中产生边缘终止结构的方法的一个实施例。图1A至1D每个图示该半导体基体100的一个片段的垂直横截面视图。参考图1A至1D，该半导体基体100包含第一表面101。在图1A至1D中所示出的垂直横截面视图在截面平面中示出该半导体基体100，该截面平面实质正交于该第一表面101。
该半导体基体100（它还能称为半导体芯片或半导体管芯）可以包含常规的半导体材料，诸如硅（Si）、碳化硅（SiC）、锗硅（SiGe）、氮化镓（GaN）或它们的组合。能同时施加在下面所解释的工艺序列到在半导体晶片被细分成个别半导体基体之前是该半导体晶片的部分的多个半导体基体。
图1A示出该半导体基体100的垂直横截面视图。图1A只示出该半导体基体100的片段，也就是在其中产生该边缘终止结构的特征的片段。在这个片段中，该半导体基体100可以包含第一掺杂类型的基本掺杂。根据一个实施例，该第一掺杂类型是n类型掺杂。例如，该基本掺杂的掺杂浓度是在1E12 cm-3和1E15 cm-3之间。
参考图1B，第一沟槽1201和第二沟槽1202在第一表面101中形成并且相互间隔分开以致半导体台面区110保留在该第一沟槽1201和该第二沟槽1202之间。形成该第一沟槽1201和该第二沟槽1202可以包括常规的用于在半导体基体的表面中形成沟槽的工艺序列，诸如使用蚀刻掩模的蚀刻工艺。
参考图1C，在第一沟槽1201中形成第一氧化层（第一氧化区211），并且在第二沟槽1202中形成第二氧化层（第二氧化区212）。形成第一和第二氧化层211、212中的每个包括使在底部和在侧墙处的半导体基体100以及第一沟槽1201和第二沟槽1202分别氧化。这个氧化工艺消耗沿着第一和第二沟槽1201、1202的底部和侧墙的半导体材料，使得该第一和第二氧化层211、212最终比该第一和第二沟槽1201、1202从该第一表面101更深延伸到该半导体基体100里面。进一步，保留在第一和第二氧化层211、212之间的半导体台面区111比在图1B中所示出的在该第一和第二沟槽1201、1202之间的该台面区110更狭窄。该半导体台面区111是由第一和第二氧化层211、212所终止的半导体基体100的片段。
根据一个实施例，在第一和第二氧化层211、212之间的台面区111的宽度w1大于3微米（μm），诸如在5微米和10微米之间。根据一个实施例，产生第一和第二氧化层211、212以致第一和第二氧化层211、212的上表面与在台面区111顶上的半导体基体100的第一表面101实质是共面的。例如，第一和第二氧化层211、212不延伸超过半导体基体100的第一表面101大于150 nm。通过调整氧化工艺的持续时间能调整第一和第二氧化层211、212的深度d1，其中该深度d1随着该氧化工艺的持续时间增加而增加。第一和第二氧化层211、212的深度是该氧化层211、212在半导体基体100的垂直方向上的尺寸，该垂直方向是与第一表面101正交的方向。
根据一个实施例，该氧化工艺被控制以致当第一和第二氧化层211、212分别完全填充第一沟槽1201和第二沟槽1202时该氧化工艺停止。如果当第一和第二氧化层211、212具有与第一表面101实质是共面的上表面时该氧化工艺被停止，则在包含硅的半导体基体100中，第一和第二氧化层211、212的深度（厚度）d1实质是第一和第二沟槽1201、1202的深度的两倍。因而，通过调整第一和第二沟槽1201、1202的深度能进一步调整第一和第二氧化层211、212的深度d1。例如，第一和第二氧化层211、212的深度d1大于300纳米（nm）、大于500纳米、大于1微米、大于1.5微米、大于3微米或甚至更大于3微米。
参考图1D，该方法进一步包含引入掺杂剂原子到在第一和第二氧化层211、212之间的半导体台面区111里面和到该半导体台面区111以下的区里面，以便在该半导体台面区111中及以下形成掺杂场区11。例如，该场区11的掺杂类型与在围绕该场区11的区中的半导体基体100的基本掺杂的掺杂类型互补。根据一个实施例，该场区11是p类型区。
根据一个实施例，为形成场区11而引入掺杂剂原子包含在其中注入掺杂剂原子到台面区111里面的注入工艺以及随后的在其中注入的掺杂剂原子更深地扩散到该半导体基体100里面及特别地到台面区111以下的区里面的扩散工艺。注入掺杂剂原子到台面区111里面可以包含注入掩模200（在图1D中以虚线所图示）的使用，该注入掩模200在台面区111上方具有开口。这个注入掩模200阻止注入掺杂剂原子到氧化层211、212里面和到台面区111的片段里面。然而，注入掩模200的使用是任选的并且可以被省略。可替代地，第一和第二氧化层211、212可以充当注入掩模，该注入掩模阻止掺杂剂原子被注入到除了台面区111以外的该半导体基体100的其他片段里面。例如，用在1E13和1E15 cm-3之间的掺杂剂剂量注入掺杂剂原子。
参考图1D，该场区11包含在台面区111中的第一片段111和在台面区111以下的第二片段112。该第二片段112在台面区111以下的区中与第一和第二氧化层211、212两者重叠，使得该第二片段112在第一横向方向上比该第一片段111更宽。即，w2>w1，其中w2是第二片段在横向方向上的最大宽度，并且w1是第一片段111的宽度（其对应于台面区111的宽度和在第一横向方向上的第一和第二氧化层211、212之间的距离）。该场区的垂直横截面视图类似蘑菇，其中第一片段111类似叶柄并且第二片段112类似菌盖。
在图1D中，d2指示第二片段112的深度。深度d2是第二片段112在垂直方向上的最大尺寸并且限定第二片段112从第一和第二氧化层211、212在垂直方向上延伸到半导体基体100里面的深度。通过上面所解释的扩散工艺的持续时间和/或温度能调整第二片段的深度d2和宽度w2。该深度d2和该宽度w2随着该扩散工艺的持续时间和/或温度增加而增加。在宽度w2和深度d2之间有联系，以致该深度d2的增加与该宽度的增加关联。然而，能在宽范围内独立地调整深度d2和宽度w2。第二片段的宽度w2由台面区111的宽度w1和在扩散工艺期间引入的掺杂原子的横向扩散所限定，其中这个横向扩散随着扩散工艺的持续时间和/或温度增加而增加。深度d2由在注入工艺期间引入掺杂剂原子的深度和所引入的掺杂剂原子的垂直扩散所限定。根据一个实施例，掺杂剂原子只被引入到该台面区111里面，从那里它们扩散到台面区以下的区里面。根据另一个实施例，掺杂剂原子被引入到该台面区111里面并且被引入到该台面区111以下的区里面，从那里它们更深地扩散到该半导体基体里面。
因此，通过第一和第二氧化层211、212的深度d1和在横向方向上的这些第一和第二氧化层211、212之间的距离w1、通过注入深度和通过扩散工艺的持续时间和/或温度能很好地限定在图1D中所示出的场环11的几何形状。在场环11和周围的半导体区之间的pn结在第一和第二氧化层211、212以下的区中是远离该第一表面101的。因此，当pn结反向偏置时可以发生的电压击穿在相对厚的氧化层211、212以下的区中远离该第一表面101发生。因而，最高电场在氧化层211、212以下远离该第一表面101发生，使得可以沿着第一表面101发生的寄生电荷不遭受该最高电场并且因此不大可能降低该器件的电压闭塞性能。
根据一个实施例，该第二片段的深度d2是在5微米和10微米之间。在第二宽度w2和第一宽度w1之间的差别（w2-w1）/2例如是在0.2μm和10μm之间，具体在0.5μm和5μm之间或在1μm和4μm之间。
图2示出在参考图1A至1D所解释的工艺序列已被执行之后半导体基体100的第一表面101的顶视图。除了图1A至1D，图2示例性图示完全的半导体基体100。
参考图2，该半导体基体100可以包含内部区130和围绕该内部区130的边缘区140。该内部区130可以包含在半导体基体100中集成的半导体器件的有源器件区。例如，这些有源器件区是晶体管器件（诸如MOS栅器件，比如IGBT或MOSFET器件）的源区、体区和漏区。这里下面参考图5和6来解释在半导体基体100的内部区130中集成的晶体管器件的实施例。
该边缘区140能是在半导体基体100的边缘表面102和内部区130之间的半导体基体100的区（如在图2中所图示）。然而，在一个半导体基体100中集成几个半导体器件的有源器件区还是可能的。在这种情况下，围绕一个内部区的边缘区可以将这个内部区与该边缘表面和/或其他内部区分离。参考图2，该场区11是环形的，位于该边缘区140中并且围绕该半导体基体100的内部区130。该环形场区在下面将称为场环11。当形成第一和第二沟槽1201、1202以致环形台面区110在该第一和第二沟槽之间保留时，使用参考图1A至1D所解释的方法能产生这个场环11。当该边缘区140是在内部区130和边缘表面102之间的区时，那么该第一和第二沟槽中的一个可以延伸到该边缘表面102，其中另一个沟槽可以延伸到该内部区130。
图2只图示一个场环11。然而，在一个半导体基体110中实现几个（基本同心的）远离地布置的场环还是可能的。
图3A至3D更详细图示用于产生第一和第二沟槽1201、1202和第一和第二氧化层211、212的一个实施例。图3A至3D每个都示出在不同工艺步骤期间（之后）该半导体基体100的垂直横截面视图。
参考图3A，该方法包含在该半导体基体100的第一表面101上形成第一掩模层210以及在第一掩模层210上形成第二结构化的掩模层220。例如，该第一掩模层210是硬掩模层，诸如氮化物层。例如，该第二掩模层220是光刻胶。该第二掩模层220被用作蚀刻掩模以用于当产生第一和第二沟槽1201、1202时蚀刻该硬掩模层和该半导体基体100。这个掩模层能使用光学技术以常规的方式被结构化。
图3B示出该在蚀刻工艺之后的半导体基体100。在这个蚀刻工艺中，第二掩模220（该蚀刻掩模）被用作用于蚀刻第一掩模层210和用于蚀刻半导体基体100的掩模，以便在该半导体基体100中形成第一沟槽1201和第二沟槽1201、1202。在蚀刻工艺期间，该蚀刻掩模220覆盖半导体台面区110并且阻止该半导体台面区110被蚀刻。该蚀刻工艺例如是各向异性的蚀刻工艺。在蚀刻第一和第二沟槽1201、1202之后，该蚀刻掩模220被去除，而该第一掩模210在半导体台面区110上保留。
图3C示出在氧化工艺之后的半导体基体100，在该氧化工艺中在第一和第二沟槽1201、1202中形成第一和第二氧化层211、212。在该氧化工艺期间，该第一和第二沟槽1201、1202的底部和侧墙以先前所讨论的类似方式被氧化。在常规的方式中，该氧化工艺可以包含在氧化的环境中即在含氧的环境中把半导体基体100加热到氧化温度。
参考图3C，第一掩模210阻止第一表面101被暴露到氧化气氛，以便阻止该台面区110的第一表面101被氧化。然而，在第一和第二沟槽1201、1202的侧墙上生长第一和第二氧化层211、212，使得在该第一掩模210以下和沿着第一和第二沟槽1201、1202的侧墙的半导体台面区110的那些部分被氧化。特别地，沿着侧墙生长的第一和第二氧化层211、212的那些片段可以延伸超过第一表面101并且可以引起第一掩模210的边缘向上弯曲，如在图3C中示意性所图示。
参考图3D，该第一掩模210被去除。去除该第一掩模210可以包含常规的蚀刻工艺。
参考图3E，具有第一和第二氧化层211、212和半导体台面区111的结构能被平面化以便使该第一和第二氧化层211、212与该第一表面101共面。在平面化工艺中，去除延伸超过该半导体基体100的第一表面101的第一和第二氧化层211、212的那些片段。该平面化工艺能是常规的平面化工艺，诸如化学抛光工艺、机械抛光工艺或化学机械抛光（CMP）工艺。
针对去除该掩模层210（见图3D）并且然后平面化所得到的结构（见图3E）可替代地，可以施加平面化工艺到在图3C中所示出的具有掩模层210的结构。这个平面化工艺平面化该氧化层211、212并且至少部分地去除该掩模层。使用蚀刻工艺可以去除在平面化工艺之后保留的掩模层210的片段。
图4A和4B图示用于产生该边缘终止结构的任选的场电极12的方法步骤。参考图4A，包含在该场区11上方的开口23的绝缘层22被产生在第一和第二氧化层211、212上。参考图4A，绝缘层22可以覆盖台面区111的片段。该绝缘层22例如是玻璃层诸如BPSG（硼磷硅酸盐玻璃）层或PSG（磷硅酸盐玻璃）层。使用淀积工艺能产生该绝缘层22。通过使用蚀刻掩模的蚀刻工艺能产生该开口23。
参考图4B，电极层12在该绝缘层22的开口23中形成并且被电连接到在该开口23中的场区11。进一步，该电极层12覆盖邻近开口23的绝缘层22的片段，以便在该绝缘层22上方形成电连接到场区11的场电极（场板）12。例如，该场电极12包含金属或高掺杂多晶半导体材料诸如多晶硅。形成该场电极可以包含淀积工艺和结构化工艺，在该淀积工艺中电极材料被淀积在绝缘层的开口中和在绝缘层的顶上，该结构化工艺结构化该电极层以便形成该场电极。该结构化工艺可以包含蚀刻工艺。
图5图示根据进一步实施例的边缘终止结构的垂直横截面视图。在这个实施例中，该边缘终止结构包含两个场区111、112，该两个场区是间隔分开的并且每个分别具有与其连接的场电极121、122。这些场区111、112的每个能是环形的，如参考图2所解释。在这种情况下，第一和第二场区111、112能具有每个围绕该半导体基体100的内部区的同心环的形式。使用参考图1、3和4所解释的工艺序列能产生图5的边缘终止结构，不同在于在三个沟槽中形成三个氧化层211、212、213，其中这三个沟槽限定两个半导体台面区，导致在氧化层211、212、213之间的两个台面区1111、1112。
该边缘终止结构是不受约束为包含一个或两个场环，而是也能实现具有多于两个间隔分开的场环。
参考图1至5在这里所解释的边缘终止结构能与常规的半导体器件特别是垂直功率半导体器件结合使用。在图6和7中图示包含在上文中参考图1至5所解释的边缘终止结构的垂直功率晶体管的实施例。图6和7每个示出半导体基体100的片段的垂直横截面视图。在图6和7中所图示的半导体基体100的这些片段包括包含有源器件区的内部区130的部分和包含该边缘终止结构的边缘区140的部分。
参考图6，该晶体管器件包含在半导体基体100的内部区130中的多个晶体管单元30。每个晶体管单元30包含源区31，邻近该源区31的体区32以及邻近该体区32的漂移区33。该漂移区33被布置在该体区32和漏区34之间。任选地，与该漂移区33相同的掺杂类型但比该漂移区33更高掺杂的场停止区（未被图示）能被布置在该漂移区33和该漏区34之间。进一步，每个晶体管单元30包含邻近该体区32且通过栅电介质36与该体区32电介质绝缘的栅电极35。该个别晶体管单元分别通过让该栅电极35连接到共同栅端子G和通过让它们的源区31电连接到共同源电极41和共同源端子S被并联连接。进一步，这些个别晶体管单元30共同具有漂移区33和漏区34。该晶体管器件是垂直晶体管器件。该源区31和该漏区34在半导体基体100的垂直方向（该方向正交于半导体基体100的第一表面101）上是间隔分开的。
该晶体管器件能是n类型晶体管器件或p类型晶体管器件。在n类型晶体管器件中，源区31和漂移区33是n掺杂的，并且体区32是p掺杂的。在p类型晶体管器件中，源区31和漂移区33是p掺杂的，而体区32是n掺杂的。进一步，该晶体管器件能被实现为增强型器件或为耗尽型器件。在增强型器件中，该体区32邻近该栅电介质36。在耗尽型器件中，存在沿着在源区31和漂移区33之间的栅电介质32的与源区31相同的掺杂类型的沟道区。进一步，该晶体管器件能是MOSFET或IGBT。在MOSFET中，该漏区34具有与该漂移区33相同的掺杂类型（该漂移区33是更高掺杂的）。在IGBT中，该漏区34具有互补与该漂移区33的掺杂类型互补的掺杂类型。在该边缘区140中的半导体基体100的掺杂浓度可以对应于该漂移区33的掺杂浓度。该IGBT可以被实现为RC（反向导电）IGBT或为常规的不是反向导电的IGBT。
在图6中的参考字符42指示使源电极41与栅电极35绝缘的绝缘区。该栅电极35被电连接到在半导体基体100的区（在图6中是看不见的）中的栅端子G。在图6的实施例中，该栅电极35被实现为沟槽电极。即，该栅电极35被布置在从第一表面101延伸到半导体基体100里面的沟槽中。然而，这只是示例。该栅电极35还能被实现为在该半导体基体的第一表面101上方的平面电极（未被图示）。
在图6的该晶体管器件中，在个别晶体管单元的漂移区33和体区32之间存在pn结。当晶体管器件是关闭的时，即当该栅电极35被控制以致在该源区31和该漂移区33之间的导电沟道是中断的时，并且当在漏和源端子D、S之间施加反向偏置该pn结的电压时，空间电荷区（耗尽区）在该pn结处开始在该漂移区33中扩展。在n类型MOSFET中，正的漏源电压（其是在该漏端子D和该源端子S之间的电压）反向偏置该pn结，并且在p类型晶体管器件中，负的漏源电压反向偏置该pn结。参考图6，在该体区32和该漂移区33之间的pn结在该内部区130中与第一表面101实质平行，并且在该内部区130和该边缘区140之间的区中终止。因而，在该内部区130中，该空间电荷区随着漏源电压增加而在该半导体基体100的垂直方向上实质扩展，而在该边缘区140中，该空间电荷区随着漏源电压增加而在该半导体基体100的水平方向上实质扩展。在图6中，以点划线图示一条与该空间电荷区关联的电场的等电位线。
在图6中所图示的实施例中，该边缘终止结构只包含一个场环11。该场环11以参考图2所解释的方式来围绕该内部区130。然而，该边缘终止结构能容易地被修改以包含多于一个场环。进一步，该边缘终止结构可以包含其他常规的边缘终止结构，诸如在该边缘表面的区中的场停止物等等。
图7图示晶体管器件的进一步实施例。在这个实施例中，每个栅电极35在该沟槽栅电极的一侧上邻近一个体区32并且在该栅电极35的相反侧上邻近与该漂移区33互补掺杂的浮动半导体区37。该互补半导体区37比该沟槽栅电极35更深地延伸到该半导体基体里面，并且保护该沟槽的底部区免于高电场。在邻近该内部区130的边缘区140的区域中，能提供与该漂移区33互补掺杂的进一步半导体区37'。这个半导体区37'能被连接到源电极41。
如同在图6的实施例中，具有该场环11的该边缘终止结构围绕具有晶体管器件的晶体管单元30的内部区130。该半导体区37、37'和该场环11可以具有实质相同的掺杂浓度。根据一个实施例，在一个共同工艺序列中产生该场环11和该半导体区37、37'。
在上文的描述中，方向术语，诸如“顶”、“底”、“前”、“后”、“首”、“尾”等参照被描述的附图的取向使用。因为实施例的部件能以多种不同取向定位，所以方向术语用于图示的目的而绝不是限制性的。要理解的是，可以利用其它实施例并且可以做出结构或逻辑的改变，而不偏离本发明的范围。因此，下面详细描述不是以限制性意义进行理解，并且本发明的范围由所附权利要求书所限定。
尽管本发明的各种示例性实施例已被公开，对本领域技术人员将显而易见的是，在不脱离本发明的精神和范围的情况下可以做出将实现本发明的一些优点的各种改变和修改。对本领域合理技术人员将显而易见的是，其他执行相同功能的部件可以被合适地替代。应当提到的是，参考具体附图所解释的特征可以与其他附图的特征组合，即使在这没有被明确地提到的那些情况下。
为了易于描述，相对空间术语诸如“在...之下”、“在...以下”、“下”、“上方”、“上”等等用于解释一个元件相对于第二个元件的定位。这些术语旨在包括除了与在附图中所描绘的那些不同的取向以外的器件的不同取向。进一步，术语诸如“第一”、“第二”等等也是用来描述各种元件、区、片段等，并且也不旨在限制。贯穿本描述，同样的术语指代同样的元件。
如在这里所使用，术语“具有”、“含有”、“包含”、“包括”等等是开放式术语，其表明所述元件或特征的存在，而不排除附加的元件或特征。冠词“一”、“一个”和“该”旨在包含复数以及单数，除非上下文另外清楚地表明。
考虑到变型和应用的上面的范围，应当理解的是，本发明不是由前面描述所限制的，也不是由附图所限制的。相反，本发明只由所附的权利要求书以及它们的法律等同物所限制。

Claims (19)

1.一种半导体器件，包括半导体基体和边缘终止结构，其中所述边缘终止结构包括：
第一氧化层；
第二氧化层；
半导体台面区，在所述第一氧化层和所述第二氧化层之间；以及
掺杂场区，包括在所述半导体台面区中的第一片段以及在所述半导体台面区以下的区中的第二片段；以及
其中所述第二片段在所述半导体台面区以下的区中与第一和所述第二氧化层重叠。
2.权利要求1的所述半导体器件，其中所述半导体台面区具有至少3μm的第一宽度。
3.权利要求2的所述半导体器件，
其中所述场区的所述第二片段具有最大第二宽度，以及
其中所述最大第二宽度和所述第一宽度之间的差别是在0.2μm和10μm之间。
4.权利要求3的所述半导体器件，其中所述第二片段具有在所述第二片段与第一和第二氧化层的界面处的所述最大宽度。
5.权利要求3的所述半导体器件，其中，在所述半导体基体的垂直方向上，所述第二片段的宽度随着所述第二片段到所述第一氧化层和所述第二氧化层的距离增加而减少。
6.权利要求1的所述半导体器件，其中所述第一氧化层和所述第二氧化层不延伸超过所述台面区的顶表面大于150纳米。
7.权利要求1的所述半导体器件，其中所述第一氧化层和所述第二氧化层的深度是在150纳米和3μm之间。
8.权利要求1的所述半导体器件，其中所述场区的所述第二片段的深度是在5μm和10μm之间。
9.权利要求1的所述半导体器件，进一步包括：
绝缘层，被布置在第一和第二氧化层上方并且包括在所述半导体台面区上方的开口；以及
场电极，被布置在所述绝缘层上方并且在所述绝缘层的所述开口中被电连接到所述掺杂半导体区。
10.一种用于产生边缘终止结构的方法，包括：
在半导体基体的第一表面中形成第一沟槽；
在半导体基体的第一表面中形成第二沟槽，其中所述第二沟槽与所述第一沟槽间隔分开地被形成以致在所述第一沟槽与所述第二沟槽之间存在半导体台面区；
通过使在邻近所述第一沟槽的区中的半导体基体氧化，在所述第一沟槽中形成第一氧化层；
通过使在邻近所述第二沟槽的区中的半导体基体氧化，在所述第二沟槽中形成第二氧化层，其中形成所述第一氧化层和所述第二氧化层以致所述半导体台面区的至少一个片段在所述第一氧化层和所述第二氧化层之间保留；以及
引入掺杂剂原子到所述半导体台面区和在所述半导体台面区以下的区里面。
11.权利要求10的所述方法，进一步包括在形成所述第一氧化层和所述第二氧化层之后抛光在第一表面的所述区中的所述半导体基体。
12.权利要求10的所述方法，其中形成所述第一氧化层和形成所述第二氧化层包括共同的氧化工艺。
13.权利要求10的所述方法，
其中在所述第一沟槽中形成所述第一氧化层以致所述第一氧化层实质填充所述第一沟槽但实质不延伸超过所述第一表面，以及
其中在所述第二沟槽中形成所述第二氧化层以致所述第二氧化层实质填充所述第二沟槽但实质不延伸超过所述第一表面。
14.权利要求10的所述方法，其中引入掺杂剂原子包括注入和扩散工艺中的至少一个。
15.权利要求10的所述方法，其中引入掺杂剂包括：
形成掩模层，所述掩模层具有在所述半导体台面区上方的开口；以及
引入所述掺杂剂原子经过在所述掩模层中的所述开口到所述半导体台面区里面。
16.权利要求10的所述方法，其中引入掺杂剂原子包括退火工艺。
17.权利要求10的所述方法，
其中所述半导体基体包括内部区，以及
其中形成所述第一沟槽与所述第二沟槽以致所述半导体台面区在所述半导体基体的水平平面中是环形的并且围绕所述内部区。
18.权利要求10的所述方法，进一步包括：
形成场电极，所述场电极被电连接到所述半导体台面区。
19.权利要求18的所述方法，其中形成所述场电极包括：
形成绝缘层，所述绝缘层包括在所述半导体台面区上方的开口；以及
在所述绝缘层的所述开口中和在所述绝缘层上形成所述场电极。
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