CN103137494A - 半导体器件和场电极 - Google Patents

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Abstract

本发明涉及半导体器件和场电极。一种产生半导体器件的方法包括提供半导体本体，其具有第一表面和布置在第一表面上的介电层，以及在介电层中形成至少一个第一沟槽，该至少一个第一沟槽延伸到半导体本体并且限定介电层中的电介质台面区。该方法进一步包括在电介质台面区中形成远离该至少一个第一沟槽的第二沟槽，在该至少一个第一沟槽中在半导体本体的暴露区上形成半导体层，以及在该第二沟槽中形成场电极。

Description

半导体器件和场电极
技术领域
本发明的实施例涉及一种用于产生具有场电极的半导体器件的方法。
背景技术
诸如功率MOS（金属氧化物半导体）晶体管或功率二极管的功率半导体器件包括漂移区以及漂移区和诸如MOS晶体管中的本体区和二极管中的发射极区的另一器件区之间的pn结。漂移区的掺杂浓度低于该另一器件区的掺杂浓度，使得当器件阻断时，即pn结反向偏置时，耗尽区（空间电荷区）主要在漂移区中扩展。
器件的电流流动方向上的漂移区的尺寸（长度）以及漂移区的掺杂浓度主要限定了半导体器件的电压阻断能力。在诸如功率MOSFET的单极型器件中，漂移区的掺杂浓度还限定了器件的导通电阻，即半导体器件在导通状态下的电阻。
当pn结被反向偏置时，掺杂剂原子在pn结的两侧离子化，导致了与电场相关联的空间电荷区。该电场的场强度幅值的积分对应于反向偏置pn结的电压，而电场的最大值出现在pn结处。当电场的最大值达到临界场强度时发生雪崩击穿，其中临界场强度取决于用于实现漂移区的半导体材料的类型。
当pn结被反向偏置时，当在漂移区中提供可以用作漂移区中的离子化掺杂剂原子的反电荷的电荷时，可以在不减少器件的电压阻断能力的情况下增加漂移区的掺杂浓度。
根据已知的概念，在漂移区中提供至少一个场电极或场板，其通过场电极电介质与漂移区介电绝缘，并且可以提供所需的反电荷。场电极可以连接到诸如MOS晶体管中的源极端子或者二极管中的阳极端子的半导体器件的一个负载端子。场电极电介质两端的电压取决于施加在负载端子之间的并且反向偏置pn结的电压的幅值以及电流流动方向上的场电极的长度。根据半导体器件的电压阻断能力，场电极两端的电压可以高达数百伏，使得需要高达数微米（μm）的场电极电介质的厚度。在具有300V的电压阻断能力的半导体器件中，所需的场电极电介质的厚度例如介于3μm和4μm之间。
在垂直功率半导体器件中，场电极和场电极电介质布置在沟槽中。场电极和场电极电介质可以通过如下方式形成：使沟槽的侧壁氧化，以便形成作为场电极电介质的氧化物层，并且利用场电极材料填充剩余的沟槽。然而，能够耐受高电压的厚的垂直延伸的氧化物层诱发了可能引起半导体本体的缺陷或损坏的机械应力。
因此需要提供一种用于产生具有厚的垂直延伸的介电层的半导体器件的方法。
发明内容
第一实施例涉及一种产生半导体器件的方法。该方法包括提供半导体本体，其具有第一表面和布置在第一表面上的介电层，以及在介电层中形成至少一个第一沟槽，该至少一个第一沟槽延伸到半导体本体并且限定介电层中的电介质台面区。该方法进一步包括在电介质台面区中形成远离该至少一个第一沟槽的第二沟槽，在该至少一个第一沟槽中在半导体本体的暴露区上形成半导体层，以及在该第二沟槽中形成场电极。
第二实施例涉及一种形成MOS晶体管的方法。该方法包括提供包括场电极和场电极电介质的半导体本体，场电极电介质使场电极与半导体本体的半导体区绝缘。该方法进一步包括在场电极电介质中形成远离场电极的至少一个沟槽，以及在该至少一个沟槽中形成栅极电极。
在阅读如下详细描述之后，并且在查看附图之后，本领域的技术人员将认识到另外的特征和优点。
附图说明
现将参照附图解释示例。附图用于说明基本原理，使得仅图示了理解基本原理所必需的方面。附图并非依比例绘制。在附图中相同的附图标记表示相似的特征。
图1包括图1A至1C，图示了用于产生包括场电极的半导体器件的方法的第一实施例。
图2图示了根据第一实施例的根据图1C的半导体器件的水平横截面视图。
图3图示了根据第二实施例的根据图1C的半导体器件的水平横截面视图。
图4图示了根据另一实施例的包括场电极和场电极电介质的半导体器件的垂直横截面视图。
图5图示了根据第一实施例的包括场电极的MOS晶体管的垂直横截面视图。
图6图示了根据第一实施例的具有场电极结构的MOS晶体管的水平横截面视图。
图7图示了根据第二实施例的具有场电极结构的MOS晶体管的水平横截面视图。
图8图示了根据第三实施例的具有场电极结构的MOS晶体管的水平横截面视图。
图9图示了根据第二实施例的包括场电极的MOS晶体管的垂直横截面视图。
图10图示了根据第三实施例的包括场电极的MOS晶体管的垂直横截面视图。
图11图示了根据第四实施例的包括场电极的MOS晶体管的垂直横截面视图。
图12图示了根据另一实施例的用于产生半导体器件的方法期间的半导体布置的垂直横截面视图。
图13图示了根据另一实施例的MOS晶体管的垂直横截面视图。
图14包括图14A至14D，图示了用于产生根据图10的MOS晶体管中的栅极电极的方法的实施例。
图15图示了包括场电极和场电极电介质的双极型二极管的垂直横截面视图。
图16图示了包括场电极和场电极电介质的肖特基二极管的垂直横截面视图。
具体实施方式
在下面的详细描述中，参照了形成详细描述的一部分的附图，并且在附图中借助于其中可以实践本发明的具体实施例来进行说明。在这一点上，参照所描述的附图的取向使用了方向性术语，诸如“顶”、“底”、“前”、“后”、“头”、“尾”等。由于实施例的部件可以通过许多不同的取向进行定位，因此方向性术语用于说明的目的而绝非限制。将理解，可以利用其他实施例，并且在不偏离本发明的范围的情况下可以进行结构或逻辑上的改变。因此，下面的详细描述并非是限制性的，并且本发明的范围由所附权利要求限定。将理解，除非另外特别指出，否则这里描述的各个示例性实施例的特征可以彼此组合。
图1A至1C图示了用于产生半导体器件的方法的第一实施例，该半导体器件包括半导体本体中的场电极电介质和场电极，场电极电介质使场电极与半导体本体的半导体区介电绝缘。参照图1A，该方法包括提供半导体本体100，其具有第一表面101并且具有布置在第一表面101上的介电层200。半导体本体100可以包括传统的半导体材料，诸如硅（Si）、碳化硅（SiC）、砷化镓（GaAs）、氮化镓（GaN）等。特别地，半导体本体100是单晶半导体本体。根据一个实施例，半导体本体100具有带同质掺杂浓度的基本掺杂。根据另一实施例（在图1A中以虚线图示），半导体本体100包括至少两个不同掺杂的半导体层，即介电层200布置在其上的第一层110，以及第一层110布置在其上的第二层120。根据一个实施例，第二层120是半导体衬底，并且第一层110是外延层。第二层120可以具有比第一层110高的掺杂浓度。两个半导体层110和120可以具有n型或p型的相同的掺杂类型，或者可以具有不同的掺杂类型。
布置在半导体本体100的第一表面101上的介电层200是例如传统的介电层，诸如氧化物层、氮化物层、高k介电层、低k介电层等。
关于半导体本体100和介电层200的布置在下文中被称为半导体布置。图1A以及图1B和1C示出了半导体布置的垂直横截面视图，其是在与半导体本体100的第一表面101垂直的截面平面中的横截面视图。
参照图1B，该方法进一步包括在介电层200中形成至少一个沟槽201。该至少一个沟槽201延伸到半导体本体100并且限定介电层200中的电介质台面区10。“延伸到半导体本体100”意味着该至少一个第一沟槽201通过电介质200延伸到半导体本体100的第一表面101或者延伸到半导体本体100中，以便使在该至少一个第一沟槽201的底部的半导体本体100的区暴露。存在多种通过形成该至少一个第一沟槽201来形成或限定电介质台面区10的选项。下文参照图2和3解释了这些不同的选项中的两个。这些图2和3中的每个图示了在图1B中图示的位置延伸通过电介质200的水平截面平面I-I中的半导体布置的水平横截面视图。
参照图2，该方法包括形成在与纵向方向垂直的方向上远离的两个伸长的第一沟槽201。电介质台面区10是布置在两个伸长的第一沟槽201之间的伸长的台面区10。电介质台面区10的宽度由两个第一沟槽201之间的距离限定。当然，通过在介电层200中形成多个伸长的第一沟槽201，可以在一个半导体布置中形成若干电介质台面区10。
参照图3，形成限定电介质台面区10的一个环形第一沟槽201。在图3中所示的实施例中，第一沟槽201具有矩形环的形式，使得电介质台面区10是桩形的并且在水平面I-I中具有矩形横截面。然而，这仅是示例。第一沟槽201还可以被形成为包括任何其他几何特征，诸如椭圆形环、圆形环、六角形环或者任何其他多边形环的几何特征。根据图3的方法可以容易地被修改以通过形成至少一个第一沟槽201以具有水平面中的栅格的形式来产生多个桩形电介质台面区10。
通过使用用于在介电层中形成沟槽的传统方法，可以形成该至少一个第一沟槽201。根据图1B中所示的一个实施例，该方法包括形成刻蚀掩模300以及使用刻蚀掩模300刻蚀该至少一个第一沟槽201。刻蚀工艺包括例如各向异性刻蚀工艺。在该方法中，电介质台面区10的宽度w由刻蚀掩模300限定，并且因此仅由光刻工艺限定。
参照图1B，该方法进一步包括在电介质台面区10中形成远离该至少一个第一沟槽201的第二沟槽202。图2和3中也图示了该第二沟槽202的水平横截面视图。形成第二沟槽202也可以包括使用刻蚀掩模的刻蚀工艺。根据一个实施例，在一个共同的刻蚀工艺中使用诸如图1B中所示的刻蚀掩模300的一个刻蚀掩模来刻蚀该至少一个第一沟槽201和该第二沟槽202。
在图1B中所示的实施例中，第二沟槽202不延伸到半导体本体100，使得第二沟槽202的底部在电介质台面区10中。形成该至少一个第一沟槽201以延伸到半导体本体100或者延伸到半导体本体100中并且形成第二沟槽202以不延伸到半导体本体100可以包括形成具有不同的沟槽宽度w1、w2的至少一个第一沟槽201和第二沟槽202。该至少一个第一沟槽201比该第二沟槽202宽，使得w1>w2。在各向异性刻蚀工艺中，刻蚀速率取决于沟槽宽度并且随着沟槽宽度的增加而增加。当如图1B中所示该至少一个第一沟槽201比第二沟槽202宽时，该至少一个第一沟槽201中的刻蚀速率高于第二沟槽202，使得在刻蚀工艺中当第二沟槽202的底部仍远离半导体本体100时该至少一个第一沟槽201到达半导体本体100。根据一个实施例，当半导体本体100在至少一个第一沟槽201的底部暴露时，刻蚀工艺停止。可以使用光学检查方法来检测该至少一个第一沟槽201何时到达半导体本体100。
参照图1C，该方法进一步包括在该至少一个第一沟槽201中在半导体本体100的暴露区上形成半导体层130。参照图1C，形成半导体层130可以包括使用半导体材料完全填充该至少一个第一沟槽201。根据一个实施例，半导体层130是单晶半导体层。该单晶半导体层130可以通过外延工艺，特别是选择性外延工艺形成。在选择性外延工艺中，半导体层130作为单晶半导体层在半导体本体100的暴露区上生长，但是不在该至少一个第一沟槽201的侧壁上的介电层200上生长。选择性外延工艺是外延工艺和刻蚀工艺的组合。在该工艺中通过气体前体提供的半导体原子被并入到暴露的这些区中的半导体本体100的晶格中，使得半导体层130在这些暴露区上生长。然而，在介电层200上，通过前体提供的半导体原子形成团块，在团块达到临界尺寸时可以用作晶体生长的籽晶。然而，刻蚀工艺防止这些籽达到临界尺寸，使得不存在介电层200上的半导体生长。选择性外延工艺是公知的，使得在这一点上不需要进一步的解释。
半导体层130的半导体材料对应于半导体本体100的至少第一半导体层110的半导体材料。半导体层130的掺杂浓度可以对应于半导体本体100的掺杂浓度或者可以不同于半导体本体100的掺杂浓度。根据一个实施例，产生半导体层130以在垂直方向上具有变化的掺杂浓度。
在第二沟槽202中形成场电极12。形成场电极12包括例如使用电极材料完全填充第二沟槽202。电极材料是例如金属、硅化物或者诸如掺杂的多晶硅的多晶半导体材料。第二沟槽202中的场电极12可以在形成半导体层130之前或者在形成半导体层130之后形成。根据一个实施例，场电极12在已形成半导体层130之后形成，并且形成场电极12包括在第二沟槽202中以及在电介质台面区10和半导体层130上淀积电极材料并且去除在电介质台面区10和半导体层130上面淀积的电极材料。从电介质台面区10和半导体层130去除电极材料包括例如，诸如化学、机械或化学-机械抛光（CMP）工艺的抛光工艺，或者相对于介电层200选择性地刻蚀电极材料的刻蚀工艺。
场电极12通过部分电介质台面区10与半导体布置的半导体区介电绝缘。电介质台面区10形成场电极电介质11，场电极电介质11使场电极12与半导体布置的半导体区介电绝缘。场电极12和半导体层130之间的场电极电介质11的厚度d由该至少一个第一沟槽201和第二沟槽202之间的距离限定。该距离由刻蚀掩模300限定，使得场电极电介质11的厚度d仅由光刻工艺限定。因此，通过按照需要适当地产生刻蚀掩模300可以容易地调整场电极电介质11的厚度d。根据一个实施例，第二沟槽202在两个第一沟槽201之间或者在第一沟槽201的沟槽部分之间的电介质台面区10的中间形成，使得场电极电介质11在电介质台面区10的两侧具有相同的厚度，在根据图1B的实施例中该厚度是(w-w2)/2。
场电极12下面的（意味着场电极12和半导体本体100的第一表面101之间的）场电极电介质11的厚度也由刻蚀工艺限定，其中该厚度由刻蚀工艺的时长和第二沟槽202的宽度w2限定。根据一个实施例，第二沟槽202被形成为使得在第二沟槽202的底部的场电极电介质11的厚度大于在侧壁的厚度。根据另一实施例，在第二沟槽202的底部的场电极电介质11的厚度小于在侧壁的厚度。在该情况下，在第二沟槽202下方的半导体区中存在增加的电场，使得在将高电压施加在场电极12和周围的半导体材料之间时，在器件的该区中发生雪崩击穿。
在图1B中所示的实施例中，形成该至少一个第一沟槽201和第二沟槽202以具有垂直侧壁，垂直侧壁是与半导体本体的第一表面101垂直并且与介电层200的表面垂直的侧壁。然而，这仅是示例。根据另一实施例，形成该至少一个第一沟槽201和第二沟槽202以具有锥形的侧壁，锥形的侧壁是限定与半导体本体100的第一表面101成超过90o的角度的侧壁。根据一个实施例，（锥形）角相对第一表面101介于90o和105o之间，或者相对垂直方向介于0o和15o之间，其中垂直方向是与半导体本体100的第一表面101垂直的方向。
图4图示了半导体器件的垂直横截面视图，该半导体器件包括在锥形第二沟槽202中形成的场电极12以及在锥形第一沟槽201中形成的至少一个半导体层130。在该实施例中，介电层11具有场电极12和半导体层130之间的变化的厚度，该厚度在半导体本体100的方向上增加，这是因为在半导体本体100的方向上其中形成半导体层130的该至少一个第一沟槽201和其中形成场电极12的第二沟槽202均变窄。
如图1C和4中所示的包括场电极12和围绕场电极12的场电极电介质11的半导体布置可以形成多个不同的半导体器件的基本。下文参照图5至7解释了半导体器件的若干实施例。图5至7中所示的半导体器件是如图1C中所示的具有场电极12和带垂直侧壁的场电极电介质11的MOS晶体管。然而，在这些MOS晶体管中也可以实现如图4中所示的场电极12和带锥形侧壁的场电极电介质11。
参照图5，MOS晶体管包括漂移区31、本体区32和源极区33。本体区32在半导体层130中形成，并且源极区33在本体区32中形成。本体区32布置在源极区33和漂移区31之间。本体区32和源极区33可以通过传统的扩散和/或注入工艺产生，其中掺杂剂原子被扩散和/或注入到半导体层130中。还可以在参照图1C解释的工艺中在半导体层130的生长期间已产生本体区32和源极区33。公知的是，在外延工艺中，可以产生不同掺杂的半导体区。漂移区31例如由半导体层130的这些具有半导体层130的基本掺杂浓度的区形成，而本体区32和源极区33是通过扩散和/或注入工艺形成的较高掺杂的区。
在图5中图示的实施例中，半导体层130布置在两个电介质台面区10之间或者一个电介质台面区10的均包括场电极12的两个部分之间。在水平面I-I中，形成漂移区31并且包括半导体区32和源极区33的半导体层130的几何特征，以及因此场电极12和场电极电介质11的几何特征由参照图1B解释的至少一个第一沟槽201的几何特征限定。下文参照图6至8解释了三个不同的几何特征。
参照图6，其图示了根据第一实施例的MOS晶体管的水平横截面视图，电介质台面区10和半导体层130均伸长，其中每个半导体层130布置在两个电介质台面区10之间并且每个电介质台面区10布置在两个半导体层130之间。参照图6，MOS晶体管可以包括多个电介质台面区10，每个电介质台面区10包括场电极12和多个半导体层130。在下文中半导体层130还将被称为半导体台面区。
参照图7，其图示了根据另一实施例的MOS晶体管的水平横截面视图，可以存在多个桩形的电介质台面区10以及一个栅格形的半导体台面区130。通过产生具有栅格几何特征的第一沟槽201可以形成多个桩形的电介质台面区10。在图6中所示的实施例中，电介质台面区10在水平面上是矩形的。然而，这仅是示例。电介质台面区10也可以具有其他形式，诸如椭圆形、圆形、六边形或其他多边形。
参照图8，其图示了根据另一实施例的MOS晶体管的水平横截面视图，还可以存在多个桩形的半导体台面区130和一个栅格形的电介质台面区10。通过形成多个桩形第一沟槽201来获得该器件结构。在图8中所示的实施例中，半导体台面区130具有水平面中的矩形几何特征。然而，这仅是示例。半导体台面区130还可以被实现为具有任何几何特征，诸如圆形几何特征、椭圆形几何特征、六边形或者任何其他多边形几何特征。
参照图5，MOS晶体管进一步包括栅极电极41，栅极电极41被布置为与本体区32相邻并且通过栅极电介质42与本体区32介电绝缘。栅极电极41从源极区33通过本体区32延伸到漂移区31或者延伸到漂移区31中。通过传统方式，栅极电极41用于控制源极区33和漂移区31之间的本体区32中的传导沟道。栅极电极41电连接到仅在图5中示意性图示的栅极端子G并且通过绝缘层43与源极电极35电绝缘。源极电极35电接触源极区33、本体区32和场电极12，并且电连接到仅在图5中示意性图示的源极端子S。替选地，场电极12不电连接到源极电极35，但是分别电连接到栅极电极41或栅极端子G。
MOS晶体管进一步包括电介质台面区10和半导体台面区130下方的半导体本体100中的漏极区34。根据一个实施例，完整的半导体本体100形成漏极区34。在该实施例中，半导体本体100具有与漏极区34的掺杂浓度对应的同质掺杂浓度。根据（图5中图示的）另一实施例，半导体本体100具有第一半导体层110和第二半导体层120。第一半导体层110邻接半导体台面区130并且形成漂移区31的一部分。在该实施例中，第一半导体层110的掺杂浓度可以对应于半导体台面区130的掺杂浓度。根据另一实施例，半导体台面区130的掺杂浓度高于第一半导体层110的掺杂浓度。然而，也可以将台面区130实现为掺杂浓度低于第一半导体层110的掺杂浓度。第二半导体层120具有高于第一半导体层110的掺杂浓度并且形成MOS晶体管的漏极区34。第二层120可以是半导体衬底并且第一层110可以是在衬底上形成的外延层。根据另一实施例，半导体本体100是具有基本掺杂的半导体衬底，第一层110包括衬底的那些具有基本掺杂的部分并且通过将掺杂剂原子注入和/或扩散到衬底中来形成第二层120。
漏极区和源极区33、34的掺杂浓度例如介于1E18和1E21之间，漂移区31的掺杂浓度例如介于1E13和1E17之间，并且本体区的掺杂浓度例如介于1E15和1E18之间。
MOS晶体管可以被实现为n型晶体管或p型晶体管。在n型晶体管中源极区33和漂移区31是n掺杂的，而本体区32是p掺杂的，并且在p型晶体管中源极区33和漂移区31是p掺杂的，而本体区32是n掺杂的。此外，MOS晶体管可以被实现为MOSFET（金属氧化物半导体场效应晶体管）或者IGBT（绝缘栅双极型晶体管）。在MOSFET中，漏极区34具有与漂移区31相同的掺杂类型，而在IGBT中，漏极区34具有与漂移区31的掺杂类型互补的掺杂类型。在IGBT中漏极区34还被称为集电极区。
图5中所示的MOS晶体管的操作原理对应于传统的晶体管的操作原理。可以通过向栅极电极41施加适当的驱动电位来接通和断开晶体管。当施加到栅极电极41的驱动电位生成在源极区33和漂移区31之间的在本体区32中的传导沟道（反型沟道）时，晶体管接通（处于接通状态）。
下文解释了操作原理。出于解释目的，假设MOS晶体管是具有n掺杂漂移区的n型晶体管。然而，该操作原理据此同样适用于p型晶体管。当MOS晶体管断开，使得在源极区33和漂移区31之间在本体区32中不存在传导沟道时，并且当反向偏置本体区32和漂移区31之间的pn结的电压施加在漏极和源极端子D、S之间时，耗尽区（空间电荷区）在pn结开始在漂移区31中扩展。在耗尽区中存在漂移区31中的离子化掺杂剂原子。这些离子化掺杂剂原子在漂移区31被n掺杂时具有正电荷（并且在漂移区31被p掺杂时具有负电荷）。与漂移区31中的正电荷对应的负电荷位于本体区32中，但是也位于具有源极电位或栅极电位并且因此具有相对于漂移区31的电位为负的电位的场电极12中。因此，不仅本体区32，而且场电极12，都提供对应于从漂移区31中的离子化掺杂剂原子导致的电荷的反电荷。
当漂移区31中的离子化掺杂剂原子和本体区32中的相应的反电荷生成的电场达到临界电场时，达到半导体器件的电压阻断能力。临界电场是半导体本体100和半导体台面区130的半导体材料的材料常数。在pn结处达到临界电场的反向偏置电压取决于漂移区31的掺杂浓度，并且因此取决于在将反向偏置电压施加到pn结时能够离子化的掺杂剂原子的数目。然而，当如图5的半导体器件中的那样，漂移区31中的离子化掺杂剂原子不仅在本体区32中而且在场电极12中找到相应的反电荷时，可以在不降低半导体器件的电压阻断能力的情况下增加漂移区31的掺杂浓度。对于半导体器件的导通电阻而言，增加漂移区31的掺杂浓度是有利的。在诸如例如MOSFET的单极型半导体器件中，导通电阻主要由漂移区31的欧姆电阻限定，其中当漂移区31的掺杂浓度增加时漂移区31的欧姆电阻降低。
场电极电介质11两端的电压取决于施加在漏极和源极端子D、S之间的电压并且还取决于场电极12在漏极区34的方向上延伸多远。场电极电介质11两端的电压可以与漏极和源极端子D、S之间的电压一样高，使得场电极电介质100的电压阻断能力（介电强度）可以高达数百伏。场电极电介质11的介电强度取决于场电极电介质100的厚度d。通过前文解释的方法，可以任意调整场电极电介质100的厚度d。
图5中所示的MOS晶体管被实现为沟槽栅极晶体管。在该实施例中，栅极电极41布置在通过本体区31延伸到漂移区31或者延伸到漂移区31中的沟槽中。在该实施例中，具有栅极电极41的沟槽布置在远离电介质台面区10的半导体台面区130。
图9图示了根据另一实施例的MOS晶体管的垂直横截面视图。根据图9的MOS晶体管基于根据图5的MOS晶体管，使得仅解释图9的MOS晶体管和图5的MOS晶体管之间的差异。尽管根据图5的晶体管是沟槽栅极晶体管，但是根据图6的晶体管是平面栅极晶体管。在该实施例中，栅极电极41布置在半导体台面区130上方。栅极电极41在源极区33和漂移区31的延伸到其上布置栅极电极41的半导体台面区130的表面的部分之间延伸。
图10图示了基于图5的MOS晶体管的MOS晶体管的垂直横截面视图。在图10的MOS晶体管中，栅极电极41布置在场电极12上方的沟槽中。栅极电极41可以邻接场电极12，使得场电极12电连接到栅极端子G。这在图10的左部中图示。根据另一实施例，栅极电极41通过绝缘层44与场电极12介电绝缘，并且场电极12电连接到源极端子S（在图10的视图外）。源极电极35电连接到源极区33和本体区32。如图5和9的实施例中的那样，源极电极35通过绝缘层43与栅极电极41电绝缘。
在根据图10的MOS晶体管中，通过去除场电极12和电介质台面区10的上部分并且通过在该沟槽中形成栅极电极41和栅极电介质42，可以形成栅极电极41和栅极电介质42。电介质台面区10的“上部分”是与本体区32和源极区33相邻的区。
图11图示了图5的MOS晶体管的进一步的修改。在根据图11的MOS晶体管中，场电极12通过电介质台面区10在半导体布置的垂直方向上延伸并且电连接到布置在电介质台面区10下方的漂移区31中的补偿区36。补偿区36与漂移区31互补地掺杂。在该半导体器件中，当半导体器件断开时，场电极12以及补偿区36提供离子化掺杂剂原子的反电荷。
通过电介质台面区10延伸到半导体本体100中的场电极12可以通过如下方式产生：修改图1A至1C中所示的方法，使得第二沟槽202如同该至少一个第一沟槽201那样，也延伸到半导体本体100或者延伸到半导体本体100中。在图12中图示了在形成通过介电层200延伸到半导体本体100的至少一个第一沟槽201和第二沟槽202之后的半导体布置的垂直横截面视图。当该至少一个第一沟槽201比该第二沟槽202宽时，该至少一个第一沟槽201可以比第二沟槽202更深地延伸到半导体本体100中。
在形成第二沟槽202之后，可以经由第一沟槽201的底部使掺杂剂原子扩散和/或注入在半导体本体100中以便形成图11中所示的互补区36。涉及形成场电极12以及形成半导体台面区130的另外的方法步骤与参照图1C解释的方法步骤对应，但是具有如下差异：当在第一沟槽201的底部上生长半导体层130时，应防止也向下延伸到半导体本体100的第二沟槽202的底部上的外延生长。为此，在选择性外延工艺之前在第二沟槽202的底部上形成诸如氧化物层的保护层（未示出）。在形成场电极12之前去除该保护层。替选地，在已形成第一半导体层130之后形成第二沟槽202。
图13图示了根据另一实施例的MOS晶体管的垂直横截面视图。该MOS晶体管也是图5的MOS晶体管的修改，然而在根据图13的MOS晶体管中，栅极电极41在电介质台面区10中布置在场电极12和半导体台面区130之间。栅极电极41与源极电极33电绝缘并且电连接到栅极端子G。
图14A至14D图示了用于在场电极12和半导体台面区130之间在电介质台面区10中产生栅极电极41的方法。图14A至14D中图示的方法基于图1C中图示的结构。可以在产生MOS晶体管的本体区和源极区之前或之后执行参照图14A至14D解释的方法。
参照图14A，该方法包括提供具有场电极12和场电极电介质11的半导体布置。参照图14B，在半导体布置上面形成刻蚀掩模400，刻蚀掩模400至少覆盖场电极12并且可选地覆盖部分场电极电介质11。
参照图14C，在场电极电介质11中刻蚀沟槽203。沟槽203的宽度w3由刻蚀掩模400和半导体台面区130限定。例如使用各向异性刻蚀工艺来产生沟槽203，该各向异性刻蚀工艺相对半导体台面区130选择性地刻蚀场电极电介质11的介电材料。
参照图14D，在半导体台面区130的暴露部分上形成栅极电介质42。形成栅极电极电介质42包括例如热氧化工艺。然而，还可以在半导体台面区130的暴露区上淀积介电层。此外，在形成栅极电介质42之后留下的剩余的沟槽中形成栅极电极41。栅极电极41包括导电电极材料，诸如金属、硅化物或者诸如多晶硅的掺杂的多晶半导体材料。
如前文解释的由场电极电介质围绕的场电极12不限于用在MOS晶体管中，而是还可以用在任何类型的也具有漂移区31的功率半导体器件中。例如，图15图示了垂直功率二极管的垂直横截面视图，该垂直功率二极管包括场电极12以及使场电极12与二极管的半导体区介电绝缘的场电极电介质。如同图5、9-11和13的MOS晶体管，该二极管包括至少由半导体台面区130形成的漂移区31。布置在半导体台面区130中的第一发射极区51邻接漂移区31。第一发射极区51与漂移区31互补掺杂并且电连接到第一电极52，第一电极52也连接到场电极12。当第一发射极区51被p掺杂时，该第一电极52形成阳极端子或者连接到阳极端子。
具有与漂移区31相同的掺杂类型的第二发射极区53邻接漂移区31，远离第一发射极区51和漂移区31之间的pn结。第二发射极区53连接到阴极端子K。
图16图示了被实现为肖特基二极管的垂直功率二极管的垂直横截面视图。该二极管与图15的二极管的不同之处在于，第一电极52接触漂移区31并且包括肖特基金属，使得在第一电极52和漂移区31之间形成肖特基接触。
针对前文解释的MOS晶体管的场电极12和场电极电介质11已阐述的各个内容也适用于图15和16的二极管的场电极12和场电极电介质11。诸如“下面”、“下方”、“低”、“上方”、“高”等的空间关系术语用于使描述方便，以解释一个元件相对于第二元件的定位。除了与图中示出的那些取向不同的取向以外，这些术语旨在涵盖器件的不同取向。此外，诸如“第一”、“第二”等的术语也用于描述各个元件、区、部分等，并且不应被当作限制。类似的术语在描述通篇中表示类似的元件。
如这里使用的术语“具有”、“包含”、“包括（including）”、“包括（comprising）”等是开放术语，其指示所陈述的元件或特征的存在，但是并未排除另外的元件或特征。除非上下文清楚的另外指出，否则冠词“一个（a、an）”和“该（the）”旨在包括复数以及单数。
考虑以上变化和应用的范围，应当理解，本发明既不限于前面的描述，也不限于附图。相反，本发明仅由随后权利要求及其合法等同物限定。

Claims (20)

1.一种产生半导体器件的方法，所述方法包括：
提供半导体本体，其具有第一表面和布置在所述第一表面上的介电层；
在所述介电层中形成至少一个第一沟槽，所述至少一个第一沟槽延伸到所述半导体本体并且限定所述介电层中的电介质台面区；
在所述电介质台面区中形成远离所述至少一个第一沟槽的第二沟槽；
在所述至少一个第一沟槽中在所述半导体本体的暴露区上形成半导体层；以及
在所述第二沟槽中形成场电极。
2.根据权利要求1所述的方法，其中所述半导体层是单晶半导体层。
3.根据权利要求2所述的方法，其中形成所述半导体层包括选择性外延生长工艺。
4.根据权利要求1所述的方法，其中所述至少一个第一沟槽和所述第二沟槽通过共同的工艺步骤形成。
5.根据权利要求1所述的方法，其中所述第二沟槽被形成为使得所述第二沟槽的底部布置在所述电介质台面区内。
6.根据权利要求1所述的方法，其中所述第二沟槽被形成为延伸到所述半导体本体。
7.根据权利要求1所述的方法，其中所述至少一个第一沟槽和所述第二沟槽具有垂直侧壁。
8.根据权利要求1所述的方法，其中所述至少一个第一沟槽和所述第二沟槽中的至少一个具有锥形侧壁。
9.根据权利要求1所述的方法，其中形成所述至少一个第一沟槽包括形成限定所述电介质台面区的环形第一沟槽。
10.根据权利要求1所述的方法，其中形成所述至少一个第一沟槽包括形成两个远离的第一沟槽，其中所述电介质台面区在所述两个远离的第一沟槽之间形成。
11.根据权利要求1所述的方法，其中所述半导体层完全填充所述至少一个第一沟槽。
12.根据权利要求1所述的方法，其中通过选择性外延生长工艺来外延生长所述半导体层。
13.根据权利要求1所述的方法，其中所述半导体层具有第一掺杂类型的基本掺杂，所述方法进一步包括：
在所述半导体层中形成第二掺杂类型的本体区；
在所述本体区中形成所述第一掺杂类型的源极区；以及
形成与所述本体区相邻并且通过栅极电介质与所述本体区介电绝缘的栅极电极。
14.根据权利要求13所述的方法，其中形成所述栅极电极包括在远离所述电介质台面区的所述半导体层中的沟槽中形成所述栅极电极。
15.根据权利要求13所述的方法，其中形成所述栅极电极包括在所述半导体层上方形成所述栅极电极。
16.根据权利要求13所述的方法，其中形成所述栅极电极包括：
在远离所述场电极的所述电介质台面区中形成至少一个第三沟槽；以及
在所述至少一个第三沟槽中形成所述栅极电极。
17.根据权利要求16所述的方法，进一步包括：
形成所述至少一个第三沟槽，使得所述至少一个第三沟槽的第一侧壁邻接所述半导体层；以及
在形成所述栅极电极之前在所述至少一个第三沟槽的所述第一侧壁上形成栅极电介质。
18.一种形成MOS晶体管的方法，所述方法包括：
提供包括场电极和场电极电介质的半导体本体，所述场电极电介质使所述场电极与所述半导体本体的半导体区绝缘；
在所述场电极电介质中形成远离所述场电极的至少一个沟槽；以及
在所述至少一个沟槽中形成栅极电极。
19.根据权利要求18所述的方法，进一步包括：
形成所述至少一个沟槽，使得所述至少一个沟槽的第一侧壁邻接所述半导体本体的半导体区；以及
在形成所述栅极电极之前在所述至少一个沟槽的所述第一侧壁上形成栅极电介质。
20.根据权利要求18所述的方法，进一步包括：
在所述半导体本体中形成与所述栅极电极相邻的本体区；以及
在所述本体区中形成源极区。
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