JP2014120656A - 半導体装置 - Google Patents

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Abstract

【課題】オン抵抗と入力容量との積を低減する半導体装置を提供する。
【解決手段】実施形態に係る半導体装置は、第１の半導体層２と、第２の半導体層８と、第３の半導体層９と、一対の第１の導電体７ａと、一対の第２の導電体７ｂと、第１の配線層１２と、第２の配線層１３と、を備える。一対の第１及び第２の導電体は、第１及び第２の絶縁膜６ａ、６ｂを介して、それぞれ、第１及び第２のトレンチ３ａ、３ｂ内に設けられ、第１の半導体層及び第２の半導体層に対向する。第１の配線層は、本体部１２ｂと複数の凸部１２ａとを有する。複数の凸部は、本体部から延伸し、第１の層間絶縁膜２０の第１の開口部３１を介して第１の導電体と電気的に接続される。第２の配線層は、第１の層間絶縁膜の第２の開口部３２を介して第２の導電体と電気的に接続される。
【選択図】図１

Description

後述する実施形態は、半導体装置に関する。
半導体装置として、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）またはＩＧＢＴ（Insulated Gate Bipolar Transistor）等の絶縁ゲート型トランジスタが用いられる。これらの半導体装置は、低オン抵抗化による低消費電力化が求められる。ＭＯＳＦＥＴの低オン抵抗を実現するために、ドリフト層中に深く延伸するトレンチ内に絶縁膜を介して設けられたソース電位を有するフィールドプレート電極と、フィールドプレート電極の上端で、ｐ形ベース層とフィールドプレート電極に絶縁膜を介して挟まれたゲート電極と、を有するＭＯＳＦＥＴが開発されている。このＭＯＳＦＥＴでは、隣合うフィールドプレート電極からｎ−形ドリフト層中に空乏層が広がることによって、ｎ−形ドリフト層全体を容易に空乏化することができる。このため、このＭＯＳＦＥＴでは、ｎ−形ドリフト層中のｎ形不純物濃度を高くしてオン抵抗を低減することができる。しかしながら、ソース電位を有するフィールドプレート電極とゲート電位を有するゲート電極とが絶縁膜を介して重なるため、ゲート−ソース間容量が大きくなってしまう。この結果、オン抵抗を低減しても、半導体装置の指標となるオン抵抗と入力容量との積（Ｒ・Ｃ積）が増加してしまう。
特開２０１２−６４６４１号公報
オン抵抗と入力容量との積を低減する半導体装置を提供する。
本発明の実施形態に係る半導体装置は、第１導電形の第１の半導体層と、第２導電形の第２の半導体層と、第１導電形の第３の半導体層と、複数の第１のトレンチと、複数の第２のトレンチと、一対の第１の導電体と、第１のフィールドプレート電極と、一対の第２の導電体と、第２のフィールドプレート電極と、第１の配線層と、第２の配線層と、第１の電極と、第２の電極と、ゲートメタルと、を備える。第２導電形の第２の半導体層は、第１の半導体層の第１の表面に選択的に形成される。第２導電形の第２の半導体層は、第１の半導体層の第１の表面に選択的に形成される。第１導電形の第３の半導体層は、第２の半導体層の表面に選択的に形成され、前記の半導体層よりも高い第１導電形の不純物濃度を有する。複数の第１のトレンチは、第３の半導体層の表面から第１の半導体層まで達し、第３の半導体層及び第２の半導体層と隣接し、且つ第１の半導体層の第１の表面に平行な第１の方向に延伸し、第１の表面に平行で第１の方向に垂直な第２の方向に配列される。複数の第２のトレンチは、第１の表面から第１の半導体層まで達し、第２の半導体層と隣接し、且つ第１の方向に延伸し、第２の方向において複数の第１のトレンチの間に配列される。一対の第１の導電体は、第１の絶縁膜を介して第１のトレンチ内に設けられ。第１のフィールドプレート電極は、一対の第１の導電体の間に設けられる。一対の第２の導電体は、第２の絶縁膜を介して第２のトレンチ内に設けられる。第２のフィールドプレート電極は、一対の第２の導電体の間に設けられる。第１の配線層は、第１の層間絶縁膜を介して複数の第１のトレンチ及び複数の第２のトレンチ上に設けられ、第２の方向に延伸する本体部と、本体部から第１の方向に延伸し、第１の層間絶縁膜の第１の開口部を介して第１の導電体と電気的に接続された複数の凸部と、を有する。第２の配線層は、第１の層間絶縁膜を介して第２のトレンチ上に設けられ、第１の層間絶縁膜の第２の開口部を介して第２の導電体と電気的に接続される。第１の電極は、第１の半導体層の第１の表面とは反対側の第２の表面に電気的に接続される。第２の電極は、第２の半導体層、第３の半導体層、第２の配線層、第１のフィールドプレート電極、及び第２のフィールドプレート電極と電気的に接続される。ゲートメタルは、第１の配線層上に第２の層間絶縁膜を介して設けられ、第２の層間絶縁膜の第３の開口部を介して第１の配線層に電気的に接続され、第１の配線層にゲート電位を与える。
第１の実施形態に係る半導体装置の要部模式平面図。 図１のＡ−Ａ線における要部模式断面図。 図１のＢ−Ｂ線における要部模式断面図。 図１のＣ−Ｃ線における要部模式断面図。 図１のＤ−Ｄ線における要部模式断面図。 図１のＥ−Ｅ線における要部模式断面図。 図１のＦ−Ｆ線における要部模式断面図。 図１のＧ−Ｇ線における要部模式断面図。 比較例の実施形態に係る半導体装置の要部模式平面図。 図９のＨ−Ｈ線における要部模式断面図。 図９のＪ−Ｊ線における要部模式断面図。 図９のＩ−Ｉ線における要部模式断面図。 第２の実施形態に係る半導体装置の要部模式断面図。
以下、本発明の実施の形態について図を参照しながら説明する。実施形態中の説明で使用する図は、説明を容易にするための模式的なものであり、図中の各要素の形状、寸法、大小関係などは、実際の実施においては必ずしも図に示されたとおりとは限らず、本発明の効果が得られる範囲内で適宜変更可能である。第１導電形をｎ形で、第２導電形をｐ形で説明するが、それぞれこの逆の導電形とすることも可能である。半導体としては、シリコンを一例に説明するが、炭化シリコン（ＳｉＣ）や窒化物半導体（ＡｌＧａＮ）などの化合物半導体にも適用可能である。絶縁膜としては、酸化シリコンを一例に説明するが、窒化シリコン、酸窒化シリコン、アルミナなどの他の絶縁体を用いることも可能である。ｎ形の導電形をｎ＋、ｎ、ｎ−で表記した場合は、この順にｎ形不純物濃度が低いものとする。ｐ形においても同様に、ｐ＋、ｐ、ｐ−の順にｐ形不純物濃度が低いものとする。
（第１の実施形態）
図１〜図８を用いて、本発明の第１の実施形態に係る半導体装置を説明する。半導体装置は、ＭＯＳＦＥＴを例に説明する。図１は、第１の実施形態に係るＭＯＳＦＥＴの上からみた要部模式平面図であり、説明を容易にするために、後述のソース電極４２、ゲートメタル４３、ソースメタル４４、第１の層間絶縁膜２０、及び第２の層間絶縁膜２１を、上からｎ＋形ソース層９及びｐ形ベース層８の上面が露出するまで取り除いた状態を想定したものである。図２は、図１のＡ−Ａ線における要部模式断面図である。図３は、図１のＢ−Ｂ線における要部模式断面図である。図４は、図１のＣ−Ｃ線における要部模式断面図である。図５は、図１のＤ−Ｄ線における要部模式断面図である。図６は、図１のＥ−Ｅ線における要部模式断面図である。図７は、図１のＦ−Ｆ線における要部模式断面図である。図８は、図１のＧ−Ｇ線における要部模式断面図である。
本実施形態に係るＭＯＳＦＥＴは、ｎ＋形半導体層（第１導電形の第１の半導体層）１と、ｎ−形ドリフト層（第１導電形の第２の半導体層）２と、ｐ形ベース層（第２導電形の第３の半導体層）８と、ｎ＋形ソース層（第１導電形の第４の半導体層）９と、複数の第１のトレンチ３ａと、第２のトレンチ３ｂと、第１のフィールド絶縁膜４ａと第１のフィールドプレート電極５ａと、第１の絶縁膜６ａと、一対の第１の導電体７ａと、第２のフィールド絶縁膜４ｂと、第２のフィールドプレート電極５ｂと、第２の絶縁膜６ｂと、一対の第２の導電体７ｂと、第１の配線層１２と、第２の配線層１３と、ドレイン電極（第１の電極）４１と、ソース電極（第２の電極）４２と、ゲートメタル４３と、ソースメタル４４と、を備える。
ｎ＋形半導体層１は、例えばシリコン基板である。ｎ−形ドリフト層２は、ｎ＋形半導体層１上に設けられ、ｎ＋形半導体層１よりも低いｎ形の不純物濃度を有する。ｎ−形ドリフト層２は、例えば、ＣＶＤ法によりエピタキシャル成長されたｎ−形エピタキシャル層である。
ｐ形ベース層８は、ｎ−形ドリフト層２のｎ＋形半導体層１とは反対側の表面に選択的に形成される。ｎ＋形ソース層９は、ｐ形ベース層８のｎ＋形半導体層１とは反対側の表面に選択的に形成され、ｎ−形ドリフト層２よりも高いｎ形の不純物濃度を有する。
複数の第１のトレンチ３ａは、ｎ−形ドリフト層２の表面、ｐ形ベース層８の表面、及びｎ＋形ソース層９の表面から、ｎ＋形ソース層９及びｐ形ベース層８と隣接するとともにｎ−形ドリフト層２まで延伸し且つｎ−形ドリフト層２の表面に平行なＸ方向（第１の方向）に延伸する。また、複数の第１のトレンチ３ａは、ｎ−形ドリフト層２の表面に平行でＸ方向に垂直なＹ方向（第２の方向）に配列される。
複数の第２のトレンチ３ｂは、ｎ−形ドリフト層２の表面、ｐ形ベース層８の表面、及びｎ＋形ソース層９の表面から、ｎ＋形ソース層９及びｐ形ベース層８と隣接するとともにｎ−形ドリフト層２まで延伸し、且つＸ方向に延伸する。また、複数の第２のトレンチ３ｂは、Ｙ方向において複数の第１のトレンチ３ａと交互に配列される。第１のトレンチ３ａ及び第２のトレンチ３ｂは、同一のトレンチ形状を有する。
第１のフィールド絶縁膜４ａは、複数の第１のトレンチ３ａのそれぞれの底面及び側面を覆う。第１のフィールド絶縁膜４ａは、例えば、酸化シリコン（ＳｉＯ２）である。第１のフィールドプレート電極５ａは、第１のフィールド絶縁膜４ａを介して第１のトレンチ内に設けられる。第１のフィールドプレート電極５ａは、第１のトレンチ３ａ内で、第１の方向に沿って延伸する。第１のフィールドプレート電極５ａは、例えば、導電性のポリシリコンである。
第１の絶縁膜６ａは、第１のフィールド絶縁膜４ａからＺ方向（ｎ−形ドリフト層２の表面に垂直な方向）に突き出た第１のフィールドプレート電極５ａの一部分、及び第１のトレンチ３ａの内部側面を覆う。第１の絶縁膜６ａは、第１のフィールド絶縁膜と同じ酸化シリコンにより構成される。第１の絶縁膜６ａは、ゲート絶縁膜として機能するので、第１のフィールド絶縁膜４ａよりも薄い。第１のフィールド絶縁膜４ａ及び第１の絶縁膜６ａは、熱酸化により形成される。
一対の第１の導電体７ａは、第１の絶縁膜６ａを介して第１のフィールドプレート電極の一部分を挟んで第１のトレンチ内に設けられ、第１の絶縁膜６ａを介してｎ−形ドリフト層２、ｐ形ベース層８、及びｎ＋形ソース層９に対向する。第１の導電体７ａは、ゲート電位が与えられてゲート電極として機能する。第１の導電体７ａは、例えば、導電性のポリシリコンにより構成される。
第２のフィールド絶縁膜４ｂは、第２のトレンチ３ｂのそれぞれの底面及び側面を覆う。第２のフィールド絶縁膜４ｂは、第１のフィールド絶縁膜４ａと一体的に形成されたものである。第２のフィールドプレート電極５ｂは、第２のフィールド絶縁膜４ｂを介して第２のトレンチ３ｂ内に設けられる。第２のフィールドプレート電極５ｂは、第１のフィールドプレート電極と一体的に形成され、第１のフィールドプレート電極５ａと同一の立体的形状を有する。すなわち、第２のフィールドプレート電極５ｂのＸ方向、Ｙ方向、及びＺ方向における寸法は、第１のフィールドプレート電極５ａと同一となるように設けられる。
第２の絶縁膜６ｂは、第１の絶縁膜６ａと同様に、第２のフィールド絶縁膜４ｂから突き出た第２のフィールドプレート電極５ｂの一部分及び第２のトレンチ３ｂの内部側面を覆う。第２の絶縁膜６ｂは、第１の絶縁膜６ａと一体的に形成されるので、第１の絶縁膜６ａと同じ厚さである。すなわち、第２のフィールド絶縁膜４ｂよりも薄い。
一対の第２の導電体７ｂは、一対の第１の導電体７ａと同様に、第２の絶縁膜６ｂを介して第２のフィールドプレート電極５ｂの一部分を挟んで第２のトレンチ３ｂ内に設けられ、第２の絶縁膜４ｂを介してｎ−形ドリフト層２、ｐ形ベース層８、及びｎ＋形ソース層９に対向する。一対の第２の導電体７ｂは、一対の第１の導電体７ａと一体的に形成され、第１の導電体７ｂと同一の立体的形状を有する。すなわち、一対の第２の導電体７ｂのＸ方向、Ｙ方向、及びＺ方向における寸法は、一対の第１の導電体７ａと同一となるように設けられる。
図２に示したように、第１のトレンチ３ａ及び第２のトレンチ３ｂとの間では、ｐ＋形コンタクト層１０が、Ｚ方向に沿ってｎ＋形ソース層９の表面からｐ形ベース層８中に延伸し、ｐ形ベース層８と電気的に接続されるように設けられる。ｐ形ベース層８の表面に選択的にｎ＋形ソース層９が形成されている領域は、後述するように、ドレイン層電極４１からソース電極４２に向かって電流が流れる素子領域である。Ｘ方向においてこれより外側の領域は、縦方向に電流が流れない終端領域である。
第１のフィールドプレート電極５ａ及び第２のフィールドプレート電極５ｂは、Ｘ方向に沿って延伸し、その両端は、ｐ形ベース層８よりも外側のｎ−形ドリフト層２中にある。第１の導電体７ａ及び第２の導電体７ｂは、第１のフィールドプレート電極５ａ及び第２のフィールドプレート電極７ｂよりもＸ方向において短く、その両端は、ｎ＋形ソース層９よりも外側にある。すなわち、Ｘ方向における一方の端の側では、第１の導電体７ａ及び第２の導電体７ｂの一端は、第１のフィールドプレート電極５ａ及び第２のフィールドプレート電極５ｂの一端とｎ＋形ソース層９との間に位置する。または、Ｘ方向における一方の端の側では、第１の導電体７ａ及び第２の導電体７ｂの一端は、後述の第１の配線層１２の本体部１２ｂとｎ＋形ソース層９との間にある。
第１の配線層１２は、本体部１２ｂと複数の凸部１２ａとを有する。本体部１２ｂは、第１の層間絶縁膜２０を介して複数の第１のトレンチ３ａ及び第２のトレンチ３ｂ上に設けられ、ｎ−形ドリフト層２の表面に平行でＸ方向と直交するＹ方向に延伸する。本体部１２ｂは、Ｘ方向において、第１のフィールドプレート電極５ａ及び第２のフィールドプレート電極５ｂの一端と第１の導電体７ａ及び第２の導電体７ｂの一端との間に配置される。第１の層間絶縁膜２０は、例えば、酸化シリコンである。
図４及び図８に示したように、複数の凸部１２ａは、本体部１２ｂからＸ方向に延伸し、第１の層間絶縁膜２０の第１の開口部３１を介して複数の第１のトレンチ３ａ内のそれぞれの第１の導電体７ａと電気的に接続される。図４に示したように、第１の配線層１２の凸部１２ａは、一対の第１の導電体７ａのそれぞれの上端に電気的に接続され、第１のフィールドプレート電極７ａの上端を第１の層間絶縁膜２０を介して跨いでいる。図８に示したように、第１の配線層１２の凸部１２ａは、第１の導電体７ａのＸ方向における一端に電気的に接続される。すなわち、第１の層間絶縁膜２０の第１の開口部３１は、一対の第１の導電体７ａのそれぞれのＸ方向における一端の直上に配置される。
図３及び図７に示したように、第２の配線層１３は、第１の層間絶縁膜２０を介して第２のトレンチ３ｂ上に設けられ、第１の層間絶縁膜２０の第２の開口部３２を介して第２のトレンチ３ｂ内の第２の導電体７ｂと電気的に接続される。第２の配線層１３は、一対の第２の導電体７ｂのそれぞれの上端に電気的に接続され、第２のフィールドプレート電極７ｂの上端を第１の層間絶縁膜２０を介して跨いでいる。第２の配線層１３は、Ｘ方向において、第１の配線層１２の凸部１２ａとｎ＋形ソース層９との間に配置される。すなわち、第１の層間絶縁膜２０の第２の開口部３２は、Ｘ方向における第１の配線層１２の凸部１２ａとｎ＋形ソース層９との間であって、一対の第２の導電体７ｂのそれぞれの直上に配置される。それぞれの第２の配線層１３は、隣の第１の導電体７ａ上で、互いに離間している。
第１の導電体７ａ、第２の導電体７ｂ、第１の配線層１２、及び第２の配線層１３は、一体的に形成される。例えば、第１のトレンチ３ａ及び第２のトレンチ３ｂ内に第１の導電体層７ａ及び第２の導電体層７ｂを形成する際に、ｎ＋形ソース層９、ｐ形ベース層８、及びｎ−形ドリフト層２上全体に第１の層間絶縁膜２０を介して形成されたポリシリコンをリソグラフィー技術及びエッチング技術を用いてパターニングすることによって、第１の配線層１２及び第２の配線層１３が上記形状となるように形成される。このパターニングによって、第１の配線層１２は、第１の導電体７ａにだけ電気的に接続され、第２の配線層は、第２の導電体７ｂにだけ電気的に接続されるようになる。
第３の配線層１１が、Ｘ方向において第１の配線層よりもさらに外側のｎ−形ドリフ層２上に第１の層間絶縁膜２０を介して設けられる。第３の配線層１１は、Ｙ方向に沿って延伸し第１のトレンチ３ａ及び第２のトレンチ３ｂに直交する。第３の配線層は、第１のフィールドプレート電極５ａ及び第２のフィールドプレート電極５ｂの直上において、開口部により第１のフィールドプレート電極５ａ及び第２のフィールドプレート電極５ｂに電気的に接続される（図示省略）。
第３の配線層１１は、導電性のポリシリコンにより構成され、第１のフィールドプレート電極５ａ及び第２のフィールドプレート電極５ｂと一体的に形成される。第３の配線層１１は、第１のフィールドプレート電極５ａ及び第２のフィールドプレート電極５ｂを第１のトレンチ３ａ及び第２のトレンチ３ｂ内に形成する際に、ｎ−形ドリフト層２、ｐ形ベース層８、及びｎ＋形ソース層９上の全面に第１の層間絶縁膜２０介して形成された導電性のポリシリコンを、上記同様にパターニングすることによって形成される。
ドレイン電極４１は、ｎ＋形半導体層１のｎ−形ドリフト層２とは反対側の表面に電気的に接続される。ドレイン電極４１は、例えば、銅、アルミニウムなどの金属である。
ソース電極４２は、第２の層間絶縁膜２１を介して、ｐ形ベース層、ｎ＋形ソース層９、ｐ＋形コンタクト層１０、第２の配線層１３、第１のトレンチ３ａ、及び第２のトレンチ３ｂ上に設けられる。ソース電極４２は、第２の層間絶縁膜２１の第５の開口部３５を介して、ｐ＋形コンタクト層１０及びｎ＋形ソース層９に電気的に接続される。これにより、ソース電極４２は、ｐ＋形コンタクト層１０を介してｐ形ベース層８に電気的に接続される。
図３及び図７に示したように、ソース電極４２は、第２の層間絶縁膜２１の第４の開口部３４を介して、複数の第２の配線層１３のそれぞれと電気的に接続される。これにより、第２の配線層はソース電位が与えられる。第２の層間絶縁膜２１の第４の開口部３４は、第２の配線層１３のそれぞれの直上に設けられる。
ゲートメタル４３は、第２の層間絶縁膜２１を介して、第１の配線層１２上に設けられ、Ｙ方向に沿って延伸する。図７及び図８に示したように、ゲートメタル４３は、第１の配線層１２の本体部１２ｂの直上に設けられた、第２の層間絶縁膜の第３の開口部３３を介して第１の配線層１２と電気的に接続される。ゲートメタル４３とソース電極４２は、Ｘ方向において離間する。ゲートメタルは、図示しないゲートパッドに電気的に接続されており、ゲートパッドによりゲート電位が与えられる。
図７及び図８に示したように、ソースメタル４４が、第２の層間絶縁膜２１を介して、第３の配線層１１の直上に設けられる。ソースメタル４４は、第２の層間絶縁膜２１の開口部を介して、第３の配線層１１に電気的に接続される。また、ソースメタル４４は、図示しない領域で、ソース電極４２に電気的に接続される。このため、第１のフィールドプレート電極５ａ及び第２のフィールドプレート電極５ｂは、第３の配線層１１を介して、ソース電位が与えられる。ソースメタル４４は、Ｘ方向においてゲートメタル４３と離間する。
ソース電極４２、ゲートメタル４３、及びソースメタル４４は、銅またはアルミニウム等の金属である。これらは、例えば、第２の層間絶縁膜上の全面に金属膜が形成された後にパターニングをすることによって、一体的に形成される。
次に、本実施形態に係るＭＯＳＦＥＴの動作について説明する。第１の配線層１２には、ゲート電位が与えられるため、第１のトレンチ３ａ内の一対の第１の導電体７ａは、ゲート電極として作用する。すなわち、ゲート電位が閾値を超えると、第１の導電体７ａと対向するｐ形ベース層８の第１のトレンチ３ａの側壁となっている部分にチャネル層が形成される。ここで、ドレイン電極４１にソース電極４２に対して正の電位が与えられると、電子が、このチャネル層を介して、ｐ形ベース層８中の第１のトレンチ３ａの側壁に沿って、ｎ＋形ソース層９からｎ−形ドリフト層２へ供給される。この結果、素子領域において、電流が、ドレイン電極４１からソース電極４２に向かって流れる。
一方、第２の配線層１３は、ソース電位が与えられるため、第２のトレンチ３ｂ内の一対の第２の導電体７ｂの電位は、閾値より低い。このため、第２の導電体７ｂと対向するｐ形ベース層８の第２のトレンチ３ｂの側壁となっている部分にチャネル層が形成されない。このため、ｐ形ベース層８中の第２のトレンチ３ｂの側壁に沿って、電子がｎ＋形ソース層９からｎ−形ドリフト層２へ供給されることはない。
本実施形態に係るＭＯＳＦＥＴの利点を説明するために、次に、比較例に係るＭＯＳＦＥＴと比較する。先ず、図９〜図１２を用いて比較例に係るＭＯＳＦＥＴを説明する。
図９は、比較例に係るＭＯＳＦＥＴの要部模式平面図であり、本実施形態に係るＭＯＳＦＥＴの図１に相当する図である。図１０は、図９におけるＨ−Ｈ線における要部模式断面図であり、本実施形態に係るＭＯＳＥＦＴの図２に相当する図である。図１１は、図９のＪ−Ｊ線における要部模式断面図であり、本実施形態に係るＭＯＳＦＥＴの図７に相当する図である。図１２は、図９のＩ−Ｉ線における要部模式断面図であり、本実施形態に係るＭＯＳＦＥＴの図４に相当する図である。
比較例に係るＭＯＳＦＥＴは、第１の実施形態に係る第１の配線層１２に第２の配線層１３が合体して、１つの第１の配線層２２を有する。すなわち、比較例に係るＭＯＳＦＥＴでは、第１の配線層１２が、第１の導電体７ａ及び第２の導電体７ｂの両者に電気的に接続される。このため、比較例に係るＭＯＳＦＥＴでは、第１のトレンチ３ａ内に設けられた第１の導電体及び第２のトレンチ３ｂ内に設けられた第２の導電体は、いずれもゲートゲート電位を有することとなる。従って、第１のトレンチ３ａ内に設けられた第１の導電体及び第２のトレンチ３ｂ内に設けられた第２の導電体は、いずれもトレンチ型のゲート電極として機能する。この点で、比較例に係るＭＯＳＦＥＴは、本実施形態に係るＭＯＳＦＥＴと相異する。
本実施形態に係るＭＯＳＦＥＴでは、第１の配線層１２は、本体部１２ｂと複数の凸部１２ａとを有する。本体部１２ｂは、第１の層間絶縁膜２０を介して複数の第１のトレンチ３ａ及び第２のトレンチ３ｂ上に設けられ、ｎ−形ドリフト層２の表面に平行でＸ方向と直交するＹ方向に延伸する。複数の凸部１２ａは、本体部１２ｂからＸ方向に延伸し、第１の層間絶縁膜２０の第１の開口部３１を介して複数の第１のトレンチ３ａ内のそれぞれの第１の導電体７ａと電気的に接続される。第１の配線層１２は、第２のトレンチ３ｂ内の第２の導電体７ｂには電気的に接続されない。第１の配線層１２は、ゲート電位を有する。
さらに、本実施形態に係るＭＯＳＦＥＴでは、第２の配線層１３を備える。第２の配線層１３は、第１の層間絶縁膜２０を介して第２のトレンチ３ｂ上に設けられ、第１の層間絶縁膜２０の第２の開口部３２を介して第２のトレンチ３ｂ内の第２の導電体７ｂと電気的に接続される。第２の配線層１３は、ソース電極４２に電気的に接続されるのでソース電位を有する。この結果、本実施形態に係るＭＯＳＦＥＴでは、第１のトレンチ３ａ内の第１の導電体７ａは、トレンチ型のゲート電極として機能するが、第２のトレンチ３ｂ内の第２の導電体７ｂは、ゲート電極として機能しない。第２のトレンチ３ｂ内の第２の導電体７ｂは、ソース電位を有する。
本実施形態に係るＭＯＳＦＥＴ及び比較例に係るＭＯＳＦＥＴのいずれにおいても、第１の導電体７ａ及び第１のフィールドプレート電極５ａが第１の絶縁膜６ａを挟む部分で静電容量Ｃ１を構成する。同様に、第２の導電体７ｂ及び第２のフィールドプレート電極５ｂが第２の絶縁膜６ｂを挟む部分で静電容量Ｃ２を構成する。
比較例に係るＭＯＳＦＥＴでは、第１のトレンチ３ａ内の第１の導電体７ａ及び第２のトレンチ３ｂ内の第２の導電体７ｂは、いずれもゲート電位を有する。このため、静電容量Ｃ１及び静電容量Ｃ２は、いずれも、ゲート−ソース間容量として機能する。これに対して、本実施形態に係るＭＯＳＦＥＴでは、第１のトレンチ３ａ内の第１の導電体７ａはゲート電位を有するが、第２のトレンチ３ｂ内の第２の導電体７ｂはソース電位である。このため、静電容量Ｃ１は、ゲート−ソース間容量として機能するが、静電容量Ｃ２は、電極間容量として機能しない。よって、本実施形態に係るＭＯＳＦＥＴは、比較例に係るＭＯＳＦＥＴと比べて、上記第１の配線層１２及び第２の配線層１３を有することにより、ゲート−ソース間容量を低減することができる。すなわち、本実施形態に係るＭＯＳＦＥＴでは、オン抵抗と入力容量との積を低減することができる。
本実施形態に係るＭＯＳＦＥＴでは、第１のトレンチ３ａと第２のトレンチ３ｂとがＹ方向において交互に配列されているが、これに限定される必要は無い。隣合う第１のトレンチ３ａの間に、２以上の第２のトレンチ３ｂが配列されることも可能である。この場合は、この２以上の第２のトレンチ３ｂ上のそれぞれの第２の配線層１３は、互いに繋がっていてもよい。このように、隣合う第１のトレンチ３ａの間に２以上の第２のトレンチ３ｂを配列することによって、ＭＯＳＦＥＴのゲート−ソース間容量をさらに低減することができる。
また、本実施形態に係るＭＯＳＦＥＴでは、第２の配線層１３は、Ｘ方向において、第１の配線層１２の凸部１２ａとｎ＋形ソース層９との間の第２の導電体７ｂ上に配置される。ソース電極４２は、第２の層間絶縁膜２１を介して第２の配線層１３の上に設けられる。ソース電極４２は、第２の層間絶縁膜２１の第４の開口部３４を介して、第２の配線層１３と電気的に接続される。第２の配線層１３が上記位置に配置されることにより、ソース電極４２が、その直下で直接第２の配線層１３に容易に電気的に接続されることができる。このため、ソース電極４２を簡単なパターン形状とすることができ、また、ソース電極４２と第２の配線層１３とを接続するための特別なメタル配線層をさらに設ける必要もない。
（第２の実施形態）
第２の実施形態に係る半導体装置を図１３を用いて説明する。図１３は第２の実施形態に係る半導体装置の要部模式断面図であり、第１の実施形態に係る半導体装置の図２に相当する図である。なお、第１の実施形態で説明した構成と同じ構成の部分には同じ参照番号または記号を用いその説明は省略する。第１の実施形態との相異点について主に説明する。
本実施形態に係る半導体装置は、第１の実施形態に係るＭＯＳＦＥＴをＩＧＢＴとした場合である。すなわち、図１３に示したように、本実施形態に係るＩＧＢＴは、第１の実施形態に係るＭＯＳＦＥＴと比べて、ｎ＋形半導体層１とドレイン電極４１との間に、ｐ＋形コレクタ層５０を有する。ｐ＋形コレクタ層５０は、ｐ形ベース層８よりも高いｐ形不純物濃度を有する。なお、ＩＧＢＴでは、第１の実施形態に係るドレイン電極４１は、コレクタ電極４１として機能し、ソース電極４２は、エミッタ電極４２として機能する。
本実施形態に係るＩＧＢＴにおいても、第１の実施形態に係るＭＯＳＦＥＴと同様に、ゲート−エミッタ間容量を大きく低減することができる。さらに、エミッタ電極４２は、その直下で第２の配線層１３と容易に電気的に接続されることができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１ ｎ＋形半導体層
２ ｎ−形ドリフト層
３ａ 第１のトレンチ
３ｂ 第２のトレンチ
４ａ 第１のフィールド絶縁膜
４ｂ 第２のフィールド絶縁膜
５ａ 第１のフィールドプレート電極
５ｂ 第２のフィールドプレート電極
６ａ 第１の絶縁膜
６ｂ 第２の絶縁膜
７ａ 第１の導電体
７ｂ 第２の導電体
８ ｐ形ベース層
９ ｎ＋形ソース層
１０ ｐ＋形コンタクト層
１１ 第３の配線層
１２ 第１の配線層
１２ａ 凸部
１２ｂ 本体部
１３ 第２の配線層
２０ 第１の層間絶縁膜
２１ 第２の層間絶縁膜
３１〜３５ 開口部
４１ ドレイン電極
４２ ソース電極
４３ ゲートメタル
４４ ソースメタル

Claims (7)

  1. 第１導電形の第１の半導体層と、
    前記第１の半導体層の第１の表面に選択的に形成された第２導電形の第２の半導体層と、
    前記第２の半導体層の表面に選択的に形成され、前記第１の半導体層よりも高い第１導電形の不純物濃度を有する第１導電形の第３の半導体層と、
    前記第３の半導体層の表面から前記第１の半導体層まで達し、前記第３の半導体層及び前記第２の半導体層と隣接し、且つ前記第１の表面に平行な第１の方向に延伸し、前記第１の表面に平行で前記第１の方向に垂直な第２の方向に配列された、複数の第１のトレンチと、
    前記第１の表面から前記第１の半導体層まで達し、前記第２の半導体層と隣接し、且つ前記第１の方向に延伸し、前記第２の方向において前記複数の第１のトレンチの間に配列された複数の第２のトレンチと、
    第１の絶縁膜を介して前記第１のトレンチ内に設けられた一対の第１の導電体と、
    前記一対の第１の導電体の間に設けられた第１のフィールドプレート電極と、
    第２の絶縁膜を介して前記第２のトレンチ内に設けられた一対の第２の導電体と、
    前記一対の第２の導電体の間に設けられた第２のフィールドプレート電極と、
    第１の層間絶縁膜を介して前記複数の第１のトレンチ及び前記複数の第２のトレンチ上に設けられ、前記第２の方向に延伸する本体部と、前記本体部から前記第１の方向に延伸し、前記第１の層間絶縁膜の第１の開口部を介して前記第１の導電体と電気的に接続された複数の凸部と、を有する第１の配線層と、
    前記第１の層間絶縁膜を介して前記第２のトレンチ上に設けられ、前記第１の層間絶縁膜の第２の開口部を介して前記第２の導電体と電気的に接続された第２の配線層と、
    前記第１の半導体層の前記第１の表面とは反対側の第２の表面に電気的に接続された第１の電極と、
    前記第２の半導体層、前記第３の半導体層、前記第２の配線層、前記第１のフィールドプレート電極、及び前記第２のフィールドプレート電極と電気的に接続された第２の電極と、
    前記第１の配線層上に第２の層間絶縁膜を介して設けられ、前記第２の層間絶縁膜の第３の開口部を介して前記第１の配線層に電気的に接続され、前記第１の配線層にゲート電位を与えるゲートメタルと、
    前記第１の半導体層と前記第１の電極との間に、前記第３の半導体層よりも高い第２導電形の不純物濃度を有する第５の半導体層と、
    を備え、
    前記第１の導電体及び前記第２の導電体は、前記第１の方向に沿って延伸し、
    前記第１の導電体の端及び前記第２の導電体の端は、それぞれ、前記第１の方向において、前記第１の配線層の前記本体部と前記第４の半導体層との間にあり、
    前記第２の配線層は、前記第１の方向において、前記第１の配線層の前記複数の凸部よりも前記第４の半導体層側に設けられており、
    前記第２の電極は、前記前記第２の配線層、前記第３の半導体層、及び前記第４の半導体層上に、前記第２の層間絶縁膜を介して設けられ、前記第２の配線層と前記第２の層間絶縁膜の第４の開口部を介して電気的に接続され、前記第３の半導体層及び前記第４の半導体層と前記第２の層間絶縁膜の第５の開口部を介して電気的に接続され、
    前記第１の導電体、前記第２の導電体、前記第１の配線層、及び前記第２の配線層は、ポリシリコンにより一体的に形成され、
    前記第１の電極は、前記第５の半導体層を介して前記第１の半導体層と電気的に接続されている半導体装置。
  2. 第１導電形の第１の半導体層と、
    前記第１の半導体層の第１の表面に選択的に形成された第２導電形の第２の半導体層と、
    前記第２の半導体層の表面に選択的に形成され、前記第１の半導体層よりも高い第１導電形の不純物濃度を有する第１導電形の第３の半導体層と、
    前記第３の半導体層の表面から前記第１の半導体層まで達し、前記第３の半導体層及び前記第２の半導体層と隣接し、且つ前記第１の表面に平行な第１の方向に延伸し、前記第１の表面に平行で前記第１の方向に垂直な第２の方向に配列された、複数の第１のトレンチと、
    前記第１の表面から前記第１の半導体層まで達し、前記第２の半導体層と隣接し、且つ前記第１の方向に延伸し、前記第２の方向において前記複数の第１のトレンチの間に配列された複数の第２のトレンチと、
    第１の絶縁膜を介して前記第１のトレンチ内に設けられた一対の第１の導電体と、
    前記一対の第１の導電体の間に設けられた第１のフィールドプレート電極と、
    第２の絶縁膜を介して前記第２のトレンチ内に設けられた一対の第２の導電体と、
    前記一対の第２の導電体の間に設けられた第２のフィールドプレート電極と、
    第１の層間絶縁膜を介して前記複数の第１のトレンチ及び前記複数の第２のトレンチ上に設けられ、前記第２の方向に延伸する本体部と、前記本体部から前記第１の方向に延伸し、前記第１の層間絶縁膜の第１の開口部を介して前記第１の導電体と電気的に接続された複数の凸部と、を有する第１の配線層と、
    前記第１の層間絶縁膜を介して前記第２のトレンチ上に設けられ、前記第１の層間絶縁膜の第２の開口部を介して前記第２の導電体と電気的に接続された第２の配線層と、
    前記第１の半導体層の前記第１の表面とは反対側の第２の表面に電気的に接続された第１の電極と、
    前記第２の半導体層、前記第３の半導体層、前記第２の配線層、前記第１のフィールドプレート電極、及び前記第２のフィールドプレート電極と電気的に接続された第２の電極と、
    前記第１の配線層上に第２の層間絶縁膜を介して設けられ、前記第２の層間絶縁膜の第３の開口部を介して前記第１の配線層に電気的に接続され、前記第１の配線層にゲート電位を与えるゲートメタルと、
    を備えた半導体装置。
  3. 前記第１の導電体及び前記第２の導電体は、前記第１の方向に沿って延伸し、
    前記第１の導電体の端及び前記第２の導電体の端は、それぞれ、前記第１の方向において、前記第１の配線層の前記本体部と前記第４の半導体層との間にある、請求項２記載の半導体装置。
  4. 前記第２の配線層は、前記第１の方向において、前記第１の配線層の前記複数の凸部よりも前記第４の半導体層側に設けられている請求項２または３に記載の半導体装置。
  5. 前記第２の電極は、前記前記第２の配線層、前記第３の半導体層、及び前記第４の半導体層上に、前記第２の層間絶縁膜を介して設けられ、前記第２の層間絶縁膜の第４の開口部を介して前記第２の配線層と電気的に接続され、前記第２の層間絶縁膜の第５の開口部を介して前記第３の半導体層及び前記第４の半導体層と電気的に接続されている請求項２〜４のいずれか１つに記載の半導体装置。
  6. 前記第１の導電体、前記第２の導電体、前記第１の配線層、及び前記第２の配線層は、ポリシリコンにより一体的に形成されている請求項２〜５のいずれか１つに記載の半導体装置。
  7. 前記第１の半導体層と前記第１の電極との間に、さらに前記第３の半導体層よりも高い第２導電形の不純物濃度を有する第５の半導体層をさらに備え、
    前記第１の電極は、前記第５の半導体層を介して前記第１の半導体層と電気的に接続されている請求項２〜６のいずれか１つに記載の半導体装置。
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