CN107785273B - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明提供一种半导体器件及其制造方法，所述方法包括：提供半导体衬底，在其中形成包括第一沟槽区域、第二沟槽区域以及将二者连通的第三沟槽区域的沟槽，第一沟槽区域的宽度大于第二沟槽区域和第三沟槽区域的宽度；形成绝缘层，填满第二沟槽区域和第三沟槽区域；形成第一多晶硅层，填满第一沟槽区域；去除多余的第一多晶硅层，直至露出绝缘层；去除位于半导体衬底表面的全部绝缘层以及位于沟槽内的部分绝缘层；形成栅氧化物层后，在其上形成第二多晶硅层，填满所述沟槽；去除多余的第二多晶硅层，直至露出栅氧化物层。根据本发明，无需增加多晶硅光刻层次来处理上述多晶硅层，产品表面没有明显的台阶，后续光刻、腐蚀工艺的实施难度有所降低。

Description

半导体器件及其制造方法
技术领域
本发明涉及半导体制造工艺，具体而言涉及一种半导体器件及其制造方法。
背景技术
目前沟槽型VDMOS产品开始引入电荷平衡的技术，分离栅器件结构是基于现有工艺较容易实现的一种形式。对于分离栅技术而言，由于其采用了双栅设计，而双栅需要引出到不同的电极(源极和栅极)，中间的深沟槽栅极采用直接打孔与源极金属连接的方式连接到源极，侧面的浅沟槽栅极则使用增加多晶硅光刻层次的方法引出到有源区的外围再做打孔接出。相比传统的沟槽型VDMOS，这需要增加额外的多晶硅光刻来分离两个栅极，由此增加了工艺成本，造成浅沟槽栅极的引出高于硅片平面，形成一定的台阶，对后续工艺的实施有一定影响。
因此，需要提出一种方法，以解决上述问题。
发明内容
针对现有技术的不足，本发明提供一种半导体器件的制造方法，包括：提供半导体衬底，在所述半导体衬底中形成沟槽，所述沟槽包括第一沟槽区域、第二沟槽区域以及将第一沟槽区域和第二沟槽区域连通的第三沟槽区域，所述第一沟槽区域的宽度大于所述第二沟槽区域和第三沟槽区域的宽度；在所述半导体衬底上形成绝缘层，以确保填满所述第二沟槽区域和第三沟槽区域，且所述第一沟槽区域的侧壁形成有所述绝缘层但未填满所述第一沟槽区域；在所述绝缘层上形成第一多晶硅层，以确保填满所述第一沟槽区域；去除多余的所述第一多晶硅层，直至露出所述绝缘层；去除多余的所述绝缘层，以去除位于所述半导体衬底表面的全部绝缘层以及位于所述沟槽内的部分绝缘层；在所述半导体衬底上形成栅氧化物层，所述沟槽露出的侧壁上以及所述第一多晶硅层上，均形成有所述栅氧化物层；在所述栅氧化物层上形成第二多晶硅层，以填满所述沟槽；去除多余的所述第二多晶硅层，直至露出位于所述半导体衬底表面以及所述第一多晶硅层顶部的栅氧化物层。
在一个示例中，采用沉积或者氧化生长工艺形成所述绝缘层。
在一个示例中，通过腐蚀工艺实施所述去除。
在一个示例中，所述腐蚀工艺为湿法腐蚀。
在一个示例中，去除多余的所述第二多晶硅层后，还包括在所述半导体衬底上形成层间介质层的步骤。
在一个示例中，形成所述层间介质层之前，还包括通过离子注入工艺在所述半导体衬底中形成阱区和源区的步骤。
在一个示例中，形成所述层间介质层之后，还包括：通过光刻、刻蚀工艺形成贯穿所述层间介质层的底部分别电连接位于元胞区的源区、位于元胞区的所述第一沟槽区域内的第一多晶硅层和位于所述第二沟槽内区域的第二多晶硅层的第一接触塞、第二接触塞和第三接触塞；以及在所述层间介质层上形成彼此独立的第一金属层和第二金属层。
在一个示例中，所述第一接触塞和所述第二接触塞的顶部电连接所述第一金属层，所述第三接触塞的顶部电连接所述第二金属层。
在一个示例中，所述去除多余部分后留下的第一多晶硅层构成作为深栅的第一电极，所述去除多余部分后留下的第二多晶硅层构成作为浅栅的第二电极，所述第一电极与所述第二电极之间通过所述栅氧化物层实现电气绝缘
本发明还提供一种采用上述半导体器件的制造方法制造的半导体器件，所述半导体器件为VDMOS，作为深栅的第一电极的顶部和作为浅栅的第二电极的顶部平齐。
根据本发明，无需增加多晶硅光刻层次，就可以实现栅极第一和第二电极的分离引出，同时，所有的多晶硅栅极仍然留在沟槽内，因此产品的表面没有明显的台阶，后续光刻、腐蚀工艺的实施难度有所降低。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1为实施本发明示例性实施例的方法所依据的半导体器件版图的示意图；
图2A-图2F为根据本发明示例性实施例的方法依次实施的步骤所分别获得的器件的示意性剖面图；
图3为根据本发明示例性实施例的方法依次实施的步骤的流程图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
为了解决现有的分离栅技术所存在的工艺成本提高、增加后续工艺的实施难度等不足之处，如图3所示，本发明提供了一种半导体器件的制造方法，该方法包括:
在步骤301中，提供半导体衬底，在半导体衬底中形成沟槽，所述沟槽包括第一沟槽区域、第二沟槽区域以及将第一沟槽区域和第二沟槽区域连通的第三沟槽区域；
在步骤302中，在半导体衬底上形成绝缘层，以确保填满第二沟槽区域和第三沟槽区域，且第一沟槽区域的侧壁形成有绝缘层但未填满第一沟槽区域；
在步骤303中，在绝缘层上形成第一多晶硅层，以确保填满第一沟槽区域；
在步骤304中，去除多余的第一多晶硅层，直至露出绝缘层；
在步骤305中，去除多余的绝缘层，以去除位于半导体衬底表面的全部绝缘层以及位于所述沟槽内的部分绝缘层；
在步骤306中，在半导体衬底上形成栅氧化物层，所述沟槽露出的侧壁上以及第一多晶硅层上，均形成有栅氧化物层；
在步骤307中，在栅氧化物层上形成第二多晶硅层，以填满所述沟槽；
在步骤308中，去除多余的第二多晶硅层，直至露出位于半导体衬底表面以及第一多晶硅层顶部的栅氧化物层。
根据本发明提出的半导体器件的制造方法，无需增加多晶硅光刻层次，就可以实现栅极第一和第二电极的分离引出，同时，所有的多晶硅栅极仍然留在沟槽内，因此产品的表面没有明显的台阶，后续光刻、腐蚀工艺的实施难度有所降低。
为了彻底理解本发明，将在下列的描述中提出详细的结构及/或步骤，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。[示例性实施例一]
参照图1和图2A-图2F，其中示出了根据本发明示例性实施例一的方法依次实施的步骤所分别获得的器件的示意图。
首先，如图2A所示，提供半导体衬底200，半导体衬底200的构成材料可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。作为示例，在本实施例中，半导体衬底200的构成材料选用单晶硅。在半导体衬底200中形成有隔离结构，作为示例，隔离结构为浅沟槽隔离(STI)结构或者局部氧化硅(LOCOS)隔离结构。
接下来，在半导体衬底200中形成沟槽。如图1所示，所述沟槽包括第一沟槽区域201、第二沟槽区域202以及将第一沟槽区域201和第二沟槽区域202连通的第三沟槽区域213，第一沟槽区域201的宽度大于第二沟槽区域202和第三沟槽区域213的宽度，第三沟槽区域213的宽度与第二沟槽区域202的宽度相同或相近。在图2A-图2F的剖面示意图中仅分别示例性的示出第一沟槽区域201和第二沟槽区域202形成栅极电极的过程，为了简化，在图2A-图2F中未示出第三沟槽区域213。
第一沟槽区域201位于元胞区内，后续在第一沟槽区域201内形成作为深栅(元胞栅)的第一电极，在第二沟槽区域202内形成作为浅栅(引出栅)的第二电极。第一沟槽区域201的宽度A大于第二沟槽区域202的宽度B，以确保后续在半导体衬底200上沉积绝缘层之后，所述绝缘层仅填满第二沟槽区域202和第三沟槽区域213。
形成所述沟槽的工艺步骤包括：在半导体衬底200上形成具有所述沟槽图案的掩膜层，可以采用常规的光刻、刻蚀工艺形成所述掩膜层，所述掩膜层可以为单层结构或多层结构，具有单层结构的掩膜层为图案化的光刻胶层，具有多层结构的掩膜层可以包括自下而上层叠的图案化的先进图案化层、抗反射涂层和光刻胶层；以所述掩膜层为掩膜，蚀刻半导体衬底200，在半导体衬底200中形成所述沟槽，所述蚀刻可以是常规的各向异性的干法蚀刻；去除所述掩膜层，可以采用常规的灰化工艺去除所述掩膜层；实施湿法清洗，以去除前述蚀刻所产生的副产物和杂质。
接着，如图2B所示，在半导体衬底200上形成绝缘层203，以确保填满第二沟槽区域202和第三沟槽区域，且第一沟槽区域201的侧壁形成有绝缘层203但未填满第一沟槽区域201。形成绝缘层203的方法可以采用本领域技术人员所熟习的任何现有技术，例如沉积或者氧化生长工艺，优选化学气相沉积法(CVD)，如低温化学气相沉积(LTCVD)、低压化学气相沉积(LPCVD)、快热化学气相沉积(RTCVD)、等离子体增强化学气相沉积(PECVD)。绝缘层203的材料包括氧化物，例如二氧化硅。
接下来，在半导体衬底200上形成第一多晶硅层204，以确保填满第一沟槽区域201。由于绝缘层203已填满第二沟槽区域202和第三沟槽区域，第一多晶硅层204只能进入第一沟槽区域201内。形成第一多晶硅层204的方法可以采用本领域技术人员所熟习的任何现有技术，优选化学气相沉积法，如低温化学气相沉积、低压化学气相沉积、快热化学气相沉积、等离子体增强化学气相沉积。
接着，如图2C所示，去除多余的第一多晶硅层204，直至露出绝缘层203。作为示例，采用腐蚀工艺去除多余的第一多晶硅层204，所述腐蚀工艺可以为湿法腐蚀。此时，形成于第一沟槽201内的第一多晶硅层204构成作为深栅的第一电极。
接下来，去除多余的露出的绝缘层203，以去除位于半导体衬底200表面的绝缘层203。去除的位于所述沟槽内的绝缘层203的厚度与后续形成的作为浅栅的第二电极的厚度相同，所述第二电极的厚度根据器件结构的实际情况加以确定，在此不做具体限定。作为示例，采用腐蚀工艺去除多余的露出的绝缘层203，所述腐蚀工艺可以为湿法腐蚀。
接着，如图2D所示，形成栅氧化物层205，以实现第一多晶硅层204和后续形成的第二多晶硅层206之间的电气绝缘。作为示例，采用热氧化或者化学氧化工艺形成栅氧化物层205，栅氧化物层205位于半导体衬底200的表面、露出的第一多晶硅层204的表面以及所述沟槽的露出的侧壁部分。
接下来，在半导体衬底200上形成第二多晶硅层206，以确保填满所述沟槽的未填充部分。形成第二多晶硅层206的方法可以采用本领域技术人员所熟习的任何现有技术，优选化学气相沉积法，如低温化学气相沉积、低压化学气相沉积、快热化学气相沉积、等离子体增强化学气相沉积。
接着，如图2E所示，去除多余的第二多晶硅层206，直至露出位于半导体衬底200表面以及第一多晶硅层204顶部的栅氧化物层205。作为示例，采用腐蚀工艺去除多余的第二多晶硅层206，所述腐蚀工艺可以为湿法腐蚀。此时，形成于所述沟槽内的第二多晶硅层206构成作为浅栅的第二电极。此时，栅氧化物层205作为第一多晶硅层204和第二多晶硅层206之间的电气绝缘层。
除了形成所述沟槽时使用一次光刻工艺，形成所述第一电极和第二电极时未使用光刻工艺，所述第一电极和第二电极的顶部平齐，不存在台阶高度差，即半导体衬底200表面没有明显的台阶，不会对后续形成阱区及金属互连层时实施的光刻、刻蚀工艺造成影响。
接下来，通过离子注入工艺在半导体衬底200中形成阱区和源区。形成阱区和源区的工艺为本领域技术人员所熟习，在此不再加以赘述。然后，在半导体衬底200上形成层间介质层207。作为示例，层间介质层207的材料优选具有低介电常数的材料，所述具有低介电常数的材料包括但不限于k值为2.5-2.9的硅酸盐化合物(Hydrogen Silsesquioxane，简称为HSQ)、k值为2.2的甲基硅酸盐化合物(Methyl Silsesquioxane，简称MSQ)、以及化学气相沉积方法形成的多孔性二氧化硅等等。层间介质层207的形成方法可以采用本领域技术人员所熟习的任何现有技术，优选化学气相沉积法，如低温化学气相沉积、低压化学气相沉积、快热化学气相沉积、等离子体增强化学气相沉积等。
接着，如图2F所示，通过光刻、刻蚀工艺形成贯穿层间介质层207的底部分别电连接位于元胞区的源区、位于第一沟槽区域201内的第一多晶硅层204和位于第二沟槽区域202内的第二多晶硅层206的第一接触塞208、第二接触塞209和第三接触塞210。作为示例，在层间介质层207上形成具有第一接触塞208、第二接触塞209和第三接触塞210图案的掩膜层，以该掩膜层为掩膜，蚀刻露出的层间介质层207，在层间介质层207中形成露出位于元胞区的源区、位于第一沟槽区域201内的第一多晶硅层204和位于第二沟槽区域202内的第二多晶硅层206顶部的通孔，去除该掩膜层后，在所述通孔中填充金属层，以形成第一接触塞208、第二接触塞209和第三接触塞210。
接下来，在层间介质层207上形成彼此独立的第一金属层211和第二金属层212。第一接触塞208和第二接触塞209的顶部电连接第一金属层211，第三接触塞210的顶部电连接第二金属层212。
至此，完成了根据本发明示例性实施例一的方法实施的工艺步骤。可以理解的是，本实施例半导体器件制作方法不仅包括上述步骤，在上述步骤之前、之中或之后还可包括其他需要的步骤，其都包括在本实施制作方法的范围内。
与现有工艺相比，根据本发明提出的半导体器件的制造方法，无需增加多晶硅光刻层次，就可以实现栅极第一和第二电极的分离引出，同时，所有的多晶硅栅极仍然留在沟槽内，因此产品的表面没有明显的台阶，后续光刻、腐蚀工艺的实施难度有所降低。
[示例性实施例二]
首先，提供根据本发明示例性实施例一的方法实施的工艺步骤获得的半导体器件，如图2F所示，包括：半导体衬底200，在半导体衬底200中形成有隔离结构，作为示例，隔离结构为浅沟槽隔离(STI)结构或者局部氧化硅(LOCOS)隔离结构。
在隔离结构所限定的需要形成VDMOS的半导体衬底200中形成有由第一多晶硅层204构成的第一沟槽状栅极和由第二多晶硅层206构成的第二沟槽状栅极，第一沟槽状栅极构成作为元胞栅的第一电极，第二沟槽状栅极构成作为引出栅的第二电极。第一沟槽状栅极的下部被绝缘层203围绕，第一沟槽状栅极的上部被第二多晶硅层206围绕，第一沟槽状栅极和第二沟槽状栅极之间形成有栅氧化物层205以实现电气绝缘。第二沟槽状栅极底部的下方形成有绝缘层203。
在半导体衬底200上形成有层间介质层207，层间介质层207中形成有底部分别电连接位于元胞区的源区、位于元胞区的第一沟槽状栅极、第二沟槽状栅极的第一接触塞208、第二接触塞209、第三接触塞210。
在层间介质层207上形成有彼此独立的第一金属层211和第二金属层212。第一接触塞208和第二接触塞209的顶部电连接第一金属层211，第三接触塞210的顶部电连接第二金属层212。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (10)

1.一种半导体器件的制造方法，其特征在于，包括：
提供半导体衬底，在所述半导体衬底中形成沟槽，所述沟槽包括第一沟槽区域、第二沟槽区域以及将第一沟槽区域和第二沟槽区域连通的第三沟槽区域，所述第一沟槽区域的宽度大于所述第二沟槽区域和第三沟槽区域的宽度；
在所述半导体衬底上形成绝缘层，以确保填满所述第二沟槽区域和第三沟槽区域，且所述第一沟槽区域的侧壁形成有所述绝缘层但未填满所述第一沟槽区域；
在所述绝缘层上形成第一多晶硅层，以确保填满所述第一沟槽区域；
去除多余的所述第一多晶硅层，直至露出所述绝缘层，所述去除多余的第一多晶硅层后在所述第一沟槽区域留下的所述第一多晶硅层构成作为深栅的第一电极；
去除多余的所述绝缘层，以去除位于所述半导体衬底表面的全部绝缘层以及位于所述沟槽内的部分绝缘层；
在所述半导体衬底上形成栅氧化物层，所述沟槽露出的侧壁上以及所述第一多晶硅层上，均形成有所述栅氧化物层；
在所述栅氧化物层上形成第二多晶硅层，以填满所述沟槽；
去除多余的所述第二多晶硅层，直至露出位于所述半导体衬底表面以及所述第一多晶硅层顶部的栅氧化物层，所述去除多余的所述第二多晶硅层后在所述第二沟槽区域留下的所述第二多晶硅层构成作为浅栅的第二电极。
2.根据权利要求1所述的半导体器件的制造方法，其特征在于，采用沉积或者氧化生长工艺形成所述绝缘层。
3.根据权利要求1所述的半导体器件的制造方法，其特征在于，通过腐蚀工艺实施所述去除。
4.根据权利要求3所述的半导体器件的制造方法，其特征在于，所述腐蚀工艺为湿法腐蚀。
5.根据权利要求1所述的半导体器件的制造方法，其特征在于，去除多余的所述第二多晶硅层后，还包括在所述半导体衬底上形成层间介质层的步骤。
6.根据权利要求5所述的半导体器件的制造方法，其特征在于，形成所述层间介质层之前，还包括通过离子注入工艺在所述半导体衬底中形成阱区和源区的步骤。
7.根据权利要求5所述的半导体器件的制造方法，其特征在于，形成所述层间介质层之后，还包括：通过光刻、刻蚀工艺形成贯穿所述层间介质层的底部分别电连接位于元胞区的源区、位于元胞区的所述第一沟槽区域内的第一多晶硅层和位于所述第二沟槽区域内的第二多晶硅层的第一接触塞、第二接触塞和第三接触塞；以及在所述层间介质层上形成彼此独立的第一金属层和第二金属层。
8.根据权利要求7所述的半导体器件的制造方法，其特征在于，所述第一接触塞和所述第二接触塞的顶部电连接所述第一金属层，所述第三接触塞的顶部电连接所述第二金属层。
9.根据权利要求1所述的半导体器件的制造方法，其特征在于，所述第一电极与所述第二电极之间通过所述栅氧化物层实现电气绝缘。
10.一种采用如权利要求1-9之一所述的半导体器件的制造方法制造的半导体器件，其特征在于，所述半导体器件为VDMOS，所述去除多余的所述第一多晶硅层后留下的所述第一多晶硅层的顶部和所述去除多余的所述第二多晶硅层后留下的所述第二多晶硅层的 顶部平齐。
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