CN115472610A - 半导体存储装置及其制作方法 - Google Patents

Abstract

本发明公开了一种半导体存储装置及其制作方法，其包括衬底；多个埋藏字线；与多个存储节点插塞。衬底内包括多个有源区与浅沟槽隔离。埋藏字线埋设在衬底内，穿过浅沟槽隔离或有源区内。存储节点插塞设置在衬底上并接触有源区，存储节点插塞包括多个第一插塞，分别包括由下而上依序堆迭的绝缘材质与导电材质。半导体存储装置的至少一个有源区是同时接触两个第一插塞；或者，半导体存储装置还包括存储节点焊盘，物理性接触至少二个第一插塞。由此，本发明有利于形成组件可靠度较佳的半导体存储装置。

Description

半导体存储装置及其制作方法

技术领域

本发明涉及一种半导体装置及其制作方法，尤其是涉及一种半导体存储装置及其制作方法。

背景技术

随着各种电子产品朝小型化发展之趋势，动态随机存储器(dynamic randomaccess memory,DRAM)单元的设计也必须符合高集成度及高密度之要求。对于一具备凹入式闸极结构之DRAM单元而言，由于其可以在相同的半导体衬底内获得更长的载流子通道长度，以减少电容结构之漏电情形产生，因此在目前主流发展趋势下，其已逐渐取代仅具备平面闸极结构之DRAM单元。一般来说，具备凹入式闸极结构之DRAM单元会包括一晶体管组件与一电荷存储装置，以接收来自位线及字线的电压信号。然而，受限于工艺技术之故，现有具备凹入式闸极结构之DRAM单元仍存在有许多缺陷，还待进一步改良并有效提升相关存储器装置的效能及可靠度。

发明内容

本发明之一目的在于提供一种半导体存储装置及其制作方法，是同时在半导体存储装置的密集区(dense region)内设置多个存储节点插塞，并在半导体存储装置的宽松区(iso region)内设置多个虚设存储节点插塞，进而可在光刻制作工艺进行时、在两区内维持相同的光通量，有利于提升半导体存储装置的制作良率。如此，可在不增加额外操作步骤的前提下，形成所述虚设存储节点插塞，有效改善前述问题可能衍生的结构缺陷，并形成组件可靠度较佳的半导体存储装置。

为达上述目的，本发明之一实施例提供一种半导体存储装置，其包括衬底；多个埋藏字线；多个存储节点插塞；以及多个存储节点焊盘。所述衬底内包括多个有源区与浅沟槽隔离，所述浅沟槽隔离围绕所述有源区。所述埋藏字线埋设在所述衬底内，分别位在所述浅沟槽隔离或所述有源区上。所述存储节点插塞设置在所述衬底上并接触所述有源区，所述存储节点插塞包括多个第一插塞，其中各所述第一插塞分别包括由下而上依序堆迭的绝缘材质与导电材质。所述存储节点焊盘设置在所述存储节点插塞上，所述存储节点焊盘中的一个同时物理性接触至少二个所述第一插塞。

为达上述目的，本发明之另一实施例提供一种半导体存储装置，其包括衬底；多个埋藏字线；以及多个存储节点插塞。所述衬底内包括多个有源区与浅沟槽隔离，所述浅沟槽隔离围绕所述有源区。所述埋藏字线埋设在所述衬底内，分别位在所述浅沟槽隔离或所述有源区上。所述存储节点插塞设置在所述衬底上并接触所述有源区，所述存储节点插塞包括多个第一插塞，其中各所述第一插塞分别包括由下而上依序堆迭的绝缘材质与导电材质，至少一个所述有源区同时接触两个所述第一插塞。

为达上述目的，本发明之另一实施例提供一种半导体存储装置的制作方法，其包括以下步骤。首先，提供衬底，所述衬底内包括多个有源区与浅沟槽隔离，所述浅沟槽隔离围绕所述有源区。接着，在所述衬底内形成多个埋藏字线，埋设在所述衬底内，并分别位在所述浅沟槽隔离或所述有源区上。然后，在所述衬底上形成多个存储节点插塞，并接触所述有源区，所述存储节点插塞包括多个第一插塞，其中各所述第一插塞分别包括由下而上依序堆迭的绝缘材质与导电材质。而后，在所述存储节点插塞上形成多个存储节点焊盘，其中，所述存储节点焊盘之一同时物理性接触至少二个所述第一插塞。

附图说明

图1至图8绘示本发明第一实施例中半导体存储装置的制作工艺的示意图；其中

图1为本发明的半导体存储装置在形成绝缘层后的剖面示意图；

图2为本发明的半导体存储装置在进行蚀刻制作工艺后的剖面示意图；

图3为本发明的半导体存储装置在形成绝缘侧壁后的剖面示意图；

图4为本发明的半导体存储装置在进行外延制作工艺后的剖面示意图；

图5为本发明的半导体存储装置在形成掩模层后的剖面示意图；

图6为本发明的半导体存储装置在形成存储节点焊盘后的剖面示意图；

图7为本发明的半导体存储装置在形成绝缘材料层后的剖面示意图；以及

图8为本发明的半导体存储装置在进行回蚀刻制作工艺后的剖面示意图。

图9绘示本发明第二实施例中半导体存储装置的制作工艺的示意图。

图10绘示本发明第三实施例中半导体存储装置的制作工艺的示意图。

其中，附图标记说明如下：

所附图示提供对于本发明实施例的更深入的了解，并纳入此说明书成为其中一部分。这些图示与描述，用来说明一些实施例的原理。需注意的是所有图示均为示意图，以说明和制图方便为目的，相对尺寸及比例都需根据实际再经过调整。相同的符号在不同的实施例中代表相对应或类似的特征。

100、300、400 半导体存储装置

110 衬底

110A 存储区域

110B 周边区域

120 浅沟槽隔离

130、131、133 有源区

140 闸极结构

141 沟渠

142 介电层

143 闸极介电层

144 闸极

145 盖层

147 电介质层

150 绝缘层

150a、350a 蚀刻面

151、153、155 开孔

152、154 开孔

161、163、165 绝缘侧壁

170 掩模层

181 外延层

190 导电材料层

191、192 导电层

193、195 导电垫

200 掩模层

201、203 掩模图案

213、313 第一插塞

215、415 第二插塞

211 第三插塞

220 绝缘材料层

221、223 绝缘层

310 空气间隙

310a 顶面

492 导电层

P1 第一间距

P2 第二间距

P3 第三间距

具体实施方式

为使熟习本发明所属技术领域之一般技艺者能更进一步了解本发明，下文特列举本发明之较佳实施例，并配合所附图示，详细说明本发明的构成内容及所欲达成之功效。须知悉的是，以下所举实施例可以在不脱离本发明的精神下，将数个不同实施例中的特征进行替换、重组、混合以完成其他实施例。

请先参照图1至图8，所绘示者为本发明第一实施例中半导体存储装置100的制作工艺示意图。首先，如图1所示，半导体存储装置100例如包括衬底110，例如是硅基底、含硅基底(如SiC、SiGe)或硅覆绝缘(silicon-on-insulator,SOI)基底等，衬底110上进一步包括组件积集度相对较高的存储区域110A、以及组件积集度相对较低的周边区域110B。优选地，周边区域110B例如是设置在存储区域110A的至少一侧，举例来说，若自一俯视图(未绘示)来看，周边区域110B例如可整体性地环绕在存储区域110A的外侧，但不以此为限。

再如图1所示，在衬底110内形成至少一浅沟槽隔离(shallow trench isolation,STI)120，以在衬底110中定义出多个有源区(active area)130，如此，使得浅沟槽隔离120可环绕有源区130设置，其中，有源区130进一步包括形成在存储区域110A内的有源区131、与形成在周边区域110B内并邻近存储区域110A的有源区133，优选地，有源区131、有源区133例如具有不同的延伸长度，而有源区133可具有相对较大的延伸长度，但并不限于此。在一实施例中，浅沟槽隔离120的形成例如是先利用蚀刻方式而在衬底110的存储区域110A与周边区域110B内分别形成多个沟渠(未绘示)，再在所述沟渠中填入一绝缘材料(如氧化硅或氮氧化硅等)，并在平坦化制作工艺后制成所需的浅沟槽隔离120，但并不以此为限。

此外，衬底110内还形成多个埋藏式闸极结构140，分别包括由下而上依序堆迭的介电层142、闸极介电层143、闸极144以及盖层145，其中，各闸极结构140的盖层145的表面可切齐衬底110的顶表面，使得各闸极结构140可作为半导体存储装置100的埋藏字线(wordline,WL)，以接收或传递来自各存储单元(memory cell,未绘示)的电压信号。在一实施例中，闸极结构140的制作方式包括但不限于以下步骤，首先，在衬底110内形成多个沟渠141，然后，依序形成覆盖各沟渠141整体表面的介电层142、覆盖各沟渠141下半部表面的闸极介电层143、以及填满各沟渠141下半部的闸极144，并在回蚀刻部分的闸极144与闸极介电层143后形成填满各沟渠141上半部的盖层145，但并不限于此。需注意的是，形成在存储区域110A内的闸极结构140例如是依据相同的第一间距P1依序排列，并同时与位在存储区域110A内的有源区131与浅沟槽隔离120相互交错，而形成在周边区域110B内闸极结构140则是依据相对较大的第二间距P2(第二间距P2大于第一间距P1)依序排列，并与位在周边区域110B内的有源区133与浅沟槽隔离120相互交错。

虽然本实施例的附图中并未具体绘出有源区130(有源区131、133)、闸极结构140的具体延伸方向，但本领域者应可轻易理解若由一俯视图(未绘示)来看，各有源区131、133应是相互平行地沿着第一方向(未绘示)延伸、并呈阵列排列在存储区域110A与周边区域110B内，而各闸极结构140则是相互平行地沿着第二方向(未绘示)延伸并穿过存储区域110A与周边区域110B内的有源区131、133与浅沟槽隔离120，其中，所述第二方向例如是相交但不垂直于所述第一方向。并且，在一实施例中，有源区133还可进一步包括沿着所述第二方向延伸的第一部分(未绘示)，以及沿着垂直在所述第二方向的第三方向(未绘示)延伸的第二部分(未绘示)，以整体呈现矩框状或其他合适形状、幷环绕在有源区131外侧。藉此，可借助有源区133的所述第一部分与所述第二部分构成保护结构，避免位在存储区域110A内的有源区131发生结构倒塌或毁损。

接着，在衬底110内形成位线接触插塞(bit line contact,BLC,未绘示)、并在衬底110上形成多条位线(bit line,BL,未绘示)、电介质层147以及填充在各所述位线之间的空间的绝缘层150。其中，所述位线例如是相互平行、相互间隔地沿着所述第三方向延伸，并与存储区域110A内的埋藏字线(即闸极结构140)以及有源区131交错，而所述位线接触插塞则可与所述位线一体成形，并直接接触各有源区131，以接收或传递来自各所述存储单元的电压信号。在一实施例中，各所述位线例如包括依序堆迭的半导体层(例如包含多晶硅,未绘示)、阻障层(例如包含钛及/或氮化钛,未绘示)、导电层(例如包含钨、铝或铜等低阻质的金属)、以及盖层(例如包含氧化硅、氮化硅或氮氧化硅等,未绘示)，电介质层147优选地具有一复合层结构，例如是包含氧化物层-氮化物层-氧化物层(oxide-nitride-oxide,ONO,未绘示)结构，而绝缘层150则例如包括氧化硅、氮氧化硅等绝缘材质，但不以此为限。

如图2所示，在绝缘层150上形成掩模层(未绘示)，并借助所述掩模层进行蚀刻制作工艺，例如是干式蚀刻制作工艺，形成贯穿绝缘层150与电介质层147的多个开孔151、153、155。其中，开孔151、153、155例如是依据相同的第三间距P3依序排列，优选地，第三间距P3是等同于第一间距P1、并小于第二间距P2，但并不以此为限。细部来说，由于形成在存储区域110A内的开孔151与闸极结构140具有大体上相同的设置间距(第三间距P3等于第一间距P1)，存储区域110A内的各开孔151可恰好对位于衬底110内的各闸极结构140，使得闸极结构140的盖层145可分别自开孔151暴露出。

另一方面，由于形成在周边区域110B内的闸极结构140具有相对较大的设置间距(第二间距P2)，周边区域110B内的开孔153、155不会完全对位于周边区域110B内的各闸极结构140，例如仅有部分的开孔153可完全暴露出闸极结构140的盖层145，而其余的开孔153、155则仅能暴露出部分的有源区133表面、或是部分的闸极结构140表面、或是浅沟槽隔离120。此外，由于绝缘层150的材质与浅沟槽隔离120可具有相同或相对较小的蚀刻选择比、并与闸极结构140的盖层145具有相对较大的蚀刻选择比，因此，各开孔155可能进一步贯穿浅沟槽隔离120表面、并延伸至部分的浅沟槽隔离120内，尤其是向下延伸至周边区域110B的浅沟槽隔离120中，但各开孔151、153则可停止在盖层145或有源区133表面，如图2所示。换言之，各开孔155的形成是由所述蚀刻制作工艺的过度蚀刻所致，各开孔155的蚀刻程度彼此互不相同，而可形成互不等高的底面。

如图3所示，在衬底110上依序进行沉积与回蚀刻制作工艺，形成分别填满开孔151、153、155的多个绝缘侧壁161、163、165，其例如是沿着所述第三方向排列在各所述位线之间。其中，形成在存储区域110A内的绝缘侧壁161分别接触各闸极结构140的盖层145，形成在周边区域110B内的绝缘侧壁163、165则可分别接触有源区133表面、或是浅沟槽隔离120。值得注意的是，本发明是藉由控制所述开孔大小、所述开孔间距、蚀刻时间、与所述开孔在周边区域110B内的位置等参数条件，使得形成在周边区域110B内的各绝缘侧壁165进一步延伸至部分的浅沟槽隔离120内，因而得以增加了所述开孔的高宽比，也增加了蚀刻所述开孔以及回填绝缘材料的困难度，使得绝缘侧壁165具有互不等高的底面，如图3所示。

如图4所示，在绝缘层150与绝缘侧壁161、163、165上形成掩模层170，覆盖周边区域110B内的绝缘层150与绝缘侧壁163、165，以完全暴露出存储区域110A内的绝缘层150与绝缘侧壁161、并部分暴露出较邻近存储区域110A的绝缘侧壁163与其两侧的绝缘层150。然后，借助掩模层170的覆盖进行蚀刻制作工艺，例如是湿式蚀刻制作工艺，以完全移除存储区域110A内的绝缘层150与电介质层147，形成多个开孔152以暴露出有源区131表面，同时部分移除邻近存储区域110A的绝缘侧壁163两侧的绝缘层150，而形成多个开孔154。而后，再次借助掩模层170的覆盖进行选择性外延(selective epitaxial growth,SEG)制作工艺，自有源区131的暴露表面上形成多个外延层181，再移除掩模层170。在一实施例中，外延层181例如包括一导电材质，如硅(Si)、硅磷(SiP)、硅锗(SiGe)、或锗(Ge)等，但不以此为限。

需特别说明的是，由于存储区域110A、周边区域110B内组件积集度的差异，本发明可进一步藉由控制开孔154的大小、以及绝缘侧壁163、165的间距与大小、蚀刻时间等条件因素，以在进行所述蚀刻制作工艺时容易因微负荷效应(micro loading effect)而在邻近存储区域110A的周边区域110B内发生蚀刻不完全的情况。如此，邻近存储区域110A的绝缘侧壁163与其两侧的绝缘层150往往仅能被部分移除，无法暴露出下方的有源区133表面，而无法在所述选择性外延制作工艺中形成外延层。并且，由于所述蚀刻制作工艺的蚀刻程度不同，绝缘侧壁163两侧所剩余的绝缘层150还可具有互不等高的顶面，并同时形成不平整的蚀刻面150a，如图4所示。

如图5所示，在衬底110上进行沉积制作工艺，形成导电材料层190，填满各开孔152、154，并进一步覆盖在绝缘侧壁161、163、165与绝缘层150的顶面上。在一实施例中，导电材料层190例如包括钨、钛、铝或铜等导电材质，但并不限于此。在一实施例中，还可选择在导电材料层190形成之前，先形成阻障层(未绘示)，所述阻障层例如包括钛/氮化钛(TiN)、钽(Ta)/氮化钽(TaN)等材质，但并不限于此。然后，在导电材料层190上形成掩模层200，包括多个掩模图案201、203。细部来说，形成在存储区域110A内的掩模图案201具有相对较小的宽度与间距、并分别对位于填入各开孔152内的导电材料层190，而形成在周边区域110B内的掩模图案203则具有相对较大的宽度与间距，以减缓存储区域110A、周边区域110B内图案积集度的差异，使得各掩模图案203可同时覆盖填入所有开孔154内的导电材料层190，或是同时覆盖一个以上的绝缘侧壁165及其两侧的绝缘层150，如图5所示。

借助掩模层200进行蚀刻制作工艺，例如是干式蚀刻制作工艺，图案化覆盖在绝缘侧壁161、163、165与绝缘层150顶面上的导电材料层190，暴露出下方的绝缘侧壁161、163、165及绝缘层150的顶面，然后，进一步移除自掩模层200暴露出的绝缘侧壁161、163、165与绝缘层150，最后，移除掩模层200。如此，如图6所示，可在开孔152、154内分别形成导电层191、192，同时在导电层191、192上方形成多个导电垫193、195。需注意的是，形成在存储区域110A内的导电层191与导电垫193是依序堆迭在外延层181上方，由于，导电层191与外延层181皆包括导电材质，而可共同组成第三插塞211。第三插塞211具有高于绝缘侧壁161的顶面，其是分别与上方的导电垫193物理性接触，并位在相邻的绝缘侧壁161与埋藏字线(闸极结构140)之间，而与下方的有源区131物理性接触。由此，第三插塞211可借助其下方的外延层181与有源区131内的电晶体组件(未绘示)电性连接，并借助其上方的导电垫193而与后续形成的电容组件(未绘示)电性连接。

另一方面，形成在周边区域110B内各导电层192则堆迭在绝缘层150的蚀刻面150a上，并由位在相邻的绝缘侧壁163之间、依序堆迭的绝缘材质(绝缘层150)与导电材质(导电层192)共同组成第一插塞213，以物理性接触下方的有源区133。第一插塞213具有相同或高于绝缘侧壁163的顶面，其中，部分的第一插塞213不完全位在相邻的所述埋藏字线之间，甚至在垂直衬底110的方向上部分重迭所述埋藏字线。如此，第一插塞213不仅无法与有源区133内的所述电晶体组件电性连接，且至少两个第一插塞213同时与同一个导电垫195物理性接触，而可作为虚设插塞。在本实施例中，是以全部的第一插塞213同时与同一个导电垫195物理性接作为实施态样，如图6所示。此外，形成在周边区域110B内其余的导电垫195则同时物理性接触浅沟槽隔离120上方的多个绝缘侧壁165及/或绝缘层150，使得位在浅沟槽隔离120上方、并位在相邻的绝缘侧壁165之间的绝缘层150同样可形成多个第二插塞215，第二插塞215可作为虚设插塞，如图6所示。

如图7所示，在衬底110上进行沉积制作工艺，形成绝缘材料层220，共型地覆盖在各导电垫193、195的顶面上，完全填满各导电垫193之间的空间、并部分填满各导电垫195之间的空间。在一实施例中，绝缘材料层220例如包括氮化硅、碳氮化硅等绝缘材质，优选地包括相同于绝缘侧壁161、163、165的绝缘材质，但并不限于此。

而后，如图8所示，进行回蚀刻制作工艺，移除覆盖在各导电垫193、195的顶面上的绝缘材料层220，在各导电垫193之间形成绝缘层221，以及在各导电垫195之间形成绝缘层223。其中，形成在存储区域110A内的绝缘层221，其顶面可与各导电垫193、195的顶面切齐，并直接接触下方的各绝缘侧壁161；而形成在周边区域110B内的绝缘层223，其顶面则不与各导电垫195的顶面切齐，而具有相对较低的凹陷顶面，并同样可直接接触下方的各绝缘侧壁163、165。由此，即完成本发明第一实施例中的半导体存储装置100。

根据本发明第一实施例，半导体存储装置100具有埋设在衬底110内的埋藏字线(即闸极结构140)、以及设置在衬底110上的插塞211、213、215与绝缘侧壁161、163、165，其中，各绝缘侧壁161、163、165与各插塞211、213、215是相互交替地设置在衬底110上。需特别说明的是，各插塞211、213、215是作为半导体存储装置100的存储节点插塞(storage nodecontact,SNC)物理性接触下方的各有源区131、133，而各导电垫193、195则作为半导体存储装置100的存储节点焊盘(storage node pad,SN pad)，设置在所述存储节点插塞上并分别连接各所述存储节点插塞。细部来说，各第三插塞211由依序堆迭的外延层181(包括导电材质)与导电层191(包括导电材质)共同组成，以电性连接衬底110内的所述电晶体组件、并借助其上方的导电垫193进一步与所述电容组件电性连接，进而构成半导体存储装置100最小的存储单元，接收或传递所需的信号。

而第一插塞213则由依序堆迭的绝缘层150(包括绝缘材质)与导电层192(包括导电材质)共同组成，第二插塞215则完全由绝缘层150(包括绝缘材质)组成，其中，两个或两个以上的第一插塞213是同时接触有源区133、及/或所述存储节点焊盘(导电垫195)，而第二插塞215是直接接触浅沟槽隔离120，由此，第一插塞213、第二插塞215皆无法与任何所述电晶体组件电性连接，而同时作为虚设插塞。换言之，本发明的制作方法是借助由于半导体存储装置100的存储区域110A与周边区域110B内的组件密度差异而容易在蚀刻制作工艺中衍生微负荷效应或蚀刻不完全的制作问题，更为简化地在周边区域110B内形成多个虚设的存储节点插塞，藉此，可在不增加额外操作步骤的前提下，形成虚设的存储节点插塞，同时，可改善周边区域110B内因组件密度较低所衍生的制作问题，提升半导体存储装置100的制作良率。

此外，需另说明的是，各绝缘侧壁161是对应设置在各闸极结构140的上方，但在周边区域110B内的闸极结构140具有相对较大的设置间距(第二间距P2)，使得绝缘侧壁163无法完全对应设置在闸极结构140的上方，而仅能设置在有源区133上，或是仅能部分重迭下方的闸极结构140。在此设置下，可提高周边区域110B的组件的制作宽裕度(processtolerance)或制作窗(process window)，同时可避免周边区域110B的组件在制作过程中因元件疏密度差异产生的微负荷效应或蚀刻瑕疵而对半导体存储装置的整体结构造成负面影响，藉此，有利于达到较为优化的结构完整性与组件效能。

然而，本领域者应可轻易了解，在能满足实际产品需求的前提下，本发明之半导体存储装置及其制作工艺也可能有其它态样或可以借由其他手段达成，并不限于前述。下文将进一步针对本发明中半导体存储装置及其制作工艺的其他实施例或变化型进行说明。且为简化说明，以下说明主要针对各实施例不同之处进行详述，而不再对相同之处作重复赘述。此外，本发明之各实施例中相同之组件是以相同之标号进行标示，以利于各实施例间互相对照。

请参照图9所示，其绘示本发明第二实施例中半导体存储装置300的制作方法的示意图。本实施例中半导体存储装置300的制作步骤与前述第一实施例中的半导体存储装置100的制作步骤大体上相同，在此不再赘述。本实施例与前述第一实施例的主要差异在于，在本实施例中，是在外延层181形成后(如前述第一实施例中图4所示)再进行另一蚀刻制作工艺，例如是湿式蚀刻制作工艺，以进一步移除邻近存储区域110A的绝缘层150，以暴露出下方的电介质层147。然后，再依序进行后续的制作工艺，如前述第一实施例中图5至图8所示。由此，即可完成本发明第二实施例中的半导体存储装置300。

需特别说明的是，在本实施例中，由于存储区域110A、周边区域110B内组件积集度的差异，在进行导电材料层190的沉积制作工艺(如前述第一实施例中图5所示)时，容易在邻近存储区域110A的周边区域110B内发生填洞不完全的问题，而形成空气间隙310。其中，空气间隙310可具有互不等高的顶面，甚至形成不平整的顶面310a，如图9所示。如此，形成在周边区域110B内各导电层192则堆迭在空气间隙310上，并由依序堆迭的空气间隙310(包括绝缘材质)与导电层192(包括导电材质)共同组成第一插塞313。然而，在另一实施例中，也可能在邻近存储区域110A的周边区域110B内形成具有依序堆迭的绝缘层150、所述空气间隙与导电层192的插塞(未绘示)。在本实施例中，两个或两个以上的第一插塞313同样是同时接触有源区133、及/或所述存储节点焊盘(导电垫195)，而无法与任何所述电晶体组件电性连接，是作为虚设插塞。藉此，本发明的制作方法同样可在不额外增加操作步骤的前提下，形成虚设的存储节点插塞，同时，可改善周边区域110B内因组件密度较低所衍生的各种制作问题，提升半导体存储装置300的制作良率。

请参照图10所示，其绘示本发明第三实施例中半导体存储装置400的制作方法的示意图。本实施例中半导体存储装置400的制作步骤与前述第一实施例中的半导体存储装置100的制作步骤大体上相同，在此不再赘述。本实施例与前述第一实施例的主要差异在于，在本实施例中，是借助另一掩模层(未绘示)的覆盖进行绝缘层150的蚀刻制作工艺(如前述第一实施例中图4所示)，以完全移除存储区域110A内的绝缘层150，部分移除绝缘侧壁163两侧的绝缘层150，同时部分移除绝缘侧壁165两侧的绝缘层150，而后，再依序进行后续的制作工艺，如前述第一实施例中图5至图8所示，形成外延层181以及其他组件。由此，即可完成本发明第三实施例中的半导体存储装置400。

需特别说明的是，在本实施例中，由于存储区域110A、周边区域110B内组件积集度的差异，并借助控制所述开口大小、所述开口间距、或蚀刻时间等参数，造成绝缘层150蚀刻不完全，而形成互不等高的顶面，与不平整的蚀刻面350a，如图10所示。如此，后续形成在周边区域110B内各导电层492则堆迭在绝缘层150的蚀刻面350a上，并由依序堆迭的绝缘层150(包括绝缘材质)、与导电层492(包括导电材质)共同组成多个第二插塞415，直接接触下方的浅沟槽隔离120。并且，两个或两个以上的第二插塞415还可同时接触所述存储节点焊盘，无法与任何组件电性连接，是作为虚设插塞，如图10所示。藉此，本发明的制作方法同样可在不额外增加操作步骤的前提下，形成虚设的存储节点插塞，同时，可改善周边区域110B内因组件密度较低所衍生的各种制作问题，提升半导体存储装置400的制作良率。

整体来说，本发明的半导体存储装置是在组件密度差异较大的密集区与宽松区内分别设置多个存储节点插塞与虚设存储节点插塞，进而可在光刻制作工艺进行时在各区域内维持相同的光通量，有利于提升半导体存储装置的制作良率。同时，所述虚设存储节点插塞的制作工艺是借助由于所述密集区与所述宽松区之间组件密度差异而容易在蚀刻制作工艺中衍生微负荷效应或蚀刻不完全等制作问题，如此，可在不增加额外操作步骤的前提下，形成所述虚设存储节点插塞。由此，本发明的半导体存储装置的制作方法可形成组件可靠度较佳的半导体存储装置，使其能达到更为优化的装置效能。

以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包括在本发明的保护范围之内。

Claims (20)

1.一种半导体存储装置，其特征在于包括：

衬底，所述衬底内包括多个有源区与浅沟槽隔离；

多个埋藏字线，埋设在所述衬底内，穿过所述浅沟槽隔离或所述有源区；

多个存储节点插塞，设置在所述衬底上并接触所述有源区，所述存储节点插塞包括多个第一插塞，其中各所述第一插塞分别包括由下而上依序堆迭的绝缘材质与导电材质；以及

多个存储节点焊盘，设置在所述存储节点插塞上，所述存储节点焊盘中的一个同时物理性接触至少二个所述第一插塞。

2.根据权利要求1所述的半导体存储装置，其特征在于，所述第一插塞在垂直所述衬底的方向上部分重迭所述埋藏字线。

3.根据权利要求1所述的半导体存储装置，其特征在于，所述绝缘材质包括氧化硅或空气。

4.根据权利要求1所述的半导体存储装置，其特征在于，设置在所述第一插塞中的所述绝缘材质具有互不等高的顶面。

5.根据权利要求1所述的半导体存储装置，其特征在于，各所述第一插塞中的所述绝缘材质具有不平整的蚀刻面。

6.根据权利要求1所述的半导体存储装置，其特征在于，还包括：多个绝缘侧壁，设置在所述衬底上并与所述存储节点插塞交替设置。

7.根据权利要求6所述的半导体存储装置，其特征在于，所述绝缘侧壁延伸至部分的所述浅沟槽隔离内并具有互不等高的底面。

8.根据权利要求6所述的半导体存储装置，其特征在于，各所述绝缘侧壁相互分隔并具有相同的第三间距，各所述埋藏字线相互分隔并具有第一间距与第二间距，所述第三间距等于所述第一间距，所述第二间距大于所述第一间距。

9.根据权利要求1所述的半导体存储装置，其特征在于，所述存储节点插塞还包括多个第二插塞，各所述第二插塞分别包括由下而上依序堆迭的绝缘材质与导电材质，并直接接触所述浅沟槽隔离，其中所述第二插塞中的所述绝缘材质具有互不等高的顶面。

10.根据权利要求1所述的半导体存储装置，其特征在于，至少一个所述有源区同时接触两个所述第一插塞。

11.一种半导体存储装置，其特征在于包括：

衬底，所述衬底内包括多个有源区与浅沟槽隔离；

多个埋藏字线，埋设在所述衬底内，穿过所述浅沟槽隔离或所述有源区；以及

多个存储节点插塞，设置在所述衬底上并接触所述有源区，所述存储节点插塞包括多个第一插塞，其中各所述第一插塞分别包括由下而上依序堆迭的绝缘材质与导电材质，至少一个所述有源区同时接触两个所述第一插塞。

12.根据权利要求11所述的半导体存储装置，其特征在于，所述至少一个所述有源区环绕地设置在其余的所述有源区的外侧。

13.根据权利要求11所述的半导体存储装置，其特征在于，所述存储节点插塞还包括多个第二插塞，各所述第二插塞分别包括由下而上依序堆迭的绝缘材质与导电材质，并直接接触所述浅沟槽隔离，其中所述第二插塞中的所述绝缘材质具有互不等高的顶面。

14.根据权利要求11所述的半导体存储装置，其特征在于，所述第一插塞在垂直所述衬底的方向上部分重迭所述埋藏字线。

15.根据权利要求11所述的半导体存储装置，其特征在于，所述第一插塞中的所述绝缘材质具有互不等高的顶面，且所述绝缘材质包括氧化硅或空气。

16.根据权利要求11所述的半导体存储装置，其特征在于，还包括：多个绝缘侧壁，设置在所述衬底上并与所述存储节点插塞交替设置。

17.根据权利要求16所述的半导体存储装置，其特征在于，所述绝缘侧壁的顶面与各所述第一插塞的所述导电材质的顶面齐平。

18.根据权利要求16所述的半导体存储装置，其特征在于，所述绝缘侧壁延伸至部分的所述浅沟槽隔离内并具有互不等高的底面。

19.一种半导体存储装置的制作方法，其特征在于包括：

提供衬底，所述衬底内包括多个有源区与浅沟槽隔离，所述浅沟槽隔离围绕所述有源区；

在所述衬底内形成多个埋藏字线，埋设在所述衬底内，分别位在所述浅沟槽隔离或所述有源区上；

在所述衬底上形成多个存储节点插塞，并接触所述有源区，所述存储节点插塞包括多个第一插塞，其中各所述第一插塞分别包括由下而上依序堆迭的绝缘材质与导电材质；以及

在所述存储节点插塞上形成多个存储节点焊盘，其中，所述存储节点焊盘中的一个同时物理性接触至少二个所述第一插塞。

20.根据权利要求19所述的半导体存储装置的制作方法，其特征在于所述存储节点插塞还包括多个第二插塞，各所述第二插塞分别包括由下而上依序堆迭的绝缘材质与导电材质，并直接接触所述浅沟槽隔离。

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