KR20210001071A - 수직형 반도체 소자 - Google Patents

수직형 반도체 소자 Download PDF

Info

Publication number
KR20210001071A
KR20210001071A KR1020190076579A KR20190076579A KR20210001071A KR 20210001071 A KR20210001071 A KR 20210001071A KR 1020190076579 A KR1020190076579 A KR 1020190076579A KR 20190076579 A KR20190076579 A KR 20190076579A KR 20210001071 A KR20210001071 A KR 20210001071A
Authority
KR
South Korea
Prior art keywords
channel
pattern
substrate
layer
semiconductor device
Prior art date
Application number
KR1020190076579A
Other languages
English (en)
Inventor
김성길
김슬예
김동겸
김성진
김정환
김찬형
최지훈
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020190076579A priority Critical patent/KR20210001071A/ko
Priority to US16/839,184 priority patent/US11430800B2/en
Priority to CN202010545433.0A priority patent/CN112151552A/zh
Publication of KR20210001071A publication Critical patent/KR20210001071A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7889—Vertical transistors, i.e. transistors having source and drain not in the same horizontal plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/32055—Deposition of semiconductive layers, e.g. poly - or amorphous silicon layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823412—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823487—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of vertical transistor structures, i.e. with channel vertical to the substrate surface
    • H01L27/11524—
    • H01L27/11556—
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/60—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates the control gate being a doped region, e.g. single-poly memory cell
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

수직형 반도체 소자는, 기판 상부면과 이격되게 구비되고, 절연막들 및 게이트 전극들이 교대로 반복 적층되는 적층 구조물을 포함한다. 상기 적층 구조물을 관통하여 상기 기판 상부면까지 연장되고, 전하 저장 구조물 및 채널을 포함하는 채널 구조물을 포함한다. 상기 기판 상에 상기 채널 및 상기 기판 표면을 전기적으로 연결시키는 하부 연결 구조물을 포함한다. 상기 하부 연결 구조물의 측벽은 상기 기판 상부면으로부터 수직 방향으로의 중심 부위가 돌출된 돌출부를 포함한다. 상기 수직형 반도체 소자는 높은 신뢰성을 가질 수 있다.

Description

수직형 반도체 소자{A VERTICAL SEMICONDUCTOR DEVICE AND METHODS OF MANUFACTURING THE SAME}
본 발명은 수직형 반도체 소자 및 이의 제조 방법에 관한 것이다.
수직 NAND 플래시 메모리 소자에서, 채널의 하부 측벽과 기판을 전기적으로 연결하는 하부 연결 구조물이 구비될 수 있다. 상기 하부 연결 구조물은 안정된 구조를 가지기 어려울 수 있다. 따라서, 상기 하부 연결 구조물에 의한 신뢰성 불량이 발생될 수 있다.
본 발명의 과제는 우수한 전기적 특성을 갖는 수직형 반도체 소자를 제공하는 것이다.
본 발명의 과제는 우수한 전기적 특성을 갖는 수직형 반도체 소자의제조 방법을 제공하는 것이다.
상술한 본 발명의 과제를 달성하기 위하여, 예시적인 실시예들에 따른 수직형 반도체 소자는, 기판 상부면과 이격되고, 절연막들 및 게이트 전극들이 교대로 반복 적층되는 적층 구조물이 구비된다. 상기 적층 구조물을 관통하고, 전하 저장 구조물 및 채널을 포함하는 채널 구조물이 구비된다. 상기 기판 상에 상기 채널 및 상기 기판 표면을 전기적으로 연결시키는 하부 연결 구조물을 포함한다. 상기 하부 연결 구조물의 측벽은 상기 기판 상부면으로부터 수직 방향으로의 중심 부위가 돌출된 돌출부를 포함한다.
상술한 본 발명의 과제를 달성하기 위하여, 예시적인 실시예들에 따른 수직형 반도체 소자는, 기판 상부면과 이격되게 구비되는 지지막이 구비된다. 상기 지지막 상에, 절연막들 및 게이트 전극들이 교대로 반복 적층되는 적층 구조물이 구비된다. 상기 적층 구조물 및 지지막을 관통하여 상기 기판 상부면까지 연장되고, 전하 저장 구조물 및 채널을 포함하는 채널 구조물이 구비된다. 상기 기판 상에 상기 채널 및 상기 기판 표면을 전기적으로 연결시키는 하부 연결 구조물을 포함한다. 상기 하부 연결 구조물에서 상기 기판 상부면으로부터 수직 방향으로의 중심 부위의 단부는 상기 지지막의 저면 및 상기 기판 상부면과 접하는 부위의 상기 하부 연결 구조물의 각 단부들보다 돌출되는 형상을 가진다.
상술한 본 발명의 과제를 달성하기 위하여, 예시적인 실시예들에 따른 수직형 반도체 소자는, 기판 상부면과 이격되고, 절연막들 및 게이트 전극들이 교대로 반복 적층되는 적층 구조물이 구비된다. 상기 적층 구조물을 관통하여 상기 기판 상부면까지 연장되고, 전하 저장 구조물 및 채널을 포함하는 채널 구조물이 구비된다. 상기 기판 표면과 접하면서 상기 기판 표면과 상기 적층 구조물 사이의 갭 부위를 채우는 형상을 갖고, 상기 채널 및 상기 기판 표면을 서로 연결시키는 하부 연결 구조물을 포함한다. 상기 하부 연결 구조물은 채널 연결 패턴 및 보호막 패턴을 포함하고, 상기 보호막 패턴은 동일한 식각 공정에서 상기 채널 연결 패턴보다 낮은 식각율을 갖는 물질을 포함한다.
상술한 본 발명의 과제를 달성하기 위하여, 예시적인 실시예들에 따른 수직형 반도체 소자의 제조 방법은, 기판 상에 제1 희생막을 형성한다. 상기 제1 희생막 상에 절연막들 및 제2 희생막들이 교대로 반복 적층되는 몰드 구조물을 형성한다. 상기 몰드 구조물을 관통하여 상기 기판 상부면까지 연장되고, 전하 저장 구조물 및 채널을 포함하는 채널 구조물을 형성한다. 상기 제1 희생막을 제거하여 상기 기판 표면과 상기 적층 구조물 사이의 갭을 형성한다. 그리고, 상기 갭 부위를 채우고, 상기 채널 및 상기 기판 표면을 서로 전기적으로 연결시키는 하부 연결 구조물을 형성한다. 상기 하부 연결 구조물은 채널 연결 패턴 및 보호막 패턴을 포함한다.
예시적인 실시예들에 따른 수직형 반도체 소자에서, 상기 하부 연결 구조물의 측벽은 상기 기판 상부면으로부터 수직 방향으로의 중심 부위가 돌출된 돌출부가 구비될 수 있다. 상기 돌출부가 구비됨으로써, 상기 기판 표면과 상기 적층 구조물 사이의 갭 부위를 채우는 하부 연결 구조물에 포함되는 막의 접촉 계면 부위(예를들어, 시임 (seam))가 상기 하부 연결 구조물의 측벽에 의해 노출되지 않을 수 있다.
도 1 내지 도 3은 예시적인 실시예들에 따른 수직형 반도체 소자를 설명하기 위한 단면도들 및 평면도이다.
도 4 내지 도 6은 각각 예시적인 실시예들에 따른 수직형 반도체 소자를 설명하기 위한 일부를 확대한 단면도들이다.
도 7 내지 도 24는 예시적인 실시예들에 따른 수직형 반도체 소자의 제조 방법의 단계들을 설명하기 위한 단면도들 및 평면도들이다.
도 25는 예시적인 실시예들에 따른 수직형 반도체 소자를 설명하기 위한 단면도이다.
도 26 및 도 27은 예시적인 실시예들에 따른 수직형 반도체 소자의 제조 방법을 설명하기 위한 단면도이다.
도 28은 예시적인 실시예들에 따른 수직형 반도체 소자를 나타내는 단면도이다.
도 29 내지 도 33는 각각 예시적인 실시예들에 따른 수직형 반도체 소자의 일부분을 확대한 단면도들이다.
도 34 및 도 35는 예시적인 실시예들에 따른 수직형 반도체 소자의 제조 방법의 단계들을 설명하기 위한 단면도들이다.
도 36 및 도 37은 예시적인 실시예들에 따른 수직형 반도체 소자의 제조 방법의 단계들을 설명하기 위한 단면도들이다.
이하, 첨부된 도면들을 참조하여 예시적인 실시예들에 따른 수직형 반도체 소자 및 그 제조 방법에 대하여 상세하게 설명한다.
이하에서, 기판 표면과 평행한 일 방향을 제1 방향이라고 하고, 상기 기판 표면과 평행하고 상기 제1 방향과 수직한 방향을 제2 방향이라 한다. 또한, 상기 기판 표면과 수직한 방향을 수직 방향이라 하면서 설명한다.
도 1 내지 도 3은 예시적인 실시예들에 따른 수직형 반도체 소자를 설명하기 위한 단면도들 및 평면도이다. 도 4 내지 도 6은 각각 예시적인 실시예들에 따른 수직형 반도체 소자를 설명하기 위한 일부를 확대한 단면도들이다.
도 1은 도 3의 평면도의 I-I' 부위를 절단한 것이고, 도 2는 도 3의 평면도의 II-II' 부위를 절단한 것이다. 또한, 도 4 내지 도 6은 각각 도 1의 "A" 부위의 확대도이다.
도 1 내지 도 3을 참조하면, 상기 수직형 반도체 소자는 기판(100) 상에 구비되는 하부 연결 구조물(160), 지지막(106), 적층 구조물(172), 채널 구조물(190)을 포함할 수 있다. 이에 더하여, 공통 소오스 패턴(182) 및 스페이서(180) 등이 더 포함될 수 있다.
상기 기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄과 같은 반도체 물질, 또는 GaP, GaAs, GaSb 등과 같은 Ⅲ-Ⅴ족 화합물을 포함할 수 있다. 일부 실시예들에 따르면, 상기 기판(100)은 실리콘-온-인슐레이터(SOI) 기판 또는 게르마늄-온-인슐레이터(GOI) 기판일 수 있다.
상기 하부 연결 구조물(160)은 상기 채널 구조물(190)에 포함되는 채널(136)과 기판(100)을 서로 전기적으로 연결시키기 위하여 제공될 수 있다. 따라서, 상기 하부 연결 구조물(160)의 저면은 상기 기판(100)과 직접 접촉될 수 있다. 상기 하부 연결 구조물(160)은 이 후에 보다 상세하게 설명한다.
상기 지지막(106)은 상기 하부 연결 구조물(160)의 상에 구비될 수 있다. 예시적인 실시예에서, 상기 지지막(106)의 일부는 상기 하부 연결 구조물(160)의 측벽의 일부분을 덮을 수도 있다.
상기 지지막(106)은 상기 하부 연결 구조물(160)로 형성되기 위한 공간으로 제공되는 제1 갭(도 15, 156a)을 형성할 때, 상기 지지막(106) 상에 형성된 구조물들을 지지할 수 있다. 상기 지지막(106)은 예를들어 폴리실리콘을 포함할 수 있다.
상기 하부 절연막(108)은 상기 지지막(106) 상에 구비될 수 있다. 상기 하부 절연막(108)은 평탄한 상부면을 갖도록 형성될 수 있다. 상기 하부 절연막(108)은 실리콘 산화물을 포함할 수 있다.
상기 하부 절연막(108) 상에 상기 적층 구조물(172)이 구비될 수 있다. 상기 적층 구조물(172)은 절연막들(120) 및 게이트 전극(170)이 서로 번갈아 반복 적층될 수 있다. 상기 적층 구조물(172)의 최상부에는 절연막(120)이 구비될 수 있다.
상기 적층 구조물(172)에 포함되는 게이트 전극들(170)은 예를들어, 그라운드 선택 트랜지스터, 셀 트랜지스터 및 스트링 선택 트랜지스터의 게이트 전극들 중 어느 하나로 제공될 수 있다.
예시적인 실시예에서, 상기 게이트 전극(170)은 베리어막(도시안됨) 및 게이트 도전막을 포함할 수 있다. 상기 게이트 도전막은 갭 매립 특성이 우수하고 저항이 낮은 금속을 포함할 수 있다. 상기 게이트 도전막은 예를 들어, 텅스텐, 티타늄, 탄탈륨, 백금 등을 포함할 수 있으며, 상기 베리어막은 예를 들어, 텅스텐 질화물, 티타늄 질화물, 탄탈륨 질화물 등의 금속 질화물을 포함할 수 있다.
상기 채널 구조물(190)은 상기 적층 구조물(172), 하부 절연막(108) 및 지지막(106)을 관통하여, 상기 기판(100) 상부까지 연장될 수 있다. 상기 채널 구조물(190)은 상기 적층 구조물(172), 하부 절연막(108) 및 지지막(106)을 관통하여 상기 기판(100) 상부까지 연장되는 채널홀(126, 도 9참조) 내부에 구비될 수 있다.
예시적인 실시예에서, 상기 채널홀(126)은 상부로부터 하부로 갈수록 폭이 좁아지도록 측벽 경사를 가질 수 있다. 이에 따라, 상기 채널 구조물(190)은 상부로부터 하부로 갈수록 폭이 좁아지도록 측벽 경사를 가질 수 있다.
상기 채널 구조물(190)은 전하 저장 구조물(135), 채널(136) 및 매립 패턴(138)을 포함할 수 있다. 또한, 상기 채널 구조물(190)에는 상기 채널홀(126)의 상부에 구비되고, 상기 채널(136)과 접하는 캡핑 패턴(140)이 더 구비될 수 있다.
상기 전하 저장 구조물(135)은 상기 채널(136) 외측벽으로부터 순차적으로 적층되는 터널 절연 패턴(134), 전하 저장 패턴(132) 및 블록킹 패턴(130)을 포함할 수 있다. 상기 터널 절연 패턴(134) 및 블록킹 패턴(130)은 실리콘 산화물을 포함하고, 상기 전하 저장 패턴(132)은 실리콘 질화물을 포함할 수 있다.
상기 전하 저장 구조물(135)은 상기 지지막(106)의 저면보다 높게 위치하는 상기 채널홀(126)의 상부 측벽 상에 구비될 수 있다. 또한, 상기 전하 저장 구조물(135)은 상기 기판(100) 내부에 위치하는 채널홀(126) 내에도 일부 잔류할 수 있다. 즉, 상기 전하 저장 구조물(135)은 상기 하부 연결 구조물(160)에 인접하는 부위에서 끊어진 형상을 가질 수 있다.
상기 채널(136)은 상기 채널홀(126) 내에서 실린더 형상을 가질 수 있다. 상기 채널(136)은 상기 전하 저장 구조물(135) 및 하부 연결 구조물(160)과 각각 접할 수 있다. 상기 채널(136)은 폴리실리콘을 포함할 수 있다.
상기 매립 패턴(138)은 상기 채널(136) 상에 형성되어 상기 채널홀(126) 내부를 채울 수 있다. 상기 매립 패턴(138)은 절연 물질을 포함할 수 있다. 상기 절연 물질은 예를들어, 실리콘 산화물을 포함할 수 있다.
상기 캡핑 패턴(140)은 상기 매립 패턴(138) 상에 구비될 수 있다. 상기 캡핑 패턴(140)은 예를들어, 폴리실리콘을 포함할 수 있다. 상기 캡핑 패턴(140)은 상부 배선들(도시안됨)과 접촉하기 위한 패드로 제공될 수 있다.
상기 캡핑 패턴(140) 및 적층 구조물(172) 상에는 제1 층간 절연막(146)이 더 구비될 수 있다.
상기 공통 소오스 패턴들(182)은 상기 제1 층간 절연막(146), 적층 구조물(172), 지지막(106) 및 하부 절연막(108)을 관통하여 저면이 상기 기판(100) 상부면과 접할 수 있다.
예시적인 실시예에서, 상기 공통 소오스 패턴(182)은 상기 제1 방향으로 연장되는 라인 형상을 가질 수 있다. 이 경우, 상기 공통 소오스 패턴(182)은 상기 제1 층간 절연막, 적층 구조물(172), 하부 절연막(108) 및 지지막(106)을 관통하여 상기 기판(100) 저면이 노출되고, 상기 제1 방향으로 연장되는 트렌치(148, 도 12 참조) 내부에 구비될 수 있다.
즉, 상기 공통 소오스 패턴들(182) 사이에는 상기 하부 연결 구조물(160), 지지막(106), 하부 절연막(108) 및 적층 구조물(172)이 구비될 수 있다. 따라서, 상기 하부 연결 구조물(160), 지지막(106), 하부 절연막(108) 및 적층 구조물(172)은 상기 제1 방향으로 연장되는 라인 형상을 가질 수 있다.
상기 공통 소오스 패턴 (182)은 예를 들어, 베리어 금속막(도시안됨) 및 금속 패턴을 포함할 수 있다. 상기 베리어 금속막은 텅스텐 질화물, 티타늄 질화물, 탄탈륨 질화물 등의 금속 질화물을 포함할 수 있다. 또한, 상기 금속 패턴은 예를 들어, 텅스텐, 티타늄, 탄탈륨, 백금 등의 전기 저항이 낮은 금속을 포함할 수 있다.
상기 공통 소오스 패턴 (182)의 측벽에는 절연 스페이서(180)가 구비될 수 있다. 예시적인 실시예에서, 상기 절연 스페이서(180)은 실리콘 산화물을 포함할 수 있다. 즉, 상기 절연 스페이서(180)는 상기 트렌치(148)의 측벽에 구비될 수 있다.
상기 적층 구조물(172), 하부 절연막(108), 지지막(106) 및 하부 연결 구조물(160)은 상기 절연 스페이서(180)와 접할 수 있다. 따라서, 상기 절연 스페이서(180)에 의해, 상기 적층 구조물(172)에 포함되는 게이트 전극들(170)과 공통 소오스 패턴(182), 상기 지지막(106)과 공통 소오스 패턴 (182), 상기 하부 연결 구조물(160)과 공통 소오스 패턴 (182)이 서로 절연될 수 있다.
도 1에 도시된 것과 같이, 상기 하부 연결 구조물(160)의 측벽의 일부분에는 상기 지지막(106)이 덮혀 있을 수 있다. 상기 하부 연결 구조물(160)의 측벽 부위는 상기 절연 스페이서(180)와 직접 접촉되지 않을 수 있다. 한편, 도 2는 상기 하부 연결 구조물(160)의 측벽에 상기 지지막(106)이 구비되지 않는 부위를 나타내며, 이 경우 상기 하부 연결 구조물(160)의 측벽은 상기 절연 스페이서(180)와 직접 접촉될 수 있다.
일부 예시적인 실시예에서, 상기 공통 소오스 패턴은 콘택 플러그의 형상을 가질 수도 있다. 이 경우, 상기 공통 소오스 패턴(182)은 상기 제1 방향으로 연장되는 트렌치(148, 도 12 참조) 내부의 일 부분에 형성될 수 있다. 또한, 도시하지는 않았지만, 상기 콘택 플러그 하부에 공통 소오스 라인이 배치될 수 있다.
상기 트렌치(148)의 하부와 연통되고, 상기 지지막(106)의 저면, 기판(100) 상부면 및 채널(136)에 의해 제1 갭(156a)이 정의될 수 있다. 또한, 상기 제1 갭(156a) 내부에는 상기 하부 연결 구조물(160)이 구비될 수 있다. 상기 하부 연결 구조물(160)은 채널 연결 패턴(160a) 및 보호막 패턴(160b)을 포함할 수 있다.
상기 채널 연결 패턴(160a)은 상기 지지막(106)의 저면, 채널(136)의 하부 측벽 및 상기 기판(100)의 상부면을 따라 구비될 수 있다. 이 때, 상기 지지막(106)의 저면과 상기 기판(100) 상부면 상에 형성되는 채널 연결 패턴(160a)은 상기 제1 갭(156a)의 수직 방향의 중심 부위에서 서로 접촉되지 않을 수 있다. 따라서, 상기 채널 연결 패턴(160a)은 상기 중심 부위에서 시임이 포함되지 않을 수 있다.
상기 채널 연결 패턴(160a)은 도전성을 가질 수 있다. 즉, 상기 채널 연결 패턴(160a)은 도전 물질을 포함할 수 있다. 따라서, 상기 채널 연결 패턴(160a)에 의해 상기 기판(100)과 상기 채널(136)은 전기적으로 연결될 수 있다.
예시적인 실시예에서, 상기 채널 연결 패턴(160a)은 전도성 불순물이 도핑된 폴리실리콘을 포함할 수 있다. 상기 채널 연결 패턴(160a)은 예를 들어, 인, 비소 등과 같은 N형 불순물이 도핑될 수 있다.
일부 실시예에서, 상기 채널 연결 패턴(160a)은 예를 들어, 붕소 등과 같은 P형 불순물이 도핑될 수도 있다.
상기 보호막 패턴(160b)은 상기 채널 연결 패턴(160a) 상에 구비될 수 있다. 상기 보호막 패턴(160b)은 상기 지지막(106) 및 기판(100) 표면 상에 각각 형성되는 채널 연결 패턴(160a)의 사이의 공간을 채우는 형상을 가질 수 있다.
상기 보호막 패턴(160b)은 상기 채널 연결 패턴(160a)의 표면을 따라 구비될 수 있다. 즉, 상기 지지막(106)에 형성된 채널 연결 패턴(160a) 상에 형성되는 보호막 패턴(160b)과 상기 기판(100) 상에 형성된 채널 연결 패턴(160a) 상에 형성되는 보호막 패턴(160b)은 상기 제1 갭(156a)의 수직 방향의 중심부에서 서로 접촉할 수 있다. 따라서, 상기 보호막 패턴(160b)은 내부에 시임(S)이 포함될 수 있다. 그러나, 상기 하부 연결 구조물(160)의 측벽에는 상기 시임(S)이 노출되지 않을 수 있다.
상기 하부 연결 구조물(160)에서, 상기 보호막 패턴(160b)의 단부는 상기 채널 연결 패턴(160a)의 단부보다 상기 트렌치(148)로 향하는 측방(즉, 상기 제2 방향)으로 더 돌출되는 형상을 가질 수 있다. 따라서, 상기 보호막 패턴(160b)의 단부는 돌출부에 해당될 수 있다.
상기 보호막 패턴(160b)은 식각 공정에서 상기 채널 연결 패턴(160a)보다 낮은 식각율을 갖는 물질을 포함할 수 있다. 예시적인 실시예에서, 상기 채널 연결 패턴(160a)을 형성하기 위한 식각하는 공정에서, 상기 채널 연결 패턴(160a)의 식각율은 상기 보호막 패턴(160b)의 식각율의 2배보다 높을 수 있다.
예시적인 실시예에서, 상기 보호막 패턴(160b)은 상기 채널 연결 패턴(160a)과 동일한 식각 공정에서 서로 다른 식각율로 함께 식각될 수 있는 물질을 포함할 수 있다.
일 예로, 상기 채널 연결 패턴(160a)은 N형 불순물이 도핑된 폴리실리콘을 포함할 수 있다.
예시적인 실시예에서, 상기 보호막 패턴(160b)은 비도핑된 폴리실리콘 또는 P형 불순물이 도핑된 폴리실리콘을 포함할 수 있다. 또는, 상기 채널 연결막보다 낮은 도핑 농도의 N형 불순물이 도핑된 폴리실리콘을 포함할 수 있다.
일부 예시적인 실시예에서, 상기 보호막 패턴(160b)은 비전도성의 불순물이 도핑된 폴리실리콘을 포함할 수 있다. 예를들어, 상기 비전도성의 불순물은 C, O, N, Cl 등을 포함할 수 있다.
일부 예시적인 실시예에서, 상기 보호막 패턴(160b)은 상기 채널 연결 패턴(160a)과 서로 다른 식각 공정에서 식각될 수 있는 물질을 포함할 수 있다.
예시적인 실시예에서, 상기 보호막 패턴(160b)은 절연막을 포함할 수 있다. 예를들어, 상기 보호막 패턴(160b)은 실리콘 산화물, SiOC, SiON 등을 포함할 수 있다.
예시적인 실시예에서, 상기 제1 갭 내부에서, 상기 보호막 패턴(160b)의 수직 방향 두께는 상기 채널 연결 패턴(160a)의 수직 방향의 전체 두께보다 얇을 수 있다.
예시적인 실시예에서, 상기 보호막 패턴(160b)의 그레인 사이즈는 상기 채널 연결 패턴(160a)의 그레인 사이즈보다 더 작을 수 있다.
이와 같이, 상기 하부 연결 구조물(160)은 채널 연결 패턴(160a) 및 상기 채널 연결 패턴(160a) 사이에 보호막 패턴(160b)이 개재되는 형상을 가질 수 있다.
단면도에서, 상기 하부 연결 구조물(160)의 측벽의 적어도 일부분을 볼 때 상기 채널 연결 패턴(160a), 보호막 패턴(160b) 및 채널 연결 패턴(160a)이 적층된 구조를 가질 수 있으며, 상기 보호막 패턴(160b)은 상기 채널 연결 패턴(160a)보다 상기 제2 방향으로 더 돌출될 수 있다. 따라서, 상기 보호막 패턴(160b)의 단부는 돌출부에 해당될 수 있다.
즉, 상기 하부 연결 구조물(160)의 측벽의 적어도 일부분에서, 상기 하부 연결 구조물(160)의 수직 방향의 중심 부위에 위치하는 단부는 상기 지지막(106)의 저면과 상기 기판(100) 표면 상부면과 접촉하는 부위의 상기 하부 연결 구조물(160)의 단부보다 상기 제2 방향으로 돌출될 수 있다. 상기 하부 연결 구조물(160)의 측벽은 돌출부를 포함할 수 있다.
예시적인 실시예에서, 도 4에 도시된 것과 같이, 상기 보호막 패턴(160b)은 상, 하부면이 경사를 가짐으로써 제2 방향 단부로 갈수록 뾰족해지는 형상을 가질 수 있다. 따라서, 상기 보호막 패턴(160b)은 제2 방향 단부로 갈수록 수직 높이가 감소될 수 있다.
예시적인 실시예에서, 도 5에 도시된 것과 같이, 상기 보호막 패턴(160b)의 단부는 라운드된 형상을 가질 수 있다.
예시적인 실시예에서, 도 6에 도시된 것과 같이, 상기 보호막 패턴(160b)은 상, 하부면이 평탄한 형상을 가고 단부는 수직 경사를 가질 수 있다. 따라서, 상기 보호막 패턴(160b)은 각 부위에서 동일한 수직 높이를 가질 수도 있다.
상기 수직형 반도체 소자에서, 상기 제1 갭(156a) 내에 구비되는 채널 연결 패턴(160a)은 상기 제1 갭(156a) 내에서 접촉 계면(시임)이 생기지 않을 수 있다. 한편, 상기 보호막 패턴(160b)에는 상기 제1 갭(156a)의 수직 방향의 중심 부위에서 시임(S)이 포함될 수 있다. 그러나, 상기 보호막 패턴(160b) 내부에 상기 시임(S)이 위치하고 상기 하부 연결 구조물(160)의 측벽에 노출되지 않을 수 있다. 따라서, 상기 시임 부위의 노출에 의해, 상기 채널 연결 패턴(160a)이 과도하게 식각되거나 또는 시임 노출 부위에 다른 물질이 채워짐으로써 발생되는 전기적 불량 및 신뢰성 불량이 감소될 수 있다.
도 7 내지 도 24는 예시적인 실시예들에 따른 수직형 반도체 소자의 제조 방법의 단계들을 설명하기 위한 단면도들 및 평면도들이다.
각 단면도들은 도 3의 I-I' 부위를 절단한 것을 나타낸다. 도 17은 도 16의 "A" 부위의 확대도이고, 도 19는 도 18의 "A" 부위의 확대도이다.
도 7 및 8을 참조하면, 기판(100) 상에 제1 희생막 패턴(104)을 형성하고, 상기 제1 희생막 패턴(104) 상에 지지막(106)을 형성한다. 상기 지지막(106) 상에 하부 절연막(108)을 형성한다. 상기 하부 절연막(108) 상에 몰드 구조물(124)을 형성한다.
예시적인 실시예에서, 상기 기판(100) 표면 상에 패드막(도시안됨)을 더 형성할 수 있다. 일 예로, 상기 패드막은 실리콘 산화물을 포함할 수 있다.
상기 제1 희생막 패턴(104)은 상기 기판(100) 상에 제1 희생막을 형성하고, 상기 제1 희생막을 패터닝하여 형성될 수 있다.
상기 제1 희생막 패턴(104)은 상부에 형성되는 절연막(120) 및 지지막(106)과 높은 식각 선택비를 갖는 물질을 포함할 수 있다. 예시적인 실시예에서, 상기 제1 희생막 패턴(104)은 실리콘 산화물 및 폴리실리콘에 대해 각각 높은 식각 선택비를 갖는 물질을 포함할 수 있으며, 예를들어 실리콘 질화물을 포함할 수 있다.
예시적인 실시예에서, 상기 제1 희생막의 패터닝 공정에서, 공통 소오스 패턴이 형성되기 위한 트렌치 부위중 일부분에 위치한 제1 희생막을 제거하여 제1 개구부(112a)를 포함하는 상기 제1 희생막 패턴(104)을 형성할 수 있다. 즉, 상기 제1 개구부(112a)는 상기 공통 소오스 패턴이 형성되는 트렌치 부위 내의 일부 영역에 위치할 수 있다. 상기 제1 개구부(112a)의 저면에는 기판(100) 표면이 노출될 수 있다.
일부 예시적인 실시예에서, 상기 제1 희생막을 형성한 다음 상기 패터닝 공정을 수행하지 않을 수도 있다. 따라서, 상기 제1 희생막에는 상기 제1 개구부(112a)가 포함되지 않을 수도 있다. 이 경우, 이 후 공정들을 동일하게 수행하여 제조되는 반도체 소자는 도 2에 도시된 것과 같은 단면을 가질 수 있다.
예시적인 실시예에서, 상기 지지막(106)은 상기 제1 희생막 패턴(104) 상부면 및 상기 제1 개구부(112a) 내부를 채우도록 형성할 수 있다. 따라서, 상기 지지막(106)은 기판(100) 표면 및 상기 제1 희생막 패턴(104)의 측벽 일부분과 접촉할 수 있다.
상기 지지막(106)은 후속의 제1 희생막 패턴(104)의 제거 공정을 수행할 때 상기 지지막(106) 상에 형성된 상기 하부 절연막(108) 및 몰드 구조물들(124)을 지지하기 위하여 제공될 수 있다. 예시적인 실시예에서, 상기 지지막(106)은 예를 들어, 폴리실리콘을 포함할 수 있다.
상기 지지막(106) 상에 하부 절연막(108)이 구비될 수 있다. 상기 하부 절연막(108)은 평탄한 상부면을 갖도록 형성할 수 있다. 상기 하부 절연막(108)은 실리콘 산화물을 포함할 수 있다.
상기 하부 절연막(108) 상에 제2 희생막들(122) 및 절연막들(120) 을 교대로 반복하여 적층하여 상기 몰드 구조물(124)을 형성할 수 있다. 상기 몰드 구조물(124)의 최상부에는 절연막(120)이 구비될 수 있다.
예시적인 실시예들에 있어서, 상기 하부 절연막(108) 및 절연막(120)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있으며, 제2 희생막(122)은 예를 들어 실리콘 질화물과 같은 질화물을 포함할 수 있다.
도 9를 참조하면, 이방성 식각 공정을 통해 상기 절연막들(120), 제2 희생막들(122), 하부 절연막(108), 지지막(106), 제1 희생막 패턴(104)을 관통하여 기판(100) 표면을 노출하는 채널홀들(126)을 형성할 수 있다. 예시적인 실시예에서, 상기 채널홀들(126)은 상기 기판(100) 표면의 상부면보다 더 아래까지 연장되도록 형성될 수 있다.
상기 채널홀들(126) 내에 전하 저장 구조물(135), 채널(136) 및 매립 패턴(138)을 형성할 수 있다.
구체적으로, 채널홀들(126)의 측벽 및 저면과 상기 몰드 구조물(124) 상면에 전하 저장 구조물막을 형성한다. 상기 전하 저장 구조물막은 순차적으로 적층된 블록킹막, 전하 저장막 및 터널 절연막을 포함할 수 있다. 예를 들어, 블록킹막, 전하 저장막 및 터널 절연막은 각각 실리콘 산화물, 실리콘 질화물, 및 실리콘 산화물을 포함할 수 있다.
상기 전하 저장 구조물막 상에 컨포멀하게 채널막을 형성한다. 상기 채널막은 폴리실리콘을 포함할 수 있다.
이 후, 상기 채널막 상에 상기 채널홀들(126)의 나머지 내부를 채우는 매립 절연막을 형성한 후, 상기 몰드 구조물(124)의 상부면이 노출되도록 상기 매립 절연막, 채널막, 및 상기 전하 저장 구조물막을 평탄화할 수 있다.
상기 평탄화 공정에 의해서, 상기 채널홀들(126)의 측벽 및 기판(100)의 상면에 순차적으로 적층된 전하 저장 구조물(135) 및 채널(136)이 형성될 수 있으며, 상기 채널(136) 상에 상기 채널(136)이 형성하는 내부 공간을 채우는 매립 패턴(138)이 형성될 수 있다. 상기 전하 저장 구조물(135)은 블록킹 패턴(130), 전하 저장 패턴(132) 및 터널 절연 패턴(134)을 포함할 수 있다.
도 10 및 11을 참조하면, 상기 매립 패턴(138) 및 채널(136)의 상부를 일부 제거하여 리세스를 형성하고, 상기 리세스 내부에 캡핑 패턴(140)을 형성할 수 있다. 상기 캡핑 패턴(140)은 예를들어 폴리실리콘을 포함할 수 있다. 따라서, 각각의 채널홀들(126) 내에 예비 채널 구조물(188)이 형성될 수 있다. 이 후, 상기 몰드 구조물 (124) 및 캡핑 패턴(140) 상에 제1 층간 절연막(146)을 형성할 수 있다.
도 12 및 13을 참조하면, 이방성 식각 공정을 통해 상기 제1 층간 절연막(146), 제2 희생막들(122), 절연막들(120), 하부 절연막(108)을 관통하여 상기 지지막(106)의 상부를 노출하는 예비 트렌치를 형성할 수 있다. 상기 예비 트렌치는 제1 방향으로 연장될 수 있다. 상기 예비 트렌치는 상기 제2 방향으로 제1 폭을 가질 수 있다. 예시적인 실시예에서, 상기 제1 폭은 상기 기판(100) 상에 형성되는 상기 제1 희생막 패턴(104)의 두께보다도 더 넓을 수 있다.
상기 예비 트렌치 측벽 및 저면과 상기 제1 층간 절연막(146) 상에 제1 스페이서막을 형성하고, 상기 제1 스페이서막을 이방성 식각하여 상기 제1 스페이서(150)를 형성한다. 상기 제1 스페이서(150)는 상기 예비 트렌치의 측벽 상에 형성될 수 있다. 예시적인 실시에에서, 상기 제1 스페이서(150)는 폴리실리콘을 포함할 수 있다.
계속하여, 상기 예비 트렌치의 저면에 의해 노출되는 상기 지지막(106)을 이방성 식각하여 트렌치(148)를 형성한다. 상기 트렌치(148)의 저면에는 상기 제1 희생막 패턴(104)이 노출될 수 있다.
상기 제1 스페이서(150)는 상기 트렌치(148)에 의해 노출되는 하부 절연막(108) 및 몰드 구조물(124)을 덮을 수 있다. 따라서, 상기 트렌치(148)에 의해 상기 절연막(120), 제2 희생막들(122) 및 하부 절연막(108)이 노출되지 않을 수 있다.
도 14를 참조하면, 상기 트렌치(148)의 저면에 의해 노출되는 상기 제1 희생막 패턴(104)을 제거하여 예비 제1 갭(156)을 형성한다. 상기 제거 공정은 등방성 식각 공정, 예를들어, 습식 식각 공정을 포함할 수 있다.
상기 제1 희생막 패턴(104)을 제거하는 공정에서, 상기 제1 희생막 패턴(104) 이외의 막, 예를들어, 산화물, 폴리실리콘 등은 제거되지 않을 수 있다. 상기 예비 제1 갭(156)에 의해 상기 지지막(106)의 저면 및 상기 블록킹 패턴(130)의 측벽 일부가 노출될 수 있다.
도 15를 참조하면, 상기 예비 제1 갭(156)에 의해 노출된 블록킹 패턴(130)과 전하 저장 패턴(132) 및 터널 절연 패턴(134)을 차례로 제거할 수 있다. 따라서, 예비 제1 갭(156)은 제1 갭(156a)으로 형성될 수 있다. 또한, 상기 예비 채널 구조물(188)은 채널 구조물(190)로 형성될 수 있다.
상기 제1 갭(156a)과 상기 트렌치(148)는 서로 연통되는 형상을 가질 수 있다.
상기 제1 갭(156a)에 의해 상기 채널(136) 하부의 외측벽이 노출될 수 있다. 또한, 상기 제1 갭(156a)에 의해 상기 기판(100) 상부면이 노출될 수 있다.
예시적인 실시예에서, 상기 기판(100) 상에 패드막이 형성된 경우, 상기 패드막은 상기 예비 제1 갭(156)에 의해 노출된 블록킹 패턴(130) 및 터널 절연 패턴(134)을 제거하는 공정에서 함께 제거될 수 있다.
상기 습식 식각 공정은 등방성 식각 특성을 가질 수 있으며, 이에 따라 예비 제1 갭(156)에 의해 직접 노출된 전하 저장 구조물(135) 부위 뿐만 아니라, 수직 방향으로 상기 전하 저장 구조물(135)이 더 식각될 수 있다.
상기 제1 갭(156a)에서, 상기 기판(100) 상부면과 상기 지지막(106) 저면 사이 부위는 제1 부분이라 하고, 상기 전하 저장 구조물(135)이 식각된 부위를 제2 부분이라 할 수 있다. 일 예로, 상기 제2 부분의 수직 방향의 제2 높이는 상기 제2 부분은 상기 제1 부분의 수직 방향의 제1 높이보다 더 높을 수 있다. 상기 제1 높이는 상기 제1 희생막 패턴(104)의 두께와 동일하므로, 상기 제1 높이는 상기 제1 폭보다 작을 수 있다.
도 16 및 도 17을 참조하면, 상기 트렌치(148)의 측벽에 형성된 스페이서(150)를 제거한다. 상기 스페이서(150)의 제거 공정은 등방성 식각 공정을 포함할 수 있다.
이 후, 상기 트렌치(148)의 측벽, 제1 갭(156a)의 표면 및 상기 제1 층간 절연막(146)의 상부면을 따라 컨포멀하게 채널 연결막(158a)을 형성한다.
상기 채널 연결막(158a)은 상기 제1 갭(156a)의 제1 부분을 완전하게 채우지 않도록 형성할 수 있다. 즉, 상기 제1 갭(156a)에서 상기 지지막(106)의 저면 상에 형성되는 채널 연결막(158a)과 상기 기판(100) 상에 형성되는 채널 연결막(158a)이 상기 제1 갭(156a)의 수직 방향의 중심부에서 서로 접촉하지 않도록 형성할 수 있다. 따라서, 상기 채널 연결막(158a)은 상기 제1 갭(156a) 내에서 접촉 계면이 형성되지 않을 수 있다. 또한, 상기 채널 연결막(158a)은 상기 트렌치(148)의 내부를 완전하게 채우지 않도록 형성될 수 있다.
한편, 상기 채널 연결막(158a)은 상기 제1 갭(156a)의 제2 부분을 완전하게 채우도록 형성할 수 있다.
즉, 상기 채널 연결막(158a)은 상기 제1 높이의 1/2보다 얇은 두께인제1 두께로 형성될 수 있다. 또한, 상기 제1 두께는 상기 전하 저장 구조물의 제2 방향의 폭의 1/2보다 두꺼울 수 있다.
상기 채널 연결막(158a)이 상기 제2 부분을 채우므로, 상기 채널(136)은 상기 채널 연결막(158a)에 의해 상기 기판(100)과 전기적으로 연결될 수 있다.
예시적인 실시예에서, 상기 채널 연결막(158a)은 전도성 불순물이 도핑된 폴리실리콘을 포함할 수 있다. 상기 채널 연결막(158a)은 예를 들어, 인, 비소 등과 같은 N형 불순물이 도핑될 수 있다.
일부 실시예에서, 상기 채널 연결막(158a)은 예를 들어, 붕소 등과 같은 P형 불순물이 도핑될 수도 있다.
도 18 및 도 19를 참조하면, 상기 채널 연결막(158a) 상에 컨포멀하게 보호막(158b)을 형성한다.
상기 보호막(158b)은 상기 제1 갭(156a)의 제1 부분을 완전하게 채우도록 형성할 수 있다. 또한, 상기 보호막(158b)은 상기 트렌치(148)의 내부를 완전하게 채우지 않도록 형성할 수 있다.
즉, 상기 채널 연결막(158a)의 상부면을 따라 형성되는 상기 보호막(158b)은 상기 제1 갭(156a)의 수직 방향의 중심부에서 서로 접촉하도록 형성될 수 있다. 따라서, 상기 보호막(158b)에 의해 상기 제1 부분이 완전히 채워질 수 있다. 또한, 상기 보호막(158b)이 서로 접촉되는 부위에는 시임(S)이 형성될 수 있다. 상기 보호막(158b)이 상기 트렌치(148) 저면 부위에 증착되면서 상기 보호막에 의해 제1 갭(156a)의 입구 부위가 채워지게 된다. 따라서, 상기 시임(S)은 상기 제1 갭(156a)의 수직 방향의 중심 부위에서 상기 보호막(158b)의 내부에 위치하게 된다.
즉, 상기 보호막(158b)은 상기 제1 부분에 형성된 채널 연결막(158a) 사이의 수직 방향의 갭의 높이의 1/2보다 두껍게 형성할 수 있다. 또한, 상기 보호막(158b)은 상기 트렌치(148)의 서로 마주하는 측벽 상의 채널 연결막(158a) 사이의 제2 방향의 폭의 1/2보다 얇게 형성할 수 있다.
예시적인 실시예에서, 상기 채널 연결막(158a)을 식각하는 공정에서 상기 보호막(158b)은 상기 채널 연결막(158a)보다 낮은 식각율을 갖는 물질을 사용할 수 있다. 일 예로, 상기 채널 연결막(158a)을 식각하는 공정에서, 상기 채널 연결막(158a)의 식각율은 상기 보호막(158b)의 식각율의 2배보다 높을 수 있다.
예시적인 실시예에서, 상기 채널 연결막(158a)과 상기 보호막(158b)은 동일한 식각 공정에서 서로 다른 식각율로 식각될 수 있는 물질을 포함할 수 있다.
일 예로, 상기 채널 연결막(158a)은 N형 불순물이 도핑된 폴리실리콘을 포함할 수 있다.
예시적인 실시예에서, 상기 보호막(158b)은 비도핑된 폴리실리콘을 포함할 수 있다. 또는, 상기 채널 연결막보다 낮은 도핑 농도로 N형 불순물이 도핑된 폴리실리콘을 포함할 수 있다. 식각 공정에서, 상기 비도핑된 폴리실리콘 또는 상대적으로 저농도의 N형 불순물이 도핑된 폴리실리콘은 상기 채널 연결막의 N형 불순물이 도핑된 폴리실리콘보다 낮은 식각율을 가질 수 있다.
일부 예시적인 실시예에서, 상기 보호막(158b)은 P형 불순물이 도핑된 폴리실리콘을 포함할 수 있다. 식각 공정에서, 서로 다른 도전형의 불순물이 도핑된 폴리실리콘은 서로 다른 식각율을 가질 수 있다.
일부 예시적인 실시예에서, 상기 보호막(158b)은 비전도성의 불순물이 도핑된 폴리실리콘을 포함할 수 있다. 예를들어, 상기 보호막(158b)에 포함되는 비전도성 불순물은 C, O, N, Cl 등을 포함할 수 있다. 식각 공정에서, 도전형의 불순물이 도핑된 폴리실리콘 및 비전도성의 불순물이 도핑된 폴리실리콘은 서로 다른 식각율을 가질 수 있다.
일부 예시적인 실시예에서, 상기 채널 연결막(158a) 및 보호막(158b)은 서로 다른 식각 공정을 통해 식각될 수 있는 물질을 포함할 수 있다. 또한, 채널 연결막(158a)을 식각할 때, 상기 보호막(158b)은 거의 식각되지 않을 수 있다. 예시적인 실시예에서, 상기 보호막(158b)은 절연막을 포함할 수 있다. 예를들어, 상기 보호막(158b)은 실리콘 산화물, SiOC, SiON등을 포함할 수 있다.
도 20 및 21을 참조하면, 상기 트렌치(148)의 측벽 및 저면과 상기 제1 층간 절연막(146) 상에 형성된 보호막(158b) 및 채널 연결막(158a)을 순차적으로 제거한다. 따라서, 상기 제1 갭(156a)의 내부를 채우는 하부 연결 구조물(160)을 형성할 수 있다. 상기 하부 연결 구조물(160)은 채널 연결 패턴(160a) 및 보호막 패턴(160b)을 포함할 수 있다. 또한, 상기 트렌치(148)의 저면에는 기판(100)이 노출될 수 있다.
먼저, 도 20에 도시된 것과 같이, 상기 트렌치(148)의 측벽 및 저면 및 제1 층간 절연막(146) 상에 형성된 보호막(158b)을 제거한다. 이 때, 상기 제1 갭(156a) 내에는 상기 보호막(158b)이 남아있을 수 있다. 예시적인 실시예에서, 상기 보호막(158b)은 등방성 식각 공정을 통해 제거할 수 있다. 상기 등방성 식각 공정은 건식 등방성 식각 공정을 포함할 수 있다.
상기 식각 공정에서, 상기 보호막(158b)은 상대적으로 낮은 식각율을 가지므로 용이하게 식각을 컨트롤할 수 있다. 상기 식각 공정에서, 상기 보호막(158b) 내부에 위치하는 시임이 노출되지 않을 수 있다.
이 후, 도 21에 도시된 것과 같이, 상기 트렌치(148) 측벽 및 저면 및 제1 층간 절연막(146)상에 형성된 채널 연결막(158a)을 제거한다. 따라서, 상기 트렌치(148) 측벽에 상기 절연막(120) 및 제2 희생막(122)이 노출될 수 있다. 상기 채널 연결막(158a)은 등방성 식각 공정을 통해 제거할 수 있다. 상기 등방성 식각 공정은 건식 등방성 식각 공정을 포함할 수 있다.
상기 채널 연결막(158a)을 제거하는 공정에서, 상기 보호막(158b)은 거의 식각되지 않거나 또는 상기 채널 연결막(158a)보다 낮은 식각율로 식각될 수 있다. 즉, 상기 제1 갭(156a)의 제1 부분에 형성된 채널 연결막(158a)은 상기 보호막(158b)에 비해 더 빠르게 식각될 수 있다.
상기 공정에 의해, 상기 제1 갭(156a)에는 상기 채널 연결 패턴(160a) 및 상기 채널 연결 패턴(160a) 사이에 보호막 패턴(160b)이 개재되는 형태의 하부 연결 구조물(160) 이 형성될 수 있다. 이 때, 상기 하부 연결 구조물(160)의 측벽의 적어도 일부분은 단면에서 볼 때 상기 채널 연결 패턴(160a), 보호막 패턴(160b) 및 채널 연결 패턴(160a)이 적층된 구조를 가질 수 있으며, 상기 보호막 패턴(160b)은 상기 채널 연결 패턴(160a)보다 제2 방향으로 더 돌출되는 형상을 가질 수 있다.
또한, 상기 식각 공정을 완료한 후에도, 상기 보호막 패턴(160b) 내에 포함되는 시임(S)이 상기 하부 연결 구조물(160)의 측벽에 노출되지 않을 수 있다. 따라서, 상기 시임(S)이 노출됨에 따라 발생되는 불량들이 방지될 수 있다.
예시적인 실시예에서, 상기 채널 연결막(158a)의 식각 공정은 예를들어, HBr, Cl2, F2, HCl, ClF3 등과 같은 가스를 사용할 수 있다.
상기 식각 공정에 따라, 상기 하부 연결 구조물(160)의 측벽의 형상은 일부 달라질 수 있으며, 예를들어, 도 4, 도 5 또는 도 6에 도시된 형상을 가질 수 있다.
상기 채널 연결막(158a)을 식각할 때 상기 보호막(158b)이 일부 식각되는 경우, 상기 하부 연결 구조물(160)은 도 4 또는 도 5에 도시된 것과 같은 형상을 가질 수 있다. 예시적인 실시예에서, 도 4에 도시된 것과 같이, 상기 보호막 패턴(160b)은 상, 하부면이 경사를 가짐으로써 제2 방향의 단부로 갈수록 뾰족해지는 형상을 가질 수 있다. 도 5에 도시된 것과 같이, 상기 보호막 패턴(160b)의 단부는 라운드된 형상을 가질 수 있다.
상기 채널 연결막(158a)을 식각할 때 상기 보호막(158b)이 거의 식각되지 않는 경우, 상기 하부 연결 구조물(160)은 도 6에 도시된 것과 같은 형상을 가질 수 있다. 예시적인 실시예에서, 도 6에 도시된 것과 같이, 상기 보호막 패턴(160b)은 상, 하부면이 평탄한 형상을 갖고, 단부는 수직 경사를 가질 수 있다. 따라서, 상기 보호막 패턴(160b)은 각 부위에서 동일한 수직 높이를 가질 수도 있다.
일 예로, 상기 채널 연결막(158a)은 N형 불순물이 도핑된 폴리실리콘을 포함하고, 상기 보호막(158b)은 비도핑된 폴리실리콘, P형 불순물이 도핑된 폴리실리콘 또는 상기 채널 연결막보다 낮은 농도의 N형 불순물이 도핑된 폴리실리콘을 포함할 수 있다. 이 경우, 상기 보호막(158b) 및 채널 연결막(158a)은 할로겐 가스를 포함하는 식각 가스를 이용하는 건식 등방성 식각 공정으로 제거될 수 있다. 상기 식각 가스는 예를들어, HBr, Cl2, F2, HCl, ClF3 등을 사용할 수 있다.
상기 하부 연결 구조물(160)이 형성됨에 따라서, 상기 채널들(136)은 기판(100)과 전기적으로 연결될 수 있다.
도 22를 참조하면, 상기 트렌치(148)의 측벽에 노출된 제2 희생막들(122)을 제거하여, 각 층에 형성된 절연막들(120) 사이에 제2 갭들(162)을 형성한다. 상기 제2 갭(162)에 의해서 블록킹 패턴(130)의 외측벽의 일부가 노출될 수 있다. 상기 제2 희생막들(122)을 제거하는 공정은 습식 식각 공정일 수 있다.
도 23을 참조하면, 상기 트렌치(148) 및 제2 갭들(162)의 표면을 따라 제2 블록킹막(도시안됨)을 형성하고, 상기 제2 블록킹막 상에 상기 제2 갭(162) 내부를 채우는 게이트 전극막을 형성할 수 있다.
예시적인 실시예에서, 상기 게이트 전극막은 순차적으로 적층된 베리어막(도시안됨) 및 게이트 도전막을 포함할 수 있다. 상기 게이트 도전막은 예를 들어, 텅스텐, 티타늄, 탄탈륨, 백금 등의 전기 저항이 낮은 금속을 포함할 수 있으며, 상기 베리어막은 예를 들어, 텅스텐 질화물, 티타늄 질화물, 탄탈륨 질화물 등의 금속 질화물을 포함할 수 있다.
이 후, 상기 게이트 전극막을 부분적으로 제거한다. 따라서, 상기 제2 갭들(162) 내부에 게이트 전극(170)을 형성할 수 있다. 예시적인 실시예들에 따르면, 상기 트렌치(148) 내에 형성되는 게이트 전극막이 제거될 수 있다. 상기 제거 공정은 습식 식각 공정일 수 있다. 상기 게이트 전극(170)은 상기 제1 방향으로 연장될 수 있다.
따라서, 상기 절연막들(120) 및 게이트 전극들(170)이 교대로 반복 적층되고, 상기 제1 방향으로 연장되는 적층 구조물(172)이 형성될 수 있다. .
도 24를 참조하면, 상기 트렌치(148)의 측벽 상에 절연 스페이서막을 형성하고, 상기 트렌치의 저면에 기판이 노출되도록 상기 절연 스페이서막을 이방성 식각한다. 따라서, 상기 트렌치(148)의 측벽 상에 절연 스페이서(180)를 형성할 수 있다. 상기 절연 스페이서(180)는 실리콘 산화물을 포함할 수 있다.
이 후, 상기 트렌치(148) 내부를 채우면서 상기 제1 층간 절연막(146) 상에 도전막을 형성한 후, 제1 층간 절연막(146)의 상면이 노출될 때까지 상기 도전막을 평탄화함으로써, 공통 소오스 패턴(182)을 형성할 수 있다. 상기 공통 소오스 패턴(182)은 예를 들어, 베리어 금속막 및 금속 패턴을 포함할 수 있다. 상기 베리어 금속막은 텅스텐 질화물, 티타늄 질화물, 탄탈륨 질화물 등의 금속 질화물을 포함할 수 있다. 또한, 상기 금속 패턴은 예를 들어, 텅스텐, 티타늄, 탄탈륨, 백금 등의 전기 저항이 낮은 금속을 포함할 수 있다.
이 후 도시하지는 않았지만, 상기 제1 층간 절연막(146), 공통 소오스 패턴(182), 절연 스페이서(180) 상에 상부 층간 절연막을 형성한 후, 상기 캡핑 패턴(140), 상기 공통 소오스 패턴(182), 게이트 전극(170)과 각각 전기적으로 연결되는 상부 배선들을 형성할 수 있다.
도 25는 예시적인 실시예들에 따른 수직형 반도체 소자를 설명하기 위한 단면도이다.
상기 수직형 반도체 소자는 메모리 셀의 하부에 페리 회로들이 형성되는 COP(cell on peri)구조를 가질 수 있다. 즉, 메모리 셀을 구동시키는 페리 회로들이 메모리 셀의 하부에 위치하는 기판 상에 형성될 수 있다.
도 25를 참조하면, 하부 기판(200) 상에 페리 회로들로 제공되는 회로 패턴들이 구비될 수 있다. 상기 회로 패턴들과 전기적으로 연결되는 하부 배선(209)이 구비될 수 있다. 또한, 상기 회로 패턴들을 덮는 하부 층간 절연막(210)이 구비될 수 있다.
상기 하부 기판(200)은 상부에 소자 분리 패턴(202)이 형성된 필드 영역과, 그렇지 않은 액티브 영역으로 구분될 수 있다.
상기 회로 패턴은 트랜지스터(204), 저항, 커패시터 등을 포함할 수 있다. 상기 트랜지스터(204)는 게이트 및 소오스 드레인을 포함할 수 있다.
상기 하부 배선(209)은 하부 콘택 플러그들(206) 및 도전 라인(208)을 포함할 수 있다. 상기 하부 배선(209)은 다층으로 형성될 수 있다. 상기 하부 층간 절연막(210)은 실리콘 산화물을 포함할 수 있다.
상기 하부 배선(200)은 상기 하부 층간 절연막(210) 내에 구비될 수 있다. 상기 하부 층간 절연막(210)의 최 상부는 평탄할 수 있다.
상기 하부 층간 절연막(210) 상에는 하부 도전 패턴(212)이 구비될 수 있다. 예시적인 실시예에서, 상기 하부 도전 패턴(212)은 공통 소오스 라인으로 제공될 수 있다. 예시적인 실시예에서, 상기 하부 도전 패턴(212)은 금속 물질 또는 금속 실리사이드를 포함할 수 있다. 예를들어, 상기 하부 도전 패턴(212)은 텅스텐, 구리, 알루미늄, 텅스텐 실리사이드, 코발트 실리사이드 등을 포함할 수 있다.
상기 하부 도전 패턴(212) 상에는 베이스막(216)이 구비될 수 있다. 상기 베이스막(216)은 예를 들어, 폴리실리콘층 또는 단결정 실리콘층을 포함할 수 있다.
예시적인 실시예에서, 상기 베이스막(216)은 상부 기판으로 제공될 수 있다.
상기 베이스막(216) 상에는 도 1 내지 도 3을 참조로 설명한 구조와 유사한 반도체 소자의 구조가 구비될 수 있다. 상기 베이스막(216) 상에 형성되는 구조는 공통 소오스 패턴을 제외하고는 도 1 내지 도 3을 참조로 설명한 것과 동일하다.
본 실시예의 경우, 상기 공통 소오스 패턴이 라인의 형태를 가지면서 상기 베이스막 아래에 위치할 수 있다. 따라서, 상기 베이스막 상에 형성되는 구조에는 상기 트렌치(148) 내부에 절연 스페이서 및 공통 소오스 패턴이 구비되지 않을 수 있다. 즉, 상기 트렌치(148) 내부에는 절연 패턴(186)이 구비될 수 있다. 상기 절연 패턴(186)은 실리콘 산화물을 포함할 수 있다. 또한, 예시적인 실시예에서, 상기 트렌치(148) 내부에 상기 공통 소오스 패턴과 접하는 콘택 플러그가 배치될 수 있다.
도 26 및 도 27은 예시적인 실시예들에 따른 수직형 반도체 소자의 제조 방법을 설명하기 위한 단면도이다.
도 26을 참조하면, 하부 기판(100) 상에 페리 회로를 구성하는 회로 패턴을 형성한다. 또한, 상기 회로 패턴들과 전기적으로 연결되는 하부 배선(209)을 형성하고, 상기 회로 패턴들을 덮는 하부 층간 절연막(210)을 형성한다. 상기 하부 층간 절연막(210) 상에 순차적으로 하부 도전 패턴(212) 및 베이스막(216)을 형성한다.
상기 회로 패턴들을 형성하기 이 전에 상기 하부 기판(100)에 트렌치 소자 분리 공정을 수행하여, 상부에 소자 분리 패턴(202)이 형성된 필드 영역과, 소자 분리 패턴(202)이 형성되지 않은 액티브 영역을 형성할 수 있다.
예시적인 실시예에서, 상기 하부 층간 절연막(210)을 형성하고, 상기 하부 층간 절연막(210)의 상부면을 평탄화하는 공정이 더 포함될 수 있다.
도 27을 참조하면, 상기 베이스막(216) 상에 도 6 내지 도 23을 참조로 설명한 것과 동일한 공정을 수행한다. 그러므로, 상기 베이스막(216) 상에는 도 23에 도시된 구조가 형성될 수 있다.
다시, 도 25를 참조하면, 상기 트렌치(148) 내부을 완전치 채우도록 절연막을 형성하고, 상기 절연막을 평탄화하여 상기 트렌치(148) 내부에 절연 패턴(186)을 형성한다. 상기 절연막은 실리콘 산화물을 포함할 수 있다. 따라서, 도 25에 도시된 반도체 소자를 제조할 수 있다.
도 28은 예시적인 실시예들에 따른 수직형 반도체 소자를 나타내는 단면도이다. 도 29 내지 도 32는 각각 예시적인 실시예들에 따른 수직형 반도체 소자의 일부분을 확대한 단면도이다.
도 29 내지 도 32는 하부 연결 구조물 및 채널 구조물 부위의 확대도이다. 도 29는 도28의 B 부위의 확대도이다.
상기 각 수직형 반도체 소자들은 하부 연결 구조물 및 채널 부위를 제외하고는 도 1을 참조로 설명한 구조와 동일할 수 있다.
도 28 및 도 29를 참조하면, 상기 수직형 반도체 소자에서, 상기 하부 연결 구조물(160)은 채널 구조물(135)에 포함되는 채널(136a)과 기판(100)을 서로 전기적으로 연결할 수 있다.
예시적인 실시예에서, 상기 채널(136a)은 채널홀(126) 내에서 일부분이 끊어진 실린더 형상을 가질 수 있다. 구체적으로, 상기 채널(136a)은 상기 하부 연결 구조물(160)과 대향하는 부위에서 끊어진 형상을 가질 수 있다. 예시적인 실시예에서, 상기 채널홀에서, 상기 하부 연결 구조물(160)의 저면보다 아래에 위치하는 부위에는 상기 채널(136a)이 남아있을 수 있다. 즉, 상기 채널(136a)은 상부 채널 및 하부 채널을 포함하고, 상기 상부 채널 및 하부 채널은 수직 방향으로 서로 이격되고, 상기 하부 연결 구조물은 상기 상부 채널 및 하부 채널을 전기적으로 연결할 수 있다.
예시적인 실시예에서, 상기 채널(136a)에서 상부 채널의 저면은 상기 전하 저장 구조물(135)의 끊어진 부위의 상부와 동일한 높이를 갖거나 또는 상기 전하 저장 구조물(135)의 끊어진 부위의 상부보다 기판으로부터의 높이가 높을 수 있다. 상기 채널에서 하부 채널의 상부면은 상기 전하 저장 구조물(135)의 끊어진 부위의 하부와 동일한 높이를 갖거나 또는 상기 전하 저장 구조물(135)의 끊어진 부위의 하부보다 기판으로부터의 높이가 낮을 수 있다.
상기 하부 연결 구조물(160)은 상기 상부 채널의 저면 및 하부 채널의 상부면과 각각 접할 수 있다. 이 때, 상기 채널(136a)의 외측벽과 상기 하부 연결 구조물(160)이 접하지 않을 수 있다. 따라서, 상기 채널(136a)과 하부 연결 구조물(160) 간의 접촉 부위가 감소될 수 있다. 이와 같이, 상기 각 채널(136a)이 서로 물리적으로 분리되고, 상기 하부 연결 구조물(160)에 의해 서로 전기적으로 연결될 수 있다.
상기 하부 연결 구조물(160)에서, 적어도 상기 채널과 접촉하는 부위에는 불순물이 도핑된 폴리실리콘을 포함할 수 있다. 예시적인 실시예에서, 상기 하부 연결 구조물(160)은 예를 들어, 인, 비소 등과 같은 N형 불순물이 도핑된 폴리실리콘을 포함할 수 있다. 상기 하부 연결 구조물(160)에 포함되는 불순물은 상기 하부 연결 구조물(160)과 인접하는 상기 채널(136a)로 확산될 수 있다. 이 때, 상기 채널(136a)과 하부 연결 구조물(160)간의 접촉 면적이 감소됨으로써 상기 하부 연결 구조물(160)에 포함되는 불순물이 상기 채널(136a)로 이동하는 확산 소스 부위가 감소된다. 따라서, 상기 불순물이 상기 채널(136a)의 상부로 과도하게 확산되는 것을 억제할 수 있고, 상기 불순물의 확산을 용이하게 조절할 수 있다.
예시적인 실시예에서, 상기 하부 연결 구조물(160)의 상에는 상기 수직형 반도체 소자의 셀들의 데이터를 소거하기 위한 GIDL 트랜지스터가 배치될 수 있다. 상기 하부 연결 구조물(160)에 포함되는 불순물이 채널(136a)로 과도하게 확산되거나 상기 불순물의 확산이 조절되지 않는 경우, 상기 GIDL 트랜지스터의 특성이 유지되기 어려울 수 있다. 그러나, 예시적인 실시예에 따르면, 상기 불순물의 확산을 용이하게 조절될 수 있어, 상기 GIDL 트랜지스터의 특성 산포를 개선할 수 있다.
일부 예시적인 실시예에서, 도 30에 도시된 것과 같이, 상기 채널(136b)은 채널홀 내에서 일부분이 상대적으로 얇은 측방으로의 폭을 가지는 실린더 형상을 가질 수 있다. 구체적으로, 상기 채널(136b)은 상기 하부 연결 구조물(160)과 대향하는 부위에서 상대적으로 얇은 폭을 가질 수 있다.
즉, 상기 채널(136b)은 상부 채널, 하부 채널 및 연결부를 포함할 수있다. 상기 연결부는 상기 상부 채널 및 하부 채널 사이에서 상기 상부 채널 및 하부 채널을 연결할 수 있다. 상기 연결부의 폭은 상기 상부 채널 및 하부 채널의 폭보다 얇을 수 있다. 상기 연결부가 구비됨에 따라, 상기 채널(136b)은 물리적으로 절단되지 않는 실린더 형상을 가질 수 있다.
상기 하부 연결 구조물(160)은 상기 채널(136b)에서 얇은 폭을 가지는 부위, 즉 연결부의 외측벽과 접할 수 있다. 이와 같이, 상기 채널(136b)과 하부 연결 구조물(160)이 접하는 부위에서 상기 채널(136b)의 폭이 상대적으로 얇은 폭을 가지므로, 상기 하부 연결 구조물(160)에 포함되는 상기 불순물이 상기 채널(136b)로 이동하는 확산 패스의 폭이 감소된다. 따라서, 상기 불순물이 상기 채널(136b)의 상부로 과도하게 확산되는 것을 억제할 수 있고, 상기 불순물의 확산을 용이하게 조절할 수 있다.
예시적인 실시예에서, 상기 하부 연결 구조물(160)은 불순물이 도핑된 폴리실리콘을 포함하는 하나의 채널 연결 패턴으로 구성될 수 있다.
일부 예시적인 실시예에서, 도 31 및 도 32에 도시된 것과 같이, 상기 하부 연결 구조물(160)은 도 1을 참조로 설명한 것과 같이, 채널 연결 패턴(160a) 및 보호막 패턴(160b)을 포함할 수도 있다.
일부 예시적인 실시예에서, 도 33에 도시된 것과 같이, 상기 하부 연결 구조물(160)에 인접하는 부위의 전하 저장 구조물은 끊어진 형상을 가질 수 있다. 또한, 상기 전하 저장 구조물(135)에 포함되는 터널 절연 패턴(134), 전하 저장 패턴(132) 및 블록킹 패턴(130)의 끊어진 부위의 높이가 서로 동일하지 않을 수 있다. 이는, 상기 전하 저장 구조물(160)에 포함하는 막들을 식각하는 공정에서 터널 절연막, 전하 저장막 및 블록킹막의 식각율의 차이가 발생될 수 있기 때문이다.
예시적인 실시예에서, 상기 전하 저장 패턴(132)은 상기 터널 절연 패턴(134) 및 블록킹 패턴(130)보다 돌출되는 형상을 가질 수 있다. 즉, 상기 전하 저장 패턴(132)의 끊어진 부위의 상부는 상기 터널 절연 패턴(134) 및 블록킹 패턴(130)의 끊어진 부위의 상부보다 기판으로부터의 높이가 낮을 수 있다. 또한, 상기 전하 저장 패턴(132)의 끊어진 부위의 하부는 상기 터널 절연 패턴(134) 및 블록킹 패턴(130)의 끊어진 부위의 하부보다 기판으로부터의 높이가 높을 수 있다.
일부 예시적인 실시예에서, 도시하지는 않았지만, 상기 터널 절연 패턴(134) 및 블록킹 패턴(130)은 상기 전하 저장 패턴(132)보다 돌출되는 형상을 가질 수 있다. 즉, 상기 전하 저장 패턴(132)의 끊어진 부위의 상부는 상기 터널 절연 패턴(134) 및 블록킹 패턴(130)의 끊어진 부위의 상부보다 기판으로부터의 높이가 높을 수 있다. 또한, 상기 전하 저장 패턴(132)의 끊어진 부위의 하부는 상기 터널 절연 패턴(134) 및 블록킹 패턴(130)의 끊어진 부위의 하부보다 기판으로부터의 높이가 낮을 수 있다.
도 34 및 도 35는 예시적인 실시예들에 따른 수직형 반도체 소자의 제조 방법의 단계들을 설명하기 위한 단면도들이다.
도 28, 29 및 도 31에 도시된 수직형 반도체 소자의 제조 방법에 대해 설명한다. 상기 각 수직형 반도체 소자는 하부 연결 구조물 및 채널 부위를 제외하고는 도 7 내지 24를 참조로 설명한 것과 동일한 방법으로 제조될 수 있다.
먼저, 도 7 내지 도 15를 참조로 설명한 것과 동일한 공정을 수행한다. 따라서, 도 15에 도시된 구조를 형성할 수 있다.
다음에, 도 34를 참조하면, 상기 제1 갭(156a)에 의해 노출되는 상기 채널 하부의 외측벽을 추가적으로 식각하여, 상기 채널(136a)이 상기 제1 갭에 의해 끊어진 형상을 가지도록 할 수 있다. 따라서, 상기 제1 갭(156a)에 의해 상기 매립 패턴(138)의 측벽이 노출될 수 있다. 상기 식각 공정 중에, 절연막 및 희생막은 거의 식각되지 않을 수 있다. 즉, 상기 식각 공정은 실리콘 산화막 및 실리콘 질화막은 거의 식각되지 않으면서, 폴리실리콘을 선택적으로 식각되도록 할 수 있다. 상기 식각 공정은 등방성 식각 공정을 포함할 수 있다. 상기 식각 공정에서, 식각 소오스는 예를들어, 식각 가스 또는 식각액을 사용할 수 있다.
도 35를 참조하면, 상기 제1 갭(156a)을 완전히 채우도록 채널 연결막을 형성한다. 상기 채널 연결막은 상기 채널(136a)이 분리된 부위 사이를 채우도록 형성되고, 상기 채널 연결막에 의해 상기 채널(136a)이 전기적으로 연결될 수 있다.
예시적인 실시예에서, 상기 채널 연결막을 형성하는 공정은 상기 채널(136a)을 일부 식각하는 공정과 인시튜 또는 익스시튜로 수행될 수 있다.
이 후, 상기 트렌치(148)의 측벽 및 저면과 상기 제1 층간 절연막(146) 상에 형성된 채널 연결막을 순차적으로 제거한다. 따라서, 상기 제1 갭(156a)의 내부를 채우는 하부 연결 구조물(160)을 형성할 수 있다.
상기 하부 연결 구조물(160)에서, 적어도 상기 채널(136a)과 접촉하는 부위에는 불순물이 도핑된 폴리실리콘을 포함할 수 있다. 예시적인 실시예에서, 상기 하부 연결 구조물(160)은 예를 들어, 인, 비소 등과 같은 N형 불순물이 도핑된 폴리실리콘을 포함할 수 있다.
계속하여, 도 22 내지 도 24를 참조로 설명한 공정을 수행함으로써, 도 28에 도시된 것과 같은 구조를 포함하는 수직형 반도체 소자를 제조할 수 있다.
일부 예시적인 실시예에서, 상기 도 34를 참조로 설명한 공정을 수행한 다음, 도 16 내지 도 24를 참조로 설명한 것과 동일한 공정을 수행할 수 있다. 다만, 도 16을 참조로 설명한 공정을 수행할 때, 상기 채널 연결막은 상기 채널 연결막이 상기 채널이 분리된 부위 사이를 채우도록 형성되도록 할 수 있다. 이 경우, 도 31에 도시된 것과 같은 형상의 하부 연결 구조물(160)을 포함하는 수직형 반도체 소자가 제조될 수 있다.
상기 설명한 방법에 의하면, 상기 채널 연결막을 형성한 이 후에 수행되는 각 공정들을 수행할 때 상기 채널 연결막에 도핑된 불순물들이 상기 채널로 과도하게 확산되는 것을 억제할 수 있다.
도 36 및 도 37은 예시적인 실시예들에 따른 수직형 반도체 소자의 제조 방법의 단계들을 설명하기 위한 단면도들 및 평면도들이다.
도 30 및 도 32에 도시된 수직형 반도체 소자의 제조 방법에 대해 설명한다. 상기 각 수직형 반도체 소자는 하부 연결 구조물 및 채널 부위를 제외하고는 도 7 내지 24를 참조로 설명한 것과 동일한 방법으로 제조될 수 있다.
먼저, 도 7 내지 도 15를 참조로 설명한 것과 동일한 공정을 수행한다. 따라서, 도 15에 도시된 구조를 형성할 수 있다.
다음에, 도 36을 참조하면, 상기 제1 갭(156a)에 의해 노출되는 상기 채널 하부의 외측벽을 추가적으로 일부 식각하여, 상기 제1 갭(156a)과 대향하는 부위의 상기 채널(136b)의 두께가 얇아지도록 할 수 있다.
도 37을 참조하면, 상기 제1 갭(156a)을 완전히 채우도록 채널 연결막을 형성한다. 상기 채널 연결막은 상기 채널(136b)의 두께가 얇은 부위와 접촉할 수 있다. 따라서, 상기 채널 연결막에 의해 상기 채널(136b)이 전기적으로 연결될 수 있다.
이 후, 도 35와 도 22 내지 도 24를 참조로 설명한 공정을 수행함으로써, 도 30에 도시된 것과 같은 구조를 포함하는 수직형 반도체 소자를 제조할 수 있다.
일부 예시적인 실시예에서, 상기 도 36을 참조로 설명한 공정을 수행한 다음, 도 16 내지 도 24를 참조로 설명한 것과 동일한 공정을 수행할 수 있다. 이 경우, 도 32에 도시된 수직형 반도체 소자가 제조될 수 있다.
상술한 바와 같이 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100 : 기판 104 : 제1 희생막 패턴
106 : 지지막 108 : 하부 절연막
124 : 몰드 구조물 112a : 제1 개구부
126 : 채널홀 135 : 전하 저장 구조물
136 : 채널 148 : 트렌치
156a : 제1 갭 158a : 채널 연결막
158b : 보호막 160b : 보호막 패턴
160a : 채널 연결 패턴 160 : 하부 연결 구조물
162 : 제2 갭 126 : 채널홀
172 : 적층 구조물 182 : 공통 소오스 패턴

Claims (20)

  1. 기판 상부면과 이격되게 구비되고, 절연막들 및 게이트 전극들이 교대로 반복 적층되는 적층 구조물;
    상기 적층 구조물을 관통하는 전하 저장 구조물 및 채널을 포함하는 채널 구조물; 그리고,
    상기 기판 상에 상기 채널 및 상기 기판 표면을 전기적으로 연결시키는 하부 연결 구조물을 포함하고,
    상기 하부 연결 구조물의 측벽은 상기 기판 상부면으로부터 수직 방향으로의 중심 부위가 돌출된 돌출부를 포함하는 수직형 반도체 소자.
  2. 제1항에 있어서, 상기 하부 연결 구조물은 상기 기판 표면과 접하면서 상기 기판 표면과 상기 적층 구조물 사이의 갭 부위를 채우는 형상을 갖는 수직형 반도체 소자.
  3. 제1항에 있어서, 상기 하부 연결 구조물은 도전성을 갖는 채널 연결 패턴 및 보호막 패턴을 포함하고, 상기 보호막 패턴의 단부는 상기 돌출부에 해당되는 수직형 반도체 소자.
  4. 제3항에 있어서, 상기 채널 연결 패턴은 상기 갭의 상부면, 채널 측벽 및 갭의 하부면을 따라 컨포멀하게 형성되고, 상기 보호막 패턴은 상기 갭의 상부면 및 하부면에 형성되는 상기 채널 연결 패턴 사이에 배치되는 수직형 반도체 소자.
  5. 제3항에 있어서, 상기 보호막 패턴은 동일한 식각 공정에서 상기 채널 연결 패턴보다 낮은 식각율을 갖는 물질을 포함하는 수직형 반도체 소자.
  6. 제3항에 있어서, 상기 채널 연결 패턴은 도전성 불순물이 도핑된 폴리실리콘을 포함하는 수직형 반도체 소자.
  7. 제6항에 있어서, 상기 보호막 패턴은 비도핑된 폴리실리콘을 포함하는 수직형 반도체 소자.
  8. 제6항에 있어서, 상기 보호막 패턴은 비전도성의 불순물을 포함하는 폴리실리콘 또는 절연 물질을 포함하는 수직형 반도체 소자.
  9. 제3항에 있어서, 상기 보호막 패턴은 상, 하부면이 경사를 가짐으로써 제2 방향 단부로 갈수록 뾰족한 형상을 갖는 수직형 반도체 소자.
  10. 제3항에 있어서, 상기 보호막 패턴 내부에 시임이 포함되는 수직형 반도체 소자.
  11. 제1항에 있어서, 상기 하부 연결 구조물과 상기 적층 구조물 사이에지지막이 더 포함되는 수직형 반도체 소자.
  12. 제1항에 있어서, 상기 적층 구조물 및 상기 하부 연결 구조물의 측벽을 덮는 절연 스페이서 및 상기 절연 스페이서 및 기판과 접하고 제1 방향으로 연장되는 공통 소오스 패턴이 더 포함되는 수직형 반도체 소자.
  13. 제1항에 있어서, 상기 채널 구조물은 상기 적층 구조물을 관통하여 상기 기판 상부까지 연장되는 채널홀 내부에 위치하고,
    상기 전하 저장 구조물은 상기 하부 연결 구조물보다 높게 위치하는 상기 채널홀의 상부 측벽 상에 구비되고,
    상기 채널은 상기 전하 저장 구조물 및 하부 연결 구조물과 각각 접하고, 실린더 형상을 갖는 수직형 반도체 소자.
  14. 제1항에 있어서, 상기 채널은 상부 채널 및 하부 채널을 포함하고, 상기 상부 채널 및 하부 채널은 수직 방향으로 서로 이격되고, 상기 하부 연결 구조물은 상기 상부 채널 및 하부 채널을 전기적으로 연결하는 수직형 반도체 소자.
  15. 제1항에 있어서, 상기 채널은 상부 채널, 하부 채널 및 연결부를 포함하고, 상기 연결부는 상기 상부 채널 및 하부 채널 사이에서 상기 상부 채널 및 하부 채널을 연결하고 상기 연결부의 폭은 상기 상부 채널 및 하부 채널의 폭보다 얇은 수직형 반도체 소자.
  16. 제1항에 있어서,
    하부 기판 상에 형성되는 회로 패턴;
    상기 회로 패턴들을 덮는 하부 층간 절연막; 그리고,
    상기 하부 층간 절연막 상에 구비되는 하부 도전 패턴이 더 구비되고,상기 하부 도전 패턴 상에 상기 기판이 구비되는 수직형 메모리 장치.
  17. 기판 상부면과 이격되게 구비되는 지지막;
    상기 지지막 상에 구비되고, 절연막들 및 게이트 전극들이 교대로 반복 적층되는 적층 구조물;
    상기 적층 구조물 및 지지막을 관통하여 상기 기판 상부면까지 연장되고, 전하 저장 구조물 및 채널을 포함하는 채널 구조물; 그리고,
    상기 기판 상에 상기 채널 및 상기 기판 표면을 전기적으로 연결시키는 하부 연결 구조물을 포함하고,
    상기 하부 연결 구조물에서 상기 기판 상부면으로부터 수직 방향으로의 중심 부위의 단부는 상기 지지막의 저면 및 상기 기판 상부면과 접하는 부위의 상기 하부 연결 구조물의 각 단부들보다 돌출되는 형상을 갖는 수직형 반도체 소자.
  18. 제17항에 있어서, 상기 하부 연결 구조물은 채널 연결 패턴 및 보호막 패턴을 포함하고, 상기 보호막 패턴의 단부는 상기 하부 연결 구조물에서 돌출된 부위에 해당되는 수직형 반도체 소자.
  19. 제18항에 있어서, 상기 보호막 패턴은 동일한 식각 공정에서 상기 채널 연결 패턴보다 낮은 식각율을 갖는 물질을 포함하는 수직형 반도체 소자.
  20. 기판 상부면과 이격되게 구비되고, 절연막들 및 게이트 전극들이 교대로 반복 적층되는 적층 구조물;
    상기 적층 구조물을 관통하여 상기 기판 상부면까지 연장되고, 전하 저장 구조물 및 채널을 포함하는 채널 구조물; 그리고,
    상기 기판 표면과 접하면서 상기 기판 표면과 상기 적층 구조물 사이의 갭 부위를 채우는 형상을 갖고, 상기 채널 및 상기 기판 표면을 서로 연결시키는 하부 연결 구조물을 포함하고,
    상기 하부 연결 구조물은 채널 연결 패턴 및 보호막 패턴을 포함하고, 상기 보호막 패턴은 동일한 식각 공정에서 상기 채널 연결 패턴보다 낮은 식각율을 갖는 물질을 포함하는 수직형 반도체 소자.
KR1020190076579A 2019-06-26 2019-06-26 수직형 반도체 소자 KR20210001071A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020190076579A KR20210001071A (ko) 2019-06-26 2019-06-26 수직형 반도체 소자
US16/839,184 US11430800B2 (en) 2019-06-26 2020-04-03 Vertical semiconductor devices
CN202010545433.0A CN112151552A (zh) 2019-06-26 2020-06-15 垂直半导体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020190076579A KR20210001071A (ko) 2019-06-26 2019-06-26 수직형 반도체 소자

Publications (1)

Publication Number Publication Date
KR20210001071A true KR20210001071A (ko) 2021-01-06

Family

ID=73891467

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020190076579A KR20210001071A (ko) 2019-06-26 2019-06-26 수직형 반도체 소자

Country Status (3)

Country Link
US (1) US11430800B2 (ko)
KR (1) KR20210001071A (ko)
CN (1) CN112151552A (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210071307A (ko) * 2019-12-06 2021-06-16 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그의 제조 방법
US11621273B2 (en) 2020-05-13 2023-04-04 Micron Technology, Inc. Integrated assemblies and methods of forming integrated assemblies
US11974429B2 (en) * 2020-11-06 2024-04-30 Micron Technology, Inc. Method used in forming a memory array comprising strings of memory cells and using bridges in sacrificial material in a tier
US20230062084A1 (en) * 2021-09-01 2023-03-02 Micron Technology, Inc. Memory Arrays Comprising Strings Of Memory Cells And Methods Used In Forming A Memory Array Comprising Strings Of Memory Cells

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102139323B1 (ko) 2014-02-03 2020-07-29 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 프로그램 방법
US9455263B2 (en) 2014-06-27 2016-09-27 Sandisk Technologies Llc Three dimensional NAND device with channel contacting conductive source line and method of making thereof
KR20160020210A (ko) 2014-08-13 2016-02-23 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
US9508730B2 (en) 2015-03-11 2016-11-29 SK Hynix Inc. Semiconductor device and manufacturing method thereof
KR20170036878A (ko) * 2015-09-18 2017-04-03 삼성전자주식회사 3차원 반도체 메모리 장치
US10128264B2 (en) 2016-01-21 2018-11-13 SK Hynix Inc. Semiconductor device
KR102606822B1 (ko) 2016-06-30 2023-11-29 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
KR20180053918A (ko) 2016-11-14 2018-05-24 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
US10224340B2 (en) * 2017-06-19 2019-03-05 Sandisk Technologies Llc Three-dimensional memory device having discrete direct source strap contacts and method of making thereof
US20200357815A1 (en) * 2019-05-08 2020-11-12 Sandisk Technologies Llc A three-dimensional memory device having a backside contact via structure with a laterally bulging portion at a level of source contact layer

Also Published As

Publication number Publication date
US11430800B2 (en) 2022-08-30
CN112151552A (zh) 2020-12-29
US20200411536A1 (en) 2020-12-31

Similar Documents

Publication Publication Date Title
KR102549967B1 (ko) 수직형 메모리 장치 및 그 제조 방법
US11696442B2 (en) Vertical memory devices and methods of manufacturing the same
KR102369630B1 (ko) 메모리 소자 및 이의 제조방법
US10461153B2 (en) Semiconductor memory device and method of manufacturing the same
KR102644525B1 (ko) 수직형 반도체 소자
KR20210001071A (ko) 수직형 반도체 소자
US20200402997A1 (en) Semiconductor device and manufacturing method of the same
US11929324B2 (en) Semiconductor devices having improved electrical characteristics and methods of fabricating the same
KR20180007356A (ko) 반도체 장치
KR20200007261A (ko) 반도체 메모리 장치
US12009300B2 (en) Wiring structures having intersecting metal patterns
KR20160109988A (ko) 반도체 소자 및 이의 제조 방법
US11974438B2 (en) Semiconductor device
KR20210051401A (ko) 반도체 장치 및 그 제조 방법
CN113437070A (zh) 半导体装置及其形成方法
US20190378850A1 (en) Vertical memory devices
US20240179914A1 (en) Semiconductor device
US20240040793A1 (en) Semiconductor device
KR20240077083A (ko) 반도체 소자
CN115472610A (zh) 半导体存储装置及其制作方法
CN117858516A (zh) 接合型垂直半导体器件

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal