KR20200007261A - 반도체 메모리 장치 - Google Patents

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Abstract

주변 회로 절연층의 상부에 위치하며, 중간 연결 절연층을 포함하는 중간 연결 구조체와, 중간 연결 구조체의 양측에 위치하는 적층 구조체 및 적층 구조체를 상하 방향으로 관통하는 채널 구조체를 포함하며, 중간 연결 절연층은 하면이 주변 회로 절연층의 상면과 접촉하며, 상부로 갈수록 수평 단면적이 감소되어 적어도 하나의 측면이 경사면으로 형성되는 반도체 메모리 장치와 이의 제조 방법을 개시한다.

Description

반도체 메모리 장치{Semiconductor Memory Device}
본 개시는 집적도 및 신뢰성이 향상된 3차원 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치는 전자 장치의 경박단소화와 가격 경쟁력 증가를 위하여 집적도를 증가시키는 것이 요구된다. 최근에는 2차원 반도체 메모리 장치의 집적도 한계를 극복하기 위하여, 3차원으로 배열되는 메모리 셀을 구비하는 3차원 반도체 메모리 장치가 개발되고 있다. 3차원 반도체 메모리 장치는 집적도를 증가시키기 위하여 다수의 층들이 수직으로 적층되고 다수의 층들을 관통하는 채널 구조체를 구비한다. 3차원 반도체 메모리 장치는 셀 어레이 영역과 연결 영역을 포함하며 셀 어레이 영역들 사이에 연결 영역이 위치한다. 식각 공정과 캡필 공정을 통하여 연결 영역을 형성하는 과정은 3차원 반도체 메모리 장치의 신뢰성에 영향을 받을 수 있다.
본 개시의 실시예들에 따른 과제는 고집적화되면서 신뢰성이 향상된 반도체 메모리 장치를 제공하는데 있다.
본 개시의 실시예들에 따른 반도체 메모리 장치는 주변 회로 절연층의 상부에 위치하며, 중간 연결 절연층을 포함하는 중간 연결 구조체와, 중간 연결 구조체의 양측에 위치하는 적층 구조체 및 적층 구조체를 상하 방향으로 관통하는 채널 구조체를 포함하며, 중간 연결 절연층은 하면이 주변 회로 절연층의 상면과 접촉하며, 상부로 갈수록 수평 단면적이 감소되어 적어도 하나의 측면이 경사면으로 형성될 수 있다.
본 개시의 실시예들에 따른 반도체 메모리 장치는 주변 회로 절연층을 포함하는 주변 회로 구조체와, 주변 회로 절연층의 상부에 위치하며 중간 연결 절연층을 포함하는 중간 연결 구조체와, 주변 회로 절연층의 상부에서 중간 연결 절연층의 양측에 위치하는 적층 구조체 및 적층 구조체를 상하 방향으로 관통하는 채널 구조체를 포함하며, 적층 구조체는 복수 개의 층으로 형성되며, 가장 하부에 위치하는 층의 하면이 주변 회로 절연층의 상면에 접촉하며, 하부에서 두 번째에 위치하는 층의 하면이 가장 하부에 위치하는 층의 상면과 중간 연결 절연층의 측면에 접촉할 수 있다.
본 개시의 실시예들에 따르면, 셀 어레이 영역들 사이에 위치하는 연결 영역이 적층 공정에 의하여 형성되므로, 셀 어레이 영역에 라미네이션이 유발되지 않으며, 연결 영역의 내부에 보이드가 형성되지 않아 집적도와 함께 신뢰성이 향상된 반도체 메모리 장치를 구현할 수 있다.
도 1은 본 개시의 일 실시예에 따른 반도체 메모리 장치의 개략적인 평면도이다.
도 2는 도 1의 A-A에 대한 수직 단면도이다.
도 3은 도 1의 B에 대한 확대 평면도이다.
도 4a는 도 3의 D-D에 대한 수직 단면도이다.
도 4b는 도 4a의 E에 대한 확대도이다.
도 4c는 도 4a의 F에 대한 확대도이다.
도 5는 도 1의 C에 대한 확대 평면도이다.
도 6a 내지 도 6k은 본 개시의 일 실시예에 따른 반도체 메모리 장치의 제조 공정도이다.
도 7a은 본 개시의 다른 실시예에 따른 반도체 메모리 장치의 도 4A에 대응되는 수직 단면도이다.
도 7b는 도 7a의 G에 대한 확대도이다.
도 8a 내지 도 8e은 본 개시의 다른 실시예에 따른 반도체 메모리 장치의 제조 공정도이다.
이하에서, 본 개시의 실시예들에 따른 반도체 메모리 장치에 대하여 도면들을 참조하여 설명한다.
먼저, 본 개시의 일 실시예에 따른 반도체 메모리 장치에 대하여 설명한다.
도 1은 본 개시의 일 실시예에 따른 반도체 메모리 장치의 개략적인 평면도이다. 도 2는 도 1의 A-A에 대한 수직 단면도이다.
도 1 및 도 2를 참조하면, 본 개시의 일 실시예에 따른 반도체 메모리 장치(100)는, 셀 어레이 영역(10)과 주변 회로 영역(20)과 중간 연결 영역(30) 및 주변 연결 영역(40)을 포함할 수 있다.
이하에서, 제 1 방향(D1)은 셀 어레이 영역(10)이 연장되는 방향을 의미하며, 제 2 방향(D2)은 제 1 방향(D1)과 수직하고 셀 어레이 영역(10)이 이격되는 방향을 의미할 수 있다. 제 3 방향(D3)은 제 1 방향(D1) 및 제 2 방향(D2)과 수직한 방향이며, 주변 회로 영역(20)의 상부에 셀 어레이 영역(10)과 주변 회로 영역(20)이 적층되는 방향을 의미할 수 있다. 일측과 타측은 도 1을 기준으로 각각 제 2 방향(D2)과 그 반대 방향을 의미하며, 전측과 후측은 각각 제 1 방향(D1)과 그 반대 방향을 의미할 수 있다.
반도체 메모리 장치(100)는 3차원 반도체 메모리 장치일 수 있다. 예를 들면, 반도체 메모리 장치(100)는 3차원 낸드 플래시 메모리 장치일 수 있다. 반도체 메모리 장치(100)는 주변 회로 영역(20)의 상부에 셀 어레이 영역(10)과 중간 연결 영역(30)이 적층되는 씨오피(COP: Cell on Peripheral) 구조로 형성될 수 있다. 반도체 메모리 장치(100)는 주변 회로 영역(20)의 상부에 주변 연결 영역(40)이 형성될 수 있다.
셀 어레이 영역(10)은 복수 개로 형성되며, 제 1 방향(D1)으로 연장되면서 제 2 방향(D2)으로 이격될 수 있다. 주변 회로 영역(20)은 셀 어레이 영역(10)의 하부에 위치할 수 있다.
중간 연결 영역(30)은 셀 어레이 영역(10)들 사이에 위치할 수 있다. 중간 연결 영역(30)은 형성되는 위치와 작용에 따라 서로 다른 길이와 폭으로 형성될 수 있다. 중간 연결 영역(30)은 형성되는 위치와 작용에 따라 서로 다른 면적으로 형성될 수 있다. 예를 들면, 중간 연결 영역(30)은 상대적으로 길이가 긴 제 1 중간 연결 영역(30a)과 상대적으로 길이가 짧은 제 2 중간 연결 영역(30b)을 포함할 수 있다. 제 1 중간 연결 영역(30a)과 제 2 중간 연결 영역(30b)은 서로 다른 폭 또는 길이로 형성될 수 있다. 제 1 중간 연결 영역(30a)은 제 1 방향(D1)으로 연장되면서 제 2 방향(D2)으로 이격되어 셀 어레이 영역(10)들 사이에 위치할 수 있다. 제 1 중간 연결 영역(30a)은 일측과 타측 및 후측에서 셀 어레이 영역(10)과 접하며, 전측은 주변 연결 영역(40)과 접할 수 있다. 또한, 제 1 중간 연결 영역(30a)은 전측이 주변 연결 영역(40)과 접하지 않고 이격되도록 형성될 수 있다. 제 2 중간 연결 영역(30b)은 전체 측면에서 셀 어레이 영역(10)과 접할 수 있다. 제 2 중간 연결 영역(30b)은 제 1 중간 연결 영역(30a)으로부터 후측으로 이격되어 위치할 수 있다. 제 2 중간 연결 영역(30b)은 제 1 중간 연결 영역(30a)과 다른 간격으로 이격되어 위치할 수 있다. 주변 연결 영역(40)은 제 1 방향(D1)으로 연장되면서, 셀 어레이 영역(10)의 일측과 타측에 위치할 수 있다. 주변 연결 영역(40)은 제 1 방향(D1)으로 셀 어레이 영역(10)의 전측 및 후측에 위치할 수 있다.
도 3은 도 1의 B에 대한 확대 평면도이다.
도 3을 참조하면, 셀 어레이 영역(10)은 적층 구조체(110)와 채널 구조체(120) 및 공통 소스 라인(Common Source Line; CSL)(130)을 포함할 수 있다. 공통 소스 라인(130)은 각각의 셀 어레이 영역(10)에 적어도 2개로 포함될 수 있다. 적층 구조체(110)는 제 1 방향(D1)으로 연장되며, 제 3 방향(D3)으로 적층되어 형성될 수 있다. 채널 구조체(120)는 적층 구조체(110)에서 제 3 방향(D3)으로 연장되어 형성되며, 제 1 방향(D1) 및 제 2 방향(D2)으로 이격되어 위치할 수 있다. 적층 구조체(110)는 중간 연결 영역(30)에 인접하여 위치하는 격리 벽(115)을 더 포함할 수 있다.
중간 연결 영역(30)은 셀 어레이 영역(10)의 사이에 위치하며, 중간 연결 구조체(150)를 포함할 수 있다. 중간 연결 영역(30)은 셀 어레이 영역(10)에서 게이트 컨택 영역(미도시)에는 형성되지 않을 수 있다. 중간 연결 구조체(150)는 중간 연결 절연층(151) 및 중간 연결 컨택(152)을 포함할 수 있다. 구체적으로 도시하지는 않았지만, 주변 연결 영역(40)은 중간 연결 영역(30)과 유사한 구조로 형성될 수 있다.
도 4a는 도 3의 D-D에 대한 수직 단면도이다. 도 4b는 도 4a의 E에 대한 확대도이다. 도 4c는 도 4a의 F에 대한 확대도이다. 도 5는 도 1의 C에 대한 확대 평면도이다.
도 3과 도 4a 및 도 4a를 참조하면, 반도체 메모리 장치(100)는 적층 구조체(110)와 채널 구조체(120)와 공통 소스 라인(130)과 주변 회로 구조체(140) 및 중간 연결 구조체(150)를 포함할 수 있다. 반도체 메모리 장치(100)는 비트 라인(BL)을 더 포함할 수 있다. 적층 구조체(110)와 채널 구조체(120) 및 공통 소스 라인(130)은 셀 어레이 영역(10)에 위치하며, 주변 회로 구조체(140)는 주변 회로 영역(20)에 위치한다. 중간 연결 구조체(150)는 중간 연결 영역(30)에 위치한다. 중간 연결 구조체(150)는 도 3을 참조하면, 제 1 중간 연결 영역(30a)에 위치하여 양측에 적층 구조체(110)가 위치할 수 있다. 또한, 중간 연결 구조체(150)는 도 5를 참조하면, 제 2 중간 연결 영역(30b)에 위치하여 양측과 전후측에 적층 구조체(110)가 위치할 수 있다. 이하에서는 중간 연결 구조체(150)가 제 1 중간 연결 영역(30a)에 위치하는 경우를 중심으로 설명한다. 중간 연결 구조체(150)가 제 2 중간 연결 영역(30b)에 위치하는 경우는 제 1 중간 연결 영역(30a)에 위치하는 경우와 대비하여 차이점을 중심으로 설명한다.
적층 구조체(110)는 서브 기판(111)과 층간 절연층(112)과 게이트 전극(113) 및 층간 지지층(114)을 포함할 수 있다. 적층 구조체(110)는 격리 벽(115)을 더 포함할 수 있다. 적층 구조체(110)는 추가로 층간 절연층(112)의 상부를 포함하는 영역을 감싸서 절연하는 몰드 절연층(118)과 몰드 절연층(118)의 상부에서 비트 라인(BL)들을 절연하는 상부 절연층(119)을 포함할 수 있다. 적층 구조체(110)는 게이트 전극(113)과 층간 지지층(114)이 동일한 레벨에 형성될 수 있다. 즉, 게이트 전극(113)은 층간 지지층(114)이 대체되어 형성될 수 있다. 적층 구조체(110)는 서브 기판(111)의 상부에서 게이트 전극(113) 및 층간 지지층(114)이 층간 절연층(112)과 교대로 적층되어 형성될 수 있다.
적층 구조체(110)는 복수 개의 층으로 형성되며, 가장 하부에 위치하는 층이 서브 기판(111)이고, 두 번째에 위치하는 층이 층간 절연층(112)일 수 있다. 또한, 층간 절연층(112)의 상부에 게이트 전극(113)과 층간 절연층(112)이 교대로 적층될 수 있다. 가장 하부에 위치하는 층인 서브 기판(111)은 하면이 주변 회로 구조체(140)를 구성하는 주변 회로 절연층(145)의 상면에 접촉하며, 두 번째에 위치하는 층인 층간 절연층(112)은 하면이 서브 기판(111)의 상면과 중간 연결 구조체(150)의 중간 연결 절연층(151)의 측면에 접촉할 수 있다.
서브 기판(111)은 반도체 물질을 포함할 수 있다. 예를 들면, 서브 기판(111)은 실리콘(Si) 단결정 기판, 게르마늄(Ge) 단결정 기판, 또는 실리콘-게르마늄(SiGe) 단결정 기판일 수 있다. 서브 기판(111)은 P형 반도체 기판일 수 있다. 서브 기판(111)은 보론(B), 갈륨(Ga) 또는 인듐(In)과 같은 P형 불순물을 포함할 수 있다. 서브 기판(111)은 P형 반도체 기판에 한정되지 않는다. 서브 기판(111)은 SOI(Silicon on Insulator) 기판일 수 있다.
서브 기판(111)은 주변 회로 영역(20)의 상부에 형성되는 반도체 패턴(121)으로 형성될 수 있다. 서브 기판(111)은 소정 폭을 가지며 제 1 방향(D1)으로 연장되는 기판 트렌치(111a)를 포함할 수 있다. 기판 트렌치(111a)는 중간 연결 구조체(150)가 형성되는 위치에 형성될 수 있다. 기판 트렌치(111a)에는 중간 연결 구조체(150)의 하부가 삽입되어 결합될 수 있다. 기판 트렌치(111a)는 중간 연결 구조체(150)의 하부에 대응되는 형상으로 형성될 수 있다. 기판 트렌치(111a)는 제 1 방향(D1)으로 연장되는 형상으로 형성될 수 있다. 도 5를 참조하면, 서브 기판(111)에 형성되는 기판 트렌치(111a)는 사각 형상으로 형성될 수 있다.
서브 기판(111)은 공통 소스 영역(111b)을 포함할 수 있다. 공통 소스 영역(111b)은 서브 기판(111) 내에서 제 1 방향(D1)으로 연장되어 형성될 수 있다. 공통 소스 영역(111b)은 서브 기판(111)과 다른 도전형 예를 들어, 비소(As) 또는 인(P)과 같은 N형 불순물을 포함할 수 있다.
층간 절연층(112)은 복수 개의 절연층(112-1, 112-2, 112-3, 112-4, 112-5, 112-6, 112-7)을 구비할 수 있다. 층간 절연층(112)은 서브 기판(111)의 상부에 제 3 방향(D3)으로 서로 이격되어 적층될 수 있다. 층간 절연층(112) 중에서 가장 상부에 형성되는 층간 절연층(112-7)은 식각 방지층으로 작용할 수 있다. 이러한 경우에 층간 절연층(112-7)은 중간 연결 절연층(151)에 대한 식각 선택성이 있는 물질로 형성될 수 있다. 또한, 층간 절연층(112)은 전체가 중간 연결 절연층(151)에 대하여 식각 선택성이 있는 물질로 형성될 수 있다.
층간 절연층(112)은 절연 수평부(112a)와 절연 경사부(112b)를 구비할 수 있다. 절연 수평부(112a)와 절연 경사부(112b)는 중간 연결 구조체(150) 방향으로 순차적으로 형성될 수 있다. 절연 수평부(112a)는 서브 기판(111)과 평행하게 형성되는 부분이다. 층간 절연층(112) 중에서 가장 하부에 위치하는 층간 절연층(112)의 절연 수평부(112a)는 서브 기판(111)의 상면에 접촉하도록 위치할 수 있다. 절연 경사부(112b)는 절연 수평부(112a)의 단부에서 수평 방향에서 제 3 방향(D3)으로 소정의 경사 각도(θ)로 경사지게 형성되는 부분이다. 절연 경사부(112b)의 경사 각도(θ)는 중간 연결 절연층(151)의 측면의 경사 각도에 대응될 수 있다. 절연 경사부(112b)는 중간 연결 절연층(151)의 경사면에 평행하게 형성되는 부분이다. 절연 경사부(112b)의 일측은 절연 수평부(112a)와 연결되고, 절연 경사부(112b)의 타측은 경사 각도로 경사지게 상부 방향으로 연장될 수 있다. 층간 절연층(112) 중에서 가장 하부에 위치하는 층간 절연층(112)의 절연 경사부(112b)는 중간 연결 절연층(151)의 양측면에 접촉하도록 위치할 수 있다. 또한, 도 5를 참조하면, 절연 경사부(112b)는 중간 연결 절연층(151)의 양측면과 전측면 및 후측면에 접촉하도록 위치할 수 있다. 절연 경사부(112b)는 중간 연결 구조체(150)의 측면에 수직한 방향으로 적층될 수 있다. 절연 경사부(112b)는 측단면이 적층 구조체(110)의 상면으로 노출될 수 있다. 층간 절연층(112)은 실리콘산화막, 실리콘질화막, 실리콘산질화막과 같은 절연 물질을 포함할 수 있다.
게이트 전극(113)은 복수 개의 전극(113-1, 113-2, 113-3, 113-4, 113-5, 113-6)을 구비할 수 있다. 게이트 전극(113)은 서브 기판(111)의 상부에서 층간 절연층(112)과 교대로 적층될 수 있다. 게이트 전극(113)은 층간 절연층(112)에 의하여 서로 전기적으로 절연될 수 있다. 게이트 전극(113)은 층간 절연층(112)의 절연 수평부(112a)들 사이에 위치하며, 절연 경사부들(112b) 사이에는 위치하지 않을 수 있다. 게이트 전극(113)은 도전막을 포함할 수 있다. 예를 들면, 게이트 전극(113)은 반도체막(예를 들면, 불순물이 도핑된 실리콘막), 금속 실리사이드막(예를 들면, 코발트 실리사이드막, 니켈 실리사이드막, 티타늄 실리사이드막, 텅스텐 실리사이드막, 또는 탄탈륨 실리사이드막), 금속 질화막(예를 들면, 티타늄 질화막, 텅스텐 질화막, 또는 탄탈륨 질화막), 금속막(예를 들면, 텅스텐막, 니켈막, 코발트막, 티타늄막, 루테늄막 또는 탄탈륨막) 및/또는 이들의 조합으로 형성되는 막을 포함할 수 있다. 게이트 전극(113)은 채널 구조체(120)와 결합하여 메모리 셀을 구성할 수 있다. 따라서, 게이트 전극(113)은 셀 어레이 영역(10)에 어레이로 배열된 메모리 셀들의 제어 전극으로 사용될 수 있다.
층간 지지층(114)은 복수 개의 지지층(114-1, 114-2, 114-3, 114-4, 114-5, 114-6)을 구비할 수 있다. 층간 지지층(114)은 층간 절연층(112) 사이에서 게이트 전극(113)과 중간 연결 절연층(151) 사이에 위치할 수 있다. 층간 지지층(114)은 게이트 전극(113)과 동일한 레벨에 적층될 수 있다. 층간 지지층(114)은 층간 절연층(112)들 사이에서 게이트 전극(113)의 외측에 위치할 수 있다. 층간 지지층(114)은 게이트 전극(113)의 형성 과정에서 층간 절연층(112)을 지지할 수 있다.
층간 지지층(114)은 지지 수평부(114a) 및 지지 경사부(114b)를 포함할 수 있다. 지지 수평부(114a)는 서브 기판(111)과 평행하게 형성되는 부분이다. 지지 수평부(114a)는 절연 수평부(112a)와 평행하게 형성된다. 지지 수평부(114a)는 절연 수평부(112a) 사이에 위치할 수 있다. 지지 경사부(114b)는 수평 방향에서 제 3 방향(D3)으로 소정의 경사 각도(θ)로 경사지게 형성되는 부분이다. 절연 경사부(112b)의 경사 각도는 중간 연결 절연층(151)의 측면의 경사 각도에 대응될 수 있다. 지지 경사부(114b)는 절연 경사부(112b) 사이에 위치할 수 있다. 절연 경사부(112b)의 일측은 절연 수평부(112a)와 연결되고, 절연 경사부(112b)의 타측은 경사 각도로 경사지게 상부 방향으로 연장될 수 있다. 지지 경사부(114b)의 경사 각도는 중간 연결 구조체(150)의 측면의 경사 각도에 대응될 수 있다. 지지 경사부(114b)는 중간 연결 구조체(150)의 측면에 수직한 방향으로 적층될 수 있다. 지지 경사부(114b)는 측단면이 적층 구조체(110)의 상면으로 노출될 수 있다.
층간 지지층(114)은 격리 벽(115)이 형성되는 시기에 따라 층간 희생층(114d) 또는 게이트 전극(113)과 동일하게 형성될 수 있다. 예를 들면, 격리 벽(115)이 형성되고 층간 희생층(114d)이 제거되는 경우에, 층간 지지층(114)은 층간 희생층(114d)이 잔존하여 형성될 수 있다. 또한, 게이트 전극(113)이 형성되고 격리 벽(115)이 형성되는 경우에, 층간 지지층(114)은 게이트 전극(113)으로 형성될 수 있다. 이때, 층간 지지층(114)은 격리 벽(115)에 의하여 게이트 전극(113)과 전기적으로 분리될 수 있다.
격리 벽(115)은 층간 절연층(112)을 상하 방향 즉, 제 3 방향(D3)으로 관통하면서 게이트 전극(113)과 층간 지지층(114) 사이에 형성될 수 있다. 격리 벽(115)은 게이트 전극(113)과 층간 지지층(114)을 분리하는 벽체 형상으로 형성될 수 있다. 격리 벽(115)은 서브 기판(111)의 상면 또는 서브 기판(111)의 상면에서 소정 깊이까지 연장될 수 있다.
격리 벽(115)은 게이트 전극(113)이 층간 절연층(112)의 절연 경사부(112b)들 사이에 형성되지 않도록 한다. 도 3을 참조하면, 격리 벽(115)은 중간 연결 절연층(151)의 양측을 따라 바 형상의 벽체로 형성될 수 있다. 또한, 도 5를 참조하면, 중간 연결 절연층(151)의 둘레를 따라 사각 링 형상의 벽체로 형성될 수 있다.
격리 벽(115)은 게이트 전극(113)이 층간 절연층(112)의 경사부 사이에 형성되지 않도록 한다. 절연 경사부(112b)의 두께가 절연 수평부(112a)의 두께보다 작기 때문에, 절연 경사부(112b) 사이에 게이트 전극(113)이 형성되는 경우에 게이트 전극(113)들 사이에 쇼트가 발생될 수 있다. 또한, 게이트 전극(113)의 단측면이 적층 구조체(110)의 상면으로 노출되어 다른 패턴들과 전기적으로 연결될 수 있다.
격리 벽(115)은 층간 절연층(112)을 관통하는 격리 컷(Isolation Cut; IC)을 형성한 후에, 원자층 증착 공정과 같은 공정에 의하여 격리 컷(IC)에 절연 물질이 채워져 형성될 수 있다. 격리 컷(IC)은 적층 구조체(110)를 관통하여 제 1 방향(D1)과 제 3 방향(D3)으로 연장되는 트렌치 형상으로 형성될 수 있다. 격리 컷(IC)은 서브 기판(111)의 상면 또는 서브 기판(111)의 상면에서 소정 깊이로 식각되어 형성될 수 있다.
격리 벽(115)은 층간 지지층(114)에 대하여 식각 선택성이 있는 물질로 형성될 수 있다. 격리 벽(115)은 산화막 또는 질화막으로 형성될 수 있다. 격리 벽(115)은 실리콘 산화막, 실리콘 질화막, 실리콘산질화막과 같은 절연 물질을 포함할 수 있다.
도 4a와 도 4b 및 도 4c를 참조하면, 채널 구조체(120)는 제 3 방향(D3)으로 연장되면서 적층 구조체(110)를 상하 방향으로 관통하여 형성될 수 있다. 채널 구조체(120)는 셀 어레이 영역(10)에서 제 1 방향(D1)과 제 2 방향(D2)을 따라 복수 개가 배열될 수 있다. 채널 구조체(120)는 제 1 방향(D1)을 따라 지그재그 형태를 이루며 제 2 방향(D2)으로 서로 이웃하게 배열될 수 있다.
채널 구조체(120)는 중심 축을 기준으로 외측으로 형성되는 다양한 층 구조로 형성될 수 있다. 예를 들면, 채널 구조체(120)는 외측에서 내측으로 정보 저장 패턴(122)과 채널 패턴(123) 및 매립 절연 패턴(124)을 포함할 수 있다. 채널 구조체(120)는 반도체 패턴(121) 및 도전 패드(125) 및 비트 컨택(126)을 더 포함할 수 있다.
반도체 패턴(121)은 채널 구조체(120)의 가장 하부에 위치한다. 반도체 패턴(121)은 서브 기판(111)과 직접 접촉하며, 서브 기판(111)과 전기적으로 연결될 수 있다. 반도체 패턴(121)은 일부가 서브 기판(111)의 내부에 매립되고, 다른 일부가 서브 기판(111)의 상면에서 수직으로 돌출된 원형의 필라 형상을 가질 수 있다. 반도체 패턴(121)은 실리콘(Si)을 포함할 수 있다, 반도체 패턴(121)은 단결정 실리콘 또는 다결정 실리콘을 포함하는 에피택셜 패턴일 수 있다. 반도체 패턴(121)은 게르마늄(Ge), 실리콘게르마늄(SiGe), III-V족 반도체 화합물 또는 II-VI족 반도체 화합물을 포함할 수 있다. 반도체 패턴(121)은 불순물이 언도프트된 패턴이거나, 서브 기판(111)의 도전형과 동일한 불순물이 도핑된 패턴일 수 있다.
정보 저장 패턴(122)은 반도체 패턴(121)의 상면 또는 서브 기판(111)의 상면에 배치되고 제 3 방향(D3)으로 연장 될 수 있다. 정보 저장 패턴(122)은 내부가 중공이며, 상단과 하단이 개방된 파이프 형태로 형성될 수 있다. 정보 저장 패턴(122)은 하단이 반도체 패턴(121) 또는 서브 기판(111)과 접촉될 수 있다. 정보 저장 패턴(122)은 데이터를 저장하는 박막을 포함할 수 있다.
채널 패턴(123)은 반도체 패턴(121)의 상면 또는 서브 기판(111)의 상면에 배치되고, 제 3 방향(D3)으로 연장될 수 있다. 채널 패턴(123)은 내부가 중공이며, 상단과 하단이 개방된 파이프 형태로 형성될 수 있다. 채널 패턴(123)은 하단이 반도체 패턴(121) 또는 서브 기판(111)과 접촉되어 전기적으로 연결될 수 있다. 채널 패턴(123)은 외주면이 정보 저장 패턴(122)의 내주면에 접촉할 수 있다. 채널 패턴(123)은 실리콘(Si), 게르마늄(Ge), 실리콘 게르마늄(SiGe), 갈륨비소(GaAs), 인듐갈륨비소(InGaAs), 알루미늄갈륨비소(AlGaAs) 또는 이들의 혼합물 중 적어도 하나를 포함할 수 있다. 채널 패턴(123)은 불순물이 언도프트된 반도체 물질이거나, 서브 기판(111)의 도전형과 동일한 불순물이 도핑된 반도체 물질을 포함할 수 있다.
매립 절연 패턴(124)은 반도체 패턴(121)의 상면 또는 서브 기판(111)의 상면에 배치되고 제 3 방향(D3)으로 연장될 수 있다. 매립 절연 패턴(124)은 채널 패턴(123)의 내부에 형성된 빈 공간을 채우도록 형성될 수 있다. 매립 절연 패턴(124)은 원기둥 형태로 형성될 수 있다. 매립 절연 패턴(124)은 외주면이 채널 패턴(123)과 접촉할 수 있다. 매립 절연 패턴(124)은 실리콘 산화막 또는 실리콘 질화막으로 형성될 수 있다.
도전 패드(125)는 채널 패턴(123)의 상부에 위치한다. 도전 패드(125)는 매립 절연 패턴(124)의 상부에 위치할 수 있다. 도전 패드(125)는 도전 물질을 포함할 수 있다. 도전 패드(125)는 생략될 수 있다.
비트 컨택(126)은 도전 패드(125)의 상면에서 상부로 연장되어 형성된다. 비트 컨택(126)은 도전 패드(125)와 비트 라인(BL)을 전기적으로 연결한다. 비트 컨택(126)은 도핑된 실리콘, 금속 실리사이드 또는 금속과 같은 전도성 물질을 포함할 수 있다.
공통 소스 라인(130)은 공통 소스 플러그(131) 및 공통 소스 스페이서(132)를 포함한다. 공통 소스 라인(130)은 셀 블록 사이에 위치할 수 있다. 공통 소스 라인(130)은 워드 라인 컷(WLC)의 내측에 위치할 수 있다. 워드 라인 컷(WLC)은 적층 구조체(110)가 제 1 방향(D1)으로 식각되어 형성될 수 있다. 보다 구체적으로는, 워드 라인 컷(WLC)은 적층 구조체(110)를 관통하여 제 1 방향(D1)으로 연장되는 트렌치 형상으로 형성될 수 있다. 워드 라인 컷(WLC)은 서브 기판(111)의 상면 또는 서브 기판(111)의 상면에서 소정 깊이까지 식각되어 형성될 수 있다. 공통 소스 라인(130)은 서브 기판(111)의 공통 소스 영역(111b)으로 연장되어 공통 소스 영역(111b)과 전기적으로 연결될 수 있다.
공통 소스 플러그(131)는 워드 라인 컷(WLC)의 내부에서 공통 소스 영역(111b)을 따라 제 1 방향(D1)으로 연장될 수 있다. 공통 소스 플러그(131)는 공통 소스 영역(111b)으로부터 적층 구조체(110)의 상부로 연장될 수 있다. 공통 소스 플러그(131)는 벽 구조로 형성될 수 있다. 공통 소스 플러그(131)는 상부에서 보았을 때 제 1 방향(D1)으로 연장되는 바(bar) 형상으로 형성될 수 있다. 공통 소스 플러그(131)는 텅스텐, 구리, 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물, 실리콘 또는 알루미늄과 같은 도전 물질을 포함할 수 있다.
공통 소스 스페이서(132)는 워드 라인 컷(WLC)의 내측면과 공통 소스 플러그(131) 사이에 형성된다. 공통 소스 스페이서(132)는 공통 소스 플러그(131)와 적층 구조체(110) 사이의 공간을 채울 수 있다. 공통 소스 스페이서(132)는 적층 구조체(110)의 측벽을 덮을 수 있다. 공통 소스 스페이서(132)는 공통 소스 플러그(131)를 적층 구조체(110)의 게이트 전극(113)과 전기적으로 절연시킨다. 공통 소스 스페이서(132)는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 저유전 물질을 포함할 수 있다.
비트 라인(BL)은 셀 어레이 영역(10)과 중간 연결 영역(30)의 상부 또는 주변 회로 영역(20)의 상부에 형성될 수 있다. 비트 라인(BL)은 채널 구조체(120)의 비트 컨택(126)의 상부와 접촉하여 채널 구조체(120)와 전기적으로 연결될 수 있다. 비트 라인(BL)은 알루미늄, 구리 또는 텅스텐과 같은 전도성 금속을 포함할 수 있다.
주변 회로 구조체(140)는 메인 기판(141)과 주변 트랜지스터(142)와 주변 회로 컨택(143)과 주변 회로 배선(144) 및 주변 회로 절연층(145)을 포함할 수 있다.
메인 기판(141)은 실리콘 웨이퍼와 같은 반도체 기판을 포함할 수 있다. 메인 기판(141)은 서브 기판(111)과 동일한 물질로 형성될 수 있다. 메인 기판(141)은 서브 기판(111)보다 넓은 면적으로 형성되며, 서브 기판(111)의 전부가 메인 기판(141)의 적어도 일부와 겹칠 수 있다. 메인 기판(141)은 구체적으로 도시하지 않았지만 주변 트랜지스터(142)를 전기적으로 절연하기 위하여 주변 트랜지스터(142)들 사이에 형성되는 소자 분리막(미도시)을 구비할 수 있다.
주변 트랜지스터(142)는 주변 게이트 절연막(142a)과 주변 게이트 전극(142b) 및 소스/드레인 영역(142c)을 포함할 수 있다. 주변 트랜지스터(142)는 주변 게이트 스페이서(미도시)를 더 포함할 수 있다. 주변 게이트 전극(142b)은 주변 게이트 절연막(142a)의 상부에 배치된다. 주변 게이트 전극(142b)은 실리콘, 금속 실리사이드, 니켈 실리사이드, 코발트 실리사이드, 또는 티탄 실리사이드, 탄탈륨 실리사이드(TaSi) 또는 금속을 포함할 수 있다. 소스/드레인 영역(142c)은 메인 기판(141)내에 배치되고, N형의 불순물(예를 들어, 인(P)) 또는 P형의 불순물(예를 들어, 보론(B))을 포함할 수 있다. 주변 트랜지스터(142)는 주변 회로 영역(20)에 복수 개로 형성될 수 있다, 주변 트랜지스터(142)는 고전압 또는 저전압 트랜지스터를 포함할 수 있다.
주변 회로 배선(144)은 메인 기판(141)의 상부에 증착되는 금속 배선을 포함할 수 있다. 주변 회로 배선(144)은 제 1 방향(D1) 또는 제 2 방향(D2)으로 연장되는 라인 형상 또는 패드 형상으로 형성될 수 있다. 주변 회로 배선(144)은 주변 트랜지스터(142)의 위치에 따라 다양한 위치에 형성될 수 있다. 주변 회로 배선(144)은 메인 기판(141)의 상부에 순차적으로 증착되는 하부 회로 배선(143a) 및 상부 회로 배선(143b)을 포함할 수 있다. 주변 회로 배선(144)은 주변 트랜지스터(142)의 위치와 개수에 따라 다양한 위치에 다양한 형상과 개수로 형성될 수 있다.
주변 회로 컨택(143)은 메인 기판(141)의 상부에 증착되는 금속 컨택을 포함할 수 있다. 주변 회로 컨택(143)은 제 3 방향(D3)으로 연장되는 비아(via) 형상으로 형성될 수 있다. 주변 회로 컨택(143)은 메인 기판(141)의 상부에 순차적으로 증착되는 하부 회로 컨택(144a) 및 상부 회로 컨택(144b)을 포함할 수 있다. 하부 회로 컨택(144a)은 주변 트랜지스터(142)와 하부 회로 배선(143a)과 접촉하여 전기적으로 연결할 수 있다. 상부 회로 컨택(144b)은 하부 회로 배선(143a)과 상부 회로 배선(143b)과 접촉하여 전기적으로 연결할 수 있다. 주변 회로 컨택(143)은 주변 트랜지스터(142)의 위치에 따라 다양한 위치에 다양한 형상으로 형성될 수 있다.
주변 회로 절연층(145)은 메인 기판(141)의 상부에서 주변 트랜지스터(142)와 주변 회로 배선(144) 및 주변 회로 컨택(143)을 덮도록 형성될 수 있다. 주변 회로 절연층(145)은 메인 기판(141)과 서브 기판(111) 사이에 형성될 수 있다. 주변 회로 절연층(145)은, 구체적으로 도시하지 않았지만, 주변 회로 배선(144)의 층수에 따라 복수의 절연층으로 형성될 수 있다. 주변 회로 절연층(145)은 실리콘 산화막 또는 저유전체 물질로 형성될 수 있다.
중간 연결 구조체(150)는 중간 연결 절연층(151)과 중간 연결 컨택(152)을 포함할 수 있다. 중간 연결 구조체(150)는 중간 연결 영역(30)에 위치한다. 도 1을 참조하면, 중간 연결 영역(30)은 위치에 따라 서로 다른 수평 면적으로 형성될 수 있다. 따라서, 중간 연결 구조체(150)도 중간 연역 영역의 수평 면적에 따라 서로 다른 수평 면적으로 형성될 수 있다. 이하에서는, 도 3은 제 1 중간 연결 영역(30a)에 형성되는 중간 연결 구조체(150)를 도시하며, 도 5는 제 2 중간 연결 영역(30b)에 형성되는 중간 연결 구조체(150)를 도시한다.
중간 연결 구조체(150)는 형성되는 중간 연결 영역(30)에 따라 서로 다른 폭 또는 길이로 형성될 수 있다. 중간 연결 구조체(150)는 복수 개가 서로 다른 면적으로 형성될 수 있다. 예를 들면, 제 1 중간 연결 영역(30a)와 제 2 중간 연결 영역(30b)에 형성되는 중간 연결 구조체(150)는 서로 다른 수평 면적으로 형성될 수 있다.
도 3과 도 4a 및 도 4b를 참조하면, 중간 연결 절연층(151)은 주변 회로 구조체(140)의 상면에서 상부 방향으로 증착되어 형성될 수 있다. 중간 연결 절연층(151)은 주변 회로 구조체(140)의 주변 회로 절연층(145)의 상면에서 상부 방향으로 증착되어 형성될 수 있다. 중간 연결 절연층(151)은 양측에 적층 구조체(110)가 위치할 수 있다. 또한, 도 5를 참조하면, 중간 연결 절연층(151)은 수평 단면이 사각 형상을 이루도록 형성될 수 있다. 따라서, 중간 연결 절연층(151)은 양측과 전측 및 후측에 적층 구조체(110)가 위치할 수 있다. 중간 연결 절연층(151)은 복수 개가 서로 다른 수평 면적으로 형성될 수 있다.
중간 연결 절연층(151)은 상부로 갈수록 수평 단면적이 감소되는 형상으로 형성된다. 예를 들면, 중간 연결 절연층(151)의 폭은 상부로 갈수록 감소될 수 있다. 중간 연결 절연층(151)의 측면은 내측으로 소정의 경사 각도로 경사질 수 있다. 중간 연결 절연층(151)은 적어도 일측면이 소정의 경사 각도로 경사지는 경사면으로 형성될 수 있다. 보다 구체적으로는 중간 연결 절연층(151)은 서브 기판(111)의 상부로 노출되는 측면이 경사면으로 형성될 수 있다. 중간 연결 절연층(151)의 경사면은 적층 구조체(110)의 가장 하부에 위치하는 층간 절연층(112)의 절연 경사부(112b)의 하면과 접촉될 수 있다.
중간 연결 절연층(151)은 적층 구조체(110)와 대향하는 측면이 경사면으로 형성될 수 있다. 도 3을 참조하면, 중간 연결 절연층(151)은 제 2 방향(D2) 및 그 반대 방향의 측면이 경사면으로 형성될 수 있다. 또한, 도 5를 참조하면 제 제 1 방향(D1) 및 그 반대 방향의 측면 및 제 2 방향(D2) 및 그 반대 방향의 측면이 경사면으로 형성될 수 있다.
중간 연결 절연층(151)은 하부가 서브 기판(111)의 기판 트렌치(111a)에 결합되며, 중간 연결 절연층(151)의 하면이 주변 회로 절연층(145)의 상면과 접촉할 수 있다. 중간 연결 절연층(151)은 하부의 측면이 기판 트렌치(111a)의 내측면과 접촉될 수 있다. 중간 연결 절연층(151)의 하면은 서브 기판(111)의 하면과 대략 동일한 평면을 이룰 수 있다.
중간 연결 절연층(151)의 상면은 중간 연결 컨택(152)을 주변의 적층 구조체(110)와 전기적으로 절연시키는데 필요한 면적으로 형성될 수 있다. 중간 연결 절연층(151)은 적어도 적층 구조체(110)의 높이에 대응되는 높이로 형성될 수 있다. 중간 연결 절연층(151)의 상면은 적층 구조체(110)의 상면과 동일 평면을 이룰 수 있다. 중간 연결 절연층(151)은 중간 연결 컨택(152)의 측부를 감싸서 전기적으로 절연시킬 수 있다. 중간 연결 절연층(151)은 실리콘 산화막 또는 저유전체 물질로 형성될 수 있다.
기존의 중간 연결 절연층은 적층 구조체가 트렌치 형상으로 식각된 중간 라인 컷의 내측에 절연물이 갭필되어 형성되었다. 즉, 기존의 중간 연결 절연층은 적층 구조체의 식각과 절연물의 갭필을 통하여 형성되었다. 적층 구조체를 식각하는 과정에서 적층 구조체를 구성하는 층들 사이에 라미네이션이 발생될 가능성이 있었다. 또한, 절연물을 갭필하는 과정에서 중간 연결 절연층의 내부에 보이드가 형성될 가능성이 있었다. 특히, 폭이 다른 중간 라인 컷을 동일 공정으로 갭필하는 경우에 상대적으로 넓은 폭을 갖는 중간 라인 컷의 중간 연결 절연층은 내부에 보이드가 형성될 가능성이 증가될 수 있었다.
이에 비하여 본 개시에 따른 중간 연결 절연층(151)은 증착과 식각을 통하여 형성되므로 중간 연결 절연층(151)의 내부에 보이드가 형성될 가능성이 제거될 수 있다. 특히, 서로 다른 폭을 갖는 중간 연결 절연층(151)을 동일한 공정으로 형성하는 경우에도, 내부에 보이드가 형성될 가능성이 감소한다. 또한, 본 개시에 따른 적층 구조체(110)는 중간 연결 절연층(151)이 형성된 후에 형성되므로 층들 사이에 라미네이션이 발생될 가능성이 없다.
중간 연결 컨택(152)은 중간 연결 절연층(151)의 내측에서 제 3 방향(D3)으로 연장되어 형성될 수 있다. 중간 연결 컨택(152)은 중간 연결 절연층(151)의 상부로 노출될 수 있다. 중간 연결 컨택(152)은 복수 개가 제 1 방향(D1) 또는 제 2 방향(D2)으로 이격되어 위치할 수 있다. 중간 연결 컨택(152)은 하부가 주변 회로 구조체(140)의 주변 회로 배선(144)과 접촉되어 전기적으로 연결될 수 있다. 중간 연결 컨택(152)은 상부가 비트 라인(BL)이 접촉되어 전기적으로 연결될 수 있다. 중간 연결 컨택(152)은 채널 구조체(120)와 주변 회로 배선(144)을 전기적으로 연결할 수 있다. 중간 연결 컨택(152)은 채널 구조체(120)와 주변 회로 배선(144)의 배치와 개수에 대응되는 배치와 개수로 형성될 수 있다. 중간 연결 컨택(152)은 중간 연결 절연층(151)에 의하여 적층 구조체(110)와 전기적으로 절연될 수 있다. 중간 연결 컨택(152)은 실리콘 또는 텅스텐과 같은 도전 물질을 포함할 수 있다.
다음은 본 개시의 일 실시예에 따른 반도체 메모리 장치의 제조 방법에 대하여 설명한다.
도 6a 내지 도 6k은 본 개시의 일 실시예에 따른 반도체 메모리 장치의 제조 공정도이다.
이하에서는 본 개시의 일 실시예에 따른 반도체 메모리 장치의 제조 방법에서 특징적인 공정을 중심으로 설명하며, 일반적인 공정에 대하여는 구체적인 설명을 생략한다.
도 6a를 참조하면, 주변 회로 절연층(145)의 상면에 서브 기판막(111c)과 식각 방지막(119a)이 순차적으로 형성될 수 있다. 주변 회로 절연층(145)의 하부에는 메인 기판(141)과 주변 트랜지스터(142)와 주변 회로 배선(144) 및 주변 회로 컨택(143)이 형성될 수 있다. 서브 기판막(111c)과 식각 방지막(119a)은 주변 회로 절연층(145)의 상면에서 셀 어레이 영역(10)과 중간 연결 영역(30)에 형성될 수 있다. 또한, 서브 기판막(111c)과 식각 방지막(119a)은 주변 연결 구조체가 형성되는 영역에도 형성될 수 있다. 식각 방지막(119a)은 서브 기판막(111c)의 상면에 전체적으로 형성될 수 있다. 식각 방지막(119a)은 중간 연결 절연층(151)에 대하여 식각 선택성을 갖는 물질로 형성될 수 있다. 예를 들면, 중간 연결 절연층(151)은 실리콘산화막으로 형성되고, 식각 방지막(119a)은 실리콘질화막으로 형성될 수 있다.
도 6b를 참조하면, 적층 구조체(110)가 형성되는 영역을 제외한 영역에서 서브 기판막(111c)과 식각 방지막(119a)이 식각되어 패터닝될 수 있다. 서브 기판막(111c)은 서브 기판(111)으로 형성되며, 식각 방지막(119a)은 식각 방지층(119)으로 형성될 수 있다. 식각 방지층(119)은 서브 기판(111)의 상면에 위치한다. 서브 기판(111)들 사이에는 기판 트렌치(111a)가 형성되며, 기판 트렌치(111a)를 통하여 주변 회로 절연층(145)의 상면이 노출될 수 있다. 식각 방지층(119)은 기판 트렌치(111a)에 대응되는 식각 트렌치(119b)가 형성될 수 있다. 기판 트렌치(111a)는 중간 연결 절연층(151)의 하부 형상에 대응되는 형상으로 형성될 수 있다.
도 6c를 참조하면, 식각 방지층(119)의 상면과 기판 트렌치(111a)를 포함하는 영역에 중간 연결 절연막(151a)이 형성될 수 있다. 중간 연결 절연막(151a)은 기판 트렌치(111a)를 채우고, 식각 방지층(119)의 상부로 소정 높이로 형성될 수 있다. 중간 연결 절연막(151a)은 적층 구조체(110)의 높이보다 높은 높이로 형성될 수 있다. 중간 연결 절연막(151a)은 식각 방지층(119)과 식각 선택성을 갖는 물질로 형성될 수 있다.
도 6d를 참조하면, 식각 방지층(119)의 상부에 위치하는 중간 연결 절연막(151a)이 식각되어 중간 연결 절연층(151)이 형성될 수 있다. 중간 연결 절연층(151)은 소정 높이와 폭을 가지며 제 1 방향(D1)으로 연장되는 바 형상으로 형성될 수 있다. 중간 연결 절연층(151)은 적층 구조체(110)의 높이보다 높은 높이로 형성될 수 있다.
도 6e를 참조하면, 식각 방지층(119)이 식각되어 제거될 수 있다. 식각 방지층(119)이 제거되면서 서브 기판(111)의 상면이 노출될 수 있다.
도 6f를 참조하면, 서브 기판(111)의 상면과 중간 연결 절연층(151)의 측면 및 중간 연결 절연층(151)의 상면에 복수 개의 층간 절연막(112c)과 층간 희생막(114c)이 순차적으로 적층될 수 있다. 가장 상부에 형성되는 층간 절연막(112c)은 식각 방지막(119a)으로 형성될 수 있다. 즉, 가장 상부에 위치하는 층간 절연막(112c)은 중간 연결 절연층(151)에 대하여 식각 선택성이 있는 식각 방지막(119a)으로 형성될 수 있다. 층간 희생막(114c)은 적층 구조체(110)를 구성하는 게이트 전극(113)의 개수에 대응하여 복수 개로 형성될 수 있다. 층간 절연막(112c)과 층간 희생막(114c)은 서브 기판(111)의 상면과 중간 연결 절연층(151)의 상면에 동일하게 형성될 수 있다. 중간 연결 절연층(151)의 측면에도 층간 절연막(112c)과 층간 희생막(114c)이 동일하게 형성될 수 있다. 다만, 중간 연결 절연층(151)의 측면에 형성되는 층간 절연막(112c)과 층간 희생막(114c)은 서브 기판(111)의 상면에 대하여 경사지게 형성되며, 다른 부분에 비하여 상대적으로 얇은 두께로 형성될 수 있다. 층간 절연막(112c)과 층간 희생막(114c)은 서브 기판(111)의 상면에 형성되는 수평부와 중간 연결 절연층(151)의 측면에 형성되는 경사부 및 중간 연결 절연층(151)의 상면에 형성되는 수평부를 구비할 수 있다. 서브 기판(111)의 가장 상부에 형성되는 층간 절연막(112c)의 높이는 중간 연결 절연층(151)의 높이보다 낮은 높이로 형성될 수 있다.
도 6g를 참조하면, 중간 연결 절연층(151)의 상면과 측면에 적층된 층간 절연막(112c)과 층간 희생막(114c)이 서브 기판(111)의 가장 상부에 위치하는 층간 절연막(112c)의 높이를 기준으로 식각될 수 있다. 이때, 서브 기판(111)의 가장 상부에 위치하는 층간 절연막(112c)의 일부가 함께 식각될 수 있다. 식각은 CMP 공정으로 진행될 수 있다. 또한, CMP 공정 전에 중간 절연 절연층의 상부에 형성되어 돌출된 층간 절연막(112c)과 층간 희생막(114c)이 먼저 에칭 공정을 통하여 부분적으로 제거될 수 있다. 돌출된 층간 절연막(112c)과 층간 희생막(114c)이 부분적으로 먼저 제거되는 경우에 층간 절연막(112c)과 층간 희생막(114c)이 CMP 공정에서 효율적으로 균일하게 식각될 수 있다.
층간 절연막(112c)과 층간 희생막(114c)의 일부가 식각됨에 따라, 서브 기판(111)의 상부와 중간 연결 절연층(151)의 상부는 전체적으로 평면을 이룰 수 있다. 층간 절연막(112c)은 층간 절연층(112)으로 되고, 층간 희생막(114c)은 층간 희생층(114d)으로 된다. 서브 기판(111)의 상부에서는 층간 절연층(112)이 기판 트렌치(111a)의 폭에 대응되는 거리로 서로 이격되어 노출되며, 층간 절연층(112) 사이에는 중간 연결 절연층(151)의 상면이 노출될 수 있다. 또한, 층간 절연층(112)과 중간 연결 절연층(151)의 사이에는 층간 절연층(112)과 층간 희생층(114d)의 측단면이 노출될 수 있다. 즉, 중간 연결 절연층(151)의 측면에 형성되는 층간 절연층(112)과 층간 희생층(114d)은 경사지게 형성되므로, 수평 방향으로 식각되는 경우에 측단면이 노출될 수 있다.
도 6h를 참조하면, 층간 절연층(112)과 층간 희생층(114d)을 관통하여 제 3 방향(D3)으로 연장되는 채널 구조체(120)가 형성될 수 있다. 채널 구조체(120)는 일반적으로 형성되는 방법에 의하여 형성되며, 여기서 구체적인 설명을 생략한다. 채널 구조체(120) 사이에는 제 1 방향(D1)으로 연장되는 워드 라인 컷(WLC)이 형성될 수 있다. 중간 연결 구조체(150)에 인접한 위치에서 서브 기판(111)의 상면에 위치하는 층간 절연층(112)과 층간 희생층(114d)의 수평부에 중간 연결 절연층(151)의 측면과 평행한 방향으로 연장되는 격리 컷(IC)이 형성될 수 있다. 격리 컷(IC)은 워드 라인 컷(WLC)과 동일하게 제 1 방향(D1)으로 연장될 수 있다. 격리 컷(IC)은 워드 라인 컷(WLC)과 동일한 공정에서 형성될 수 있다.
도 6i를 참조하면, 격리 컷(IC)에 절연물이 충진되어 격리 벽(115)이 형성될 수 있다. 격리 벽(115)은 원자층 증착 공정으로 형성될 수 있다. 격리 벽(115)은 층간 희생막(114c)과 식각 선택성이 있는 물질로 형성될 수 있다. 격리 벽(115)은 서브 기판(111)의 상면 또는 서브 기판(111)의 상면으로부터 소정 깊이까지 형성될 수 있다. 이때, 워드 라인 컷(WLC)은 충진되지 않는 상태를 유지할 수 있다.
도 6j를 참조하면, 워드 라인 컷(WLC)으로 노출된 층간 희생층(114d)이 제거되어 트렌치 개구부(130a)가 형성될 수 있다. 층간 희생층(114d)은 격리 벽(115)에 대하여 선택적으로 식각될 수 있다. 즉, 층간 희생층(114d)이 식각될 때 격리 벽(115)은 식각되지 않는다. 트렌치 개구부(130a)는 채널 구조체(120)의 일부 측벽과 층간 절연층(112)의 상면 및 하면 및 격리 벽(115)의 일부 측벽을 노출시킬 수 있다. 층간 희생층(114d)은 격리 벽(115)을 중심으로 워드 라인 컷(WLC)의 방향에 위치하는 부분이 식각된다. 또한, 층간 희생층(114d)은 격리 벽(115)을 중심으로 중간 연결 절연층(151)의 방향에 위치하는 부분이 식각되지 않고 층간 지지층(114)으로 형성될 수 있다. 워드 라인 컷(WLC)의 방향에 위치하는 층간 절연층(112)은 층간 희생층(114d)이 제거되는 과정에서 채널 구조체(120)에 의하여 지지되어 간격이 유지될 수 있다. 중간 연결 절연층(151)의 방향에 위치하는 층간 절연층(112)은 층간 지지층(114)에 의하여 지지될 수 있다. 격리 벽(115)과 중간 연결 절연층(151) 사이에는 채널 구조체(120)가 형성되지 않으므로, 층간 희생층(114d)이 식각되는 경우에 층간 절연층(112)이 무너질 수 있다. 격리 벽(115)은 격리 벽(115)과 중간 연결 절연층(151) 사이에 위치하는 층간 지지층(114)이 식각되는 것을 차단하여 층간 절연층(112)이 무너지는 것을 방지할 수 있다.
층간 희생층(114d)은 등방성 식각으로 제거될 수 있다. 식각 공정은 층간 절연층(112)과 격리 벽(115)에 대하여 식각 선택성이 있는 식각액을 사용하여 진행될 수 있다. 예를 들어 층간 희생층(114d)이 실리콘질화막이고, 층간 절연층(112) 및 격리 벽(115)이 실리콘산화막인 경우에 인산을 포함하는 식각액으로 식각 공정이 진행될 수 있다.
도 6k를 참조하면, 워드 라인 컷(WLC)과 트렌치 개구부(130a)를 채우는 게이트 전극(113)이 형성될 수 있다. 구체적으로 도시하지 않았지만, 게이트 전극막(113a)이 층간 희생막(114c)이 위치하였던 트렌치 개구부(130a)를 채우면서 형성되고, 워드 라인 컷(WLC)의 내부에 형성된 게이트 전극막(113a)이 패터닝되어 게이트 전극(113)으로 형성될 수 있다. 상하에 위치하는 게이트 전극(113)은 층간 절연층(112)에 의하여 전기적으로 분리될 수 있다. 따라서, 서브 기판(111)의 상부에 층간 절연층(112)과 게이트 전극(113)이 교대로 적층될 수 있다.
다시 도 5를 참조하면, 공통 소스 플러그(131)와 공통 소스 스페이서(132)를 포함하는 공통 소스 라인(130)이 워드 라인 컷(WLC)을 채우도록 형성될 수 있다. 먼저 워드 라인 컷(WLC)의 내부에 절연막이 증착되고 이방성 식각 공정을 통하여 공통 소스 스페이서(132)로 형성될 수 있다. 다음으로 공통 소스 스페이서(132)의 내부 공간에 텅스텐과 같은 도전 물질이 채워져 공통 소스 플러그(131)로 형성될 수 있다.
다음으로, 본 개시의 다른 실시예에 따른 반도체 메모리 장치에 대하여 설명한다.
도 7a 및 도 7b를 참조하면, 본 개시의 다른 실시예에 따른 반도체 메모리 장치(200)는 적층 구조체(210)와 채널 구조체(120)와 공통 소스 라인(130)과 주변 회로 구조체(140) 및 중간 연결 구조체(150)를 포함하여 형성될 수 있다. 본 개시의 다른 실시예에 따른 반도체 메모리 장치(200)는 도 1 내지 도 5의 실시예에 따른 반도체 메모리 장치(100)와 대비하여 적층 구조체(210)가 다르게 형성될 수 있다. 이하에서는 본 개시의 다른 실시예에 따른 반도체 메모리 장치(200)의 적층 구조체(210)를 중심으로 설명한다.
적층 구조체(210)는 하부 식각 방지층(216)과 서브 기판(211)과 층간 절연층(112)과 게이트 전극(113) 및 층간 지지층(114)을 포함할 수 있다. 적층 구조체(210)는 격리 벽(115)을 더 포함할 수 있다. 적층 구조체(210)는 하부 식각 방지층(216)과 서브 기판(211)의 구조가 도 1 내지 도 5의 실시예에 따른 반도체 메모리 장치와 다르게 형성될 수 있다. 따라서, 이하에서는 하부 식각 방지층(216)과 서브 기판(211)을 중심으로 설명한다. 또한, 게이트 전극(113)과 층간 지지층(114) 및 격리 벽(115)에 대하여는 구체적인 설명을 생략한다.
적층 구조체(210)는 복수 개의 층으로 형성되며, 가장 하부에 위치하는 층이 하부 식각 방지층(216)이고, 두 번째에 위치하는 층이 서브 기판(211)일 수 있다. 또한, 서브 기판(211)의 상부에 층간 절연층(112)과 게이트 전극(113)이 교대로 적층될 수 있다. 가장 하부에 위치하는 층인 하부 식각 방지층(216)은 하면이 주변 회로 구조체(140)를 구성하는 주변 회로 절연층(145)의 상면에 접촉하며, 두 번째에 위치하는 층인 서브 기판(211)은 하면이 하부 시각 방지층의 상면과 중간 연결 구조체(150)의 중간 연결 절연층(151)의 측면에 접촉할 수 있다.
하부 식각 방지층(216)은 주변 회로 구조체(140)의 주변 회로 절연층(145)의 상면에 증착되어 형성될 수 있다. 하부 식각 방지층(216)은 상면에서 하면으로 관통되는 하부 식각 트렌치(216a)를 포함할 수 있다. 하부 식각 트렌치(216a)는 소정 폭을 가지며 제 1 방향(D1)으로 연장될 수 있다. 하부 식각 트렌치(216a)는 중간 연결 구조체(150)가 형성되는 영역에 형성될 수 있다. 하부 식각 트렌치(216a)는 주변 회로 구조체(140)의 주변 회로 절연층(145)의 상면을 노출시킬 수 있다. 하부 식각 방지층(216)은 실리콘 산화막 또는 실리콘 질화막으로 형성될 수 있다.
서브 기판(211)은 기판 수평부(211a)와 기판 경사부(211b)를 포함하여 형성될 수 있다. 기판 수평부(211a)는 하부 시각 방지층의 상면에 형성될 수 있다. 기판 경사부(211b)는 기판 수평부(211a)로부터 상부 방향으로 소정의 경사 각도로 경사지게 형성될 수 있다. 이때, 기판 경사부(211b)는 하부 식각 트렌치(216a)의 상부 방향으로 경사지게 형성될 수 있다. 기판 경사부(211b)는 중간 연결 절연층(151)의 경사 각도에 대응되는 각도로 경사지게 형성될 수 있다. 기판 경사부(211b)의 경사 각도는 중간 연결 구조체(150)의 측면의 경사 각도에 대응될 수 있다. 기판 경사부(211b)의 측단면은 적층 구조체(110)의 상면으로 노출될 수 있다. 즉, 기판 경사부(211b)는 일측이 기판 수평부(211a)와 연결되고, 타측이 경사 각도로 경사지게 상부 방향으로 연장되어 적층 구조체(210)의 상면으로 노출될 수 있다.
층간 절연층(112)은 복수 개의 절연층(112-1, 112-2, 112-3, 112-4, 112-5, 112-6)을 구비할 수 있다. 층간 절연층(112)은 서브 기판(211)의 상부에 적층될 수 있다. 층간 절연층(112)은 절연 수평부(112a)와 절연 경사부(112b)를 구비할 수 있다. 절연 수평부(112a)는 기판 수평부(211a)와 평행하게 형성되는 부분이다. 즉, 절연 수평부(112a)는 기판 수평부(211a)의 상면과 그 상부에 서로 이격되어 형성될 수 있다. 절연 경사부(112b)는 기판 경사부(211b)와 평행하게 형성되는 부분이다. 절연 경사부(112b)는 기판 경사부(211b)의 상면과 그 상부에 서로 이격되어 형성될 수 있다.
다음은 본 개시의 다른 실시예에 따른 반도체 메모리 장치의 제조 방법에 대하여 설명한다.
도 8a 내지 도 8e은 본 개시의 다른 실시예에 따른 반도체 메모리 장치의 제조 공정도이다.
이하에서는 본 개시의 다른 실시예에 따른 반도체 메모리 장치의 제조 방법에서 특징적인 공정을 중심으로 설명하며, 도 6a 내지 도 6k의 실시예에 따른 제조 방법과 동일한 공정 및 일반적인 공정에 대하여는 구체적인 설명을 생략한다.
도 8a를 참조하면, 주변 회로 절연층(145)의 상면에 하부 식각 방지막(216b)이 형성될 수 있다. 하부 식각 방지막(216b)은 주변 회로 절연층(145)의 상면에서 적층 구조체(210)와 중간 연결 구조체(150)가 형성되는 영역에 형성될 수 있다. 하부 식각 방지막(216b)은 구체적으로 도시하지 않았지만 주변 연결 구조체가 형성되는 영역에도 형성될 수 있다. 하부 식각 방지막(216b)은 중간 연결 절연층(151)에 대하여 식각 선택성을 갖는 물질로 형성될 수 있다. 예를 들면, 중간 연결 절연층(151)은 실리콘산화막으로 형성되고, 하부 식각 방지막(216b)은 실리콘질화막으로 형성될 수 있다.
하부 식각 방지막(216b)은 중간 연결 절연층(151)에 대응되는 영역이 식각되어 하부 식각 트렌치(216a)가 형성될 수 있다. 따라서, 하부 식각 방지막(216b)은 하부 식각 방지층(216)으로 형성될 수 있다. 하부 식각 트렌치(216a)는 주변 연결 구조체의 상면을 노출시킬 수 있다.
하부 식각 방지층(216)과 하부 식각 트렌치(216a)를 포함하는 영역에 중간 연결 절연막(151a)이 형성될 수 있다. 중간 연결 절연막(151a)은 하부 식각 트렌치(216a)를 채우고, 하부 식각 방지층(216)의 상부로 소정 높이로 형성될 수 있다. 중간 연결 절연막(151a)은 적층 구조체(210)의 높이보다 높은 높이로 형성될 수 있다. 중간 연결 절연막(151a)은 하부 식각 방지층(216)과 식각 선택성을 갖는 물질로 형성될 수 있다.
도 8b를 참조하면, 중간 연결 절연막(151a)에서 하부 식각 방지층(216)이 형성된 영역이 식각되면서 중간 연결 절연층(151)이 형성될 수 있다. 중간 연결 절연층(151)은 하부 식각 방지층(216)의 상면을 제외한 영역에 형성될 수 있다. 중간 연결 절연층(151)은 소정 높이와 폭을 가지며 제 1 방향(D1)으로 연장되는 바 형상으로 형성될 수 있다.
도 8c를 참조하면, 하부 식각 방지층(216)의 상면과 중간 연결 절연층(151)의 측면 및 중간 연결 절연층(151)의 상면에 서브 기판막(211c)이 형성될 수 있다. 서브 기판막(211c)은 기판 수평부(211a)와 기판 경사부(211b)를 구비할 수 있다. 기판 수평부(211a)는 하부 식각 방지층(216)의 상면과 중간 연결 절연층(151)의 상면에 형성될 수 있다. 기판 경사부(211b)는 중간 연결 절연층(151)의 측면에 형성될 수 있다.
도 8d를 참조하면, 서브 기판막(211c)의 상면에 복수 개의 층간 절연막(112c)과 층간 희생막(114c)이 순차적으로 형성될 수 있다. 층간 희생막(114c)은 적층 구조체(210)를 구성하는 게이트 전극(113)의 개수에 대응하여 복수 개로 형성될 수 있다. 층간 절연막(112c)과 층간 희생막(114c)은 서브 기판막(211c)과 동일하게 수평부와 경사부를 구비할 수 있다. 가장 상부에 형성되는 층간 절연막(112c)은 식각 방지막으로 형성될 수 있다. 하부 식각 방지층(216)의 상부에서 가장 상부에 형성되는 층간 절연막(112c)의 높이는 중간 연결 절연층(151)의 높이보다 낮은 높이로 형성될 수 있다.
도 8e를 참조하면, 중간 연결 절연층(151)의 상면과 측면에 적층된 서브 기판막(211c)과 층간 절연막(112c)과 층간 희생막(114c)이 가장 상부에 위치하는 층간 절연막(112c)의 높이를 기준으로 식각될 수 있다. 이때, 가장 상부에 위치하는 층간 절연막(112c)의 일부도 함께 식각될 수 있다. 서브 기판막(211c)과 층간 절연막(112c)은 서브 기판(211)과 층간 절연층(112)으로 형성될 수 있다.
하부 식각 방지층(216)의 상부와 중간 연결 절연층(151)의 상부는 전체적으로 평면을 이루게 된다. 또한, 층간 절연층과 중간 연결 절연층(151)의 상면이 노출될 수 있다. 또한, 서브 기판(211)과 층간 절연층(112) 및 층간 희생막(114c)의 측단면이 노출될 수 있다. 즉, 중간 연결 절연층(151)의 측면에 형성되는 서브 기판(211)과 층간 절연층(112)과 층간 희생막(114c)은 경사지게 형성되므로, 수평 방향으로 식각되는 경우에 측단면이 노출될 수 있다.
이후의 공정은 도 6h 내지 도 6k의 공정과 동일하게 진행될 수 있으며, 여기서 구체적인 설명을 생략한다.
이상, 첨부된 도면을 참조하여 본 개시에 따른 실시 예들을 설명하였지만, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 이상에서 기술한 실시예는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다.
100, 200: 반도체 메모리 장치
10: 셀 어레이 영역 20: 주변 회로 영역
30: 중간 연결 영역 40: 주변 연결 영역
110, 210: 적층 구조체
111: 서브 기판 112: 층간 절연층
113: 게이트 전극 114: 층간 지지층
115: 격리 벽 216: 하부 식각 방지층
120: 채널 구조체 121: 반도체 패턴
122: 정보 저장 패턴 123: 채널 패턴
124: 매립 절연 패턴 125: 도전 패드
126: 비트 컨택 130: 공통 소스 라인
131: 공통 소스 플러그 132: 공통 소스 스페이서
140: 주변 회로 구조체 141: 메인 기판
142: 주변 트랜지스터 143: 주변 회로 배선
144: 주변 회로 컨택 145: 주변 회로 절연층
150: 중간 연결 구조체 151: 중간 연결 절연층
152: 중간 연결 컨택

Claims (10)

  1. 주변 회로 절연층을 포함하는 주변 회로 구조체와,
    상기 주변 회로 절연층의 상부에 위치하며, 중간 연결 절연층을 포함하는 중간 연결 구조체와,
    상기 중간 연결 구조체의 양측에 위치하는 적층 구조체 및
    상기 적층 구조체를 상하 방향으로 관통하는 채널 구조체를 포함하며,
    상기 중간 연결 절연층은 하면이 상기 주변 회로 절연층의 상면과 접촉하며, 상부로 갈수록 수평 단면적이 감소되어 적어도 하나의 측면이 경사면으로 형성되는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 적층 구조체는
    상기 중간 연결 절연층의 하부가 결합되는 기판 트렌치를 구비하는 서브 기판과,
    상기 서브 기판의 상부에 이격되어 적층되는 복수의 층간 절연층과,
    상기 서브 기판의 상부에서 상기 층간 절연층과 교대로 적층되는 게이트 전극과,
    상기 층간 절연층 사이에서 상기 게이트 전극과 상기 중간 연결 절연층 사이에 위치하는 층간 지지층 및
    상기 층간 절연층을 상하 방향으로 관통하면서 상기 게이트 전극과 층간 지지층 사이에 형성되는 격리 벽을 포함하는 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 층간 절연층은 상기 서브 기판과 평행한 절연 수평부 및 상기 절연 수평부와 연결되고 상기 중간 연결 절연층의 상기 경사면과 평행한 절연 경사부를 포함하며,
    상기 층간 지지층은 상기 절연 수평부와 평행한 지지 수평부 및 상기 절연 수평부와 연결되며 상기 절연 경사부와 평행한 지지 경사부를 포함하는 반도체 메모리 장치.
  4. 제 2 항에 있어서,
    상기 중간 연결 절연층의 하부 측면은 기판 트렌치의 내측면과 접촉되며,
    상기 중간 연결 절연층은 상기 서브 기판의 상부로 노출되는 측면이 상기 경사면으로 형성되는 반도체 메모리 장치.
  5. 제 1 항에 있어서,
    상기 적층 구조체는
    상기 중간 연결 절연층의 하부가 결합되는 하부 식각 트렌치를 구비하는 하부 식각 방지층과,
    상기 하부 식각 방지층의 상부에 위치하는 서브 기판과,
    상기 서브 기판의 상부에 이격되어 적층되는 복수의 층간 절연층과,
    상기 서브 기판의 상부에서 상기 층간 절연층과 교대로 적층되는 게이트 전극과,
    상기 층간 절연층 사이에서 상기 게이트 전극과 상기 중간 연결 절연층 사이에 위치하는 층간 지지층 및
    상기 층간 절연층을 상하 방향으로 관통하면서 상기 게이트 전극과 층간 지지층 사이에 형성되는 격리 벽을 포함하는 반도체 메모리 장치.
  6. 제 5 항에 있어서,
    상기 서브 기판은 상기 하부 식각 방지층에 평행한 기판 수평부 및 상기 기판 수평부와 연결되고 상기 중간 연결 절연층의 경사면에 평행한 기판 경사부를 포함하며,
    상기 층간 절연층은 상기 기판 수평부와 평행한 절연 수평부 및 상기 절연 수평부와 연결되고 상기 기판 경사부에 평행한 절연 경사부를 포함하며,
    상기 층간 지지층은 상기 절연 수평부와 평행한 지지 수평부 및 상기 절연 수평부와 연결되며 상기 절연 경사부와 평행한 지지 경사부를 포함하는 반도체 메모리 장치.
  7. 주변 회로 절연층을 포함하는 주변 회로 구조체와,
    상기 주변 회로 절연층의 상부에 위치하며, 중간 연결 절연층을 포함하는 중간 연결 구조체와,
    상기 주변 회로 절연층의 상부에서 상기 중간 연결 절연층의 양측에 위치하는 적층 구조체 및
    상기 적층 구조체를 상하 방향으로 관통하는 채널 구조체를 포함하며,
    상기 적층 구조체는 복수 개의 층으로 형성되며, 가장 하부에 위치하는 층의 하면이 상기 주변 회로 절연층의 상면에 접촉하며, 하부에서 두 번째에 위치하는 층의 하면이 가장 하부에 위치하는 층의 상면과 상기 중간 연결 절연층의 측면에 접촉하는 반도체 메모리 장치.
  8. 제 7 항에 있어서,
    상기 가장 하부에 위치하는 층은 기판 트렌치를 구비하는 서브 기판이고, 두 번째에 위치하는 층은 층간 절연층이며,
    상기 중간 연결 절연층은 하부가 상기 기판 트렌치에 결합되고 하면이 상기 주변 회로 절연층의 상면에 접촉하는 반도체 메모리 장치.
  9. 제 7 항에 있어서,
    상기 층간 절연층의 상부에 게이트 전극과 층간 절연층이 교대로 적층되고,
    상기 층간 절연층 사이에서 상기 게이트 전극과 상기 중간 연결 절연층 사이에 위치하는 층간 지지층 및
    상기 층간 절연층을 상하 방향으로 관통하면서 상기 게이트 전극과 층간 지지층 사이에 형성되는 격리 벽을 포함하는 반도체 메모리 장치.
  10. 제 7 항에 있어서,
    상기 가장 하부에 위치하는 층은 하부 시각 트렌치를 구비하는 하부 식각 방지층이고 두 번째에 위치하는 층은 서브 기판이며,
    상기 중간 연결 절연층은 하부가 상기 하부 식각 트렌치에 결합되고 하면이 상기 주변 회로 절연층의 상면에 접촉하는 반도체 메모리 장치.
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