JP7114327B2 - 半導体装置及び半導体装置の製造方法 - Google Patents

半導体装置及び半導体装置の製造方法 Download PDF

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Description

本発明は、半導体装置及び半導体装置の製造方法に関するものである。
電子装置の高性能化、高速化、及び／又は多機能化などへの要求が増加するにつれて、電子装置内の半導体装置の集積度が増加している。半導体装置の高集積化の傾向に伴い、半導体装置をなすパターンが小型化する。これにより、製造工程での不良発生防止が重要になっている。
本発明の技術的思想が実現しようとする技術的課題の一つは、信頼性が向上した半導体装置及び半導体装置の製造方法を提供することである。
例示的な実施形態による半導体装置は、第１基板上に設けられ、回路素子、及び上記第１基板において垂直に延在されるコンタクトプラグを含む周辺回路領域と、上記第１基板の上部に配置される第２基板上に設けられ、メモリセルを含むメモリセル領域と、上記コンタクトプラグの上部から上記第２基板を貫通し、上記コンタクトプラグの上面を覆う貫通絶縁領域とを含むことができる。
例示的な実施形態による半導体装置は、第１基板上に設けられ、上記第１基板において垂直に延在されるコンタクトプラグを含む第１領域と、上記第１基板の上部に配置される第２基板上に設けられ、上記第２基板上において垂直に延在されるチャネルを含む第２領域と、上記コンタクトプラグ上に配置され、上記コンタクトプラグを上記第２基板から電気的に分離する貫通絶縁領域とを含むことができる。
例示的な実施形態による半導体装置の製造方法は、第１基板上に周辺回路をなす回路素子を形成する段階と、上記第１基板において垂直に延在される少なくとも一つのコンタクトプラグを形成する段階と、上記コンタクトプラグと連結される第２基板を形成する段階と、上記第２基板上に犠牲層及び層間絶縁層を交互に積層する段階と、上記犠牲層及び上記層間絶縁層を貫通するチャネルを形成する段階と、上記第２基板を貫通して上記コンタクトプラグと連結される貫通絶縁領域を形成する段階と、上記犠牲層を除去し、上記犠牲層が除去された領域にゲート電極を形成する段階とを含むことができる。
メモリセル領域が設けられた基板を貫通する貫通絶縁領域を配置することにより、信頼性が向上した半導体装置及び半導体装置の製造方法を提供することができる。
本発明の多様で有益な利点と効果は、上述した内容に限定されず、本発明の具体的な実施形態を説明する過程で、より容易に理解することができる。
例示的な実施形態による半導体装置の概略的な断面図である。 図１の‘Ａ’領域に対する拡大図である。 例示的な実施形態による半導体装置の概略的な断面図である。 例示的な実施形態による半導体装置の概略的な断面図である。 例示的な実施形態による半導体装置の概略的な断面図である。 例示的な実施形態による半導体装置の概略的な平面図である。 例示的な実施形態による半導体装置の概略的な平面図である。 例示的な実施形態による半導体装置の製造方法を説明するための概略的な断面図である。 例示的な実施形態による半導体装置の製造方法を説明するための概略的な断面図である。 例示的な実施形態による半導体装置の製造方法を説明するための概略的な断面図である。 例示的な実施形態による半導体装置の製造方法を説明するための概略的な断面図である。 例示的な実施形態による半導体装置の製造方法を説明するための概略的な断面図である。 例示的な実施形態による半導体装置の製造方法を説明するための概略的な断面図である。 例示的な実施形態による半導体装置の製造方法を説明するための概略的な断面図である。 例示的な実施形態による半導体装置の製造方法を説明するための概略的な断面図である。 例示的な実施形態による半導体装置の製造方法を説明するための概略的な断面図である。 例示的な実施形態による半導体装置の製造方法を説明するための概略的な断面図である。 例示的な実施形態による半導体装置の製造方法を説明するための概略的な断面図である。
以下、添付の図面を参照して本発明の好ましい実施形態を以下のように説明する。
図１は例示的な実施形態による半導体装置の概略的な断面図である。図２は図１の‘Ａ’領域の拡大図である。
図１を参照すると、半導体装置１０００は、第１基板１０１と、第１基板１０１の上部に配置される第２基板２０１を含むことができる。第１基板１０１上には第１領域である周辺回路領域ＰＥＲＩが提供され、第２基板２０１上には第２領域であるメモリセル領域ＣＥＬＬが提供されることができる。
周辺回路領域ＰＥＲＩは、第１基板１０１、第１基板１０１上に配置される回路素子１２０、回路素子１２０を覆う周辺領域絶縁層１９０、第１基板１０１から上部の第２基板２０１に向かって延在されるコンタクトプラグ１５０、及び下部配線構造ＬＷを含むことができる。
第１基板１０１は、Ｘ方向とＹ方向に延在される上面を有することができる。第１基板１０１は、半導体物質、例えば、ＩＶ族半導体、ＩＩＩ－Ｖ族化合物半導体又はＩＩ－ＶＩ族酸化物半導体を含むことができる。例えば、ＩＶ族半導体はシリコン、ゲルマニウム、又はシリコン－ゲルマニウムを含むことができる。第１基板１０１は、バルクウェハ又はエピタキシャル層として提供されることができる。第１基板１０１は、不純物を含むウェル領域及び素子分離領域を含むことができる。
回路素子１２０は、回路ゲート誘電層１２２、回路ゲート電極層１２５、及びスペーサ層１２４を含むことができる。回路ゲート電極層１２５の両側において、第１基板１０１内に不純物領域１０５が配置されることができる。回路ゲート誘電層１２２はシリコン酸化物を含むことができ、回路ゲート電極層１２５は、金属、多結晶シリコン、金属シリサイドのような導電性物質を含むことができる。スペーサ層１２４は、回路ゲート誘電層１２２と回路ゲート電極層１２５の両側壁に配置されることができ、例えば、シリコン窒化物からなることができる。
周辺領域絶縁層１９０は、第１基板１０１、及び第１基板１０１上の回路素子１２０を覆い、且つ第１基板１０１と第２基板２０１との間に配置されることができる。周辺領域絶縁層１９０は絶縁性物質からなることができる。
コンタクトプラグ１５０は、第１基板１０１から第２基板２０１に向かって周辺領域絶縁層１９０を貫通し、垂直に延在されることができる。コンタクトプラグ１５０は、第１基板１０１の一部領域に局部的に配置されることができ、行と列をなして配置されることができる。但し、コンタクトプラグ１５０の個数は図示のものに限定されず、多様に変更されることができる。例えば、例示的な実施形態においてコンタクトプラグ１５０は一つのみ配置されることもできる。コンタクトプラグ１５０は、例えば、ドープされた多結晶シリコン又は金属からなることができる。
下部配線構造ＬＷは、周辺回路領域ＰＥＲＩ内の回路素子１２０をメモリセル領域ＣＥＬＬと電気的に連結させるように配置されることができる。下部配線構造ＬＷは、第１基板１０１から順次積層される第１下部コンタクトＬＣ１、第１下部配線ラインＬＭＯ、第２下部コンタクトＬＣ２、第２下部配線ラインＬＭ１、第３下部コンタクトＬＣ３、及び第３下部配線ラインＬＭ２を含むことができる。下部配線構造ＬＷをなすコンタクトプラグ及び配線ラインの個数は、実施形態に応じて多様に変更されることができる。下部配線構造ＬＷは、金属を含むことができ、例えば、タングステン（Ｗ）、銅（Ｃｕ）、アルミニウム（Ａｌ）などを含むことができる。
メモリセル領域ＣＥＬＬは、第２基板２０１、及び第２基板２０１の上面において垂直に互いに離隔して積層されるゲート電極２３０、ゲート電極２３０と交互に積層される層間絶縁層２２０、ゲート電極２３０を貫通するように配置されるチャネルＣＨ、ゲート電極２３０を覆う第１及び第２セル領域絶縁層２９２、２９４、及び上部配線構造ＨＷを含むことができる。それぞれのチャネルＣＨに沿ってメモリセルが垂直に配列され、一つのメモリセルストリングが形成されることができる。
第２基板２０１は、Ｘ方向とＹ方向に延在される上面を有することができる。第２基板２０１は、第１基板１０１と同一の大きさを有するか、又は第１基板１０１より小さい大きさで配置されることができる。第２基板２０１は、半導体物質、例えば、ＩＶ族半導体を含むことができる。例えば、第２基板２０１は多結晶シリコン層として提供されることができるが、これに限定されず、例えば、エピタキシャル層として提供されることもできる。第２基板２０１は、不純物を含む少なくとも一つのウェル領域を含むことができる。例えば、第２基板２０１は全体が一つのｐ－ウェル領域をなすことができる。この場合、コンタクトプラグ１５０によって連結される第１基板１０１の領域もｐ－ウェル領域であることができる。即ち、コンタクトプラグ１５０によって連結される第１基板１０１の領域と第２基板２０１の領域は、同一の導電型の不純物を含む領域であることができるが、これに限定されるものではない。
ゲート電極２３０は、第２基板２０１上において、垂直に互いに離隔して積層され、少なくとも一方向、例えば、Ｘ方向に沿って互いに異なる長さで延在されることができる。それぞれのゲート電極２３０は、半導体装置１０００の接地選択トランジスタ、複数のメモリセル、及びストリング選択トランジスタのゲートをなすことができる。半導体装置１０００の容量に応じて、ゲート電極２３０の個数は多様に変更されることができる。ゲート電極２３０は、金属物質、例えば、タングステン（Ｗ）を含むことができる。実施形態に応じて、ゲート電極２３０は多結晶シリコン又は金属シリサイド物質を含むことができる。例示的な実施形態において、ゲート電極２３０は拡散防止膜をさらに含むことができ、上記拡散防止膜は、例えば、タングステン窒化物（ＷＮ）、タンタル窒化物（ＴａＮ）、窒化チタン（ＴｉＮ）、又はこれらの組み合わせを含むことができる。
層間絶縁層２２０は、ゲート電極２３０の間に配置されることができる。層間絶縁層２２０も、ゲート電極２３０と同様に、第２基板２０１の上面に、垂直方向において互いに離隔し、Ｘ方向に延在されるように配置されることができる。層間絶縁層２２０は、シリコン酸化物又はシリコン窒化物のような絶縁性物質を含むことができる。
チャネルＣＨは、第２基板２０１上に、行と列をなし、且つ互いに離隔して配置されることができる。チャネルＣＨは、Ｘ－Ｙの平面上で格子模様を形成するように配置されるか、又は一方向でジグザグ状に配置されることができる。チャネルＣＨは、柱形状を有し、アスペクト比に応じて第２基板２０１に近いほど狭くなる傾斜した側面を有することができる。
チャネルＣＨ内にはチャネル領域２４０が配置されることができる。チャネルＣＨ内のチャネル領域２４０は、内部のチャネル絶縁層２５０を囲む環状（ａｎｎｕｌａｒ）に形成されることができるが、実施形態に応じてチャネル絶縁層２５０がなく、円柱又は角柱のような柱形状を有することもできる。チャネル領域２４０は、下部においてエピタキシャル層２１０と連結されることができる。チャネル領域２４０は、多結晶シリコン又は単結晶シリコンのような半導体物質を含むことができ、上記半導体物質は、ドープされていない物質、又はｐ型もしくはｎ型不純物を含む物質であることができる。チャネル領域２４０は、チャネルパッド２５５によって上部配線構造ＨＷと連結されることができる。
チャネルＣＨにおいてチャネル領域２４０の上部にはチャネルパッド２５５が配置されることができる。チャネルパッド２５５は、チャネル絶縁層２５０の上面を覆い、チャネル領域２４０と電気的に連結されるように配置されることができる。チャネルパッド２５５は、例えば、ドープされた多結晶シリコンを含むことができる。
ゲート誘電層２４５は、ゲート電極２３０とチャネル領域２４０との間に配置されることができる。ゲート誘電層２４５は、チャネル領域２４０から順次積層されたトンネリング層、電荷保存層、及びブロッキング層を含むことができる。上記トンネリング層は、電荷を上記電荷保存層にトンネリングさせることができ、例えば、シリコン酸化物（ＳｉＯ２）、シリコン窒化物（Ｓｉ３Ｎ４）、シリコン酸窒化物（ＳｉＯＮ）、又はこれらの組み合わせを含むことができる。上記電荷保存層は、電荷トラップ層又はフローティングゲート導電層であることができる。上記ブロッキング層は、シリコン酸化物（ＳｉＯ２）、シリコン窒化物（Ｓｉ３Ｎ４）、シリコン酸窒化物（ＳｉＯＮ）、高誘電率（ｈｉｇｈ－ｋ）を有する誘電物質、又はこれらの組み合わせを含むことができる。例示的な実施形態において、ゲート誘電層２４５の少なくとも一部はゲート電極２３０に沿って水平方向に延在されることができる。
エピタキシャル層２１０は、チャネルＣＨの下端において第２基板２０１上に配置され、少なくとも一つのゲート電極２３０の側面に配置されることができる。エピタキシャル層２１０は、第２基板２０１のリセスされた領域に配置されることができる。エピタキシャル層２１０の上部面の高さは、最下部のゲート電極２３０の上面より高く、次のゲート電極２３０の下面より低くてもよいが、図示のものに限定されない。例示的な実施形態において、エピタキシャル層２１０は省略されることもでき、この場合、チャネル領域２４０は、第２基板２０１と直接連結されることができる。
第１及び第２セル領域絶縁層２９２、２９４は、第２基板２０１、第２基板２０１上のゲート電極２３０、及び周辺領域絶縁層１９０を覆うように配置されることができる。第１及び第２セル領域絶縁層２９２、２９４は絶縁性物質からなることができる。
上部配線構造ＨＷは、メモリセル領域ＣＥＬＬと周辺回路領域ＰＥＲＩの回路素子１２０を電気的に連結させるように配置されることができる。例えば、上部配線構造ＨＷは、メモリセル領域ＣＥＬＬのチャネル領域２４０と周辺回路領域ＰＥＲＩの回路素子１２０を連結させるように配置されることができる。上部配線構造ＨＷは、第２基板２０１から順次に積層される第１上部コンタクトＨＣ１、ビアコンタクトＶＣ、第１上部配線ラインＨＭ０、第２上部コンタクトＨＣ２、第２上部配線ラインＨＭ１、第３上部コンタクトＨＣ３、及び第３上部配線ラインＨＭ２を含むことができる。第１上部配線ラインＨＭ０は、半導体装置１０００のビットラインに該当するか、又は上記ビットラインと連結される配線構造であることができる。上部配線構造ＨＷをなすコンタクトプラグ及び配線ラインの個数は、実施形態に応じて多様に変更されることができる。上部配線構造ＨＷは、金属を含むことができ、例えば、タングステン（Ｗ）、銅（Ｃｕ）、アルミニウム（Ａｌ）などを含むことができる。
半導体装置１０００は、第２基板２０１を貫通するように配置される貫通絶縁領域２６０及び配線領域２６５をさらに含むことができる。
貫通絶縁領域２６０及び配線領域２６５は、ゲート電極２３０の上部からゲート電極２３０、層間絶縁層２２０、及び第２基板２０１を貫通して周辺領域絶縁層１９０の上部の一部まで延在されることができる。貫通絶縁領域２６０及び配線領域２６５は、同一のエッチング工程により形成され、同一の深さを有することができる。
配線領域２６５は、メモリセル領域ＣＥＬＬ及び周辺回路領域ＰＥＲＩを互いに連結するための配線構造を含む領域であることができる。配線領域２６５は、チャネルＣＨが配置される領域においてチャネルＣＨの間の少なくとも一領域に配置されることができる。配線領域２６５は絶縁性物質を含み、内部に上部配線構造ＨＷの少なくとも一部が配置されることができる。例えば、上部配線構造ＨＷのうちメモリセル領域ＣＥＬＬの上記ビットラインと連結される配線構造が配線領域２６５内に延在されることができる。図１には、配線領域２６５が第１上部コンタクトＨＣ１を含むように示されているが、これに限定されるものではない。
貫通絶縁領域２６０は、ゲート電極２３０のエッジ領域、即ち、中心領域より外側の領域でゲート電極２３０を貫通してコンタクトプラグ１５０と連結されるように配置されることができる。貫通絶縁領域２６０は、メモリセル領域ＣＥＬＬ内において配線領域２６５の外側に位置することができる。例えば、図１に示されたように、貫通絶縁領域２６０はゲート電極２３０が互いに異なる長さで延在される領域に配置されることができる。貫通絶縁領域２６０は、全体が絶縁性物質で充填された構造を有することができる。これにより、第２基板２０１とコンタクトプラグ１５０を電気的に分離させることができる。貫通絶縁領域２６０は複数の絶縁層からなることもできる。例示的な実施形態において、貫通絶縁領域２６０は、コンタクトプラグ１５０の上部に配置され、且つコンタクトプラグ１５０が配置されない領域にさらに延在されて配置されることができる。例えば、貫通絶縁領域２６０は、Ｘ方向にさらに広く形成されて、第２基板２０１の右側端部を含む領域を超えて延在されることができる。
貫通絶縁領域２６０は、下部に向かうほど幅が狭くなる形状を有することができる。例えば、貫通絶縁領域２６０の下面は上面より狭くてもよく、貫通絶縁領域２６０の上部における第１幅Ｗ１は、下部における第２幅Ｗ２より大きくてもよい。上記第１幅Ｗ１は、配線領域２６５の上部における第３幅Ｗ３と同一であってもよい。また、貫通絶縁領域２６０の高さはチャネルＣＨより高くてもよい。但し、貫通絶縁領域２６０の形状及び貫通絶縁領域２６０と配線領域２６５の相対的な大きさは、図示のものに限定されず、実施形態に応じて多様に変更されることができる。
図２を参照すると、貫通絶縁領域２６０は周辺領域絶縁層１９０の一部を貫通し、第２基板２０１の下部を超えて延在されることができる。貫通絶縁領域２６０の下面は、第２基板２０１の下面から第１長さＤ１だけ低いレベルに位置することができる。コンタクトプラグ１５０は、第１基板１０１と第２基板２０１を連結するように配置された後、貫通絶縁領域２６０によって上部が上記第１長さＤ１だけ除去されることができる。上記第１長さＤ１は、実施形態に応じてより多様に変更されることができる。例えば、上記第１長さＤ１は、数オングストローム（ａｎｇｓｔｒｏｍ）から数百ナノメートルの範囲を有することができる。貫通絶縁領域２６０は、コンタクトプラグ１５０の上面１５０Ｕの全体を覆うように配置されることができる。また、貫通絶縁領域２６０の内部側面のうち一部は、第２基板２０１の内部側面２０１Ｌと接触するように配置されることができる。したがって、貫通絶縁領域２６０によってコンタクトプラグ１５０及び第２基板２０１が互いに物理的及び電気的に連結されずに分離されることができる。
図３～図５は、例示的な実施形態による半導体装置の概略的な断面図である。
図３を参照すると、半導体装置１０００ａは、第１基板１０１ａ及び第１基板１０１ａの上部に配置される第２基板２０１ａを含むことができる。本実施形態の半導体装置１０００ａは、図１の実施形態とは異なり、第２基板２０１ａが複数の領域を含むことができる。
第２基板２０１ａは、互いに異なる不純物濃度を有する第１領域２０３及び第２領域２０５を含むことができる。例えば、第１領域２０３は高濃度の不純物を含み、第２領域２０５は低濃度の不純物を含むことができる。この場合、第１領域２０３を介して第２領域２０５に電気的信号が印加されることができる。但し、第２基板２０１ａの構造はこれに限定されず、例えば、第１領域２０３及び第２領域２０５は、互いに異なる導電型の不純物を含むこともでき、垂直に積層される二つ以上のウェル領域を含むこともできる。貫通絶縁領域２６０は、第１領域２０３及び第２領域２０５の両方を貫通することができ、例示的な実施形態において、第１領域２０３のみを貫通するように配置されることもできる。
本実施形態において、第１基板１０１ａも、上面から所定の深さを有するウェル領域１０３を含むことができる。ウェル領域１０３は、第１基板１０１ａと同一又は異なる導電型の不純物を含む領域であることができる。例えば、第１基板１０１ａがｐ－型不純物を含む場合、ウェル領域１０３はｎ－型不純物を含むことができる。又は、ウェル領域１０３も第１基板１０１ａと同様にｐ－型不純物を含むことができ、この場合、ウェル領域１０３を囲み、ｎ－型不純物を含むウェル領域がさらに配置されることができる。図示されない領域において、第１基板１０１ａはウェル領域１０３のほかに、ウェル領域１０３と異なる導電型の不純物を含み、第１基板１０１ａの上面から所定の深さに配置されるウェル領域をさらに含むことができる。例示的な実施形態において、第１基板１０１ａ内のウェル領域の構造は多様に変更されることができる。
図４を参照すると、半導体装置１０００ｂにおいて、貫通絶縁領域２６０ａは、図１の実施形態とは異なり、チャネルＣＨの間に配置されることができる。即ち、貫通絶縁領域２６０ａは、ゲート電極２３０が互いに異なる長さで延在される領域ではなく、ゲート電極２３０の中心領域に近い領域に配置されることができる。貫通絶縁領域２６０ａは、下部プラグ１５０の上部から第２基板２０１を貫通するように配置されることができる。
貫通絶縁領域２６０ａの上部における上部配線構造ＨＷは、少なくとも一部が省略されることができ、例えば、ビアコンタクトＶＣが省略されることができる。貫通絶縁領域２６０ａに隣接して配置されるチャネルＣＨのうち一部はダミーチャネルであることができるが、これに限定されるものではない。例示的な実施形態において、貫通絶縁領域２６０ａの配置は、このように下部のコンタクトプラグ１５０の位置に応じて変更されることができる。
図５を参照すると、半導体装置１０００ｃにおいて、貫通絶縁領域２６０ｂは、図１及び図４の実施形態とは異なり、ゲート電極２３０の外側に位置する第２基板２０１のエッジ領域に配置されることができる。したがって、貫通絶縁領域２６０ｂは、ゲート電極２３０を貫通せず、第２基板２０１を貫通するように配置されることができる。
また、貫通絶縁領域２６０ｂは、配線領域２６５に比べて相対的に低い高さを有することができる。配線領域２６５は第１高さＨ１を有し、貫通絶縁領域２６０ｂは第１高さＨ１より低い第２高さＨ２を有することができる。例示的な実施形態において、第２高さＨ２が最小値を有する場合、貫通絶縁領域２６０ｂの上面は、第２基板２０１の上面より低いレベルに位置することもできる。このように、貫通絶縁領域２６０ｂが配線領域２６５より低い高さを有する特徴は、上述した他の実施形態にも適用可能である。本実施形態において、貫通絶縁領域２６０ｂは、第１セル領域絶縁層２９２を完全に貫通しないことができるが、これに限定されるものではなく、図１及び図４のように第１セル領域絶縁層２９２を完全に貫通するか、又は様々な高さで貫通するように配置されることができる。
図６ａ及び図６ｂは例示的な実施形態による半導体装置の概略的な平面図である。
図６ａを参照すると、半導体装置１０００ｄの第２基板２０１は、第１領域Ｉ及び第２領域ＩＩを含むことができる。第１領域Ｉは、メモリセルがチャネルＣＨに沿って配置されるセル領域であることができ、第２領域ＩＩは、ゲート電極２３０が互いに異なる長さで延在されて、上部の配線構造と連結されるコンタクト領域であることができる。第２領域ＩＩのうち第１領域Ｉと隣接した領域には、ダミーチャネルＤＣＨがチャネルＣＨと同一のパターンで配置されることができる。半導体装置１０００ｄは、ゲート電極２３０を分割し、Ｘ方向に横切る分離領域ＳＲをさらに含むことができる。分離領域ＳＲは、メモリセルを駆動するための共通のソースラインを含むことができる。
配線領域２６５は第１領域Ｉに配置されることができ、貫通絶縁領域２６０は第２領域ＩＩに配置されることができる。配線領域２６５は、例えば、第１領域Ｉにおいて隣接する分離領域ＳＲの間に配置されることができる。第１領域Ｉにおいても配線領域２６５と接するか、又は配線領域２６５に隣接して配置されたチャネルＣＨはダミーチャネルに該当することができる。貫通絶縁領域２６０は、例えば、第２領域ＩＩにおいて隣接する分離領域ＳＲの間に配置されることができる。貫通絶縁領域２６０は、ゲート電極２３０が互いに異なる長さで延在される領域内に配置されるように示されているが、これに限定されず、例えば、ダミーチャネルＤＣＨの一部の間に配置されることもできる。配線領域２６５及び貫通絶縁領域２６０は、半導体装置１０００ｄ内で１個又は複数個配置されることができ、複数個配置される場合には、一定間隔離隔して配置されることができる。図６ａに示す配線領域２６５及び貫通絶縁領域２６０の形状と大きさは例示的なものであり、実施形態に応じて多様に変更されることができる。
図６ｂを参照すると、半導体装置１０００ｅの貫通絶縁領域２６０は、図６ａの実施形態とは異なり、ゲート電極２３０のＹ方向に沿ったエッジ領域である第２領域ＩＩに配置されることができる。即ち、貫通絶縁領域２６０は分離領域ＳＲのＹ方向に沿った少なくとも一側に配置されることができる。
図７～図１７は、例示的な実施形態による半導体装置の製造方法を説明するための概略的な断面図である。図７～図１７には、図１に示された領域に対応する領域が示される。
図７を参照すると、第１基板１０１上に回路素子１２０及び下部配線構造ＬＷを形成することができる。
まず、回路ゲート誘電層１２２と回路ゲート電極層１２５が第１基板１０１上に順次形成されることができる。回路ゲート誘電層１２２と回路ゲート電極層１２５は、原子層成長（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ、ＡＬＤ）又は化学気相成長（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ、ＣＶＤ）を利用して形成されることができる。回路ゲート誘電層１２２はシリコン酸化物で形成され、回路ゲート電極層１２５は多結晶シリコン及び金属シリサイド層のうち少なくとも一つで形成されることができるが、これに限定されるものではない。次に、回路ゲート誘電層１２２と回路ゲート電極層１２５の両側壁にスペーサ層１２４及び不純物領域１０５を形成することができる。実施形態に応じて、スペーサ層１２４は複数の層からなることもできる。次に、イオン注入工程を行って不純物領域１０５を形成することができる。
下部配線構造ＬＷのうち、第１下部コンタクトＬＣ１、第２下部コンタクトＬＣ２、及び第３下部コンタクトＬＣ３は周辺領域絶縁層１９０を一部形成した後、一部をエッチングして除去し、導電性物質を充填することにより形成することができる。第１下部配線ラインＬＭＯ、第２下部配線ラインＬＭ１、及び第３下部配線ラインＬＭ２は、例えば、導電性物質を堆積させた後、これをパターニングすることにより形成することができる。
周辺領域絶縁層１９０は、複数個の絶縁層からなることができる。周辺領域絶縁層１９０は、下部配線構造ＬＷを形成する各段階で一部を形成し、第３下部配線ラインＬＭ２の上部に一部を形成することにより、最終的に回路素子１２０及び下部配線構造ＬＷを覆うように形成することができる。
図８を参照すると、周辺領域絶縁層１９０の一部を除去して第１コンタクトプラグホールＰＨ１を形成することができる。
コンタクトプラグ１５０（図１を参照）が形成される領域において、第１基板１０１が露出するように別途のマスク層を利用してエッチング工程を行うことにより、周辺領域絶縁層１９０を貫通する第１コンタクトプラグホールＰＨ１を形成することができる。
図９を参照すると、第１コンタクトプラグホールＰＨ１を充填してコンタクトプラグ１５０を形成し、周辺領域絶縁層１９０及びコンタクトプラグ１５０の上部に第２基板２０１を形成することができる。
コンタクトプラグ１５０は、第１コンタクトプラグホールＰＨ１内に半導体物質又は導電性物質を堆積させることにより形成することができる。コンタクトプラグ１５０は、例えば、多結晶シリコンからなることができ、不純物を含むことができる。
第２基板２０１は、周辺領域絶縁層１９０上に形成されることができる。第２基板２０１は、例えば、多結晶シリコンからなることができ、ＣＶＤ工程によって形成されることができる。第２基板２０１をなす多結晶シリコンは不純物を含むことができる。第２基板２０１は第１基板１０１より小さく形成されることができるが、これに限定されるものではない。
図１０を参照すると、第２基板２０１上に犠牲層２８０及び層間絶縁層２２０を交互に積層し、犠牲層２８０がＸ方向において互いに異なる長さで延在されるように犠牲層２８０及び層間絶縁層２２０の一部を除去することができる。
犠牲層２８０は、後続工程を通じてゲート電極２３０となる層であることができる。犠牲層２８０は、層間絶縁層２２０に対してエッチング選択性を有する物質で形成される。例えば、層間絶縁層２２０は、シリコン酸化物及びシリコン窒化物のうち少なくとも一つからなることができ、犠牲層２８０は、シリコン、シリコン酸化物、シリコンカーバイド、及びシリコン窒化物の中から選択された、層間絶縁層２２０と異なる物質からなることができる。実施形態に応じて、層間絶縁層２２０の厚さはすべて同一でなくてもよい。
次に、上部の犠牲層２８０が下部の犠牲層２８０より短く延在されるように、犠牲層２８０に対するフォトリソグラフィ工程及びエッチング工程を繰り返して行うことができる。これにより、犠牲層２８０は、階段状をなすことができる。例示的な実施形態において、犠牲層２８０は、端部が相対的に厚い厚さを有するように形成されることができ、そのための工程がさらに行われることもできる。次に、犠牲層２８０と層間絶縁層２２０の積層構造物の上部を覆う第１セル領域絶縁層２９２を形成することができる。
図１１を参照すると、犠牲層２８０及び層間絶縁層２２０の積層構造物を貫通するチャネルホールＣＨＨを形成することができる。
チャネルホールＣＨＨを形成するために、まず第１セル領域絶縁層２９２上にハードマスク層、非晶質炭素層（ａｍｏｒｐｈｏｕｓ ｃａｒｂｏｎ ｌａｙｅｒ、ＡＣＬ）、及びフォトレジスト層などを含むマスク層２７０を形成することができる。マスク層２７０は、第１セル領域絶縁層２９２の上面及び側面を覆い、第１基板１０１上に延在されることができる。
チャネルホールＣＨＨはホールの形態を有することができ、異方性エッチング工程により形成することができる。上記積層構造物の高さによって、チャネルホールＣＨＨの側壁は第２基板２０１の上面と直交しないことがある。例示的な実施形態において、チャネルホールＣＨＨは、第２基板２０１の一部をリセスするように形成されることができる。
チャネルホールＣＨＨを形成するにあたり、プラズマドライエッチング工程を利用すると、チャネルホールＣＨＨ内に発生したイオンによりチャネルホールＣＨＨの上下部に電位差が発生することがある。しかし、実施形態において、第２基板２０１がコンタクトプラグ１５０によって第１基板１０１と連結されているため、カチオンが第１基板１０１に流れることができ、マスク層２７０を介してアニオンが第１基板１０１に流れることができるため、上記電位差によるアーキング（ａｒｃｉｎｇ）不良を予防することができる。
図１２を参照すると、チャネルホールＣＨＨ内にエピタキシャル層２１０、チャネル領域２４０、ゲート誘電層２４５、チャネル絶縁層２５０、及びチャネルパッド２５５を形成してチャネルＣＨを形成することができる。
エピタキシャル層２１０は、選択的エピタキシャル成長工程（Ｓｅｌｅｃｔｉｖｅ Ｅｐｉｔａｘｉａｌ Ｇｒｏｗｔｈ、ＳＥＧ）を利用して形成することができる。エピタキシャル層２１０は、単一層又は複数の層からなることができる。エピタキシャル層２１０は不純物がドープされているか、又はドープされていない多結晶シリコン、単結晶シリコン、多結晶ゲルマニウム、又は単結晶ゲルマニウムを含むことができる。ゲート誘電層２４５は、ＡＬＤ又はＣＶＤを利用して均一な厚さを有するように形成されることができる。本段階では、ゲート誘電層２４５の中でもチャネル領域２４０に沿って垂直に延在される少なくとも一部が形成されることができる。チャネル領域２４０は、チャネルＣＨ内においてゲート誘電層２４５上に形成されることができる。チャネル絶縁層２５０は、チャネルＣＨを充填するように形成され、絶縁物質であることができる。但し、実施形態に応じて、チャネル絶縁層２５０ではない導電性物質でチャネル領域２４０の間を充填することもできる。チャネルパッド２５５は導電性物質からなることができ、例えば、多結晶シリコンからなることができる。
図１３を参照すると、犠牲層２８０及び層間絶縁層２２０の積層構造物を貫通する第１及び第２開口部ＯＰ１、ＯＰ２を形成することができる。
第１及び第２開口部ＯＰ１、ＯＰ２は、それぞれ図１の配線領域２６５及び貫通絶縁領域２６０に対応する領域に形成されることができる。第１及び第２開口部ＯＰ１、ＯＰ２は、図１１を参照して上述したチャネルホールＣＨＨの形成工程と同様に、マスク層２７０のような層を形成し、これを利用してエッチング工程を行うことにより形成されることができる。第１及び第２開口部ＯＰ１、ＯＰ２は、同一のエッチング工程を通じて同時に形成されることができるが、これに限定されるものではない。第１及び第２開口部ＯＰ１、ＯＰ２は同一の深さに形成されることができる。第２開口部ＯＰ２は第２基板２０１を完全に貫通して、下部のコンタクトプラグ１５０が露出するように形成されることができる。本工程では、第２開口部ＯＰ２の形成時に、コンタクトプラグ１５０の上部の一部が除去されることができる。
図１４を参照すると、第１及び第２開口部ＯＰ１、ＯＰ２を絶縁性物質で充填することで、配線領域２６５及び貫通絶縁領域２６０を形成することができる。
上記絶縁性物質は、ＣＶＤ又は物理気相成長（Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ、ＰＶＤ）工程により形成されることができる。配線領域２６５は、後続工程を通じて内部に配線構造がさらに形成され、最終的に貫通絶縁領域２６０と異なる構造を有することができる。貫通絶縁領域２６０は、全体が絶縁物質のみで充填された構造を有することができる。
コンタクトプラグ１５０と第２基板２０１との間の連結を切り、貫通絶縁領域２６０を形成することにより、第２基板２０１はフローティング（ｆｌｏａｔｉｎｇ）状態になることができる。
図１５を参照すると、分離領域ＳＲ（図６ａ及び図６ｂを参照）を形成し、これを利用して犠牲層２８０を除去することができる。
犠牲層２８０及び層間絶縁層２２０の積層構造物の一部を異方性エッチングして、図示されない領域で、図６ａ及び図６ｂに示されたような分離領域ＳＲを形成することができる。分離領域ＳＲは、Ｘ方向に延在されるトレンチ状に形成されることができる。分離領域ＳＲを介して露出する犠牲層２８０は、例えば、湿式エッチングを利用して、層間絶縁層２２０に対する選択的除去工程を行うことで除去することができる。これにより、層間絶縁層２２０の間でチャネルＣＨ、貫通絶縁領域２６０、及び配線領域２６５の側壁が一部露出することができる。
図１６を参照すると、犠牲層２８０が除去された領域にゲート電極２３０を形成することができる。
ゲート電極２３０は、犠牲層２８０が除去された領域に導電性物質を充填して形成することができる。ゲート電極２３０は、金属、多結晶シリコン、又は金属シリサイド物質を含むことができる。例示的な実施形態では、ゲート電極２３０の形成前に、ゲート誘電層２４５（図１２を参照）の中でゲート電極２３０に沿って第２基板２０１上に水平に延在される領域がある場合、上記領域が先に形成されることができる。
次に、図６ａ及び図６ｂの分離領域ＳＲにスペーサ状の絶縁層、及び上記絶縁層内を埋め込む導電層を形成することができる。
図１７を参照すると、第１セル領域絶縁層２９２上に部分第２セル領域絶縁層２９４Ｐを形成し、部分第２セル領域絶縁層２９４Ｐ及び配線領域２６５をともに貫通する第２コンタクトプラグホールＰＨ２を形成することができる。
第２コンタクトプラグホールＰＨ２は、後で第１上部コンタクトＨＣ１を形成するためにホール状に形成されることができる。第２コンタクトプラグホールＰＨ２により、下部配線構造ＬＷのうち第３下部配線ラインＬＭ２が一部露出することができる。
次に、図１をともに参照すると、第２コンタクトプラグホールＰＨ２を導電性物質で充填して第１上部コンタクトＨＣ１を形成し、残りの上部配線構造ＨＷを形成することができる。上部配線構造ＨＷのうちビアコンタクトＶＣ、第２上部コンタクトＨＣ２、及び第３上部コンタクトＨＣ３は、第２セル領域絶縁層２９４を一部形成した後、これをエッチングして導電性物質を充填することにより形成することができる。第１上部配線ラインＨＭ０、第２上部配線ラインＨＭ１、及び第３上部配線ラインＨＭ２は、例えば、導電性物質を堆積させた後、これをパターニングすることにより形成することができる。
上部配線構造ＨＷを形成することにより、配線領域２６５内には上部配線構造ＨＷの一部が含まれることがある。また、例示的な実施形態において、貫通絶縁領域２６０内にも配線構造などをなす導電性物質が一部含まれることがある。但し、この場合においても、第２基板２０１とコンタクトプラグ１５０は絶縁物質によって互いに分離されることができる。
以上、本発明の実施形態について詳細に説明したが、本発明の技術的範囲はこれに限定されず、特許請求の範囲に記載された本発明の技術的思想から外れない範囲内で多様な修正及び変形が可能であるということは、当技術分野の通常の知識を有する者には明らかである。
ＣＨ チャネル
ＬＷ 下部配線構造
ＬＣ１～ＬＣ３ 下部コンタクト
ＬＭ０～ＬＭ２ 下部配線ライン
ＨＷ 上部配線構造
ＨＣ１～ＨＣ３ 上部コンタクト
ＨＭ０～ＨＭ２ 上部配線ライン
１０１ 第１基板
１０５ 不純物領域
１２０ 回路素子
１２２ 回路ゲート誘電層
１２４ スペーサ層
１２５ 回路ゲート電極層
１５０ コンタクトプラグ
１９０ 周辺領域絶縁層
２０１ 第２基板
２１０ エピタキシャル層
２２０ 層間絶縁層
２３０ ゲート電極
２４０ チャネル領域
２４５ ゲート誘電層
２５０ チャネル絶縁層
２５５ チャネルパッド
２６０ 貫通絶縁領域
２６５ 配線領域
２７０ マスク層
２８０ 犠牲層
２９２、２９４ セル領域絶縁層

Claims (23)

  1. 第１基板上に設けられ、回路素子、及び前記第１基板上において垂直に延在されるコンタクトプラグを含む周辺回路領域と、
    前記第１基板の上部に配置される第２基板上に設けられ、メモリセルを含むメモリセル領域と、
    前記第２基板を貫通する貫通絶縁領域であり、当該貫通絶縁領域は絶縁材料からなり且つ前記コンタクトプラグの上面全体と接触している、貫通絶縁領域と、を含み、
    前記コンタクトプラグは、前記第１基板を前記貫通絶縁領域と直接接続している、
    半導体装置。
  2. 前記コンタクトプラグは、前記貫通絶縁領域により前記第２基板から電気的に分離される、請求項１に記載の半導体装置。
  3. 前記メモリセル領域は、
    前記第２基板上において垂直に互いに離隔して積層されるゲート電極と、
    前記ゲート電極を貫通し、前記第２基板上において垂直に延在されるチャネルと、を含み、
    前記貫通絶縁領域は、前記ゲート電極の少なくとも一部を貫通して延在される、請求項１又は２に記載の半導体装置。
  4. 前記貫通絶縁領域は、前記ゲート電極のエッジ（ｅｄｇｅ）領域に配置される、請求項３に記載の半導体装置。
  5. 前記ゲート電極は、少なくとも一方向に沿って下部の前記ゲート電極が上部の前記ゲート電極より長く延在されるコンタクト領域を提供し、
    前記貫通絶縁領域は、前記コンタクト領域の少なくとも一部を貫通する、請求項３に記載の半導体装置。
  6. 前記チャネルの外側に、前記ゲート電極を貫通し、前記第２基板上において垂直に延在されるダミーチャネルをさらに含み、
    前記貫通絶縁領域は、前記ダミーチャネルの一部を貫通する、請求項３に記載の半導体装置。
  7. 前記第２基板を貫通するように配置され、前記メモリセル領域と前記周辺回路領域の前記回路素子を電気的に連結する配線構造を含む配線領域をさらに含む、請求項１乃至６のいずれか一項に記載の半導体装置。
  8. 前記貫通絶縁領域及び前記配線領域は、同一の深さを有する、請求項７に記載の半導体装置。
  9. 前記配線構造は、前記第１基板上において垂直に延在される導電性プラグを含む、請求項７又は８に記載の半導体装置。
  10. 前記第１基板は不純物を含む第１ウェル領域を含み、前記第２基板は不純物を含む第２ウェル領域を含み、
    前記コンタクトプラグは、前記第１ウェル領域から前記第２ウェル領域に延在される、請求項１乃至９のいずれか一項に記載の半導体装置。
  11. 前記第１及び第２ウェル領域は、同一の導電型の不純物を含む、請求項１０に記載の半導体装置。
  12. 前記コンタクトプラグは、複数個が列をなして配置される、請求項１乃至１１のいずれか一項に記載の半導体装置。
  13. 前記コンタクトプラグは、多結晶シリコンからなる、請求項１乃至１２のいずれか一項に記載の半導体装置。
  14. 前記貫通絶縁領域は、互いに離隔して複数個配置される、請求項１乃至１３のいずれか一項に記載の半導体装置。
  15. 第１基板上に設けられ、前記第１基板において垂直に延在されるコンタクトプラグを含む第１領域と、
    前記第１基板の上部に配置される第２基板上に設けられ、前記第２基板上において垂直に延在されるチャネルを含む第２領域と、
    前記第２基板を貫通して前記コンタクトプラグの上面全体と接触する貫通絶縁領域と、を含み、
    前記コンタクトプラグは、前記第１基板を前記貫通絶縁領域と直接接続している、
    半導体装置。
  16. 前記貫通絶縁領域は、前記チャネルより高い高さを有する、請求項１５に記載の半導体装置。
  17. 前記貫通絶縁領域は、上面より狭い下面を有する、請求項１５又は１６に記載の半導体装置。
  18. 第１基板上に周辺回路をなす回路素子を形成する段階と、
    前記第１基板上において垂直に延在される少なくとも一つのコンタクトプラグを形成する段階と、
    前記少なくとも一つのコンタクトプラグと連結される第２基板を形成する段階と、
    前記第２基板上に犠牲層及び層間絶縁層を交互に積層する段階と、
    前記犠牲層及び前記層間絶縁層を貫通するチャネルを形成する段階と、
    前記第２基板を貫通し、前記コンタクトプラグの上面全体と接触する貫通絶縁領域を形成する段階と、
    前記犠牲層を除去し、前記犠牲層が除去された領域にゲート電極を形成する段階と、を含み、
    前記コンタクトプラグは、前記第１基板を前記貫通絶縁領域と直接接続し、前記貫通絶縁領域内に配線構造は形成されない、
    半導体装置の製造方法。
  19. 前記貫通絶縁領域を形成する段階は、前記チャネルを形成する段階以後に行われる、請求項１８に記載の半導体装置の製造方法。
  20. 前記貫通絶縁領域を形成する段階は、
    前記犠牲層、前記層間絶縁層、及び前記第２基板を貫通する開口部を形成する段階と、
    前記開口部に絶縁物質を充填する段階と、を含む、請求項１８又は１９に記載の半導体装置の製造方法。
  21. 前記開口部により、前記少なくとも一つのコンタクトプラグと前記第２基板とが分離される、請求項２０に記載の半導体装置の製造方法。
  22. 前記第２基板を貫通する配線領域を形成する段階をさらに含み、
    前記配線領域を形成するための配線領域の開口部が、前記貫通絶縁領域を形成するための前記開口部とともに形成される、請求項２０に記載の半導体装置の製造方法。
  23. 前記配線領域内に導電性プラグを形成する段階をさらに含む、請求項２２に記載の半導体装置の製造方法。
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