KR102589594B1 - 반도체 메모리 소자 - Google Patents

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Abstract

본 발명의 실시예에 따른 반도체 메모리 소자는 제 1 기판 상에 배치된 주변회로 게이트 패턴, 상기 주변회로 게이트 패턴과 이격되고, 상기 제 1 기판 내에 배치된 불순물 영역, 상기 주변회로 게이트 패턴 상에 배치된 셀 어레이 구조체, 상기 주변회로 게이트 패턴 및 상기 셀 어레이 구조체 사이에 배치된 제 2 기판 및 상기 불순물 영역과 접촉하며, 상기 제 1 기판과 상기 제 2 기판 사이에 배치되어 이들 사이를 전기적으로 연결하는 비아를 포함할 수 있다.

Description

반도체 메모리 소자{SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 메모리 소자에 관한 것으로, 더욱 상세하게는 3차원 반도체 메모리 소자에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 장치의 집적도를 증가시키는 것이 요구되고 있다. 반도체 장치의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다. 종래의 2차원 또는 평면적 반도체 장치의 경우, 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 장치의 집적도가 증가하고는 있지만 여전히 제한적이다.
이러한 한계를 극복하기 위해, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 메모리 장치들이 제안되고 있다. 그러나, 3차원 반도체 메모리 장치의 대량 생산을 위해서는, 비트당 제조 비용을 2차원 반도체 장치의 그것보다 줄일 수 있으면서 신뢰성 있는 제품 특성을 구현할 수 있는 공정 기술이 요구되고 있다.
본 발명이 해결하고자 하는 과제는 신뢰성이 보다 개선된 반도체 메모리 소자를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 실시예에 따른 반도체 메모리 소자는 제 1 기판 상에 배치된 주변회로 게이트 패턴, 상기 주변회로 게이트 패턴과 이격되고, 상기 제 1 기판 내에 배치된 불순물 영역, 상기 주변회로 게이트 패턴 상에 배치된 셀 어레이 구조체, 상기 주변회로 게이트 패턴 및 상기 셀 어레이 구조체 사이에 배치된 제 2 기판 및 상기 불순물 영역과 접촉하며, 상기 제 1 기판과 상기 제 2 기판 사이에 배치되어 이들 사이를 전기적으로 연결하는 비아를 포함할 수 있다.
상기 불순물 영역의 도전형은 상기 제 1 기판의 도전형과 다를 수 있다.
상기 주변회로 게이트 패턴의 일측의 상기 제 1 기판 내에 배치된 소오스/드레인 영역 및 상기 제 1 기판과 상기 제 2 기판 사이에 배치되고, 상기 소오스/드레인 영역과 접촉하는 콘택 플러그를 더 포함하되, 상기 비아의 상부면은 상기 제 2 기판의 하부면과 공면을 가지고, 상기 콘택 플러그의 상부면은 상기 제 2 기판의 상기 하부면 보다 낮은 레벨에 위치할 수 있다.
상기 불순물 영역은 제 1 불순물 영역 및 상기 제 1 불순물 영역을 감싸는 제 2 불순물 영역을 포함하되, 상기 제 1 불순물 영역의 농도는 상기 제 2 불순물 영역의 농도보다 클 수 있다.
상기 제 1 기판은 주변회로 영역 및 주변회로 영역 내에 배치된 접지 영역을 포함하고, 상기 제 2 기판은 상기 주변회로 영역과 수직적으로 중첩하는 셀 어레이 영역을 포함하되, 상기 비아는 상기 셀 어레이 영역과 상기 접지 영역 사이에 배치될 수 있다.
상기 제 1 기판은 상기 제 1 기판의 중심부의 일부에 배치된 주변회로 영역 및 상기 제 1 기판의 가장자리부의 일부에 배치된 접지 영역을 포함하고, 상기 제 2 기판은 상기 주변회로 영역과 수직적으로 중첩하는 셀 어레이 영역 및 상기 접지 영역과 수직적으로 중첩하는 콘택 영역을 포함하되, 상기 비아는 상기 콘택 영역과 상기 접지 영역 사이에 배치될 수 있다.
상기 비아는 서로 대향하는 제 1 측벽 및 제 2 측벽을 포함하고, 상기 제 2 기판은 서로 대향하는 제 1 측면 및 제 2 측면을 포함하되, 상기 비아의 상기 제 2 측벽은 상기 제 2 기판의 상기 제 2 측면과 공면을 가지고, 상기 비아의 상기 제 1 측벽은 상기 제 2 기판의 상기 제 1 측면과 상기 제 2 측면 사이에 배치될 수 있다.
상기 비아의 상기 제 2 측벽과 접촉하며, 상기 제 2 기판의 측면을 둘러싸는 분리 패턴을 더 포함하되, 상기 분리 패턴의 두께는 상기 비아의 두께 및 상기 제 2 기판의 두께의 합과 같을 수 있다.
상기 제 2 기판의 측면을 둘러싸는 분리 패턴을 더 포함할 수 있다.
상기 제 1 기판의 평면적은 상기 제 2 기판의 평면적과 상기 분리 패턴의 평면적의 합과 같을 수 있다.
본 발명의 실시예에 따르면, 제 2 기판이 비아를 통해 접지 상태의 제 1 기판과 전기적으로 연결됨으로써, 몰드 구조체에 채널홀들을 형성하기 위한 건식 식각 공정 동안에, 몰드 구조체가 파괴(breakdown)되는 것을 방지할 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 메모리 소자의 셀 어레이를 나타내는 간략 회로도이다.
도 2는 본 발명의 실시예에 따른 반도체 메모리 소자를 포함하는 단위 반도체 칩을 나타낸 평면도이다.
도 3은 본 발명의 실시예에 따른 단위 반도체 칩의 일부에서, 반도체 메모리 소자의 셀 메모리 구조체를 나타낸 평면도이다.
도 4는 본 발명의 실시예에 따른 반도체 메모리 소자를 나타낸 것으로, 도 2의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다.
도 5는 도 4의 A 부분을 확대한 확대도이다.
도 6은 본 발명의 실시예에 따른 반도체 메모리 소자를 나타낸 것으로, 도 2의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다.
도 7은 본 발명의 실시예에 따른 반도체 메모리 소자를 포함하는 단위 반도체 칩을 나타낸 평면도이다.
도 8은 본 발명의 실시예에 따른 반도체 메모리 소자를 나타낸 것으로, 도 7의 Ⅱ-Ⅱ'선 방향으로 자른 단면도이다.
도 9는 본 발명의 실시예에 따른 반도체 메모리 소자를 나타낸 단면도이다.
도 10a 내지 도 15a는 본 발명의 실시예에 따른 반도체 메모리 소자의 제조 방법을 나타낸 평면도들이다.
도 10b 내지 도 15b 및 도 16 내지 도 20은 본 발명의 실시예에 따른 반도체 메모리 소자의 제조 방법을 나타낸 것으로, 도 3 및 도 10a 내지 도 15a의 Ⅰ-Ⅰ'선 방향으로 자른 단면도들이다.
도 21a 내지 도 27a은 본 발명의 실시예에 따른 반도체 메모리 소자의 제조 방법을 나타낸 평면도들이다.
도 21b 내지 도 27b는 본 발명의 실시예에 따른 반도체 메모리 소자의 제조 방법을 나타낸 것으로, 도 21a 내지 도 27a의 Ⅱ-Ⅱ' 방향으로 자른 단면도들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
도 1은 본 발명의 실시예에 따른 반도체 메모리 소자의 셀 어레이를 나타내는 간략 회로도이다.
도 1을 참조하면, 반도체 소자는 공통 소오스 라인(CSL), 복수개의 비트라인들(BL0-BL2) 및 상기 공통 소오스 라인(CSL)과 상기 비트라인들(BL0-BL2) 사이에 배치되는 복수개의 셀 스트링들(CSTR)을 포함할 수 있다.
공통 소오스 라인(CSL)은 반도체 기판 상에 배치되는 도전성 박막 또는 기판 내에 형성되는 불순물 영역일 수 있다. 비트라인들(BL0-BL2)은 반도체 기판으로부터 이격되어 그 상부에 배치되는 도전성 패턴들(예를 들면, 금속 라인)일 수 있다. 비트라인들(BL0-BL2)은 2차원적으로 배열되고, 그 각각에는 복수개의 셀 스트링들(CSTR)이 병렬로 연결될 수 있다. 이에 따라 셀 스트링들(CSTR)은 공통 소오스 라인(CSL) 또는 반도체 기판 상에 2차원적으로 배열될 수 있다.
셀 스트링들(CSTR) 각각은 공통 소오스 라인(CSL)에 접속하는 접지 선택 트랜지스터(GST), 비트라인들(BL0-BL2)에 접속하는 스트링 선택 트랜지스터(SST) 및 접지 및 스트링 선택 트랜지스터들(GST, SST) 사이에 배치되는 복수개의 메모리 셀 트랜지스터들(MCT)로 구성될 수 있다. 접지 선택 트랜지스터(GST), 스트링 선택 트랜지스터(SST) 및 메모리 셀 트랜지스터들(MCT)은 직렬로 연결될 수 있다. 이에 더하여, 공통 소오스 라인(CSL)과 비트라인들(BL0-BL2) 사이에 배치되는, 접지 선택 라인(GSL), 복수개의 워드라인들(WL0-WL3) 및 복수개의 스트링 선택 라인들(SSL0-SSL2)이 접지 선택 트랜지스터(GST), 메모리 셀 트랜지스터들(MCT) 및 스트링 선택 트랜지스터들(SST)의 게이트 전극들로서 각각 사용될 수 있다.
접지 선택 트랜지스터들(GST)은 반도체 기판으로부터 실질적으로 동일한 거리에 배치될 수 있고, 이들의 게이트 전극들은 접지 선택 라인(GSL)에 공통으로 연결되어 등전위 상태에 있을 수 있다. 이를 위해, 접지 선택 라인(GSL)은 공통 소오스 라인(CSL) 및 이에 가장 인접하는 메모리 셀 트랜지스터(MCT) 사이에 배치될 수 있다. 유사하게, 공통 소오스 라인(CSL)으로부터 실질적으로 동일한 거리에 배치되는, 복수의 메모리 셀 트랜지스터들(MCT)의 게이트 전극들 역시 워드라인들(WL0-WL3) 중의 하나에 공통으로 연결되어 등전위 상태에 있을 수 있다. 한편, 하나의 셀 스트링(CSTR)은 공통 소오스 라인(CSL)으로부터의 거리가 서로 다른 복수개의 메모리 셀 트랜지스터들(MCT)로 구성되기 때문에, 공통 소오스 라인(CSL)과 비트라인들(BL0-BL2) 사이에는 다층의 워드라인들(WL0-WL3)이 배치된다.
접지 및 스트링 선택 트랜지스터들(GST, SST) 그리고 메모리 셀 트랜지스터들(MCT)은 채널 구조체를 채널 영역으로 사용하는 모오스 전계 효과 트랜지스터(MOSFET)일 수 있다. 다른 실시예에 따르면, 채널 구조체는, 접지 선택 라인(GSL), 워드라인들(WL0-WL3) 및 스트링 선택 라인들(SSL)과 함께, 모오스 커패시터(MOS capacitor)를 구성할 수 있다. 이 경우, 접지 선택 트랜지스터(GST), 메모리 셀 트랜지스터들(MCT) 및 스트링 선택 트랜지스터(SST)은 접지 선택 라인(GSL), 워드라인들(WL0-WL3) 및 스트링 선택 라인들(SSL)으로부터의 기생 전계(fringe field)에 의해 형성되는 반전 영역들(inversion layer)을 공유함으로써 전기적으로 연결될 수 있다.
도 2는 본 발명의 실시예에 따른 반도체 메모리 소자를 포함하는 단위 반도체 칩을 나타낸 평면도이다. 도 3은 본 발명의 실시예에 따른 단위 반도체 칩의 일부에서, 반도체 메모리 소자의 셀 메모리 구조체를 나타낸 평면도이다.도 4는 본 발명의 실시예에 따른 반도체 메모리 소자를 나타낸 것으로, 도 2의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다. 도 5는 도 4의 A 부분을 확대한 확대도이다.
도 2 내지 도 4를 참조하면, 반도체 메모리 소자를 포함하는 단위 반도체 칩은 제 1 기판(10), 제 1 기판(10)에 배치되는 주변 트랜지스터(PT), 주변 트랜지스터(PT) 상에 배치되고, 제 1 기판(10)과 수직적으로 중첩하는 제 2 기판(100) 및 제 2 기판(100) 상에 배치된 셀 어레이 구조체(CAS)를 포함할 수 있다.
제 1 기판(10) 내에 소자 분리막(12)이 배치될 수 있다. 소자 분리막(12)은 제 1 기판(10)의 활성 영역들을 정의할 수 있다. 제 1 기판(10)의 활성 영역들은 주변 트랜지스터들이 배치되는 주변회로 영역(PR) 및 접지 영역(GR)을 포함할 수 있다. 일 예로, 접지 영역(GR)은 주변회로 영역(PR) 내에 배치될 수 있다. 일 예로, 접지 영역(GR)은 주변회로 영역(PR)의 일부 영역에 해당될 수 있다. 도면 상에 도시하지 않았지만, 접지 영역(GR)은 복수 개로 제 1 기판(10)의 주변회로 영역(PR) 내에 배치될 수 있다.
제 1 기판(10)은 예를 들어, 단결정 실리콘 기판, 실리콘-저머늄 기판, 저머늄 기판 또는 단결정 실리콘 기판에 성장된 단결정 에피택시얼층(epitaxial layer)일 수 있다. 일 예로, 제 1 기판(10)은 제 1 도전형(예를 들어, P형)을 가질 수 있다.
제 1 기판(10)의 주변회로 영역(PR)에 주변 트랜지스터(PT)가 배치될 수 있다. 주변 트랜지스터(PT)는 제 1 기판(10)의 상부면 상에 배치된 주변회로 게이트 전극(PGE), 주변회로 게이트 전극(PGE)의 양측의 제 1 기판(10) 내에 배치된 소오스/드레인 영역들(14)을 포함할 수 있다. 주변회로 게이트 전극(PGE)는 게이트 도전패턴(18) 및 게이트 도전패턴(18)과 제 1 기판(10)의 상부면 사이에 배치된 게이트 절연패턴(16)을 포함할 수 있다. 주변 트랜지스터(PT)는 도 1을 참조하여 설명한 비트 라인들(BL), 워드 라인들(WL0~WL3), 공통 소스 라인들(CSL), 접지 선택 라인들(GSL), 및 스트링 선택 라인들(SSL) 중 적어도 일부에 전기적으로 연결되어, 이들의 동작을 제어하기 위한 것일 수 있다.
제 1 기판(10) 상에 소오스/드레인 영역들(14) 중 어느 하나와 접촉하는 콘택 플러그(20) 및 콘택 플러그(20)와 연결된 도전 라인(22)이 배치될 수 있다. 도면에 도시하지 않았지만, 콘택 플러그(20)는 복수 개로 제공되어, 소오스/드레인 영역들(14) 상에 각각 배치될 수 있다.
제 1 기판(10)의 접지 영역(GR) 내에 불순물 영역(26)이 배치될 수 있다. 불순물 영역(26)은 주변 트랜지스터(PT)와 이격되어 배치될 수 있다. 불순물 영역(26)은 제 1 기판(10)의 도전형과 다른 제 2 도전형(예를 들어, N형)을 가질 수 있다. 불순물 영역(26)은 제 1 불순물 영역(26a) 및 제 1 불순물 영역(26a)을 감싸는 제 2 불순물 영역(26b)을 포함할 수 있다. 일 예로, 제 1 불순물 영역(26a)의 농도는 제 2 불순물 영역(26b)의 농도보다 클 수 있다.
제 1 기판(10) 상에 제 1 층간 절연막(24)이 배치될 수 있다. 제 1 층간 절연막(24)은 주변 트랜지스터(PT), 콘택 플러그(20) 및 도전 라인(22)을 덮을 수 있다. 제 1 층간 절연막(24)은 예를 들어, 실리콘 산화막, 실리콘 질화막, 또는 실리콘 산화질화막을 포함할 수 있다.
제 1 층간 절연막(24) 상에 제 2 기판(100)이 배치될 수 있다. 제 2 기판(100)은 셀 어레이 영역(CAR) 및 셀 어레이 영역(CAR)의 둘레의 콘택 영역(CR)을 포함할 수 있다. 일 예로, 제 1 기판(10)의 주변회로 영역(PR)의 전체는 제 2 기판(100)의 셀 어레이 영역(CAR)의 일부와 수직적으로 중첩될 수 있다. 제 2 기판(100)은 단결정 또는 다결정 구조의 반도체막을 포함할 수 있다. 일 예로, 제 2 기판(100)은 폴리 실리콘막을 포함할 수 있다.
제 1 층간 절연막(24)을 내에 배치되며, 불순물 영역(26)과 접촉하는 비아(28)가 배치될 수 있다. 일 예로, 비아(28)는 제 1 기판(10)의 주변회로 영역(PR)과 제 2 기판(100)의 셀 어레이 영역(CAR) 사이에 배치될 수 있다. 비아(28)는 제 1 기판(10)과 제 2 기판(100) 사이를 전기적으로 연결할 수 있다. 비아(28)의 하부면(27a)은 불순물 영역(26)과 접촉할 수 있고, 비아(28)의 상부면(27b)은 제 2 기판(100)의 하부면과 공면을 가질 수 있다. 그리고, 비아(28)의 상부면(27b)은 콘택 플러그(20)의 상부면 보다 높은 레벨에 위치할 수 있다. 비아(28)는 예를 들어, 폴리 실리콘막을 포함할 수 있다.
일 예에 따르면, 셀 어레이 구조체에 포함된 메모리 셀들의 지우기(Erase) 동작 시, 제 2 기판(100)에 고전압이 인가된다. 이때, 전류가 비아(28)를 통해 제 2 기판(100)에서 제 1 기판(10)으로 흐르는 것을 방지하기 위해 불순물 영역(26)은 제 1 기판(10)과 다른 도전형을 갖도록 형성될 수 있다.
제 2 기판(100)의 측면을 감싸는 분리 패턴(30)이 배치될 수 있다. 분리 패턴(30)의 상부면(31b)은 제 2 기판(100)의 상부면과 공면을 가질 수 있다. 분리 패턴(30)의 하부면(31a)은 제 2 기판(100)의 하부면 보다 낮은 레벨에 배치될 수 있다. 다시 말해, 분리 패턴(30)의 하부면(31a)은 제 1 층간 절연막(24) 내에 배치될 수 있다. 일 예로, 제 2 기판(100)의 두께(T1)는 분리 패턴(30)의 두께(T2) 보다 얇을 수 있다. 이와 달리, 도면에 도시하지 않았지만, 제 2 기판(100)의 두께(T1)는 분리 패턴(30)의 두께(T2)와 동일할 수 있다. 도 2에 도시된 것과 같이, 제 2 기판(100)의 평면적과 분리 패턴(30)의 평면적의 합은 제 1 기판(10)의 평면적과 동일할 수 있다. 분리 패턴(30)은 예를 들어, 실리콘 산화막, 실리콘 질화막 또는 실리콘 산화질화막을 포함할 수 있다.
제 2 기판(100) 상에 셀 어레이 구조체(CAS)가 배치될 수 있다. 셀 어레이 구조체(CAS)은 복수 개의 적층 구조체들(ST)을 포함할 수 있다. 적층 구조체들(ST)은 셀 어레이 영역(CAR) 및 콘택 영역(CR)의 제 2 기판(100) 상에 배치될 수 있다. 적층 구조체들(ST)은 제 2 기판(100)의 상부면 상에서 제 2 방향(Y)으로 이격 배치될 수 있다. 적층 구조체들(ST)은 제 2 방향(Y)에 교차하는 제 1 방향(X)으로 연장될 수 있다.
적층 구조체들(ST) 사이의 제 2 기판(100) 내에 셀 불순물 영역(CSR)이 배치될 수 있다. 셀 불순물 영역(CSR)은 제 1 방향(X)으로 연장될 수 있다. 셀 불순물 영역(CSR)은 도 1에 도시된 공통 소오스 라인(CSL)에 해당될 수 있다. 이 경우, 셀 불순물 영역(CSR)은 제 2 기판(100)과 다른 도전형(예를 들어, N형)을 가질 수 있다.
적층 구조체들(ST) 각각은 절연 패턴들(111a-117a) 및 게이트 전극들(140)을 포함할 수 있다. 절연 패턴들(111a-117a) 및 게이트 전극들(140)은 제 2 기판(100)의 상부면에 수직 방향(제 3 방향(Z))으로 교대로 그리고 반복적으로 적층될 수 있다.
게이트 전극들(140)은 제 1 방향(X)으로 연장될 수 있다. 제 1 방향(X)으로의 게이트 전극들(140)의 길이들은 서로 다를 수 있다. 예를 들어, 게이트 전극들(140)의 길이는 제 2 기판(100)과 멀어질수록 점차적으로 짧아질 수 있다. 일 예로, 제 2 기판(100)의 콘택 영역(CR) 상에 배치된 게이트 전극들(140)의 단부들은 계단식 형태를 가질 수 있다. 이에 따라, 게이트 전극들(140) 각각의 단부는 제 2 기판(100)의 콘택 영역(CR) 상에서 노출될 수 있다.
게이트 전극들(140)은 접지 선택 게이트 전극(GSL), 셀 게이트 전극들(WL) 및 스트링 선택 게이트 전극(SSL)을 포함할 수 있다. 상세하게, 접지 선택 게이트 전극(GSL)은 최하부에 배치된 게이트 전극(140)에 해당될 수 있다. 스트링 선택 게이트 전극(SSL)은 최상부에 배치된 게이트 전극(140)에 해당될 수 있다. 그리고, 셀 게이트 전극들(WL)은 최하부 게이트 전극과 최상부 게이트 전극 사이에 배치된 게이트 전극들(140)에 해당될 수 있다. 게이트 전극들(140)은 도핑된 실리콘, 금속(예를 들어, 텅스텐, 구리, 알루미늄 등), 도전성 금속 질화물(예를 들어, 질화티타늄, 질화탄탈늄), 또는 전이금속(예를 들어, 티타늄, 탄탈늄 등) 중 적어도 어느 하나를 포함할 수 있다.
절연 패턴들(111a-117a) 각각은 게이트 전극들(140) 사이에 배치될 수 있다. 절연 패턴들(111a-117a)은 제 1 방향(X)으로 연장될 수 있다. 제 1 방향(X)으로의 절연 패턴들(111a-117a) 각각의 길이는 서로 다를 수 있다. 예를 들어, 절연 패턴들(111a-117a)의 길이는 제 2 기판(100)과 멀어질수록 점차적으로 짧아질 수 있다. 절연 패턴들(111a-117a) 각각의 길이는 절연 패턴들(111a-117a) 각각의 바로 아래에 배치된, 게이트 전극(140)의 길이와 동일할 수 있다. 이에 따라, 절연 패턴들(111a-117a)은 콘택 영역(CR) 상에 노출된 게이트 전극들(140)의 단부들의 상부면들을 덮을 수 있다.
제 2 기판(100)과 분리 패턴(30) 상에 층간 절연 패턴(125a)이 배치될 수 있다. 층간 절연 패턴(125a)은 제 2 기판(100)의 콘택 영역(CR) 상에 배치된 절연 패턴들(111a-116a)의 단부들 및 적층 구조체들(ST)에 의해 노출된 제 2 기판(100)의 상부면 및 분리 패턴(30)의 상부면을 덮을 수 있다. 층간 절연 패턴(125a)은 예를 들어, 실리콘 산화막을 포함할 수 있다.
제 2 기판(100)의 상부면에 대해 수직 방향(Z)으로 각 적층 구조체들(ST)을 관통하는 수직 채널부들(VC)이 배치될 수 있다. 구체적으로, 수직 채널부들(VC)은 절연 패턴들(111a-117a) 및 게이트 전극들(140)을 관통하여, 제 2 기판(100)과 전기적으로 연결될 수 있다. 평면적 관점에서, 수직 채널부들(VC)은 제 2 방향(Y)으로 지그재그 형태 또는 일렬 형태로 배열될 수 있다. 수직 채널부들(VC)은 속이 빈 파이프 형태, 실린더 형태 또는 컵 형태와 같은 일부 형태를 포함할 수 있다. 수직 채널부들(VC)은 단일막 또는 복수 개의 막들로 구성될 수 있다. 수직 채널부들(VC)은 다결정 실리콘막, 유기 반도체막 및 탄소 나노 구조체들 중의 한가지일 수 있다.
각 수직 채널부들(VC)과 적층 구조체(ST) 사이에 전하 저장 구조체(DS)가 배치될 수 있다. 구체적으로, 전하 저장 구조체(DS)는 게이트 전극들(140) 각각과 수직 채널부(VC) 사이에 배치되며, 수직 채널부(VC)의 측벽을 따라 제 3 방향(Z)으로 연장될 수 있다. 전하 저장 구조체(DS)는 수직 채널부(VC)의 외 측벽을 감싸는 형상을 가질 수 있다.
도 5에 도시된 것과 같이, 전하 저장 구조체(DS)는 블로킹 절연막(BLL), 전하 저장막(CTL) 및 터널 절연막(TL)을 포함할 수 있다. 블로킹 절연막(BLL)은 수직 채널부(VC)와 게이트 전극(GE) 사이에 배치될 수 있고, 터널 절연막(TL)은 블로킹 절연막(BLL)과 수직 채널부(VC) 사이에 배치될 수 있다. 전하 저장막(CTL)은 블로킹 절연막(BLL)과 터널 절연막(TL) 사이에 배치될 수 있다. 블로킹 절연막(BLL)은 실리콘 산화막 또는 고유전막(예를 들어, 알루미늄 옥사이드(Al2O3), 하프늄옥사이드(HfO2))을 포함할 수 있고, 전하 저장막(CTL)은 실리콘 질화막을 포함할 수 있고, 터널 절연막(TL)은 실리콘 산화막 또는 고유전막(예를 들어, 알루미늄 옥사이드(Al2O3), 하프늄옥사이드(HfO2))을 포함할 수 있다.
수직 채널부(VC)에 의해 둘러싸인 내부 공간 내에 갭필막(127)이 배치될 수 있다. 갭필막(127)은 절연물질을 포함할 수 있으며, 예를 들어, 실리콘 산화막, 실리콘 질화막 또는 실리콘 산화질화막을 포함할 수 있다.
다시 도 4를 참조하면, 수직 채널부(VC), 전하 저장 구조체(DS) 및 갭필막(127)의 상부부분들에 패드(D)가 배치될 수 있다. 패드(D)는 수직 채널부(VC)와 전기적으로 연결될 수 있다. 패드(D)는 도전물질 또는 수직 채널부(VC)와 다른 도전형의 불순물로 도핑된 반도체 물질을 포함할 수 있다.
전하 저장 구조체(DS)와 각 게이트 전극들(140) 사이에 수평 절연막(150)이 배치될 수 있다. 수평 절연막(150)은 게이트 전극(140)의 상부면 및 하부면 상으로 연장될 수 있다. 수평 절연막(150)은 예를 들어, 실리콘 산화막(예를 들어, SiO2) 또는 고 유전막(예를 들어, 알루미늄 옥사이드(Al2O3), 하프늄옥사이드(HfO2))을 포함할 수 있다.
층간 절연 패턴(125a) 및 적층 구조체들(ST) 상에 제 2 층간 절연막(160)이 배치될 수 있다. 제 2 층간 절연막(160)은 최상부 절연 패턴(117a)의 상부면, 패드(D)의 상부면 및 층간 절연 패턴(125a)의 상부면을 덮을 수 있다. 제 2 층간 절연막(160)은 예를 들어, 실리콘 산화막 또는 실리콘 질화막을 포함할 수 있다.
제 2 방향(Y)으로 인접하는 적층 구조체들(ST) 사이에 콘택 구조체(CS)가 배치될 수 있다. 콘택 구조체(CS)는 제 2 기판(100) 상에 배치되며, 제 2 기판(100)의 상부면에 대해 수직 방향(즉, 제 3 방향(Z))으로 신장하여 층간 절연 패턴(125a) 및 제 2 층간 절연막(160)을 관통할 수 있다. 콘택 구조체(CS)는 셀 불순물 영역(CSR)과 전기적으로 연결될 수 있다. 콘택 구조체(CS)는 셀 불순물 영역(CSR)을 따라 제 1 방향(X)으로 연장될 수 있다. 평면적 관점에서, 콘택 구조체(CS)는 제 1 방향(X)으로 연장된 직사각형 형상 또는 라인 형상을 가질 수 있다.
콘택 구조체(CS)는 스페이서(171) 및 공통 소오스 콘택(173)을 포함할 수 있다. 공통 소오스 콘택(173)은 불순물 영역(CSR)과 전기적으로 연결될 수 있다. 공통 소오스 콘택(173)은 예를 들어, 금속 물질(텅스텐, 구리 또는 알루미늄) 또는 전이금속 물질(티타늄 또는 탄탈륨)을 포함할 수 있다. 스페이서(171)는 공통 소오스 콘택(173)과 적층 구조체(ST) 사이에 배치될 수 있다. 스페이서(171)는 예를 들어, 절연물질(예를 들어, 실리콘 산화막 또는 실리콘 질화막)을 포함할 수 있다.
제 2 층간 절연막(160) 상에 제 3 층간 절연막(180)이 배치될 수 있다. 제 3 층간 절연막(180)은 콘택 구조체(CS)의 상부면 및 제 2 층간 절연막(160)의 상부면을 덮을 수 있다. 제 3 층간 절연막(180)은 예를 들어, 실리콘 산화막 또는 실리콘 질화막을 포함할 수 있다.
제 2 기판(100)의 콘택 영역(CR) 상에 배치된 게이트 전극들(140)의 단부들 상에 셀 콘택 플러그들(CGCP)이 배치될 수 있다. 셀 콘택 플러그들(CGCP) 각각은 게이트 전극들(140) 각각과 전기적으로 연결될 수 있다. 최상부 셀 콘택 플러그(CGCP)는 제 3 및 제 2 층간 절연막들(180, 160) 및 최상부 절연 패턴(117a)을 관통하여, 최상부 게이트 전극(140)의 단부의 상부면 상에 배치될 수 있다. 최상부 셀 콘택 플러그(CGCP)를 제외한 나머지 셀 콘택 플러그들(CGCP) 은 제 3 및 제 2 층간 절연막들(180, 160), 및 층간 절연 패턴(125a)을 관통하여, 게이트 전극들(140)의 단부들 각각의 상부면 상에 배치될 수 있다. 셀 콘택 플러그들(CGCP)은 금속(텅스텐, 구리 또는 알루미늄), 도전성 금속 질화물(예를 들어, 질화티타늄, 질화탄탈늄), 및 전이금속(티타늄 또는 탄탈륨) 중 적어도 하나를 포함할 수 있다.
셀 콘택 플러그들(CGCP) 상에 글로벌 워드 라인들(GWL)이 배치될 수 있다. 글로벌 워드 라인들(GWL)은 셀 콘택 플러그들(CGCP)과 전기적으로 연결될 수 있다. 글로벌 워드 라인들(GWL)은 금속 물질(예를 들어, 텅스텐, 구리)을 포함할 수 있다.
패드들(D) 상에 비트라인 콘택 플러그들(BPLG)이 배치될 수 있다. 비트라인 콘택 플러그들(BPLG)은 제 2 기판(100)의 셀 어레이 영역(CAR) 상에 배치된 제 3 및 제 2 층간 절연막들(180, 160)을 관통하여 패드들(D)과 전기적으로 연결될 수 있다. 비트라인 콘택 플러그(BPLG)는 금속(텅스텐, 구리 또는 알루미늄), 도전성 금속 질화물(예를 들어, 질화티타늄, 질화탄탈늄), 및 전이금속(티타늄 또는 탄탈륨) 중 적어도 하나를 포함할 수 있다.
비트라인 콘택 플러그들(BPLG) 상에 비트 라인들(BL)이 배치될 수 있다. 비트 라인들(BL)은 도 3에 도시된 것과 같이, 적층 구조체들(ST)을 제 2 방향(Y)으로 가로지를 수 있다. 비트 라인들(BL) 각각은 비트라인 콘택 플러그들(BPLG)을 통해 제 2 방향(Y)으로 배열된 수직 채널부들(VC)과 전기적으로 연결될 수 있다.
도 6은 본 발명의 실시예에 따른 반도체 메모리 소자를 나타낸 것으로, 도 2의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다. 설명의 간결함을 위해, 본 발명의 일 실시예에 따른 반도체 메모리 소자에서 설명된 동일한 구성요소에 대해서는 동일한 도면부호를 사용하며, 중복되는 설명은 생략하기로 한다.
도 6을 참조하면, 수직 채널부들(VC) 각각과 제 2 기판(100) 사이에 반도체 기둥(SP)이 배치될 수 있다. 반도체 기둥(SP)은 제 2 기판(100)의 상부면 상에 배치되며, 최하부 게이트 전극(140)을 관통할 수 있다. 수직 채널부(VC)는 반도체 기둥(SP)과 접촉하여 전기적으로 연결될 수 있다. 반도체 기둥(SP)은 제 2 기판(10)과 동일한 도전형의 반도체 또는 진성 반도체일 수 있다. 예를 들어, 반도체 기둥(SP)은 폴리 실리콘 또는 p형 도전형을 갖는 반도체일 수 있다.
도 7은 본 발명의 실시예에 따른 반도체 메모리 소자를 포함하는 단위 반도체 칩을 나타낸 평면도이다. 도 8은 본 발명의 실시예에 따른 반도체 메모리 소자를 나타낸 것으로, 도 7의 Ⅱ-Ⅱ'선 방향으로 자른 단면도이다. 설명의 간결함을 위해, 본 발명의 일 실시예에 따른 반도체 메모리 소자에서 설명된 동일한 구성요소에 대해서는 동일한 도면부호를 사용하며, 중복되는 설명은 생략하기로 한다.
도 7 및 도 8을 참조하면, 제 1 기판(10)은 주변회로 영역(PR) 및 접지 영역들(GR)을 포함할 수 있다. 접지 영역들(GR)은 주변회로 영역(PR)과 이격되어 배치될 수 있다. 일 예로, 주변회로 영역(PR)은 제 1 기판(10)의 중심부의 일부 영역에 해당될 수 있고, 접지 영역들(GR)은 제 1 기판(10)의 가장자리 부의 일부 영역들에 해당될 수 있다. 제 1 기판(10)의 접지 영역들(GP)은 제 2 기판(100)의 콘택 영역(CR)과 수직적으로 중첩될 수 있다.
제 1 기판(10) 상에 제 1 층간 절연 패턴(24a)이 배치될 수 있다. 제 1 층간 절연 패턴(24a)은 제 1 기판(10)의 주변회로 영역(PR)을 덮고, 접지 영역들(GR)을 노출시킬 수 있다. 제 1 층간 절연 패턴(24a)은 예를 들어, 실리콘 산화막을 포함할 수 있다.
제 1 층간 절연 패턴(24a) 상에 실리콘 구조체(60)가 배치될 수 있다. 실리콘 구조체(60)는 접지 영역들(GR) 상에 배치되며 제 1 층간 절연 패턴(24a) 내에 배치된 실리콘 패턴들(61), 및 실리콘 패턴들(61)으로부터 제 1 층간 절연 패턴(24a)의 상부면 상으로 연장하는 실리콘 층(63)을 포함할 수 있다.
실리콘 패턴들(61) 각각은 서로 대향하는 제 1 측벽(61a) 및 제 2 측벽(61b)을 포함할 수 있다. 이때, 실리콘 패턴(61)의 제 1 측벽(61a)은 제 1 층간 절연 패턴(24a)과 접촉할 수 있고, 실리콘 패턴(61)의 제 2 측벽(61b)은 분리 패턴(30)과 접촉할 수 있다. 실리콘 패턴(61)의 제 2 측벽(61b)은 실리콘 층(63)의 측면들 중 어느 하나와 공면을 이룰 수 있다. 그리고, 실리콘 패턴(61)의 제 1 측벽(61a)은 실리콘 층(63)의 측면들 중 어느 하나와, 측면들 중 어느 하나와 대향하는 측면들 중 다른 하나 사이에 배치될 수 있다. 일 예에서, 실리콘 패턴들(61) 각각은 도 4에서 설명한 비아(28)에 해당될 수 있고, 실리콘 층(63)은 도 4에서 설명한 제 2 기판(100)에 해당될 수 있다.
제 1 기판(10)의 상부면 상에 배치되며, 실리콘 구조체(60)을 둘러싸는 분리 패턴(30)이 배치될 수 있다. 분리 패턴(30)은 실리콘 패턴(61)의 제 2 측벽(61b)과 접촉하면서 실리콘 층(63)의 측면들을 둘러쌀 수 있다. 분리 패턴(30)의 상부면(31b)은 실리콘 층(63)의 상부면과 공면을 가질 수 있고, 분리 패턴(30)의 하부면(31a)은 실리콘 패턴(61)의 하부면과 공면을 가질 수 있다. 분리 패턴(30)의 두께(T2)는 실리콘 패턴(61)의 두께(T3)와 실리콘 층(63)의 두께(T4)의 합과 동일할 수 있다. 이때, 실리콘 패턴(61)의 두께(T3)는 실리콘 패턴(61)의 하부면과 제 1 층간 절연 패턴(24a)의 상부면 사이의 두께와 같을 수 있고, 실리콘 층(63)의 두께(T4)는 제 1 층간 절연 패턴(24a)의 상부면과 실리콘 층(63)의 상부면 사이의 두께와 같을 수 있다.
실리콘 층(63) 상에 배치된 셀 어레이 구조체(CAS)에 대한 설명은 도 3 및 도 4를 참조하여 설명한 일 실시예와 동일하므로 생략하도록 한다.
도 9는 본 발명의 실시예에 따른 반도체 메모리 소자를 나타낸 단면도이다. 설명의 간결함을 위해, 본 발명의 일 실시예에 따른 반도체 메모리 소자에서 설명된 동일한 구성요소에 대해서는 동일한 도면부호를 사용하며, 중복되는 설명은 생략하기로 한다.
도 9를 참조하면, 제 1 기판(10)에 주변 트랜지스터(PT)가 배치될 수 있다. 불순물 영역(26)은 제 1 기판(10) 내에 배치될 수 있고, 제 1 기판(10)과 제 2 기판(100) 사이에 제 1 층간 절연막(24)이 배치될 수 있다. 그리고, 제 1 층간 절연막(24)을 관통하고 불순물 영역(26)과 접촉하여, 제 1 기판(10)과 제 2 기판(100)을 전기적으로 연결하는 비아(28)가 배치될 수 있다.
제 2 기판(100) 상에 복수 개의 적층 구조체들(ST)이 배치될 수 있다. 적층 구조체들(ST) 각각은 제 2 기판(100) 상에 번갈아 적층된 전극들 및 절연 패턴들(104a)을 포함할 수 있다. 일 예에서, 적층 구조체들(ST)은 일방향으로 연장될 수 있으며, 적층 구조체들(ST) 사이에 분리 구조체(CS)가 배치될 수 있다. 분리 구조체(CS)는 절연 물질들(예를 들어, 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막)을 포함할 수 있다.
일 예에서, 전극들은 스트링 선택 라인(SSL), 워드 라인들(WL), 및 접지 선택 라인(GSL)을 포함할 수 있다. 스트링 선택 라인(SSL)은 워드 라인들(WL)과 비트 라인들(BL) 사이에 배치된다. 접지 선택 라인(GSL)은 워드 라인들(WL)과 공통 소스 라인(CSL) 사이에 배치된다. 워드 라인들(WL)은 제 2 기판(100) 상에 수직적으로 적층된다. 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL)은 워드 라인들(WL) 상에 배치될 수 있다. 스트링 선택 라인(SSL)과 접지 선택 라인(GSL)은 수평적으로 서로 이격될 수 있다. 워드 라인들(WL)은 제 2 기판(100)과 스트링 선택 라인(SSL) 사이에 배치되는 제 1 워드 라인들(WL1), 및 제 2 기판(100)과 접지 선택 라인(GSL) 사이에 배치되는 제 2 워드 라인들(WL2)을 포함할 수 있다. 제 1 워드 라인들(WL1)과 제 2 워드 라인들(WL2)은 수평적으로 서로 이격될 수 있다.
적층 구조체들(ST)와 비트 라인들(BL) 사이에 층간 절연막(225)이 배치될 수 있다.
활성 패턴들(AP) 각각은 적층 구조체들(ST)을 관통하는 수직 채널부들 (VC1, VC2) 및 적층 구조체들(ST) 아래에서 수직 채널부들(VC1, VC2)을 연결하는 수평 부분(HS)을 포함할 수 있다. 수직 채널부들(VC1, VC2)은 적층 구조체들(ST)을 관통하는 수직 홀들 내에 제공될 수 있다. 수평 부분(HS)은 제 2 기판(100) 상부의 수평 리세스부 내에 제공될 수 있다. 수직 채널부들 중의 하나(예를 들어, VC2)는 공통 소스 라인(CSL)에 연결되고, 수직 채널부들 중의 다른 하나(예를 들어, VC1)는 비트 라인들(BL) 중의 어느 하나에 연결될 수 있다. 수평 부분(HS)은 제 2 기판(100)과 적층 구조체들(ST) 사이에 제공되어 수직 채널부들(VC1, VC2)을 연결할 수 있다.
보다 구체적으로, 활성 패턴들(AP) 각각에 있어서, 수직 채널부들(VC1, VC2)은 제 1 워드 라인들(WL1)과 스트링 선택 라인(SSL)을 관통하는 제 1 수직 채널부(VC1), 및 제 2 워드 라인들(WL2)과 접지 선택 라인(GSL)을 관통하는 제 2 수직 채널부(VC2)를 포함할 수 있다. 제 1 수직 채널부(VC1)는 비트 라인들(BL) 중 어느 하나에 연결되고, 제 2 수직 채널부(VC2)는 공통 소스 라인(CSL)에 연결될 수 있다. 수평 부분(HS)은 제 1 워드 라인들(WL1)의 아래에서 제 2 워드 라인들(WL2)의 아래로 연장되어 제 1 수직 채널부(VC1) 및 제 2 수직 채널부(VC2)를 연결할 수 있다.
활성 패턴들(AP) 각각은 적층 구조체들(ST)을 관통하여 제 2 기판(100)에 전기적으로 연결되는 반도체 패턴을 포함할 수 있다. 수직 채널부들(VC1, VC2)에서 반도체 패턴은 적층 구조체들(ST)에 형성된 수직 홀들의 내벽을 덮을 수 있다. 수평 부분(HS)에서 반도체 패턴은 제 2 기판(100)에 형성된 수평 리세스부의 내벽을 덮을 수 있다. 반도체 패턴은 반도체 물질을 포함할 수 있다.
도 10a 내지 도 14a는 본 발명의 실시예에 따른 반도체 메모리 소자의 제조 방법을 나타낸 평면도들이다. 도 10b 내지 도 14b 및 도 15 내지 도 20은 본 발명의 실시예에 따른 반도체 메모리 소자의 제조 방법을 나타낸 것으로, 도 3 및 도 10a 내지 도 14a의 Ⅰ-Ⅰ'선 방향으로 자른 단면도들이다.
도 10a 및 도 10b를 참조하면, 제 1 기판(10)은 단위 반도체 칩 영역들(USCR)을 포함할 수 있다. 각 단위 반도체 칩 영역들(USCR)은 도 2에 도시된 최종적인 하나의 단위 반도체 칩이 형성되는 영역일 수 있다.
제 1 기판(10) 내에 소자 분리막(12)이 제공될 수 있다. 소자 분리막(12)은 제 1 기판(10)의 단위 반도체 칩 영역들(USCR) 각각 내에 활성 영역들을 정의할 수 있다. 단위 반도체 칩 영역(USCR) 내에서, 제 1 기판(10)의 활성 영역들은 주변회로 영역(PR) 및 접지 영역(GR)을 포함할 수 있다. 일 예로, 접지 영역(GR)은 주변회로 영역(PR) 내에 배치될 수 있다. 보다 구체적으로, 접지 영역(GR)은 주변회로 영역(PR)의 일부에 해당될 수 있다. 제 1 기판(10)은 예를 들어, 단결정 실리콘 기판, 실리콘-저머늄 기판, 저머늄 기판 또는 단결정 실리콘 기판에 성장된 단결정 에피택시얼층(epitaxial layer)일 수 있다. 제 1 기판(10)은 제 1 도전형(예를 들어, P형)을 가질 수 있다.
제 1 기판(10)의 주변회로 영역(PR) 상에 주변회로 게이트 전극(PGE)이 형성될 수 있다. 주변회로 게이트 전극(PGE)은 제 1 기판(10) 상에 형성된 게이트 절연패턴(16) 및 게이트 절연패턴(16) 상에 형성된 게이트 도전패턴(18)을 포함할 수 있다.
주변회로 게이트 전극(PGE)의 양측의 제 1 기판(10)의 주변회로 영역(PR) 내에 소오스/드레인 영역들(14)이 형성될 수 있다. 소오스/드레인 영역들(14)은 이온 주입 공정을 사용하여, 제 1 기판(10)과 반대의 도전형을 갖는 불순물을 제 1 기판(10) 내에 주입하여 형성될 수 있다. 주변 게이트 전극(PGE) 및 소오스/드레인 영역들(14)은 하나의 주변 트랜지스터(PT)로 구성될 수 있다.
제 1 기판(10) 상에 소오스/드레인 영역들(14) 중 어느 하나와 연결되는 콘택 플러그(20)가 형성될 수 있다. 그리고, 콘택 플러그(20) 상에 콘택 플러그(20)과 연결되는 도전 라인(22)이 형성될 수 있다. 콘택 플러그(20) 및 도전 라인(22)은 예를 들어, 금속 물질(예를 들어, W, Cu) 및 금속 질화물(예를 들어, TiN, WN) 중 어느 하나를 포함할 수 있다.
제 1 기판(10) 상에 제 1 층간 절연막(24)이 형성될 수 있다. 제 1 층간 절연막(24)은 제 1 기판(10)의 상부면, 주변회로 게이트 전극(PGE), 콘택 플러그(20) 및 도전 라인(22)을 덮을 수 있다. 제 1 층간 절연막(24)은 예를 들어, 실리콘 산화막, 실리콘 질화막, 또는 실리콘 산화질화막을 포함할 수 있다.
도 11a 및 도 11b를 참조하면, 제 1 층간 절연막(24) 상에 레지스트 패턴(202)이 형성될 수 있다. 레지스트 패턴(202)은 제 1 기판(10)의 접지 영역(GR)을 노출시킬 수 있다.
레지스트 패턴(202)에 노출된 제 1 층간 절연막(24)을 식각하여, 상기 제 1 층간 절연막(24) 내에 비아홀(204)을 형성할 수 있다. 비아홀(204)에 의해 제 1 기판(10)의 접지 영역(GR)의 제 1 기판(10)의 상부면의 일부가 노출될 수 있다. 식각 공정 후에, 레지스트 패턴(202)은 제거될 수 있다.
도 12a 및 도 12b를 참조하면, 비아홀(204)에 노출된 제 1 기판(10)의 접지 영역(GR) 내에 불순물 영역(26)이 형성될 수 있다. 불순물 영역(26)은 비아홀(204)에 노출된 제 1 기판(10)의 접지 영역(GR) 내에 이온 주입 공정을 수행하여 예비 불순물 영역을 형성하고, 예비 불순물 영역에 열처리 공정을 수행하여, 예비 불순물 영역에 포함된 불순물을 확산시켜 형성될 수 있다. 불순물 영역(26)의 도전형은 제 1 기판(10)의 도전형과 다를 수 있다. 일 예로, 제 1 기판(10)이 P형의 도전형을 가질 경우, 불순물 영역(26)은 N형 불순물이 도핑된 N형 도전형을 가질 수 있다.
불순물 영역(26)은 제 1 불순물 영역(26a) 및 제 1 불순물 영역(26a)을 감싸는 제 2 불순물 영역(26b)을 포함할 수 있다. 일 예로, 제 1 불순물 영역(26a)의 농도는 제 2 불순물 영역(26b)을 농도 보다 클 수 있다.
도 13a 및 도 13b를 참조하면, 비아홀(204) 내에 비아(28)가 형성될 수 있다. 비아(28)는 제 1 층간 절연막(24) 상에 비아홀(204)을 채우는 도전막(미도시)을 형성하고, 제 1 층간 절연막(24)의 상부면이 노출될 때까지 도전막에 평탄화 공정을 수행하여 형성될 수 있다. 비아(28)는 예를 들어, 폴리 실리콘을 포함할 수 있다.
도 14a 및 도 14b를 참조하면, 제 1 층간 절연막(24) 상에 제 2 기판(100)을 형성할 수 있다. 제 2 기판(100)은 제 1 층간 절연막(24)의 상부면 및 비아(28)의 상부면을 덮는 실리콘 막(미도시)을 형성하고, 실리콘 막을 패터닝하여 형성될 수 있다. 제 2 기판(100)은 단위 반도체 칩 영역들(USCR) 각각 상에 각각 형성될 수 있다. 도 3에 도시된 것과 같이, 제 2 기판(100)은 셀 어레이 영역(CAR) 및 셀 어레이 영역(CAR) 둘레의 콘택 영역(CR)을 포함할 수 있다.
제 2 기판(100)을 형성한 후에, 인접하는 제 2 기판들(100) 사이에 식각 영역(210)이 형성될 수 있다. 식각 영역(210)은 패터닝 공정에 의해 실리콘 막이 패터닝된 부분에 해당될 수 있다. 식각 영역(210)을 통해, 인접하는 제 2 기판들(100) 사이에 배치된 제 1 층간 절연막(24)의 일부가 노출될 수 있다.
도 15a 및 도 15b를 참조하면, 식각 영역(210) 내에 분리 패턴(30)이 형성될 수 있다. 분리 패턴(30)은 제 1 층간 절연막(24)의 상부면을 덮고, 식각 영역(210)을 채우는 절연막(미도시)을 형성하고, 제1 층간 절연막(12)의 상부면이 노출될 때까지 절연막에 평탄화 공정을 수행하여 형성될 수 있다.
도 16을 참조하면, 제 2 기판(100) 상에 몰드 구조체(MS)가 형성될 수 있다. 몰드 구조체(MS)는 절연막들(102) 및 희생막들(104)을 포함할 수 있다. 절연막들(102) 및 희생막들(104)은 제 2 기판(100) 상에 교대로 그리고 반복적으로 적층될 수 있다. 희생막들(104)은 절연막들(102)에 대해 식각 선택성을 갖는 물질을 포함할 수 있다. 예를 들어, 희생막들(104)은 실리콘 질화막을 포함할 수 있고, 절연막들(102)은 실리콘 산화막을 포함할 수 있다.
도 17을 참조하면, 제 2 기판(100)의 셀 어레이 영역(CAR) 상에 몰드 구조체(MS)를 패터닝하여 채널홀들(CH)이 형성될 수 있다. 상세하게, 채널홀들(CH)은 몰드 구조체(MS) 상에, 제 2 기판(100)의 셀 어레이 영역(CAR) 상에 몰드 구조체(MS)의 일부분들을 노출시키는 개구부들을 포함하는 마스크 패턴(미도시)을 형성하고, 개구부들에 노출된 절연막들(102) 및 희생막들(104)을 차례로 식각하여 형성될 수 있다. 채널홀들(CH)을 형성하기 위한 패터닝 공정은 제 2 기판(100)의 상부면이 노출될 때까지 진행될 수 있다. 채널홀들(CH)은 이방성 식각에 의하여 제 2 기판(100)으로부터의 높이에 따라 같은 폭을 가질 수 있다. 이와 달리, 채널홀들(CH)은 이방성 식각에 의하여 제 2 기판(100)으로부터의 높이에 따라 다른 폭을 가질 수 있다. 즉, 채널홀들(CH)은 제 2 기판(100)에 대해 경사진 측벽을 가질 수 있다. 이방성 식각 공정은 예를 들어, 건식 식각 공정(예를 들어, 플라즈마 식각 공정)일 수 있다. 채널홀들(CH)은 평면적 관점에서, 원형, 타원형 또는 다각형일 수 있다.
채널홀들(CH)은 건식 식각 공정을 사용하여 몰드 구조체(MS)를 패터닝하여 형성된다. 건식 식각 공정은 몰드 구조체(MS)의 모든 부분에 채널홀들(CH)이 형성될 때까지 진행될 수 있다. 식각 공정이 진행될수록 채널홀들(CH)의 개수가 증가됨에 따라 제 2 기판(100)의 상부면과 접촉하면서 채널홀들(CH) 내에 쌓이는 식각 이온들 및 몰드 구조체(MS)의 상부면 상에 전자들이 증가된다. 이에 따라, 양이온들이 축적된 상태로 플로팅된 제 1 기판(10)과 전자들 사이에 배치된 몰드 구조체(MS)가 파괴(breakdown)되는 문제점이 있다.
일 예에 따르면, 제 2 기판(100)을 비아(28)를 통해 접지 상태의 제 1 기판(10)과 전기적으로 연결시켜 줌으로써, 식각 공정 동안에 몰드 구조체(MS)가 파괴되는 것을 방지할 수 있다.
채널홀들(CH) 내에 전하 저장 구조체(DS)가 형성될 수 있다. 전하 저장 구조체(DS)는 채널홀들(CH) 각각의 측벽 및 채널홀(CH)에 의해 노출된 제 2 기판(100) 상부면의 일부를 컨포말하게 덮을 수 있다. 구체적으로, 전하 저장 구조체(DS)은 채널홀(CH)의 측벽 및 채널홀(CH)에 의해 노출된 제 2 기판(100)의 상부면을 덮는 증착막들(미도시)을 형성하고, 제 2 기판(100)의 상부면 일부가 노출되게 제 2 기판(100)의 상부면을 덮는 증착막들의 일부를 식각하여 형성될 수 있다. 전하 저장 구조체(DS)는 예를 들어, 화학 기상 증착법(CVD) 및 원자 층 증착법(ALD)을 사용하여 형성될 수 있다.
구체적으로, 도 5를 참조하면, 전하 저장 구조체(DS)는 채널홀(CH)의 측벽 및 제 2 기판(100)의 상부면 일부 상에 차례로 형성된 블로킹 절연막(BLL), 전하 저장막(CTL) 및 터널 절연막(TL)을 포함할 수 있다. 블로킹 절연막(BLL)은 예를 들어, 실리콘 산화막 또는 고유전막(예를 들어, Al2O3, HfO2)으로 형성될 수 있고, 전하 저장막(CTL)은 예를 들어, 실리콘 질화막으로 형성될 수 있고, 터널 절연막(TL)은 예를 들어, 실리콘 산화질화막 또는 고 유전막(예를 들어, Al2O3, HfO2)으로 형성될 수 있다.
도 6에 도시된 것과 같이, 전하 저장 구조체(DS)가 형성되기 전에, 채널홀(CH)에 노출된 제 2 기판(100) 상에 반도체 기둥(SP)이 형성될 수 있다. 상세하게, 반도체 기둥(SP)은 채널홀(CH)에 노출된 제 2 기판(10)을 씨드로 사용하여, 선택적 에피텍시얼 성장(selective epitaxial growing)을 진행하여 형성될 수 있다. 반도체 기둥(SP)은 예를 들어, 폴리 실리콘을 포함할 수 있다.
다시 도 17을 참조하면, 전하 저장 구조체(DS)가 형성된 채널홀(CH) 내에 수직 채널부(VC)가 형성될 수 있다. 수직 채널부(VC)는 전하 저장 구조체(DS)의 표면 및 전하 저장 구조체(DS)에 의해 노출된 제 2 기판(100)의 상부면을 컨포말하게 덮을 수 있다. 수직 채널부(VC)는 반도체 물질을 포함할 수 있다. 예를 들어, 수직 채널부(VC)는 다결정 실리콘막, 유기 반도체막, 및 탄소 나노 구조체 중 적어도 하나를 포함할 수 있다.
수직 채널부(VC)로 둘러싸인 채널홀(CH) 내의 나머지 영역 내에 갭필막(127)이 형성될 수 있다. 갭필막(127)은 채널홀(CH)을 완전히 채울 수 있다. 갭필막(127)은 에스오지(SOG) 기술을 이용하여 형성될 수 있다. 갭필막(127)은 절연 물질을 포함할 수 있으며, 예를 들어, 실리콘 산화막 및 실리콘 질화막 중 어느 하나일 수 있다.
전하 저장 구조체(DS), 수직 채널부(VC), 및 갭필막(127)의 상부들에 패드(D)가 형성될 수 있다. 패드(D)는 전하 저장 구조체(DS), 수직 채널부(VC) 및 갭필막(127)의 상부 영역들을 식각하여 리세스 영역을 형성한 후, 리세스 영역 내에 도전 물질을 채워 형성될 수 있다. 다른 예로, 패드(D)는 수직 채널부(VC)의 상부 영역에 수직 채널부(VC)와 다른 도전형의 불순물을 도핑하여 형성될 수 있다.
제 2 기판(100)의 셀 어레이 영역(CAR) 상에 형성된 몰드 구조체(MS) 상에 마스크 패턴(미도시)이 형성될 수 있다. 그리고, 마스크 패턴에 노출된 제 2 기판(100)의 콘택 영역(CR) 상에 형성된 몰드 구조체(MS)를 식각할 수 있다. 이에 따라, 제 2 기판(100)의 콘택 영역(CR) 상에 형성된 몰드 구조체(MS)는 계단식 구조로 형성될 수 있다.
기판(10)의 콘택 영역(CR) 상에 형성된 몰드 구조체(MS)를 계단식 구조로 형성하기 위해서는 마스크 패턴의 수평적인 면적을 감소시키는 공정과 마스크 패턴의 수평적인 면적이 감소됨에 따라 절연막들(102) 및 희생막들(104)의 식각 식각하는 공정이 반복될 수 있다. 마스크 패턴의 수평적 면적을 감소시키는 공정과 절연막들(102) 및 희생막들(104)을 식각시키는 공정을 반복적으로 진행하게 되면, 제 2 기판(100)의 콘택 영역(CR) 상에 형성된 몰드 구조체(MS)는 계단식 구조로 형성될 수 있다. 예를 들어, 희생막들(104) 및 절연막들(102)은 제 2 기판(100)으로부터 멀어질수록 수평적인 면적이 감소할 수 있다. 식각 공정 후에, 분리 패턴(30)의 상부면이 노출될 수 있다. 제 2 기판(100)의 셀 어레이 영역(CAR) 상에 남아있는 마스크 패턴은 제거될 수 있다.
제 2 기판(100)의 패드 영역(CR) 상에 층간 절연 패턴(125a)이 형성될 수 있다. 층간 절연 패턴(125a)은 몰드 구조체(MS) 및 제 2 기판(100)의 상부면 및 분리 패턴(30)의 상부면을 덮는 절연막(미도시)을 형성하고, 최상부 절연막(102)의 상부면에 노출될 때까지 절연막(미도시)에 평탄화 공정을 수행하여 형성될 수 있다. 층간 절연 패턴(125a)은 제 2 기판(100)의 패드 영역(CR) 상에 배치된 제 2 기판(100)의 상부면, 분리 패턴(30)의 상부면 및 제 2 기판(100)의 패드 영역(CR) 상에 적층된 계단식 형태의 몰드 구조체(MS)의 표면을 덮을 수 있다. 층간 절연 패턴(125a)의 상부면은 최상부 절연막(102)의 상부면과 공면을 이룰 수 있다.
층간 절연 패턴(125a)은 예를 들어, PVD(Physical Vapor Deposition) 방법, CVD(Chemical Vapor Deposition)방법, SACVD(Sub-Atmospheric Chemical Vapor Deposition)방법, LPCVD(Low Pressure Chemical Vapor Deposition)방법, PECVD(Plasma Enhanced Chemical Vapor Deposition)방법 또는 HDP CVD(High Density Plasma Chemical Vapor Deposition)방법을 사용하여 형성될 수 있다.
층간 절연 패턴(125a)은 희생막들(104)에 대해 식각 선택성을 갖는 물질로 형성될 수 있다. 층간 절연 패턴(125a)은 예를 들어, 고밀도플라즈마(HDP) 산화막, TEOS(TetraEthylOrthoSilicate), PE-TEOS(Plasma Enhanced TetraEthylOrthoSilicate), O3-TEOS(O3-Tetra Ethyl Ortho Silicate), USG(Undoped Silicate Glass), PSG(PhosphoSilicate Glass), BSG(Borosilicate Glass), BPSG(BoroPhosphoSilicate Glass), FSG(Fluoride Silicate Glass), SOG(Spin On Glass), TOSZ(Tonen SilaZene) 또는 이들의 조합으로 이루어질 수 있다. 또한, 층간 절연 패턴(125a)은 실리콘 질화물, 실리콘 산질화물 또는 낮은 유전율을 가지는 low-k 물질을 포함할 수도 있다.
도 18을 참조하면, 층간 절연 패턴(125a) 및 몰드 구조체들(MS) 상에 제 2 층간 절연막(160)을 형성할 수 있다. 제 2 층간 절연막(160)은 제 2 기판(100)의 셀 어레이 영역(CAR) 상에 배치되는 오프닝들을 포함할 수 있다.
제 2 층간 절연막(160)을 식각 마스크로 사용하여, 오프닝들에 노출된 몰드 구조체(MS)를 패터닝하여 공통 소오스 트렌치(CST)가 형성될 수 있다. 공통 소오스 트렌치(CST)는 몰드 구조체(MS)를 이방성 식각 공정을 수행하여, 제 2 기판(100)의 상부면이 노출될 때까지 수행될 수 있다. 평면적 관점에서, 공통 소오스 트렌치(CST)는 제 1 방향(X)으로 연장된 라인 형태 또는 직사각형 형태로 형성될 수 있다.
몰드 구조체(MS)를 패터닝하여, 제 2 방향(Y)으로 이격되어 배치되는 적층 구조체들(ST)이 형성될 수 있다. 적층 구조체들(ST) 각각은 제 2 기판(100) 상에 교대로 적층된 희생 패턴들(104a) 및 절연 패턴들(111a-117a)을 포함할 수 있다. 희생 패턴들(104a) 및 절연 패턴들(111a-117a)의 측벽들은 공통 소오스 트렌치들(CST)에 의해 노출될 수 있다.
공통 소오스 트렌치(CST)에 의해 노출된 희생 패턴들(104a)을 선택적으로 제거하여 리세스 영역들(RR)을 형성할 수 있다. 희생 패턴들(104a)을 제거하는 동안에, 희생 패턴들(104a)에 대하여 식각 선택성을 갖는 물질을 포함하는 절연 패턴들(111a-117a) 및 제 2 층간 절연막(160)은 제거되지 않을 수 있다. 식각 공정은 습식 식각 및/또는 등방성 건식 식각일 수 있다. 식각 공정은 희생 패턴들(104a)이 실리콘 질화막이고 절연 패턴들(111a-117a) 및 제 2 층간 절연막(160)이 실리콘 산화막인 경우, 인산을 포함하는 식각액을 사용하여 수행될 수 있다.
리세스 영역들(RR)은 수직적으로 적층된 절연 패턴들(111a-117a) 사이에 형성될 수 있다. 리세스 영역들(RR)은 공통 소오스 트렌치(CST)로부터 절연 패턴들(111a-117a) 사이로 수평적으로 연장된 갭 영역들일 수 있다.
도 19를 참조하면, 리세스 영역들(RR) 내에 수평 절연막(150)이 형성될 수 있다. 구체적으로, 수평 절연막(150)은 리세스 영역들(RR)에 의해 노출된 절연 패턴들(111a-117a)의 상부면들, 하부면들, 공통 소오스 트렌치(CST)에 노출된 절연 패턴들(111a-117a)의 측벽들, 각 리세스 영역들(RR)에 노출된 전하 저장 구조체(DS)의 외 측벽 및 제 2 기판(200)의 상부면을 컨포말하게 덮을 수 있다. 수평 절연막(150)은 스텝 커버리지가 좋은 증착 방법을 사용하여 형성될 수 있다. 예를 들어, 수평 절연막(150)은 화학 기상 증착(CVD) 또는 원자층 증착(ALD)을 사용하여 형성될 수 있다. 수평 절연막(150)은 유전막(예를 들어, 알루미늄옥사이드(Al2O3), 하프늄옥사이드(HfO2), 지르코늄옥사이드(ZrO2), 하프늄알루미늄옥사이드(HfAlO), 하프늄실리콘옥사이드(HfSiO))을 포함할 수 있다.
리세스 영역들(RR)에 도전 물질을 채워 게이트 전극들(140)이 형성될 수 있다. 게이트 전극들(140)을 형성하는 단계는 공통 소오스 트렌치(CST) 및 리세스 영역들(RR)을 채우고, 제 2 층간 절연막(160)의 상부면을 덮는 도전막을 형성하고, 공통 소오스 트렌치(CST) 내에 및 제 2 층간 절연막(160)의 상부면을 덮는 도전막을 제거하여 리세스 영역들(RR) 내에 국부적으로 도전막을 남기는 단계를 포함할 수 있다. 제 2 층간 절연막(160)의 상부면 및 공통 소오스 트렌치(CST) 내에서 형성된 도전막은 이방성 식각 공정으로 제거될 수 있다. 게이트 전극들(140)은 도전물질을 포함할 수 있다. 예를 들어, 게이트 전극들(140)은 도핑된 실리콘, 금속(예를 들어, 텅스텐, 구리, 알루미늄 등), 도전성 금속 질화물(예를 들어, 질화티타늄, 질화탄탈늄), 및 전이금속(예를 들어, 티타늄, 탄탈늄 등) 중 적어도 어느 하나를 포함할 수 있다.
공통 소오스 트렌치(CST)에 노출된 제 2 기판(100) 내에 셀 불순물 영역(CSR)이 형성될 수 있다. 셀 불순물 영역(CSR)은 제 2 기판(100)에 이온 주입 공정을 수행하여 형성될 수 있다. 셀 불순물 영역(CSR)은 제 2 기판(100)과 다른 도전형을 가질 수 있다.
도 20을 참조하면, 공통 소오스 트렌치(CST) 내에 콘택 구조체(CS)가 형성될 수 있다. 콘택 구조체(CS)는 스페이서(171) 및 공통 소오스 콘택(173)을 포함할 수 있다. 스페이서(171)는 공통 소오스 트렌치(CST)의 측벽을 덮을 수 있다. 상세하게, 스페이서(171)를 형성하는 것은 공통 소오스 트렌치(CST)의 측벽 및 바닥면을 덮는 절연막(미도시)를 형성하고, 공통 소오스 트렌치(CST)의 바닥면을 덮는 절연막(미도시)의 일부를 식각하는 것을 포함할 수 있다.
절연막의 일부를 식각하면서 제 2 기판(100)의 상부면 및 제 2 층간 절연막(160)의 상부면을 덮는 수평 절연막(150)의 일부가 같이 식각될 수 있다. 이에 따라, 공통 소오스 트렌치(CST)에 의해 노출된 제 2 기판(100)의 상부면 및 제 2 층간 절연막(160)의 상부면이 노출될 수 있다. 스페이서(171)는 예를 들어, 실리콘 산화막 또는 실리콘 질화막을 포함할 수 있다.
공통 소오스 콘택(173)은 스페이서(171)가 형성된 공통 소오스 트렌치(CST)의 나머지 공간을 채워 형성될 수 있다. 공통 소오스 콘택(173)은 예를 들어, 화학 기상 증착(CVD), 물리 기상 증착(PVD) 또는 원자 층 증착(ALD) 법을 수행하여 형성될 수 있다. 공통 소오스 콘택(173)은 예를 들어, 금속(텅스텐, 구리 또는 알루미늄), 도전성 금속 질화물(예를 들어, 질화티타늄, 질화탄탈늄), 및 전이금속(티타늄 또는 탄탈륨) 중 적어도 하나를 포함할 수 있다.
제 2 기판(100)의 콘택 영역(CR) 상에 셀 콘택 플러그들(CGCP)이 형성될 수 있다. 셀 콘택 플러그들(CGCP)은 제 2 층간 절연막(160), 층간 절연 패턴(125a) 및 절연 패턴들(111a-117a)을 차례로 식각하여 게이트 전극들(140) 각각의 단부를 노출시키는 셀 콘택홀들(SCH)을 형성하고, 셀 콘택홀들(SCH) 내에 도전 물질을 채워 형성될 수 있다. 셀 콘택 플러그들(CGCP)은 금속(텅스텐, 구리 또는 알루미늄), 도전성 금속 질화물(예를 들어, 질화티타늄, 질화탄탈늄), 및 전이금속(티타늄 또는 탄탈륨) 중 적어도 하나를 포함할 수 있다.
다시 도 4를 참조하면, 제 2 층간 절연막(160) 상에 제 3 층간 절연막(180)이 형성될 수 있다. 제 3 층간 절연막(180)은 제 2 층간 절연막(160)의 상부면, 콘택 구조체들(CS)의 상부면들 및 셀 콘택 플러그들(CGCP)의 상부면들을 덮도록 형성될 수 있다. 제 3 층간 절연막(180)은 예를 들어, 실리콘 산화막 또는 실리콘 질화막을 포함할 수 있다.
제 2 기판(100)의 셀 어레이 영역(CAR) 상에 형성된 제 3 층간 절연막(180) 및 제 2 층간 절연막(160)을 관통하여 패드들(D)과 연결되는 비트라인 콘택 플러그들(BPLG)이 형성될 수 있다. 비트라인 콘택 플러그들(BPLG)은 금속 물질(예를 들어, 텅스텐)을 포함할 수 있다.
제 3 층간 절연막(180) 상에 비트 라인들(BL) 및 글로벌 워드 라인들(GWL)이 형성될 수 있다. 비트 라인들(BL) 및 글로벌 워드 라인들(GWL)은 제 3 층간 절연막(180) 상에 도전막을 증착하고, 이를 패터닝하여 형성될 수 있다.
구체적으로, 비트 라인들(BL)은 도 3에 도시된 것과 같이, 제 2 방향(Y)으로 이격 배치된 적층 구조체들(ST)을 가로지르며 비트라인 콘택 플러그들(BPLG)과 전기적으로 연결될 수 있다. 글로벌 워드 라인들(GWL)은 콘택 플러그들(BPLG)과 전기적으로 연결될 수 있다.
도 21a 내지 도 27a은 본 발명의 실시예에 따른 반도체 메모리 소자의 제조 방법을 나타낸 평면도들이다. 도 21b 내지 도 27b는 본 발명의 실시예에 따른 반도체 메모리 소자의 제조 방법을 나타낸 것으로, 도 21a 내지 도 27a의 Ⅱ-Ⅱ' 방향으로 자른 단면도들이다.
도 21a 및 도 21b를 참조하면, 단위 반도체 칩 영역(USCR) 내에서, 제 1 기판(10)의 활성 영역들은 주변회로 영역(PR) 및 접지 영역들(GR)을 포함할 수 있다. 주변회로 영역(PR) 및 접지 영역들(GR)은 서로 이격되어 배치될 수 있다. 일 예로, 주변회로 영역(PR)은 단위 반도체 칩 영역(USCR)의 중심부의 일부에 해당될 수 있다. 접지 영역들(GR)은 단위 반도체 칩 영역(USCR)의 가장자리 부의 일부분들에 해당될 수 있다.
제 1 기판(10) 상에 형성된 제 1 층간 절연막(24) 상에 제 1 레지스트 패턴(220)이 형성될 수 있다. 제 1 레지스트 패턴(220)은 단위 반도체 칩 영역들(USCR) 각각 상에 각각 형성될 수 있다. 이에 따라, 서로 인접하는 제 1 레지스트 패턴들(220) 사이의 영역을 통해 제 1 층간 절연막(24)의 일부분이 노출될 수 있다.
도 22a 및 도 22b를 참조하면, 제 1 레지스트 패턴(220)에 노출된 제 1 층간 절연막(24)을 식각하여 제 1 층간 절연 패턴(24a)이 형성될 수 있다. 제 1 층간 절연 패턴(24a)은 단위 반도체 칩 영역들(USCR) 상에 각각 형성될 수 있다. 제 1 층간 절연 패턴(24a)이 식각된 부분은 제 1 기판(10)의 상부면이 노출될 수 있다.
도 23a 및 도 23b를 참조하면, 제 1 레지스트 패턴(220)의 가장자리 부의 일부분들을 식각할 수 있다. 이에 따라, 제 1 기판(10)의 접지 영역들(GR)과 중첩하는 제 1 층간 절연 패턴(24a)의 가장자리 부의 일부분들이 노출될 수 있다.
도 24a 및 도 24b를 참조하면, 제 1 층간 절연 패턴(24a)의 가장자리 부의 일부분들을 식각할 수 있다. 이에 따라, 제 1 기판(10)의 접지 영역들(GR)이 노출될 수 있다.
제 1 기판(10)의 접지 영역(GR) 내에 불순물 영역(26)이 형성될 수 있다. 불순물 영역(26)은 인접하는 제 1 층간 절연 패턴들(24a) 사이에 배치된 제 1 기판(10) 내에 형성될 수 있다.
제 1 레지스트 패턴(220)은 제 1 층간 절연 패턴(24a)의 가장자리 부의 일부분들을 식각한 후에 제거될 수 있다. 이와 달리, 제 1 레지스트 패턴(220)은 불순물 영역(26)이 형성된 후에 제거될 수 있다.
도 25a 및 도 25b를 참조하면, 제 1 기판(10) 상에 도전막(222)이 형성될 수 있다. 도전막(222)은 제 1 층간 절연 패턴(24a)의 상부면을 덮고, 제 1 층간 절연 패턴(24a)에 의해 노출된 제 1 기판(10)의 상부면을 덮을 수 있다. 도전막(222)은 예를 들어, 폴리 실리콘막을 포함할 수 있다.
도 26a 및 도 26b를 참조하면, 도전막(222)을 패터닝하여, 제 1 기판(10) 상에 실리콘 구조체(60)가 형성될 수 있다. 도전막(222)을 패터닝하는 것은 인접하는 제 1 층간 절연 패턴들(24a) 사이에 배치된 도전막(222)의 일부분을 식각하여, 제 1 층간 절연 패턴들(24a) 상에 각각 배치되고, 서로 이격된 실리콘 구조체들(60)을 형성하는 것을 포함할 수 있다. 도전막(222)이 패터닝된 후에, 인접하는 실리콘 구조체들(60) 사이에 식각 영역(230)이 형성될 수 있다. 식각 영역(230)을 통해 불순물 영역(26)의 일부분이 노출될 수 있다.
실리콘 구조체(60)는 불순물 영역(26)과 접촉하는 실리콘 패턴(61) 및 실리콘 패턴(61)으로부터 제 1 층간 절연 패턴(24a)의 상부면 상으로 연장하는 실리콘 층(63)을 포함할 수 있다.
도 27a 및 도 27b를 참조하면, 식각 영역(230) 내에 분리 패턴(30)이 형성될 수 있다. 분리 패턴(30)은 제 1 층간 절연 패턴(24a)의 상부면을 덮고, 식각 영역(230)을 채우는 절연막(미도시)을 형성하고, 실리콘 구조체(60)의 상부면이 노출될 때까지 절연막에 평탄화 공정을 수행하여 형성될 수 있다.
실리콘 구조체(60) 상에 형성되는 셀 어레이 구조체(CAS)의 제조 방법은 도 15 내지 도 20을 참조하여 설명한 것과 동일하므로 생략하도록 한다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 제 1 기판
12: 소자 분리막
14: 소오스/드레인 영역들
26: 불순물 영역
24: 제 1 층간 절연막
30: 분리 패턴
60: 제 2 층간 절연막
100: 제 2 기판

Claims (10)

  1. 제 1 기판에 배치되며, 주변회로 게이트 전극 및 상기 주변회로 게이트 전극의 일측에 위치하는 소오스/드레인 영역을 포함하는 주변 트랜지스터;
    상기 주변 트랜지스터와 이격되고, 상기 제 1 기판 내에 배치된 불순물 영역;
    상기 주변 트랜지스터 상에 배치된 셀 어레이 구조체;
    상기 주변 트랜지스터 및 상기 셀 어레이 구조체 사이에 배치된 제 2 기판; 및
    상기 불순물 영역과 접촉하며, 상기 제 1 기판과 상기 제 2 기판 사이에 배치되어 이들 사이를 전기적으로 연결하는 비아를 포함하는 반도체 메모리 소자.
  2. 제 1 항에 있어서,
    상기 불순물 영역의 도전형은 상기 제 1 기판의 도전형과 다른 반도체 메모리 소자.
  3. 제 1 항에 있어서,
    상기 제 1 기판과 상기 제 2 기판 사이에 배치되고, 상기 소오스/드레인 영역과 접촉하는 콘택 플러그를 더 포함하되,
    상기 비아의 상부면은 상기 제 2 기판의 하부면과 공면을 가지고,
    상기 콘택 플러그의 상부면은 상기 제 2 기판의 상기 하부면 보다 낮은 레벨에 위치하는 반도체 메모리 소자.
  4. 제 1 항에 있어서,
    상기 불순물 영역은 제 1 불순물 영역 및 상기 제 1 불순물 영역을 감싸는 제 2 불순물 영역을 포함하되,
    상기 제 1 불순물 영역의 농도는 상기 제 2 불순물 영역의 농도보다 큰 반도체 메모리 소자.
  5. 제 1 항에 있어서,
    상기 제 1 기판은 주변회로 영역 및 상기 주변회로 영역 내에 배치된 접지 영역을 포함하고,
    상기 제 2 기판은 상기 주변회로 영역과 수직적으로 중첩하는 셀 어레이 영역을 포함하되,
    상기 비아는 상기 셀 어레이 영역과 상기 접지 영역 사이에 배치되는 반도체 메모리 소자.
  6. 제 1 항에 있어서,
    상기 제 1 기판은 상기 제 1 기판의 중심부의 일부에 배치된 주변회로 영역 및 상기 제 1 기판의 가장자리부의 일부에 배치된 접지 영역을 포함하고,
    상기 제 2 기판은 상기 주변회로 영역과 수직적으로 중첩하는 셀 어레이 영역 및 상기 접지 영역과 수직적으로 중첩하는 콘택 영역을 포함하되,
    상기 비아는 상기 콘택 영역과 상기 접지 영역 사이에 배치되는 반도체 메모리 소자.
  7. 제 6 항에 있어서,
    상기 비아는 서로 대향하는 제 1 측벽 및 제 2 측벽을 포함하고,
    상기 제 2 기판은 서로 대향하는 제 1 측면 및 제 2 측면을 포함하되,
    상기 비아의 상기 제 2 측벽은 상기 제 2 기판의 상기 제 2 측면과 공면을 가지고,
    상기 비아의 상기 제 1 측벽은 상기 제 2 기판의 상기 제 1 측면과 상기 제 2 측면 사이에 배치되는 반도체 메모리 소자.
  8. 제 7 항에 있어서,
    상기 비아의 상기 제 2 측벽과 접촉하며, 상기 제 2 기판의 측면을 둘러싸는 분리 패턴을 더 포함하되
    상기 분리 패턴의 두께는 상기 비아의 두께 및 상기 제 2 기판의 두께의 합과 같은 반도체 메모리 소자.
  9. 제 1 항에 있어서,
    상기 제 2 기판의 측면을 둘러싸는 분리 패턴을 더 포함하는 반도체 메모리 소자.
  10. 제 9 항에 있어서,
    상기 제 1 기판의 평면적은 상기 제 2 기판의 평면적과 상기 분리 패턴의 평면적의 합과 같은 반도체 메모리 소자.

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