KR102633073B1 - 반도체 메모리 소자 - Google Patents
반도체 메모리 소자 Download PDFInfo
- Publication number
- KR102633073B1 KR102633073B1 KR1020180047364A KR20180047364A KR102633073B1 KR 102633073 B1 KR102633073 B1 KR 102633073B1 KR 1020180047364 A KR1020180047364 A KR 1020180047364A KR 20180047364 A KR20180047364 A KR 20180047364A KR 102633073 B1 KR102633073 B1 KR 102633073B1
- Authority
- KR
- South Korea
- Prior art keywords
- contact
- cell
- interlayer insulating
- substrate
- disposed
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 88
- 239000000758 substrate Substances 0.000 claims abstract description 96
- 230000000149 penetrating effect Effects 0.000 claims abstract description 4
- 239000011229 interlayer Substances 0.000 claims description 124
- 230000002093 peripheral effect Effects 0.000 description 72
- 239000010410 layer Substances 0.000 description 56
- 238000003860 storage Methods 0.000 description 23
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 21
- 229910052814 silicon oxide Inorganic materials 0.000 description 21
- 238000000034 method Methods 0.000 description 19
- 238000005530 etching Methods 0.000 description 16
- 229910052751 metal Inorganic materials 0.000 description 11
- 239000002184 metal Substances 0.000 description 11
- 239000007769 metal material Substances 0.000 description 11
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 9
- 229910052721 tungsten Inorganic materials 0.000 description 9
- 239000010937 tungsten Substances 0.000 description 9
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 8
- 229910052802 copper Inorganic materials 0.000 description 8
- 239000010949 copper Substances 0.000 description 8
- 125000006850 spacer group Chemical group 0.000 description 8
- 150000004767 nitrides Chemical class 0.000 description 7
- 229910052581 Si3N4 Inorganic materials 0.000 description 6
- 230000000903 blocking effect Effects 0.000 description 6
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 6
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 5
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 5
- 230000010354 integration Effects 0.000 description 5
- 239000000463 material Substances 0.000 description 5
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 4
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 239000004020 conductor Substances 0.000 description 3
- CJNBYAVZURUTKZ-UHFFFAOYSA-N hafnium(iv) oxide Chemical compound O=[Hf]=O CJNBYAVZURUTKZ-UHFFFAOYSA-N 0.000 description 3
- 229910052739 hydrogen Inorganic materials 0.000 description 3
- 239000001257 hydrogen Substances 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- 239000011810 insulating material Substances 0.000 description 3
- 238000009413 insulation Methods 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- 238000000231 atomic layer deposition Methods 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- YZCKVEUIGOORGS-OUBTZVSYSA-N Deuterium Chemical compound [2H] YZCKVEUIGOORGS-OUBTZVSYSA-N 0.000 description 1
- 102100031885 General transcription and DNA repair factor IIH helicase subunit XPB Human genes 0.000 description 1
- 101000920748 Homo sapiens General transcription and DNA repair factor IIH helicase subunit XPB Proteins 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000002717 carbon nanostructure Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 229910052805 deuterium Inorganic materials 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 229910052723 transition metal Inorganic materials 0.000 description 1
- 150000003624 transition metals Chemical class 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
- H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
- H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/528—Geometry or layout of the interconnection structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/535—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including internal interconnections, e.g. cross-under constructions
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
- H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/41—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region of a memory region comprising a cell select transistor, e.g. NAND
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
- H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
- H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
- H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions
Landscapes
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Geometry (AREA)
- Semiconductor Memories (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Non-Volatile Memory (AREA)
Abstract
본 발명의 실시예에 따른 반도체 메모리 소자는 셀 어레이 영역 및 콘택 영역을 포함하는 기판, 상기 기판의 상기 셀 어레이 영역 및 상기 콘택 영역 상에 배치되며, 게이트 전극들을 포함하는 적층 구조체, 상기 기판의 상기 셀 어레이 영역 상에 배치되며, 상기 적층 구조체를 관통하는 셀 수직 채널 구조체들 및 상기 적층 구조체 일측의 상기 기판의 상면 상에 배치되며, 상기 셀 어레이 영역에서 상기 콘택 영역으로 연장하는 콘택 구조체를 포함하되, 상기 셀 어레이 영역 상에서 상기 콘택 구조체의 제 1 높이는, 상기 콘택 영역 상에서 상기 콘택 구조체의 제 2 높이와 다를 수 있다.
Description
본 발명은 반도체 메모리 소자에 관한 것으로, 더욱 상세하게는 전기적 특성이 보다 향상된 3차원 반도체 메모리 소자에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 장치의 집적도를 증가시키는 것이 요구되고 있다. 반도체 장치의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다. 2차원 또는 평면적 반도체 장치의 경우, 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 장치의 집적도는 증가하고는 있지만 여전히 제한적이다. 이에 따라, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 메모리 장치들이 제안되고 있다.
본 발명이 해결하고자 하는 과제는 전기적 특성이 보다 향상된 3차원 반도체 메모리 소자를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 실시예에 따른 반도체 메모리 소자는 셀 어레이 영역 및 콘택 영역을 포함하는 기판, 상기 기판의 상기 셀 어레이 영역 및 상기 콘택 영역 상에 배치되며, 게이트 전극들을 포함하는 적층 구조체, 상기 기판의 상기 셀 어레이 영역 상에 배치되며, 상기 적층 구조체를 관통하는 셀 수직 채널 구조체들 및 상기 적층 구조체 일측의 상기 기판의 상면 상에 배치되며, 상기 셀 어레이 영역에서 상기 콘택 영역으로 연장하는 콘택 구조체를 포함하되, 상기 셀 어레이 영역 상에서 상기 콘택 구조체의 제 1 높이는, 상기 콘택 영역 상에서 상기 콘택 구조체의 제 2 높이와 다를 수 있다.
본 발명의 실시예에 따른 반도체 메모리 소자는 셀 어레이 영역 및 콘택 영역을 포함하는 기판, 상기 기판의 상기 셀 어레이 영역 및 상기 콘택 영역 상에 배치되며, 게이트 전극들을 포함하는 적층 구조체, 상기 적층 구조체 일측의 상기 기판의 상면 상에 배치되며, 상기 셀 어레이 영역에서 상기 콘택 영역으로 연장하는 콘택 구조체 및 상기 기판의 상기 콘택 영역 상에서, 상기 게이트 전극들의 단부들 상에 배치되는 셀 콘택 플러그들을 포함하되, 상기 셀 콘택 플러그들 중 하나의 상면은, 상기 셀 어레이 영역 상에서 상기 콘택 구조체의 상면과 동일하거나 낮은 레벨에 위치할 수 있다.
본 발명의 실시예에 따른 반도체 메모리 소자는 셀 어레이 영역 및 콘택 영역을 포함하는 기판, 상기 기판의 상기 셀 어레이 영역 및 상기 콘택 영역 상에 배치되며, 게이트 전극들을 포함하는 적층 구조체, 상기 기판의 상기 셀 어레이 영역 상에 배치되며, 상기 적층 구조체를 관통하는 셀 수직 채널 구조체들, 상기 적층 구조체 일측의 상기 기판의 상면 상에 배치되며, 상기 셀 어레이 영역에서 상기 콘택 영역으로 연장하는 콘택 구조체, 및 상기 콘택 구조체의 상면을 덮는 층간 절연 구조체를 포함하되, 상기 셀 어레이 영역 상에서 상기 층간 절연 구조체의 제 1 두께는, 상기 콘택 영역 상에서 상기 층간 절연 구조체의 제 2 두께와 다를 수 있다.
본 발명의 실시예에 따르면, 콘택 영역 상에 배치된 콘택 구조체의 높이를 셀 어레이 영역 상에 배치된 콘택 구조체의 높이보다 낮게 하여, 셀 콘택 플러그들과 연결되는 최하단 연결 배선들의 레벨들을 낮출 수 있다. 이에 따라, 비트 라인들과 셀 수직 채널 구조체들 사이에 배치되는 채널 콘택 플러그들의 높이들이 감소되어, 비트 라인들의 캐패시턴스가 감소될 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 메모리 소자의 셀 어레이를 나타내는 간략 회로도이다.
도 2는 본 발명의 실시예에 따른 반도체 메모리 소자를 나타낸 평면도이다.
도 3은 본 발명의 실시예에 따른 반도체 메모리 소자를 나타낸 것으로, 도 2의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다.
도 4는 본 발명의 실시예에 따른 반도체 메모리 소자를 나타낸 것으로, 도 2의 Ⅱ-Ⅱ'선 방향으로 자른 단면도이다.
도 5는 도 2의 A 부분을 상세히 나타낸 도면이다.
도 6은 도 3의 B 부분을 확대한 도면이다.
도 7은 본 발명의 실시예에 따른 반도체 메모리 소자를 나타낸 것으로, 도 2의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다.
도 8은 본 발명의 실시예에 따른 반도체 메모리 소자를 나타낸 것으로, 도 2의 Ⅱ-Ⅱ'선 방향으로 자른 단면도이다.
도 9는 본 발명의 실시예에 따른 반도체 메모리 소자를 나타낸 평면도이다.
도 10은 본 발명의 실시예에 따른 반도체 메모리 소자를 나타낸 것으로, 도 9의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다.
도 11은 본 발명의 실시예에 따른 반도체 메모리 소자를 나타낸 것으로, 도 9의 Ⅱ-Ⅱ'선 방향으로 자른 단면도이다.
도 12는 본 발명의 실시예에 따른 반도체 메모리 소자를 나타낸 평면도이다.
도 13은 본 발명의 실시예에 따른 반도체 메모리 소자를 나타낸 것으로, 도 12의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다.
도 14는 본 발명의 실시예에 따른 반도체 메모리 소자를 나타낸 것으로, 도 12의 Ⅱ-Ⅱ'선 방향으로 자른 단면도이다.
도 15는 본 발명의 실시예에 따른 반도체 메모리 소자를 나타낸 평면도이다.
도 16은 본 발명의 실시예에 따른 반도체 메모리 소자를 나타낸 것으로, 도 15의 Ⅲ-Ⅲ'선 방향으로 자른 단면도이다.
도 17a 내지 도 23a는 본 발명의 실시예에 따른 반도체 메모리 소자의 제조 방법을 나타낸 것으로, 도 2의 Ⅰ-Ⅰ'선 방향으로 자른 단면도들이다.
도 17b 내지 도 23b는 본 발명의 실시예에 따른 반도체 메모리 소자의 제조 방법을 나타낸 것으로, 도 2의 Ⅱ-Ⅱ'선 방향으로 자른 단면도들이다.
도 2는 본 발명의 실시예에 따른 반도체 메모리 소자를 나타낸 평면도이다.
도 3은 본 발명의 실시예에 따른 반도체 메모리 소자를 나타낸 것으로, 도 2의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다.
도 4는 본 발명의 실시예에 따른 반도체 메모리 소자를 나타낸 것으로, 도 2의 Ⅱ-Ⅱ'선 방향으로 자른 단면도이다.
도 5는 도 2의 A 부분을 상세히 나타낸 도면이다.
도 6은 도 3의 B 부분을 확대한 도면이다.
도 7은 본 발명의 실시예에 따른 반도체 메모리 소자를 나타낸 것으로, 도 2의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다.
도 8은 본 발명의 실시예에 따른 반도체 메모리 소자를 나타낸 것으로, 도 2의 Ⅱ-Ⅱ'선 방향으로 자른 단면도이다.
도 9는 본 발명의 실시예에 따른 반도체 메모리 소자를 나타낸 평면도이다.
도 10은 본 발명의 실시예에 따른 반도체 메모리 소자를 나타낸 것으로, 도 9의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다.
도 11은 본 발명의 실시예에 따른 반도체 메모리 소자를 나타낸 것으로, 도 9의 Ⅱ-Ⅱ'선 방향으로 자른 단면도이다.
도 12는 본 발명의 실시예에 따른 반도체 메모리 소자를 나타낸 평면도이다.
도 13은 본 발명의 실시예에 따른 반도체 메모리 소자를 나타낸 것으로, 도 12의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다.
도 14는 본 발명의 실시예에 따른 반도체 메모리 소자를 나타낸 것으로, 도 12의 Ⅱ-Ⅱ'선 방향으로 자른 단면도이다.
도 15는 본 발명의 실시예에 따른 반도체 메모리 소자를 나타낸 평면도이다.
도 16은 본 발명의 실시예에 따른 반도체 메모리 소자를 나타낸 것으로, 도 15의 Ⅲ-Ⅲ'선 방향으로 자른 단면도이다.
도 17a 내지 도 23a는 본 발명의 실시예에 따른 반도체 메모리 소자의 제조 방법을 나타낸 것으로, 도 2의 Ⅰ-Ⅰ'선 방향으로 자른 단면도들이다.
도 17b 내지 도 23b는 본 발명의 실시예에 따른 반도체 메모리 소자의 제조 방법을 나타낸 것으로, 도 2의 Ⅱ-Ⅱ'선 방향으로 자른 단면도들이다.
도 1은 본 발명의 실시예에 따른 반도체 메모리 소자의 셀 어레이를 나타내는 간략 회로도이다.
도 1을 참조하면, 반도체 메모리 소자는 공통 소오스 라인(CSL), 복수개의 비트라인들(BL0-BL2) 및 공통 소오스 라인(CSL)과 비트라인들(BL0-BL2) 사이에 배치되는 복수개의 셀 스트링들(CSTR)을 포함할 수 있다.
비트라인들(BL0-BL2)은 2차원적으로 배열되고, 그 각각에는 복수개의 셀 스트링들(CSTR)이 병렬로 연결될 수 있다. 이에 따라 셀 스트링들(CSTR)은 공통 소오스 라인(CSL) 또는 기판 상에 2차원적으로 배열될 수 있다.
셀 스트링들(CSTR) 각각은 공통 소오스 라인(CSL)에 접속하는 접지 선택 트랜지스터(GST), 비트라인들(BL0-BL2)에 접속하는 스트링 선택 트랜지스터(SST) 및 접지 및 스트링 선택 트랜지스터들(GST, SST) 사이에 배치되는 복수개의 메모리 셀 트랜지스터들(MCT)로 구성될 수 있다. 접지 선택 트랜지스터(GST), 스트링 선택 트랜지스터(SST) 및 메모리 셀 트랜지스터들(MCT)은 직렬로 연결될 수 있다. 이에 더하여, 공통 소오스 라인(CSL)과 비트라인들(BL0-BL2) 사이에 배치되는, 접지 선택 라인(GSL), 복수개의 워드라인들(WL0-WL3) 및 복수개의 스트링 선택 라인들(SSL0-SSL2)이 접지 선택 트랜지스터(GST), 메모리 셀 트랜지스터들(MCT) 및 스트링 선택 트랜지스터들(SST)의 게이트 전극들로서 각각 사용될 수 있다.
하나의 셀 스트링(CSTR)은 공통 소오스 라인(CSL)으로부터의 거리가 서로 다른 복수개의 메모리 셀 트랜지스터들(MCT)로 구성되기 때문에, 공통 소오스 라인(CSL)과 비트라인들(BL0-BL2) 사이에는 다층의 워드라인들(WL0-WL3)이 배치된다. 접지 및 스트링 선택 트랜지스터들(GST, SST) 그리고 메모리 셀 트랜지스터들(MCT)은 채널 구조체를 채널 영역으로 사용하는 모오스 전계 효과 트랜지스터(MOSFET)일 수 있다.
도 2는 본 발명의 실시예에 따른 반도체 메모리 소자를 나타낸 평면도이다. 도 3은 본 발명의 실시예에 따른 반도체 메모리 소자를 나타낸 것으로, 도 2의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다. 도 4는 본 발명의 실시예에 따른 반도체 메모리 소자를 나타낸 것으로, 도 2의 Ⅱ-Ⅱ'선 방향으로 자른 단면도이다. 도 5는 도 2의 A 부분을 상세히 나타낸 도면이다. 도 6은 도 3의 B 부분을 확대한 도면이다.
도 2, 도 3, 도 4, 도 5 및 도 6을 참조하면, 주변회로 트랜지스터(TR) 및 적층 구조체들(ST)이 기판(100) 상에 배치될 수 있다. 기판(100)은 셀 어레이 영역(CAR), 콘택 영역(CR), 및 주변회로 영역(PR)을 포함할 수 있다. 콘택 영역(CR)은 셀 어레이 영역(CAR)과 주변회로 영역(PR) 사이에 배치될 수 있다. 일 예로, 주변회로 영역(PR)은 X-Decoder 영역일 수 있다. 기판(100)은 예를 들어, 실리콘 기판, 실리콘-게르마늄 기판, 게르마늄 기판 또는 단결정 실리콘 기판에 성장된 단결정 에피택시얼층(epitaxial layer)일 수 있다.
주변회로 트랜지스터(TR)가 기판(100)의 주변회로 영역(PR) 상에 제공될 수 있다. 예를 들어, 주변회로 트랜지스터(TR)는 기판(100) 내에 배치된 소자 분리막에 의해 정의되는 활성 영역 상에 제공될 수 있다. 주변회로 트랜지스터(TR)는 주변 게이트 절연막(10), 주변 게이트 전극(20), 및 소오스/드레인 영역들(30)을 포함할 수 있다. 주변 게이트 절연막(10)은 기판(100)의 활성 영역 상에 배치될 수 있다. 주변 게이트 절연막(10)은 예를 들어, 실리콘 산화막 또는 열 산화막을 포함할 수 있다. 주변 게이트 전극(20)은 주변 게이트 절연막(10) 상에 배치될 수 있다. 주변 게이트 전극(20)은 예를 들어, 불순물이 도핑된 폴리 실리콘 또는 금속 물질을 포함할 수 있다. 소오스/드레인 영역들(30)이 주변 게이트 전극(20)의 양측의 기판(100)의 활성 영역 내에 배치될 수 있다. 소오스/드레인 영역들(30)은 기판(100)과 다른 도전형을 가질 수 있다.
적층 구조체들(ST)이 기판(100)의 셀 어레이 영역(CAR) 및 콘택 영역(CR) 상에 배치될 수 있다. 적층 구조체들(ST)은 기판(100)의 상면 상에서 제 1 방향(X)으로 연장하며, 제 1 방향(X)에 교차하는 제 2 방향(Y)으로 이격 배치될 수 있다. 공통 소오스 영역(CSR)이 적층 구조체들(ST) 사이의 기판(100) 내에 배치될 수 있다. 공통 소오스 영역(CSR)은 제 1 방향(X)으로 연장할 수 있다. 공통 소오스 영역(CSR)은 기판(100)과 다른 도전형을 가질 수 있다.
적층 구조체들(ST) 각각은 버퍼 산화막(210), 및 버퍼 산화막(210) 상에 교대로 그리고 반복적으로 적층된 게이트 전극들(220a, 220b, 220c), 및 절연 패턴들(230)을 포함할 수 있다. 버퍼 산화막(210)은 주변회로 영역(PR) 상에서, 기판(100)의 상면과 주변회로 트랜지스터(TR)의 표면을 덮을 수 있다. 버퍼 산화막(210)은 예를 들어, 열 산화막 또는 실리콘 산화막을 포함할 수 있다. 게이트 전극들(220a, 220b, 220c)은 접지 선택 게이트 전극(220a), 셀 게이트 전극들(220b), 및 스트링 선택 게이트 전극(220c)을 포함할 수 있다. 접지 선택 게이트 전극(220a)은 게이트 전극들(220a, 220b, 220c) 중 최하층에 해당할 수 있고, 스트링 선택 게이트 전극(220c)은 게이트 전극들(220a, 220b, 220c) 중 최상층에 해당할 수 있다. 셀 게이트 전극들(220b)은 접지 선택 게이트 전극(220a)과 스트링 선택 게이트 전극(220c) 사이에 배치될 수 있다.
기판(100)의 콘택 영역(CR) 상에서, 적층 구조체들(ST)은 계단 구조를 가질 수 있다. 예를 들어, 적층 구조체들(ST) 각각의 높이는 셀 어레이 영역(CAR)으로부터 멀어질수록 감소될 수 있다. 보다 구체적으로, 게이트 전극들(220a, 220b, 220c) 각각의 제 2 방향(Y)으로의 길이는 기판(100)으로부터 멀어질수록 감소될 수 있다. 일 예에 있어서, 게이트 전극들(220a, 220b, 220c) 각각은, 기판(100)의 콘택 영역(CR) 상에서 단부들을 가질 수 있다. 접지 및 셀 게이트 전극들(220a, 220b)의 단부들 각각은 각 접지 및 셀 게이트 전극(220a, 220b)의 바로 위에 위치하는 게이트 전극에 의해 노출된 부분에 해당할 수 있다. 스트링 선택 게이트 전극(220c)의 단부는 콘택 영역(CR) 상에 배치된 스트링 선택 게이트 전극(220c)의 일부일 수 있다.
절연 패턴들(230)이 기판(100)의 상면에 대해 수직인 제 3 방향(Z)으로 인접하는 게이트 전극들(220a, 220b, 220c) 사이 및 스트링 선택 게이트 전극(220c) 상에 배치될 수 있다. 절연 패턴들(230)은 예를 들어, 실리콘 산화막을 포함할 수 있다. 절연 패턴들(230) 각각의 제 2 방향(Y)으로의 길이는 기판(100)으로부터 멀어질수록 감소될 수 있다. 절연 패턴들(230) 각각의 제 2 방향(Y)으로의 길이는, 이것의 바로 아래에 배치된 게이트 전극의 제 2 방향(Y)으로의 길이와 실질적으로 동일할 수 있다. 절연 패턴들(230)의 게이트 전극들(220a, 220b, 220c)의 단부들을 덮을 수 있다.
층간 절연 패턴(300)이 적층 구조체들(ST)의 계단 구조들 및 주변회로 트랜지스터(TR)를 덮을 수 있다. 층간 절연 패턴(300)의 상면은 적층 구조체들(ST)의 상면들과 동일한 레벨에 위치할 수 있다. 층간 절연 패턴(300)은 예를 들어, TEOS 산화막(Tetraethyl Orthosilicate Oxide Layer)을 포함할 수 있다.
셀 수직 채널 구조체들(VS)이 적층 구조체들(ST)을 관통할 수 있다. 예를 들어, 셀 수직 채널 구조체들(VS)은 셀 어레이 영역(CAR)의 기판(100)의 상면 상에서 수직으로 연장하여, 적층 구조체들(ST)을 관통할 수 있다. 셀 수직 채널 구조체들(VS)은 지그재그 형태 또는 일렬로 배열될 수 있다.
더미 수직 채널 구조체들(DVS)이 적층 구조체들(ST)을 관통할 수 있다. 예를 들어, 더미 수직 채널 구조체들(DVS)은 콘택 영역(CR)의 기판(100)의 상면 상에서 수직으로 연장하여, 적층 구조체들(ST)을 관통할 수 있다. 더미 수직 채널 구조체들(DVS)은 게이트 전극들(200a, 200b, 200c)의 단부들 상에서, 적층 구조체들(ST)의 계단 구조를 관통할 수 있다. 평면적 관점에서, 더미 수직 채널 구조체들(DVS)은 지그재그 형태 또는 일렬로 배열될 수 있다. 일 예에 있어서, 셀 수직 채널 구조체들(VS) 및 더미 수직 채널 구조체들(DVS)의 상면들은 층간 절연 패턴(300)의 상면과 동일한 레벨에 위치할 수 있다.
셀 수직 채널 구조체들(VS) 및 더미 수직 채널 구조체들(DVS) 각각은 수직 채널부(VC), 전하 저장 구조체(310), 갭필막(320), 및 패드(330)를 포함할 수 있다. 수직 채널부(VC)는 기판(100)의 상면 상에서 수직으로 연장하여 각 적층 구조체(ST)를 관통할 수 있다. 수직 채널부(VC)는 속이 빈 파이프 형태, 실린더 형태 또는 컵 형태와 같은 일부 형태를 포함할 수 있다. 수직 채널부(VC)는 단일막 또는 복수 개의 막들을 포함할 수 있다. 수직 채널부(VC)는 예를 들어, 단결정 실리콘막, 유기 반도체막 및 탄소 나노 구조체들 중 적어도 하나를 포함할 수 있다.
전하 저장 구조체(310)가 수직 채널부(VC)와 게이트 전극들(220a, 220b, 220c) 사이에 배치될 수 있다. 전하 저장 구조체(310)는 수직 채널부(VC)의 외측벽을 따라 연장할 수 있다. 예를 들어, 전하 저장 구조체(310)는 수직 채널부(VC)의 외측벽을 감싸는 형상을 가질 수 있다. 전하 저장 구조체(310)는 예를 들어, 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막 및 고유전막 중 적어도 하나를 포함한 단일막 또는 복수 개의 막들을 포함할 수 있다.
도 6에 도시된 것과 같이, 전하 저장 구조체(310)는 터널 절연막(TL), 블로킹 절연막(BLL) 및 전하 저장막(CTL)을 포함할 수 있다. 터널 절연막(TL)은 수직 채널부(VC)에 인접하게 배치될 수 있고, 수직 채널부(VC)의 외측벽을 감쌀 수 있다. 블로킹 절연막(BLL)은 게이트 전극들(220a, 220b, 220c)에 인접하게 배치될 수 있다. 전하 저장막(CTL)은 터널 절연막(TL)과 블로킹 절연막(BLL) 사이에 배치될 수 있다. 터널 절연막(TL)은 예를 들어, 실리콘 산화막 또는 고유전막(예를 들어, 알루미늄 옥사이드(Al2O3), 하프늄옥사이드(HfO2))을 포함할 수 있다. 블로킹 절연막(BLL)은 예를 들어, 실리콘 산화막 또는 고유전막(예를 들어, 알루미늄 옥사이드(Al2O3), 하프늄옥사이드(HfO2))을 포함할 수 있다. 전하 저장막(CTL)은 예를 들어, 실리콘 질화막을 포함할 수 잇다.
갭필막(320)이 수직 채널부(VC)에 의해 둘러싸인 내부 공간 내에 배치될 수 있다. 갭필막(320)은 예를 들어, 실리콘 산화막, 실리콘 질화막 또는 실리콘 산화질화막을 포함할 수 있다. 패드(330)가 수직 채널부(VC), 전하 저장 구조체(310), 및 갭필막(320)의 상부들에 배치될 수 있다. 패드(330)는 도전물질 또는 수직 채널부(VC)와 다른 도전형의 불순물로 도핑된 반도체 물질을 포함할 수 있다.
반도체 기둥들(SP)이 셀 수직 채널 구조체들(VS)과 기판(100) 사이에 배치될 수 있다. 더미 반도체 기둥들(DSP)이 더미 수직 채널 구조체들(DVS)과 기판(100) 사이에 배치될 수 있다. 반도체 기둥들(SP) 및 더미 반도체 기둥들(DSP)은 기판(100)의 상면 상에 배치되며, 접지 선택 게이트 전극(220a)을 관통할 수 있다. 반도체 기둥들(SP) 및 더미 반도체 기둥들(DSP) 각각은 수직 채널부(VC)와 접촉할 수 있다. 반도체 기둥들(SP) 및 더미 반도체 기둥들(DSP)은 기판(100)과 동일한 도전형의 반도체 또는 진성 반도체일 수 있다.
도 6에 도시된 것과 같이, 수평 절연막(340)이 전하 저장 구조체(310)와 게이트 전극들(220a, 220b, 220c) 사이에 배치되며, 게이트 전극들(220a, 220b, 220c)의 상면들 및 하면들 상으로 연장할 수 있다. 수평 절연막(340)은 예를 들어, 실리콘 산화막(예를 들어, SiO2) 또는 고 유전막(예를 들어, 알루미늄 옥사이드(Al2O3), 하프늄옥사이드(HfO2))을 포함할 수 있다.
제 1 층간 절연막(450)이 적층 구조체들(ST)과 층간 절연 패턴(300) 상에 배치될 수 있다. 제 1 층간 절연막(450)은 층간 절연 패턴(300)의 상면 및 적층 구조체들(ST)의 상면들을 덮을 수 있다. 제 1 층간 절연막(450)은 예를 들어, 실리콘 산화막을 포함할 수 있다.
일 예에 있어서, 셀 어레이 영역(CAR) 상에서 제 1 층간 절연막(450)의 상면은, 콘택 및 주변회로 영역들(CR, PR) 상에서 제 1 층간 절연막(450)의 상면과 다른 레벨에 위치할 수 있다. 예를 들어, 셀 어레이 영역(CAR) 상에서 제 1 층간 절연막(450)의 상면은, 콘택 및 주변회로 영역들(CR, PR) 상에서 제 1 층간 절연막(450)의 상면 보다 높은 레벨에 위치할 수 있다. 콘택 및 주변회로 영역(CR, PR) 상에서 제 1 층간 절연막(450)의 상면은, 셀 및 더미 수직 채널 구조체들(VS, DVS)의 상면들 보다 높은 레벨에 위치할 수 있다.
콘택 구조체(470)가 제 2 방향(Y)으로 인접하는 적층 구조체들(ST) 사이에 배치될 수 있다. 콘택 구조체(470)는 제 1 방향(X)으로 연장하여, 기판(100)의 셀 어레이 영역(CAR) 및 콘택 영역(CR) 상에 배치될 수 있다. 평면적 관점에서, 콘택 구조체(470)는 제 1 방향(X)으로 연장된 직사각형 형상 또는 라인 형상을 가질 수 있다. 다른 예로, 콘택 구조체(470)는 복수 개로 제공될 수 있으며, 복수 개의 콘택 구조체들(470)은 공통 소오스 영역(CSR)을 따라 제 1 방향(X)으로 배열될 수 있다. 이때, 복수 개의 콘택 구조체들(470)은 기둥 형상을 가질 수 있다.
콘택 구조체(470)는 스페이서(471) 및 공통 소오스 콘택(473)을 포함할 수 있다. 공통 소오스 콘택(473)은 공통 소오스 영역(CSR)과 전기적으로 연결될 수 있다. 공통 소오스 콘택(473)은 예를 들어, 금속 물질(텅스텐, 구리 또는 알루미늄) 또는 전이금속 물질(티타늄 또는 탄탈륨)을 포함할 수 있다. 스페이서(471)는 공통 소오스 콘택(473)의 외측벽을 감쌀 수 있다. 스페이서(471)는 예를 들어, 절연물질(예를 들어, 실리콘 산화막 또는 실리콘 질화막)을 포함할 수 있다.
일 예에 있어서, 셀 어레이 영역(CAR) 상에서 콘택 구조체(470)의 제 1 높이(H1)는, 콘택 영역(CR) 상에서 콘택 구조체(470)의 제 2 높이(H2)와 다를 수 있다. 예를 들어, 제 1 높이(H1)는 제 2 높이(H2) 보다 클 수 있다(H1>H2). 본 발명의 실시예에 따른 반도체 메모리 소자는 복수 개의 콘택 구조체들(470)을 포함할 수 있고, 콘택 구조체들(470) 각각에는 단차(step)를 가질 수 있다.
제 2 높이(H2)는 셀 및 더미 수직 채널 구조체들(VS, DVS)의 높이들보다 클 수 있다. 제 1 및 제 2 높이들(H1, H2)는 기판(100)의 상면으로부터 콘택 구조체(470)의 상면까지의 길이일 수 있다. 셀 및 더미 수직 채널 구조체들(VS, DVS)의 높이들은 기판(100)의 상면으로부터 패드(330)의 상면까지의 길이일 수 있다.
일 예에 있어서, 콘택 영역(CR) 상에서 콘택 구조체(470)의 상면은, 셀 어레이 영역(CAR) 상에서 콘택 구조체(470)의 상면 보다 낮은 레벨에 위치할 수 있다. 콘택 영역(CR) 상에서 콘택 구조체(470)의 상면은, 셀 및 더미 수직 채널 구조체들(VS, DVS)의 상면들 보다 높은 레벨에 위치할 수 있다.
콘택 구조체(470)는 제 1 층간 절연막(450)을 관통할 수 있다. 콘택 구조체(470)의 상면과 제 1 층간 절연막(450)의 상면은 동일한 레벨에 위치할 수 있다. 예를 들어, 셀 어레이 영역(CAR) 상에서 콘택 구조체(470)의 상면과 셀 어레이 영역(CAR) 상에서 제 1 층간 절연막(450)의 상면은, 서로 동일한 레벨에 위치할 수 있다. 예를 들어, 콘택 영역(CR) 상에서 콘택 구조체(470)의 상면과 콘택 및 주변회로 영역(CR, PR) 상에서 제 1 층간 절연막(450)의 상면은, 서로 동일한 레벨에 위치할 수 있다.
제 2 층간 절연막(460)이 제 1 층간 절연막(450) 상에 배치될 수 있다. 제 2 층간 절연막(460)은 제 1 층간 절연막(450)의 상면을 덮을 수 있다. 이에 따라, 셀 어레이 영역(CAR) 상에서 제 2 층간 절연막(460)의 상면은, 콘택 영역(CR) 및 주변회로 영역(PR) 상에서 제 2 층간 절연막(460)의 상면보다 높은 레벨에 위치할 수 있다. 제 2 층간 절연막(460)은 예를 들어, 실리콘 산화막을 포함할 수 있다.
셀 콘택 플러그들(CCP)이 기판(100)의 콘택 영역(CR) 상에 배치될 수 있다. 셀 콘택 플러그들(CCP)은 제 1 및 제 2 층간 절연막들(450, 460), 및 층간 절연 패턴(300)을 관통하여, 게이트 전극들(220a, 220b, 220c)의 단부들 상에 배치될 수 있다. 셀 콘택 플러그들(CCP)은 게이트 전극들(220a, 220b, 220c)의 단부들의 상면들과 직접 접촉할 수 있다. 일 예에 있어서, 셀 콘택 플러그들(CCP)의 상면들은, 셀 어레이 영역(CR) 상에서 콘택 구조체(470)의 상면보다 낮은 레벨에 위치할 수 있고, 콘택 영역(CR) 상에서 콘택 구조체(470)의 상면보다 높은 레벨에 위치할 수 있다. 셀 콘택 플러그들(CCP)의 상면들은 서로 동일한 레벨에 위치할 수 있다. 셀 콘택 플러그들(CCP)은 금속 물질(예를 들어, 구리 또는 텅스텐) 및 금속 질화물(예를 들어, TiN, TaN, WN) 중 적어도 하나를 포함할 수 있다.
주변 콘택 플러그들(PCP)이 기판(100)의 주변회로 영역(PR) 상에 배치될 수 있다. 주변 콘택 플러그들(PCP)은 제 1 및 제 2 층간 절연막들(450, 460) 및 층간 절연 패턴(300)을 관통하여, 주변 게이트 전극(20) 및 소오스/드레인 영역들(30) 상에 배치될 수 있다. 주변 콘택 플러그들(PCP)의 상면들은 셀 콘택 플러그들(CCP)의 상면들과 동일한 레벨에 위치할 수 있다. 주변 콘택 플러그들(PCP)은 금속 물질(예를 들어, 구리 또는 텅스텐) 및 금속 질화물(예를 들어, TiN, TaN, WN) 중 적어도 하나를 포함할 수 있다.
제 1 연결 배선들(CW1)이 제 2 층간 절연막(460)의 상면 상에 배치될 수 있다. 제 1 연결 배선들(CW1)은 일부 셀 콘택 플러그들(CCP)의 상면들 상에 배치될 수 있다. 일 예에 있어서, 도 5에 도시된 것과 같이, 제 1 연결 배선들(CW1)은, 접지 선택 게이트 전극(220a) 상에 배치된 셀 콘택 플러그(CCP)와 셀 게이트 전극들(220b) 상에 배치된 일부 셀 콘택 플러그들(CCP) 상에 배치될 수 있다. 일 예로, 제 1 연결 배선들(CW1)은, 스트링 선택 게이트 전극(220c)과 연결된 셀 콘택 플러그(CCP)와 최상층 셀 게이트 전극(220b)과 연결된 셀 콘택 플러그(CCP) 상에 배치되지 않을 수 있다. 제 1 연결 배선들(CW1)은 콘택 영역(CR)에서 주변회로 영역(PR) 상으로 연장할 수 있다. 제 1 연결 배선들(CW1) 각각은 하나의 셀 콘택 플러그(CCP) 상에서 주변회로 영역(PR) 상에 배치된 하나의 주변 콘택 플러그(PCP) 상으로 연장할 수 있다. 이에 따라, 각 제 1 연결 배선(CW1)은 하나의 게이트 전극과 하나의 주변회로 트랜지스터(TR) 사이를 전기적으로 연결할 수 있다.
제 3 층간 절연막(480)이 제 2 층간 절연막(460) 상에 배치될 수 있다. 제 3 층간 절연막(480)은 콘택 및 주변회로 영역들(CR, PR) 상에 배치된 제 2 층간 절연막(460) 상에 국부적으로 배치될 수 있다. 제 3 층간 절연막(480)은 제 1 연결 배선들(CW1)을 덮을 수 있다. 셀 어레이 영역(CAR) 상에 배치된 제 2 층간 절연막(460)의 상면은 제 3 층간 절연막(480)에 의해 노출될 수 있다. 제 3 층간 절연막(480)은 예를 들어, 실리콘 산화막을 포함할 수 있다.
스터드들(STD)이 제 3 층간 절연막(480)을 관통할 수 있다. 스터드들(STD)은 제 1 연결 배선들(CW1)이 배치되지 않은 나머지 셀 콘택 플러그들(CCP) 상에 배치될 수 있다. 예를 들어, 스터드들(STD)은, 스트링 선택 게이트 전극(220c)과 연결된 셀 콘택 플러그(CCP)와, 최상층 셀 게이트 전극(220b)과 연결된 셀 콘택 플러그(CCP) 상에 배치될 수 있다. 스터드들(STD)은 예를 들어, 금속, 도전성 금속 질화물 및 도핑된 반도체 물질 중 적어도 하나를 포함할 수 있다.
제 2 연결 배선들(CW2)가 스터드들(STD) 상에 배치될 수 있다. 제 2 연결 배선들(CW2) 각각은 도면에 도시하지 않았지만, 스터드들(STD) 상에서 주변회로 영역(PR) 상에 배치된 주변 콘택 플러그들(PCP) 상으로 연장할 수 있다. 이에 따라, 제 2 연결 배선(CW2) 각각은 하나의 게이트 전극과 하나의 주변회로 트랜지스터(TR) 사이를 전기적으로 연결할 수 있다.
제 4 층간 절연막(490)이 제 2 층간 절연막(460)과 제 3 층간 절연막(480) 상에 배치될 수 있다. 제 4 층간 절연막(490)은, 제 3 층간 절연막(480)에 의해 노출된 제 2 층간 절연막(460)의 상면과 제 3 층간 절연막(480)의 상면을 덮을 수 있다. 제 4 층간 절연막(490)은 제 2 연결 배선들(CW2)을 덮을 수 있다. 제 4 층간 절연막(490)은 예를 들어, 실리콘 산화막을 포함할 수 있다.
실시예들에 있어서, 콘택 구조체(470)의 상면과 제 1 층간 절연막(450)의 상면 상에 배치된 층간 절연막들을, 층간 절연 구조체(IS)로 정의할 수 있다. 셀 어레이 영역(CAR) 상에서 층간 절연 구조체(IS)의 제 1 두께(T1)는, 콘택 및 주변회로 영역들(CR, PR) 상에서 층간 절연 구조체(IS)의 제 2 두께(T2) 보다 작을 수 있다(T1<T2). 다시 말해, 셀 어레이 영역(CAR) 상에 적층된 층간 절연막들의 증착 개수는, 콘택 및 주변회로 영역들(CR, PR) 상에 적층된 층간 절연막들의 증착 개수보다 적을 수 있다. 일 예로, 셀 어레이 영역(CAR) 상에는 제 2 층간 절연막(460) 및 제 4 층간 절연막(490)이 적층될 수 있고, 콘택 및 주변회로 영역들(CR, PR) 상에는 제 2 내지 제 4 층간 절연막들(460, 480, 490)이 적층될 수 있다.
채널 콘택 플러그들(HCP)이 셀 수직 채널 구조체들(VS) 상에 배치될 수 있다. 채널 콘택 플러그들(HCP)은 패드들(330)과 직접 접촉할 수 있다. 채널 콘택 플러그들(HCP)은 예를 들어, 금속 물질(예를 들어, 구리 또는 텅스텐) 및 금속 질화물(예를 들어, TiN, TaN, WN) 중 적어도 하나를 포함할 수 있다.
비트 라인들(BL)이 제 4 층간 절연막(490) 상에 배치될 수 있다. 비트 라인들(BL)은 제 2 방향(Y)으로 연장하며 적층 구조체들(ST)을 가로지를 수 있다. 비트 라인들(BL)은 제 4 층간 절연막(490) 상에서, 제 1 방향(X)으로 이격 배치될 수 있다. 비트 라인들(BL) 각각은 제 2 방향(Y)으로 배열된 셀 수직 채널 구조체들(VS)의 수직 채널부들(VC)과 전기적으로 연결될 수 있다. 비트 라인들(BL)은 예를 들어, 금속 물질(예를 들어, 텅스텐)을 포함할 수 있다.
본 발명의 실시예에 따르면, 제 1 연결 배선들(CW1)의 레벨들을 낮추기 위해, 콘택 영역(CR) 상에서 콘택 구조체(470)의 제 2 높이(H2)를, 셀 어레이 영역(CAR) 상에서 콘택 구조체(470)의 제 1 높이(H1) 보다 낮출 수 있다. 채널 콘택 플러그들(HCP)의 높이들은 비트 라인들(BL)의 캐패시턴스에 영향을 미치는데, 제 1 연결 배선들(CW1)의 레벨들이 낮아짐에 따라 채널 콘택 플러그들(HCP)의 높이들이 감소되어, 비트 라인들(BL)의 캐패시턴스를 감소할 수 있다.
도 7은 본 발명의 실시예에 따른 반도체 메모리 소자를 나타낸 것으로, 도 2의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다. 도 8은 본 발명의 실시예에 따른 반도체 메모리 소자를 나타낸 것으로, 도 2의 Ⅱ-Ⅱ'선 방향으로 자른 단면도이다. 설명의 간결함을 위해, 본 발명의 실시예에 따른 반도체 메모리 소자에서 설명된 동일한 구성요소에 대해서는 동일한 도면부호를 사용하며, 중복되는 설명은 생략하기로 한다.
도 7 및 도 8을 참조하면, 수직 채널부(VC), 전하 저장 구조체(310), 및 갭필막(320)이 기판(100)의 상면과 접촉할 수 있다. 즉, 본 발명의 실시예에서는, 도 3 및 도 4를 참조하여 설명한 반도체 기둥(SP) 및 더미 반도체 기둥(DSP)이 생략될 수 있다.
도 9는 본 발명의 실시예에 따른 반도체 메모리 소자를 나타낸 평면도이다. 도 10은 본 발명의 실시예에 따른 반도체 메모리 소자를 나타낸 것으로, 도 9의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다. 도 11은 본 발명의 실시예에 따른 반도체 메모리 소자를 나타낸 것으로, 도 9의 Ⅱ-Ⅱ'선 방향으로 자른 단면도이다. 설명의 간결함을 위해, 본 발명의 실시예에 따른 반도체 메모리 소자에서 설명된 동일한 구성요소에 대해서는 동일한 도면부호를 사용하며, 중복되는 설명은 생략하기로 한다.
도 9 내지 도 11을 참조하면, 본 발명의 실시예에 따른 반도체 메모리 소자는 도 2 및 도 4에서 도시된 더미 수직 채널 구조체들(DVS)이 생략될 수 있다. 이 경우, 콘택 영역(CR) 상에서 콘택 구조체(470)의 상면은, 셀 수직 채널 구조체들(VS)의 상면들보다 낮은 레벨에 위치할 수 있다. 층간 절연 패턴(300)의 상면은, 셀 수직 채널 구조체들(VS)의 상면들 보다 낮은 레벨에 위치할 수 있다.
도 12는 본 발명의 실시예에 따른 반도체 메모리 소자를 나타낸 평면도이다. 도 13은 본 발명의 실시예에 따른 반도체 메모리 소자를 나타낸 것으로, 도 12의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다. 도 14는 본 발명의 실시예에 따른 반도체 메모리 소자를 나타낸 것으로, 도 12의 Ⅱ-Ⅱ'선 방향으로 자른 단면도이다. 설명의 간결함을 위해, 본 발명의 실시예에 따른 반도체 메모리 소자에서 설명된 동일한 구성요소에 대해서는 동일한 도면부호를 사용하며, 중복되는 설명은 생략하기로 한다.
도 12 내지 도 14를 참조하면, 기판(100)의 콘택 영역(CR)은 제 1 콘택 영역(CR1) 및 제 2 콘택 영역(CR2)을 포함할 수 있다. 제 1 콘택 영역(CR)은 셀 어레이 영역(CAR)과 인접할 수 있고, 제 2 콘택 영역(CR)은 주변회로 영역(PR)과 인접할 수 있다. 일 예로, 제 1 콘택 영역(CR1) 상에는 스트링 선택 게이트 전극(220c)의 단부 및 일부 셀 게이트 전극들(220b)의 단부들이 배치될 수 있고, 제 2 콘택 영역(CR2) 상에는 접지 선택 게이트 전극(220a)의 단부 및 나머지 셀 게이트 전극들(220b)의 단부들이 배치될 수 있다.
일 예에 있어서, 기판(100)의 콘택 영역(CR) 상에서, 콘택 구조체(470)의 높이는 상이할 수 있다. 예를 들어, 제 1 콘택 영역(CR1) 상에서 콘택 구조체(470)의 제 3 높이(H3)는, 셀 어레이 영역(CAR) 상에서 콘택 구조체(470)의 제 1 높이(H1)와 동일할 수 있다(H1=H3). 제 2 콘택 영역(CR2) 상에서 콘택 구조체(470)의 제 4 높이(H4)는, 제 1 높이(H1) 보다 작을 수 있다(H4<H1). 즉, 제 3 높이(H3)는 제 4 높이(H4) 보다 클 수 있다(H3>H4). 제 1 콘택 영역(CR1) 상에서 콘택 구조체(470)의 상면은, 제 2 콘택 영역(CR2) 상에서 콘택 구조체(470)의 상면보다 높은 레벨에 위치할 수 있다. 제 1 콘택 영역(CR1) 상에서 제 1 층간 절연막(450)의 상면은, 셀 어레이 영역(CAR) 상에서 콘택 구조체(470)의 상면, 제 1 콘택 영역(CR1) 상에서 콘택 구조체(470)의 상면, 셀 어레이 영역(CAR) 상에서 콘택 구조체(470)의 상면, 및 셀 어레이 영역(CAR) 상에서 제 1 층간 절연막(450)의 상면과 동일한 레벨에 위치할 수 있다. 제 2 콘택 영역(CR2) 및 주변회로 영역(PR) 상에서 제 1 층간 절연막(450)의 상면은, 제 2 콘택 영역(CR2) 상에서 콘택 구조체(470)의 상면과 동일한 레벨에 위치할 수 있다.
일 실시예에 있어서, 제 2 콘택 영역(CR2)은 제 1 영역(P1)과 제 2 방향(Y)으로 제 1 영역(P1) 옆의 제 2 영역(P2)을 포함할 수 있다. 제 4 높이(H4)를 갖는 콘택 구조체(470)는 제 2 콘택 영역(CR2)의 제 1 영역(P1) 상에 국부적으로 배치될 수 있다. 예를 들어, 제 2 콘택 영역(CR2)의 제 2 영역(P2) 상에 배치된 콘택 구조체(470)는 제 1 높이(H1) 및 제 3 높이(H3)를 가질 수 있다.
다른 실시예에 있어서, 제 4 높이(H4)를 갖는 콘택 구조체(470)는 제 2 콘택 영역(CR2) 전체 상에 배치될 수 있다.
제 1 콘택 영역(CR1) 상에 배치되는 셀 콘택 플러그들(CCP)의 상면들은, 제 2 콘택 영역(CR2) 상에 배치되는 셀 콘택 플러그들(CCP)의 상면들보다 높은 레벨에 위치할 수 있다. 이 경우, 본 발명의 실시예에 따른 반도체 메모리 소자는 도 2 및 도 4에서 도시된 스터드들(STD)이 생략될 수 있다. 다시 말해, 제 2 콘택 영역(CR2) 상에 배치된 셀 콘택 플러그들(CCP)은 제 2 연결 배선들(CW2)과 직접 접촉할 수 있다.
도 15는 본 발명의 실시예에 따른 반도체 메모리 소자를 나타낸 평면도이다. 도 16은 본 발명의 실시예에 따른 반도체 메모리 소자를 나타낸 것으로, 도 15의 Ⅲ-Ⅲ'선 방향으로 자른 단면도이다. 설명의 간결함을 위해, 본 발명의 실시예에 따른 반도체 메모리 소자에서 설명된 동일한 구성요소에 대해서는 동일한 도면부호를 사용하며, 중복되는 설명은 생략하기로 한다. 도 15 및 도 16을 참조하면, 한 쌍의 적층 구조체(ST)가 기판(100)의 셀 어레이 영역(CAR) 및 콘택 영역(CR) 상에 복수 개로 배치될 수 있다. 한 쌍의 적층 구조체(ST)는 기판(100)의 상면 상에서 제 2 방향(Y)으로 이격 배치된 제 1 적층 구조체(ST1) 및 제 2 적층 구조체(ST2)를 포함할 수 있다.
콘택 구조체(470)가 제 1 적층 구조체(ST1)와 제 2 적층 구조체(ST2) 사이에 배치될 수 있다. 일 예에 있어서, 셀 어레이 영역(CAR) 상에서 콘택 구조체(470)의 제 1 높이(H1)는, 콘택 영역(CR) 상에서 콘택 구조체(470)의 제 2 높이(H2)와 동일할 수 있다(H1=H2). 제 1 적층 구조체(ST1)의 스트링 선택 게이트 전극(220c) 및 제 2 적층 구조체(ST2)의 스트링 선택 게이트 전극(220c)은, 콘택 구조체(470)에 의해 물리적 및 전기적으로 분리될 수 있다. 한 쌍의 적층 구조체(ST)에서, 최하층 절연 패턴(230)이 제 1 적층 구조체(ST1)의 접지 선택 게이트 전극(220a)과 제 2 적층 구조체(ST2)의 접지 선택 게이트 전극(220a) 사이에 개재될 수 있다. 한 쌍의 적층 구조체(ST)에서, 제 1 적층 구조체(ST1)의 접지 선택 게이트 전극(220a)과 제 2 적층 구조체(ST2)의 접지 선택 게이트 전극(220a)은, 최하층 절연 패턴(230)과 콘택 구조체(470)에 의해 물리적/전기적으로 분리될 수 있다.
한 쌍의 적층 구조체(ST)는 제 1 및 제 2 연결 전극부들(ECP1, ECP2)을 포함할 수 있다. 제 1 및 제 2 연결 전극부들(ECP1, ECP2)은 제 1 적층 구조체(ST1) 및 제 2 적층 구조체(ST2) 사이에 배치될 수 있다. 제 1 연결 전극부(ECP1) 및 제 2 연결 전극부(ECP2)는 서로 이격 배치될 수 있다. 평면적 관점에서, 제 1 연결 전극부(ECP1)는 제 1 및 제 2 적층 구조체들(ST2)의 최상층 셀 게이트 전극들(220b) 사이에 배치될 수 있다. 평면적 관점에서, 제 2 연결 전극부(ECP2)는 제 1 적층 구조체(ST1)의 셀 게이트 전극(220b) 중 어느 하나와, 제 1 적층 구조체(ST1)의 셀 게이트 전극(220b) 중 어느 하나와 동일한 높이에 위치하는 제 2 적층 구조체(ST2)의 셀 게이트 전극(220b) 사이에 배치될 수 있다.
제 1 및 제 2 연결 전극부들(ECP1, ECP2)은, 제 2 방향(Y)으로 마주보며 동일한 높이에 위치하는 셀 게이트 전극들(220b) 사이를 연결할 수 있다. 즉, 기판(100)으로부터 동일한 높이에 위치하는 제 1 적층 구조체(ST1)의 각 셀 게이트 전극(220b)과 제 2 적층 구조체(ST2)의 각 셀 게이트 전극(220b)은 제 1 및 제 2 연결 전극부들(ECP1, ECP2)에 의해 등전위 상태를 가질 수 있다. 제 1 및 제 2 연결 전극부들(ECP1, ECP2)의 개수는 이에 한정하지 않으며, 3개 이상일 수 있다.
셀 콘택 플러그들(CCP)이 제 1 및 제 2 적층 구조체들(ST1, ST2)의 게이트 전극들(220a, 220b, 220c)의 단부들 상에 배치될 수 있다. 셀 콘택 플러그들(CCP)의 상면들은 콘택 구조체(470)의 상면과 동일한 레벨에 위치할 수 있다. 셀 콘택 플러그들(CCP)은 제 1 및 제 2 연결 배선들(CW1, CW2)과 연결될 수 있다. 셀 콘택 플러그들(CCP) 중 일부는 제 1 연결 배선들(CW1)과 연결될 수 있다. 나머지 셀 콘택 플러그들(CCP)은 스터드들(STD)을 통해 제 2 연결 배선들(CW2)과 연결될 수 있다.
일 예에 있어서, 제 1 연결 배선들(CW1)이 제 1 및 제 2 연결 전극부들(ECP1, ECP2) 상을 지나, 기판(100)의 주변회로 영역(PR) 상으로 연장할 수 있다. 예를 들어, 도면에 도시된 것과 같이, 하나의 셀 콘택 플러그(CCP)와 연결된 제 1 연결 배선(CW1)이 제 2 연결 전극부(ECP2) 상을 지나 주변회로 영역(PR) 상으로 연장하여, 하나의 주변회로 트랜지스터(TR)와 전기적으로 연결될 수 있다. 이 경우, 제 2 연결 전극부(ECP2) 상을 지나는 제 1 연결 배선(CW1)의 폭은 제 2 연결 전극부(ECP2)의 폭보다 작을 수 있다. 도면에 도시하지 않았지만, 제 1 연결 배선들(CW1) 중 하나는 제 1 연결 전극부(ECP1) 상을 지날 수 있고, 제 1 연결 배선들(CW1) 중 다른 하나는 제 2 연결 전극부(ECP2) 상을 지날 수 있다. 제 1 연결 배선들(CW1)은 콘택 구조체(470)와 이격될 수 있다.
층간 절연 구조체(IS)는 제 1 층간 절연막(450) 상에 적층된 제 2 층간 절연막(460) 및 제 3 층간 절연막(480)을 포함할 수 있다. 일 예에 있어서, 셀 어레이 영역(CAR) 상에서 층간 절연 구조체(IS)의 제 1 두께(T1)는, 기판(100)의 콘택 영역(CR) 상에서 층간 절연 구조체(IS)의 제 2 두께(T2)와 동일할 수 있다(T1=T2).
도 17a 내지 도 23a는 본 발명의 실시예에 따른 반도체 메모리 소자의 제조 방법을 나타낸 것으로, 도 2의 Ⅰ-Ⅰ'선 방향으로 자른 단면도들이다. 도 17b 내지 도 23b는 본 발명의 실시예에 따른 반도체 메모리 소자의 제조 방법을 나타낸 것으로, 도 2의 Ⅱ-Ⅱ'선 방향으로 자른 단면도들이다.
도 17a 및 도 17b를 참조하면, 소자 분리막이 기판(100) 내에 제공될 수 있다. 소자 분리막은 기판(100)의 활성 영역을 정의할 수 있다. 주변회로 트랜지스터(TR)가 기판(100)의 활성 영역 상에 제공될 수 있다. 기판(100)은 셀 어레이 영역(CAR), 주변회로 영역(PR), 및 이들 사이의 콘택 영역(CR)을 포함할 수 있다. 주변회로 트랜지스터(TR)는 기판(100)의 주변회로 영역(PR) 상에 배치될 수 있다. 주변회로 트랜지스터(TR)는 주변 게이트 절연막(10), 주변 게이트 전극(20), 및 소오스/드레인 영역들(30)을 포함할 수 있다. 주변 게이트 절연막(10) 및 주변 게이트 전극(20)은 기판(100) 상에 차례로 형성될 수 있다. 소오스/드레인 영역들(30)은 주변 게이트 전극(20) 양측의 기판(100)의 활성 영역 내에 형성될 수 있다.
몰드 구조체(MS)가 기판(100) 상에 형성될 수 있다. 몰드 구조체(MS)를 형성하는 것은, 기판(100) 상에 버퍼 산화막(210), 및 버퍼 산화막(210) 상에 희생막들(225) 및 절연막들(227)을 교대로 그리고 반복적으로 적층하여 형성될 수 있다. 기판(100)의 주변회로 영역(PR) 상에서, 버퍼 산화막(210)은 주변회로 트랜지스터(TR)의 표면을 덮을 수 있다. 버퍼 산화막(210)은 예를 들어, 열 산화막 또는 실리콘 산화막을 포함할 수 있다. 희생막들(225)은 예를 들어, 실리콘 질화막을 포함할 수 있다. 절연막들(227)은 희생막들(225)과 식각 선택성을 갖는 물질로 형성될 수 있다. 절연막들(227)은 예를 들어, 실리콘 산화막을 포함할 수 있다.
기판(100)의 콘택 영역(CR) 상에 형성된 몰드 구조체(MS)가 계단 구조(stepwise structure)로 패턴될 수 있다. 몰드 구조체(MS)를 패터닝하는 것은, 기판(100)의 콘택 영역(CR) 및 주변회로 영역(PR) 상에 형성된 몰드 구조체(MS)의 일부를 노출시키는 마스크 패턴(미도시)을 몰드 구조체(MS) 상에 형성하고, 마스크 패턴을 식각 마스크로 사용하여 절연막들(227) 및 희생막들(225)을 식각하는 공정과, 마스크 패턴(미도시)의 폭을 감소시켜 식각하고자 하는 절연막들(227) 및 희생막들(225)의 평면적을 넓히는 공정을 반복적으로 진행하는 것을 포함할 수 있다. 기판(100)의 주변회로 영역(PR) 상에서, 버퍼 산화막(210)은 몰드 구조체(MS)에 의해 노출될 수 있다. 그리고, 기판(100)의 콘택 영역(CR) 상에서 절연막들(227)의 단부들의 상면들은, 노출될 수 있다. 제 1 방향(X, 도 2 참조)으로의 희생막들(225)의 길이들은 기판(100)으로부터 멀어질수록 작아질 수 있고, 제 1 방향(X, 도 2 참조)으로의 절연막들(227)의 길이들은 기판(100)으로부터 멀어질수록 작아질 수 있다. 수직으로 인접하는 한 쌍의 희생막(225) 및 절연막(227)의 제 1 방향(X)으로의 길이들은 서로 같을 수 있다.
층간 절연 패턴(300)이 몰드 구조체(MS)의 계단 구조와 버퍼 산화막(210)을 덮도록 형성될 수 있다. 층간 절연 패턴(300)은 몰드 구조체(MS)의 상면을 노출할 수 있다. 층간 절연 패턴(300)은 예를 들어, TEOS 산화막(Tetraethyl Orthosilicate Oxide Layer)을 포함할 수 있다.
도 18a 및 도 18b를 참조하면, 몰드 구조체(MS) 및 버퍼 산화막(210)을 패터닝하여, 몰드 구조체(MS) 내에 채널홀들(CH) 및 더미 채널홀들(DCH)을 형성할 수 있다. 채널홀들(CH)은 기판(100)의 셀 어레이 영역(CAR) 상에 형성될 수 있고, 더미 채널홀들(DCH)은 기판(100)의 콘택 영역(CR) 상에 형성될 수 있다. 예를 들어, 채널홀들(CH) 및 더미 채널홀들(DCH)은 몰드 구조체(MS) 및 층간 절연 패턴(300) 상에 마스크 패턴(미도시)을 형성하고, 마스크 패턴을 식각 마스크로 사용하여 몰드 구조체(MS)를 이방성 식각하여 형성될 수 있다. 과식각에 의해, 기판(100)의 상면이 리세스될 수 있다. 채널홀들(CH) 및 더미 채널홀들(DCH)은 평면적 관점에서, 원형, 타원형 또는 다각형일 수 있다.
반도체 기둥들(SP)이 채널홀들(CH) 내에 형성될 수 있고, 더미 반도체 기둥들(DSP)이 더미 채널홀들(DCH) 내에 형성될 수 있다. 반도체 기둥들(SP) 및 더미 반도체 기둥들(DSP)은 채널홀들(CH) 및 더미 채널홀들(DCH) 의해 노출된 기판(100)을 씨드로 사용하여, 선택적 에피텍시얼 성장(selective epitaxial growing)을 진행하여 기판(100)으로부터 성장하여 형성될 수 있다. 반도체 기둥들(SP) 및 더미 반도체 기둥들(DSP)은 기판(100)과 동일한 방향성을 갖는 물질을 포함할 수 있다.
채널홀들(CH) 및 더미 채널홀들(DCH)의 측벽들 상에 전하 저장 구조체들(310)이 형성될 수 있다. 전하 저장 구조체들(310)은 채널홀들(CH) 및 더미 채널홀들(DCH)의 측벽들을 덮고, 채널홀들(CH) 및 더미 채널홀들(DCH)에 의해 노출된 기판(100)의 상면 일부들을 덮을 수 있다.
도 6을 참조하면, 전하 저장 구조체들(310) 각각은 각 채널홀(CH)과 각 더미 채널홀(DCH)의 측벽 상에 차례로 형성된 블로킹 절연막(BLL), 전하 저장막(CTL), 및 터널 절연막(TL)을 포함할 수 있다. 블로킹 절연막(BLL)은 예를 들어, 실리콘 산화막 또는 고유전막(예를 들어, Al2O3, HfO2)을 포함할 수 있고, 전하 저장막(CTL)은 예를 들어, 실리콘 질화막을 포함할 수 있고, 터널 절연막(TL)은 예를 들어, 실리콘 산화막 또는 고 유전막(예를 들어, Al2O3, HfO2)을 포함할 수 있다.
수직 채널부들(VC)이 채널홀들(CH) 및 더미 채널홀들(DCH) 내에 형성될 수 있다. 수직 채널부들(VC)은 전하 저장 구조체들(310)의 내벽들 및 전하 저장 구조체들(310)에 의해 노출된 기판(100)의 상면을 컨포말하게 덮을 수 있다. 수직 채널부들(VC)에, 수소 또는 중수소를 포함하는 가스 분위기에서 열처리하는 수소 어닐링 공정이 실시될 수 있다. 이 공정은 수직 채널부들(VC) 내에 존재하는 결정 결함들이 수소 어닐링 단계에 의해 치유될 수 있다.
갭필막들(320)이 수직 채널부들(VC)로 둘러싸인 내부 공간들 내에 형성될 수 있다. 갭필막들(320)은 채널홀들(CH) 및 더미 채널홀들(DCH)을 완전히 채울 수 있다. 갭필막들(320)은 에스오지(SOG) 기술을 이용하여 형성될 수 있다. 갭필막들(320)은 절연 물질(예를 들어, 실리콘 산화막)을 포함할 수 있다.
패드들(330)이 수직 채널부들(VC), 전하 저장 구조체들(310) 및 갭필막들(320)의 상부들에 형성될 수 있다. 패드들(330)는 수직 채널부들(VC), 전하 저장 구조체들(310) 및 갭필막들(320)의 상부들을 식각하여 리세스 영역들을 형성한 후, 리세스 영역들 내에 도전 물질을 채워 형성될 수 있다. 다른 예로, 패드들(330)는 수직 채널부들(VC)의 상부들에 수직 채널부들(VC)과 다른 도전형의 불순물을 도핑하여 형성될 수 있다.
도 19a 및 도 19b를 참조하면, 몰드 구조체(MS)에 이방성 식각 공정을 수행하여 공통 소오스 트렌치(CTH)가 형성될 수 있다. 공통 소오스 트렌치(CTH)는 몰드 구조체(MS) 상에 제 1 층간 절연막(450)을 형성하고, 제 1 층간 절연막(450)을 식각 마스크로 사용하여 몰드 구조체(MS) 및 버퍼 산화막(210)을 기판(100)의 상면이 노출될 때까지 패터닝하여 형성될 수 있다. 공통 소오스 트렌치(CTH)는 제 1 방향(X, 도 2 참조)으로 연장하여 형성될 수 있다. 이에 따라, 공통 소오스 트렌치(CTH)는 제 1 방향(X)으로 연장된 라인 형태 또는 직사각형 형태로 형성될 수 있다. 공통 소오스 트렌치(CTH)가 형성됨에 따라, 적층 구조체들(ST)이 기판(100)의 상면 상에서 제 2 방향(Y, 도 2 참조)으로 이격되어 형성될 수 있다. 적층 구조체들(ST) 각각은 패터닝된 버퍼 산화막(210), 절연 패턴들(230) 및 희생 패턴들(미도시)을 포함할 수 있다. 적층 구조체들(ST)의 측벽들은 공통 소오스 트렌치(CTH)에 의해 노출될 수 있다.
공통 소오스 트렌치(CTH)에 의해 노출된 희생 패턴들이 제거되어, 리세스 영역들(RR)이 형성될 수 있다. 희생 패턴들은 습식 식각 및/또는 등방성 건식 식각 공정을 수행하여 제거될 수 있다. 리세스 영역들(RR)은 수직으로 인접하는 절연 패턴들(230) 사이 및 최하층 절연 패턴(230)과 버퍼 산화막(210) 사이에 형성될 수 있다. 식각 공정은 인산을 포함하는 식각액을 사용하여 수행될 수 있다.
리세스 영역들(RR)은 공통 소오스 트렌치(CTH)로부터 절연 패턴들(230) 사이로 수평적으로 연장될 수 있다. 리세스 영역들(RR)을 통해, 절연 패턴들(230)의 상면들 및 하면들, 전하 저장 구조체들(310)의 외측벽들의 일부들, 더미 반도체 기둥들(DSP)의 측벽들의 일부, 반도체 기둥들(SP)의 측벽들의 일부, 및 층간 절연 패턴(300)의 일부들이 노출될 수 있다.
도 6, 도 20a 및 도 20b를 참조하면, 수평 절연막(340)이 리세스 영역들(RR) 내에 형성될 수 있다. 예를 들어, 수평 절연막(340)은 절연 패턴들(230)의 표면들, 리세스 영역들(RR)에 의해 노출된 전하 저장 구조체들(310)의 외측벽들, 더미 반도체 기둥들(DSP)의 측벽들, 반도체 기둥들(SP)의 측벽들, 층간 절연 패턴(300)의 일부들, 및 제 1 층간 절연막(450)의 측벽을 컨포말하게 덮을 수 있다. 수평 절연막(340)은 스텝 커버리지가 좋은 증착 방법을 사용하여 형성될 수 있다. 예를 들어, 수평 절연막(340)은 화학 기상 증착(CVD) 또는 원자층 증착(ALD)을 사용하여 형성될 수 있다.
게이트 전극들(220a, 220b, 220c)이 리세스 영역들(RR) 내에 형성될 수 있다. 게이트 전극들(220a, 220b, 220c)은 공통 소오스 트렌치(CTH) 및 리세스 영역들(RR)을 채우는 금속막을 형성하고, 공통 소오스 트렌치(CTH) 내에 형성된 금속막을 제거하여 형성될 수 있다.
공통 소오스 영역(CSR)이 공통 소오스 트렌치(CTH)에 의해 노출된 기판(100) 내에 형성될 수 있다. 공통 소오스 영역(CSR)은 이온 주입 공정을 통해 형성될 수 있다. 공통 소오스 영역(CSR)은 기판(100)과 다른 도전형을 가질 수 있다.
콘택 구조체(470)가 공통 소오스 트렌치(CTH) 내에 형성될 수 있다. 콘택 구조체(470)는 스페이서(471) 및 공통 소오스 콘택(473)을 포함할 수 있다. 스페이서(471)는 공통 소오스 트렌치(CTH)의 측벽들을 덮을 수 있다. 공통 소오스 콘택(473)은 스페이서(471)가 형성된 공통 소오스 트렌치(CTH)의 나머지 공간을 채워 형성될 수 있다.
도 21a 및 도 21b를 참조하면, 콘택 영역(CR) 상에 형성된 콘택 구조체(470)의 상부와 콘택 및 주변회로 영역들(CR, PR) 상에 형성된 제 1 층간 절연막(450)의 상부를 식각할 수 있다. 식각 공정은 셀 어레이 영역(CAR) 상에 배치된 제 1 층간 절연막(450) 상에 마스크 패턴(475)을 형성하고, 마스크 패턴(475)을 식각 마스크로 사용하여 콘택 구조체(470)와 제 1 층간 절연막(450)을 식각할 수 있다. 일 예에 있어서, 식각 공정은 스페이서(471)를 식각하는 공정, 공통 소오스 콘택(473)을 식각하는 공정, 및 제 1 층간 절연막(450)을 식각하는 공정이 별도로 수행될 수 있다. 다른 예로, 식각 공정은 스페이서(471), 공통 소오스 콘택(473), 및 제 1 층간 절연막(450)을 한번의 식각 공정으로 식각할 수 있다. 식각 공정은 예를 들어, 건식 식각 공정(dry etch process)일 수 있다. 마스크 패턴(475)은 예를 들어, 절연물질 또는 도전 물질을 포함할 수 있다.
식각 공정으로 인해, 콘택 영역(CR) 및 주변회로 영역(PR) 상에서 콘택 구조체(470)의 상면 및 제 1 층간 절연막(450)의 상면은, 셀 어레이 영역(CAR) 상에서 콘택 구조체(470)의 상면 및 제 1 층간 절연막(450)의 상면보다 낮은 레벨에 위치할 수 있다. 콘택 및 주변회로 영역들(CR, PR) 상에 배치된 제 1 층간 절연막(450)의 두께는 감소될 수 있고, 콘택 영역(CR) 상에 배치된 콘택 구조체(470)의 높이가 낮아질 수 있다. 이에 따라, 셀 어레이 영역(CAR) 상에서 콘택 구조체(470)의 제 1 높이(H1)는 콘택 영역(CR) 상에서 콘택 구조체(470)의 제 2 높이(H2) 보다 클 수 있다(H1>H2).
식각 공정 후에, 마스크 패턴(475)은 제거될 수 있다.
도 22a 및 도 22b를 참조하면, 제 2 층간 절연막(460)이 제 1 층간 절연막(450) 상에 형성될 수 있다. 제 2 층간 절연막(460)은 제 1 층간 절연막(450)의 상면 및 콘택 구조체(470)의 상면을 컨포말하게 덮을 수 있다. 제 2 층간 절연막(460)은 예를 들어, 실리콘 산화막을 포함할 수 있다.
셀 콘택 플러그들(CCP)이 기판(100)의 콘택 영역(CR) 상에 배치된 게이트 전극들(220a, 220b, 220c)의 단부들 상에 형성될 수 있다. 그리고, 주변 콘택 플러그들(PCP)이 기판(100)의 주변회로 영역(PR) 상에 배치된 소오스/드레인 영역들(30) 및 주변 게이트 전극(20) 상에 형성될 수 있다. 셀 콘택 플러그들(CCP)의 상면들 및 주변 콘택 플러그들(PCP)의 상면들은 제 2 층간 절연막(460)에 노출될 수 있다. 셀 콘택 플러그들(CCP) 및 주변 콘택 플러그들(PCP)은 금속 물질(예를 들어, 구리 또는 텅스텐) 및 금속 질화물(예를 들어, TiN, TaN, WN) 중 적어도 하나를 포함할 수 있다.
제 1 연결 배선들(CW1)이 제 2 층간 절연막(460) 상에 형성될 수 있다. 제 1 연결 배선들(CW1)은 일부 셀 콘택 플러그들(CCP) 및 주변 콘택 플러그들(PCP) 상에 형성될 수 있다. 일 예에 있어서, 일부 셀 콘택 플러그들(CCP)은 스트링 선택 게이트 전극(120c)과 최상층 셀 게이트 전극(120b) 상에 형성된 셀 콘택 플러그들(CCP)을 제외한 나머지일 수 있다. 즉, 스트링 선택 게이트 전극(120c) 및 최상층 셀 게이트 전극(120b) 상에 형성된 셀 콘택 플러그들(CCP) 상에는 제 1 연결 배선들(CW1)이 형성되지 않을 수 있다.
제 1 연결 배선들(CW1)은 주변회로 영역(PR) 상으로 연장하여 주변 콘택 플러그들(PCP)과 전기적으로 연결될 수 있다. 제 1 연결 배선들(CW1)은 금속 물질(예를 들어, 구리 또는 텅스텐)을 포함할 수 있다.
도 23a 및 도 23b를 참조하면, 제 3 층간 절연막(480)이 제 2 층간 절연막(460) 상에 형성될 수 있다. 제 3 층간 절연막(480)은 제 2 층간 절연막(460) 상에 절연막(미도시)을 형성하고, 평탄화 공정을 진행하여 형성될 수 있다. 제 3 층간 절연막(480)은 콘택 및 주변회로 영역들(CR, PR) 상에 국부적으로 형성될 수 있다. 제 3 층간 절연막(480)의 상면은, 셀 어레이 영역(CAR) 상에 형성된 제 2 층간 절연막(460)의 상면과 동일한 레벨에 위치할 수 있다. 제 3 층간 절연막(480)은 예를 들어, 실리콘 산화막을 포함할 수 있다.
스터드들(STD)이 제 3 층간 절연막(480) 내에 형성될 수 있다. 스터드들(STD)은 제 1 연결 배선들(CW1)이 형성되지 않은 셀 콘택 플러그들(CCP) 상에 형성될 수 있다. 일 예에 있어서, 스터드들(STD)은, 스트링 선택 및 최상층 셀 게이트 전극들(220b, 220c) 상에 형성된 셀 콘택 플러그들(CCP) 상에 형성될 수 있다. 스터드들(STD)은 예를 들어, 금속, 도전성 금속 질화물 및 도핑된 반도체 물질 중 적어도 하나를 포함할 수 있다.
다시 도 3 및 도 4를 참조하면, 제 2 연결 배선들(CW2)이 스터드들(STD) 상에 형성될 수 있다. 제 2 연결 배선들(CW2)은 금속 물질(예를 들어, 구리 또는 텅스텐)을 포함할 수 있다. 제 4 층간 절연막(490)이 제 2 층간 절연막(460) 및 제 3 층간 절연막(480) 상에 형성될 수 있다. 제 4 층간 절연막(490)은 제 2 연결 배선들(CW2)을 덮을 수 있다. 제 4 층간 절연막(490)은 예를 들어, 실리콘 산화막을 포함할 수 있다.
채널 콘택 플러그들(HCP)이 셀 수직 채널 구조체들(VS) 상에 형성될 수 있다. 채널 콘택 플러그들(HCP)은 제 4 층간 절연막(490), 제 2 층간 절연막(460), 및 제 1 층간 절연막(450)을 관통하며, 패드들(330)과 직접 접촉할 수 있다. 채널 콘택 플러그들(HCP)은 금속 물질(예를 들어, 구리 또는 텅스텐) 및 금속 질화물(예를 들어, TiN, TaN, WN) 중 적어도 하나를 포함할 수 있다.
비트 라인들(BL)이 제 4 층간 절연막(490) 상에 형성될 수 있다. 비트 라인들(BL)은 제 2 방향(Y, 도 2 참조)으로 배열된 셀 수직 채널 구조체들(VS)과 전기적으로 연결될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
Claims (10)
- 셀 어레이 영역 및 콘택 영역을 포함하는 기판;
상기 기판의 상기 셀 어레이 영역 및 상기 콘택 영역 상에 배치되며, 게이트 전극들을 포함하는 적층 구조체;
상기 기판의 상기 셀 어레이 영역 상에 배치되며, 상기 적층 구조체를 관통하는 셀 수직 채널 구조체들;
상기 적층 구조체 일측의 상기 기판의 상면 상에 배치되며, 상기 셀 어레이 영역에서 상기 콘택 영역으로 연장하는 콘택 구조체; 및
상기 적층 구조체 상에 배치되며, 상기 콘택 구조체에 의해 관통되는 층간 절연막을 포함하되,
상기 셀 어레이 영역 상에서 상기 층간 절연막의 상면과 상기 콘택 영역 상에서 상기 층간 절연막의 상면은, 서로 다른 레벨에 위치하고,
상기 셀 어레이 영역 상에서 상기 콘택 구조체의 제 1 높이는, 상기 콘택 영역 상에서 상기 콘택 구조체의 제 2 높이와 다른 반도체 메모리 소자. - 제 1 항에 있어서,
상기 제 1 높이는 상기 제 2 높이보다 큰 반도체 메모리 소자. - 제 2 항에 있어서,
상기 기판의 상기 콘택 영역 상에서, 상기 게이트 전극들의 단부들 상에 배치되는 셀 콘택 플러그들을 더 포함하되,
상기 셀 콘택 플러그들의 상면들은, 상기 셀 어레이 영역 상에서 상기 콘택 구조체의 상면보다 낮은 레벨에 위치하는 반도체 메모리 소자. - 제 2 항에 있어서,
상기 기판의 상기 콘택 영역 상에서, 상기 게이트 전극들의 단부들 상에 배치되는 셀 콘택 플러그들을 더 포함하되,
상기 셀 콘택 플러그들의 상면들은, 상기 콘택 영역 상에서 상기 콘택 구조체의 상면보다 높은 레벨에 위치하는 반도체 메모리 소자. - 삭제
- 제 1 항에 있어서,
상기 콘택 영역 상에서 상기 층간 절연막의 상기 상면은, 상기 셀 어레이 영역 상에서 상기 층간 절연막의 상기 상면 보다 낮은 레벨에 위치하는 반도체 메모리 소자. - 제 1 항에 있어서,
상기 콘택 영역 상에서 상기 콘택 구조체의 상면은, 셀 수직 채널 구조체들의 상면들보다 높은 레벨에 위치하는 반도체 메모리 소자. - 제 1 항에 있어서,
상기 콘택 영역 상에서 상기 콘택 구조체의 상면은, 상기 셀 수직 채널 구조체들의 상면들 보다 낮은 레벨에 위치하는 반도체 메모리 소자. - 셀 어레이 영역 및 콘택 영역을 포함하는 기판;
상기 기판의 상기 셀 어레이 영역 및 상기 콘택 영역 상에 배치되며, 게이트 전극들을 포함하는 적층 구조체;
상기 적층 구조체 일측의 상기 기판의 상면 상에 배치되며, 상기 셀 어레이 영역에서 상기 콘택 영역으로 연장하는 콘택 구조체;
상기 적층 구조체 상에 배치되며, 상기 콘택 구조체에 의해 관통되는 층간 절연막; 및
상기 기판의 상기 콘택 영역 상에서, 상기 게이트 전극들의 단부들 상에 배치되는 셀 콘택 플러그들을 포함하되,
상기 셀 어레이 영역 상에서 상기 층간 절연막의 상면과 상기 콘택 영역 상에서 상기 층간 절연막의 상면은, 서로 다른 레벨에 위치하고,
상기 셀 콘택 플러그들 중 하나의 상면은, 상기 셀 어레이 영역 상에서 상기 콘택 구조체의 상면과 동일하거나 낮은 레벨에 위치하는 반도체 메모리 소자. - 제 9 항에 있어서,
상기 적층 구조체는,
상기 콘택 구조체를 사이에 두고, 상기 기판의 상기 상면 상에서 일 방향으로 이격 배치된 제 1 적층 구조체 및 제 2 적층 구조체; 및
상기 제 1 적층 구조체 및 상기 제 2 적층 구조체 사이에 배치되는 연결 전극부를 포함하되,
상기 제 1 및 제 2 적층 구조체들 각각은 제 1 게이트 전극 및 상기 제 1 게이트 전극 상의 제 2 게이트 전극을 포함하고,
상기 제 1 적층 구조체의 상기 제 1 게이트 전극 및 상기 제 2 적층 구조체의 상기 제 1 게이트 전극은 서로 이격되고,
상기 제 1 적층 구조체의 상기 제 2 게이트 전극 및 상기 제 2 적층 구조체의 상기 제 2 게이트 전극은 이들 사이에 배치된 상기 연결 전극부에 의해 연결되는 반도체 메모리 소자.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020180047364A KR102633073B1 (ko) | 2018-04-24 | 2018-04-24 | 반도체 메모리 소자 |
| US16/243,837 US10763278B2 (en) | 2018-04-24 | 2019-01-09 | Semiconductor memory device |
| CN201910227598.0A CN110400805B (zh) | 2018-04-24 | 2019-03-25 | 半导体存储器装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020180047364A KR102633073B1 (ko) | 2018-04-24 | 2018-04-24 | 반도체 메모리 소자 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20190123537A KR20190123537A (ko) | 2019-11-01 |
| KR102633073B1 true KR102633073B1 (ko) | 2024-02-06 |
Family
ID=68238152
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020180047364A KR102633073B1 (ko) | 2018-04-24 | 2018-04-24 | 반도체 메모리 소자 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US10763278B2 (ko) |
| KR (1) | KR102633073B1 (ko) |
| CN (1) | CN110400805B (ko) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102442933B1 (ko) * | 2017-08-21 | 2022-09-15 | 삼성전자주식회사 | 3차원 반도체 장치 |
| JP2021027290A (ja) * | 2019-08-08 | 2021-02-22 | キオクシア株式会社 | 半導体記憶装置 |
| KR102671791B1 (ko) * | 2020-01-13 | 2024-06-04 | 에스케이하이닉스 주식회사 | 반도체 장치 및 그의 제조 방법 |
| KR20210115716A (ko) | 2020-03-16 | 2021-09-27 | 삼성전자주식회사 | 스트링 선택 라인과 연결되는 선택 라인 스터드를 갖는 반도체 소자 |
| WO2022052040A1 (en) * | 2020-09-11 | 2022-03-17 | Yangtze Memory Technologies Co., Ltd. | Method of forming top select gate trenches |
| JP2022050956A (ja) * | 2020-09-18 | 2022-03-31 | キオクシア株式会社 | 半導体記憶装置 |
| US11758717B2 (en) * | 2021-05-06 | 2023-09-12 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor memory devices with one-sided staircase profiles and methods of manufacturing thereof |
| KR20230015623A (ko) * | 2021-07-23 | 2023-01-31 | 삼성전자주식회사 | 반도체 장치 및 데이터 저장 시스템 |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102011084603A1 (de) | 2010-10-25 | 2012-05-16 | Samsung Electronics Co., Ltd. | Dreidimensionales Halbleiterbauelement |
| KR20120121177A (ko) | 2011-04-26 | 2012-11-05 | 에스케이하이닉스 주식회사 | 반도체 메모리 소자 및 그 제조방법 |
| KR102139944B1 (ko) * | 2013-11-26 | 2020-08-03 | 삼성전자주식회사 | 3차원 반도체 메모리 장치 |
| KR102118159B1 (ko) * | 2014-05-20 | 2020-06-03 | 삼성전자주식회사 | 반도체 소자 및 그 제조 방법 |
| KR102307633B1 (ko) * | 2014-12-10 | 2021-10-06 | 삼성전자주식회사 | 반도체 소자 및 그 제조 방법 |
| KR102298605B1 (ko) * | 2015-01-14 | 2021-09-06 | 삼성전자주식회사 | 수직형 메모리 장치 및 이의 제조 방법 |
| US9859297B2 (en) | 2015-03-10 | 2018-01-02 | Samsung Electronics Co., Ltd. | Semiconductor devices and methods of manufacturing the same |
| US9812461B2 (en) | 2015-03-17 | 2017-11-07 | Sandisk Technologies Llc | Honeycomb cell structure three-dimensional non-volatile memory device |
| US20160293625A1 (en) * | 2015-03-31 | 2016-10-06 | Joo-Heon Kang | Three Dimensional Semiconductor Memory Devices and Methods of Fabricating the Same |
| US20170104000A1 (en) | 2015-10-13 | 2017-04-13 | Joo-Hee PARK | Vertical memory devices |
| KR102523139B1 (ko) * | 2015-11-25 | 2023-04-20 | 삼성전자주식회사 | 반도체 메모리 소자 |
| KR102536261B1 (ko) * | 2015-12-18 | 2023-05-25 | 삼성전자주식회사 | 3차원 반도체 장치 |
| KR102611438B1 (ko) * | 2016-01-07 | 2023-12-08 | 삼성전자주식회사 | 반도체 메모리 소자 |
| KR102589594B1 (ko) * | 2016-03-02 | 2023-10-17 | 삼성전자주식회사 | 반도체 메모리 소자 |
| KR102591057B1 (ko) | 2016-04-08 | 2023-10-18 | 삼성전자주식회사 | 수직형 메모리 장치 및 이의 제조 방법 |
| US10103161B2 (en) | 2016-06-28 | 2018-10-16 | Sandisk Technologies Llc | Offset backside contact via structures for a three-dimensional memory device |
-
2018
- 2018-04-24 KR KR1020180047364A patent/KR102633073B1/ko active IP Right Grant
-
2019
- 2019-01-09 US US16/243,837 patent/US10763278B2/en active Active
- 2019-03-25 CN CN201910227598.0A patent/CN110400805B/zh active Active
Also Published As
| Publication number | Publication date |
|---|---|
| CN110400805B (zh) | 2024-04-30 |
| US20190326319A1 (en) | 2019-10-24 |
| CN110400805A (zh) | 2019-11-01 |
| KR20190123537A (ko) | 2019-11-01 |
| US10763278B2 (en) | 2020-09-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR102633073B1 (ko) | 반도체 메모리 소자 | |
| KR102667878B1 (ko) | 반도체 메모리 소자 및 이의 제조 방법 | |
| KR102612406B1 (ko) | 반도체 메모리 소자 | |
| KR102699603B1 (ko) | 반도체 메모리 소자 | |
| KR102589594B1 (ko) | 반도체 메모리 소자 | |
| US10026749B2 (en) | Semiconductor memory devices having separation structures | |
| KR102634947B1 (ko) | 수직형 메모리 장치 및 그 제조 방법 | |
| KR102447489B1 (ko) | 반도체 메모리 소자 | |
| KR102681114B1 (ko) | 반도체 메모리 소자 | |
| KR102523139B1 (ko) | 반도체 메모리 소자 | |
| KR102414511B1 (ko) | 3차원 반도체 소자 | |
| US11257841B2 (en) | Three-dimensional semiconductor memory device | |
| KR102705752B1 (ko) | 3차원 반도체 메모리 소자 | |
| KR102333439B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| KR20200008335A (ko) | 3차원 반도체 메모리 소자 | |
| KR102661853B1 (ko) | 3차원 반도체 메모리 소자 | |
| KR20200078768A (ko) | 3차원 반도체 메모리 소자 | |
| US11456313B2 (en) | Three-dimensional semiconductor memory devices with increased integration | |
| KR102666113B1 (ko) | 3차원 반도체 메모리 소자 | |
| KR20130084434A (ko) | 3차원 반도체 장치의 제조 방법 | |
| KR102720127B1 (ko) | 3차원 반도체 메모리 소자 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant |