KR102447489B1 - 반도체 메모리 소자 - Google Patents

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Abstract

본 발명의 소자는 기판 상에 적층된 복수 개의 게이트 전극들 및 상기 게이트 전극들 사이에 개재된 절연 패턴들을 포함하는 적층 구조체들, 상기 적층 구조체들 각각을 관통하여 상기 기판과 연결되는 수직 채널부, 및 상기 적층 구조체들 사이에 배치되는 분리 패턴을 포함하되, 상기 게이트 전극들 각각은, 상기 절연 패턴들 사이에 배치되고, 상기 수직 채널부 쪽으로 함몰되는 리세스 영역을 포함하는 제 1 금속 패턴, 및 상기 제 1 금속 패턴의 상기 리세스 영역 내에 배치되고, 상기 제 1 금속 패턴과 동일한 금속 물질을 포함하는 제 2 금속 패턴을 포함하고, 상기 제 1 금속 패턴에서의 평균 결정입자 크기와 상기 제 2 금속 패턴에서의 평균 결정입자 크기는 서로 다를 수 있다.

Description

반도체 메모리 소자{Semiconductor memory device}
본 발명은 반도체 메모리 소자에 관한 것으로, 더욱 상세하게는 신뢰성이 보다 향상된 3차원 반도체 메모리 소자에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 장치의 집적도를 증가시키는 것이 요구되고 있다. 반도체 장치의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다. 종래의 2차원 또는 평면적 반도체 장치의 경우, 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 장치의 집적도는 증가하고는 있지만 여전히 제한적이다.
이러한 한계를 극복하기 위한, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 메모리 소자들이 제안되고 있다. 그러나, 3차원 반도체 메모리 소자의 대량 생산을 위해서는, 비트당 제조 비용을 2차원 반도체 장치의 그것보다 줄일 수 있으면서 신뢰성 있는 제품 특성을 구현할 수 있는 공정 기술이 요구되고 있다.
본 발명이 해결하고자 하는 과제는 신뢰성이 보다 향상된 반도체 메모리 소자를 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 신뢰성이 보다 향상된 반도체 메모리 소자의 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 반도체 메모리 소자는 기판 상에 적층된 복수 개의 게이트 전극들 및 상기 게이트 전극들 사이에 개재된 절연 패턴들을 포함하는 적층 구조체들, 상기 적층 구조체들 각각을 관통하여 상기 기판과 연결되는 수직 채널부, 및 상기 적층 구조체들 사이에 배치되는 분리 패턴을 포함하되, 상기 게이트 전극들 각각은, 상기 절연 패턴들 사이에 배치되고, 상기 수직 채널부 쪽으로 함몰되는 리세스 영역을 포함하는 제 1 금속 패턴, 및 상기 제 1 금속 패턴의 상기 리세스 영역 내에 배치되고, 상기 제 1 금속 패턴과 동일한 금속 물질을 포함하는 제 2 금속 패턴을 포함하고, 상기 제 1 금속 패턴에서의 평균 결정입자 크기와 상기 제 2 금속 패턴에서의 평균 결정입자 크기는 서로 다를 수 있다.
상기 제 1 금속 패턴의 상기 평균 결정입자 크기는 상기 제 2 금속 패턴의 상기 평균 결정입자 크기보다 클 수 있다.
상기 제 2 금속 패턴은 상기 수직 채널부에 인접하는 부분에서 제 1 수직적 두께를 갖고, 상기 분리 패턴에 인접하는 부분에서 제 2 수직적 두께를 갖되, 상기 제 1 수직적 두께와 상기 제 2 수직적 두께는 동일할 수 있다.
상기 제 2 금속 패턴은 상기 수직 채널부에 인접하는 부분에서 제 1 수직적 두께를 갖고, 상기 분리 패턴에 인접하는 부분에서 제 2 수직적 두께를 갖되, 상기 제 2 수직적 두께는 상기 제 1 수직적 두께보다 클 수 있다.
상기 제 2 금속 패턴의 상기 제 2 수직적 두께는 상기 제 1 수직적 두께를 갖는 상기 제 2 금속 패턴의 상기 부분과 상기 수직 채널부 사이에 위치하는 상기 제 1 금속 패턴의 수직적 두께보다 작을 수 있다.
상기 제 2 금속 패턴의 상기 제 2 수직적 두께는 상기 제 1 수직적 두께를 갖는 상기 제 2 금속 패턴의 상기 부분과 상기 수직 채널부 사이에 위치하는 상기 제 1 금속 패턴의 수직적 두께와 동일할 수 있다.
상기 제 2 금속 패턴은 상기 분리 패턴에서 상기 수직 채널부로 갈수록 감소하는 수직적 두께를 가질 수 있다.
상기 수직 채널부와 상기 제 1 금속 패턴 사이에 배치되고, 상기 제 1 금속 패턴 상으로 연장되는 수평 절연막을 더 포함하되, 상기 제 2 금속 패턴은 상기 분리 패턴과 상기 제 1 금속 패턴 사이에 배치되고, 상기 수평 절연막과 접촉할 수 있다.
상기 제 2 금속 패턴은 상기 분리 패턴과 접촉하고, 상기 제 1 금속 패턴은 상기 분리 패턴과 이격될 수 있다.
상기 제 1 금속 패턴 및 상기 제 2 금속 패턴은 텅스텐을 포함할 수 있다.
본 발명의 반도체 메모리 소자는 기판 상에 적층된 복수 개의 게이트 전극들 및 상기 게이트 전극들 사이에 개재된 절연 패턴들을 포함하는 적층 구조체들, 상기 적층 구조체들 각각을 관통하여 상기 기판과 연결되는 수직 채널부, 및 상기 적층 구조체들 사이에 배치되는 분리 패턴을 포함하되, 상기 게이트 전극들 각각은, 상기 절연 패턴들 사이에 배치되고, 상기 수직 채널부 쪽으로 함몰되는 리세스 영역을 포함하는 제 1 금속 패턴, 및 상기 제 1 금속 패턴의 상기 리세스 영역 내에 배치되고, 상기 수직 채널부와 인접하는 부분에서 제 1 수직적 두께를 갖고 상기 분리 패턴과 인접하는 부분에서 제 2 수직적 두께를 갖는 제 2 금속 패턴을 포함하되, 상기 제 2 수직적 두께는 상기 제 1 수직적 두께 보다 클 수 있다.
상기 제 2 금속 패턴은 상기 분리 패턴에서 상기 수직 채널부로 갈수록 감소하는 수직적 두께를 가질 수 있다.
상기 제 2 금속 패턴의 상기 제 2 수직적 두께는 상기 제 1 수직적 두께를 갖는 상기 제 2 금속 패턴의 상기 부분과 상기 수직 채널부 사이에 위치하는 상기 제 1 금속 패턴의 수직적 두께와 동일할 수 있다.
상기 제 2 금속 패턴의 상기 제 2 수직적 두께는 상기 제 1 수직적 두께를 갖는 상기 제 2 금속 패턴의 상기 부분과 상기 수직 채널부 사이에 위치하는 상기 제 1 금속 패턴의 수직적 두께보다 작을 수 있다.
상기 제 1 금속 패턴 및 상기 제 2 금속 패턴은 동일한 금속 물질을 포함하되, 상기 제 1 금속 패턴은 상기 제 2 금속 패턴보다 큰 평균 결정입자 크기를 가질 수 있다.
본 발명의 일 실시예에 따른 반도체 메모리 소자의 제조 방법은 두 번의 증착 단계를 통해 게이트 전극을 구성하는 제 1 금속 패턴 및 제 2 금속 패턴을 형성하는 것을 포함할 수 있다. 두 번의 증착 단계를 수행하여 리세스 영역들 내에 금속 물질을 채울 경우, 빈 공간이 없는 게이트 전극을 형성할 수 있다. 그 결과, 증착 가스로 채워져 있는 빈 공간이 게이트 전극 내에 형성되지 않아, 증착 가스에 의한 전하 저장막의 녹음(melting)을 방지할 수 있다. 즉, 반도체 메모리 소자의 신뢰성이 향상될 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 메모리 소자의 셀 어레이를 나타내는 간략 회로도이다.
도 2는 본 발명의 실시예들에 따른 반도체 메모리 소자를 나타낸 평면도이다.
도 3은 본 발명의 일 실시예에 따른 반도체 메모리 소자를 나타낸 것으로, 도 2의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다.
도 4는 본 발명의 일 실시예에 따른 반도체 메모리 소자를 나타낸 것으로, 도 2의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다.
도 5는 본 발명의 실시예에 따른 반도체 메모리 소자를 나타낸 것으로, 도 2의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다.
도 6 내지 도 7은 도 3의 A 부분을 확대한 확대도들이다.
도 8 및 도 9는 도 4의 B 부분을 확대한 확대도들이다.
도 10 내지 도 18, 도 21 내지 도 23은 본 발명의 일 실시예에 따른 반도체 메모리 소자의 제조 방법을 나타낸 것으로, 도 2의 Ⅰ-Ⅰ'선 방향으로 자른 단면도들이다.
도 19 및 도 20은 도 18의 C 부분을 확대한 확대도들이다.
도 24, 도 27 및 도 28은 본 발명의 일 실시예에 따른 반도체 메모리 소자의 제조 방법을 나타낸 것으로, 도 2의Ⅰ-Ⅰ'선 방향으로 자른 단면도들이다.
도 25 및 도 26은 도 24의 D 부분을 확대한 확대도들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
도 1은 본 발명의 실시예들에 따른 반도체 메모리 소자의 셀 어레이를 나타내는 간략 회로도이다.
도 1을 참조하면, 실시예들에 따른 반도체 반도체 메모리 소자는 공통 소오스 라인(CSL), 복수개의 비트라인들(BL0-BL2) 및 공통 소오스 라인(CSL)과 비트라인들(BL0-BL2) 사이에 배치되는 복수개의 셀 스트링들(CSTR)을 포함할 수 있다.
비트라인들(BL0-BL2)은 2차원적으로 배열되고, 그 각각에는 복수개의 셀 스트링들(CSTR)이 병렬로 연결될 수 있다. 이에 따라 셀 스트링들(CSTR)은 공통 소오스 라인(CSL) 또는 기판 상에 2차원적으로 배열될 수 있다.
셀 스트링들(CSTR) 각각은 공통 소오스 라인(CSL)에 접속하는 접지 선택 트랜지스터(GST), 비트라인들(BL0-BL2)에 접속하는 스트링 선택 트랜지스터(SST) 및 접지 및 스트링 선택 트랜지스터들(GST, SST) 사이에 배치되는 복수개의 메모리 셀 트랜지스터들(MCT)로 구성될 수 있다. 접지 선택 트랜지스터(GST), 스트링 선택 트랜지스터(SST) 및 메모리 셀 트랜지스터들(MCT)은 직렬로 연결될 수 있다. 이에 더하여, 공통 소오스 라인(CSL)과 비트라인들(BL0-BL2) 사이에 배치되는, 접지 선택 라인(GSL), 복수개의 워드라인들(WL0-WL3) 및 복수개의 스트링 선택 라인들(SSL0-SSL2)이 접지 선택 트랜지스터(GST), 메모리 셀 트랜지스터들(MCT) 및 스트링 선택 트랜지스터들(SST)의 게이트 전극들로서 각각 사용될 수 있다.
게이트 전극들은 접지 선택 라인(GSL)에 공통으로 연결되어 등전위 상태에 있을 수 있다. 유사하게, 공통 소오스 라인(CSL)으로부터 실질적으로 동일한 거리에 배치되는, 복수의 메모리 셀 트랜지스터들(MCT)의 게이트 전극들 역시 워드라인들(WL0-WL3) 중의 하나에 공통으로 연결되어 등전위 상태에 있을 수 있다. 한편, 하나의 셀 스트링(CSTR)은 공통 소오스 라인(CSL)으로부터의 거리가 서로 다른 복수개의 메모리 셀 트랜지스터들(MCT)로 구성되기 때문에, 공통 소오스 라인(CSL)과 비트라인들(BL0-BL2) 사이에는 다층의 워드라인들(WL0-WL3)이 배치된다.
접지 및 스트링 선택 트랜지스터들(GST, SST) 그리고 메모리 셀 트랜지스터들(MCT)은 채널 구조체를 채널 영역으로 사용하는 모오스 전계 효과 트랜지스터(MOSFET)일 수 있다. 다른 실시예에 따르면, 채널 구조체는, 접지 선택 라인(GSL), 워드라인들(WL0-WL3) 및 스트링 선택 라인들(SSL)과 함께, 모오스 커패시터(MOS capacitor)를 구성할 수 있다. 이 경우, 접지 선택 트랜지스터(GST), 메모리 셀 트랜지스터들(MCT) 및 스트링 선택 트랜지스터(SST)은 접지 선택 라인(GSL), 워드라인들(WL0-WL3) 및 스트링 선택 라인들(SSL)으로부터의 기생 전계(fringe field)에 의해 형성되는 반전 영역들(inversion layer)을 공유함으로써 전기적으로 연결될 수 있다.
도 2는 본 발명의 실시예들에 따른 반도체 메모리 소자를 나타낸 평면도이다. 도 3 내지 도 5는 본 발명의 실시예들에 따른 반도체 메모리 소자를 나타낸 것으로, 도 2의 Ⅰ-Ⅰ'선 방향으로 자른 단면도들이다.
도 2 내지 도 5를 참조하면, 기판(100) 상에 복수 개의 적층 구조체들(ST)이 배치될 수 있다. 적층 구조체들(ST)은 기판(100) 상에서 제 1 방향(X)에 수직인 제 2 방향(Y)으로 연장되고, 제 1 방향(X)으로 이격되어 배치될 수 있다. 기판(100)은 실리콘 기판, 실리콘-게르마늄 기판, 게르마늄 기판 또는 단결정 실리콘 기판에 성장된 단결정 에피택시얼층(epitaxial layer)일 수 있다. 적층 구조체들(ST) 사이에 배치된 기판(100) 내에 불순물 영역(CSR)이 배치될 수 있다. 불순물 영역(CSR)은 제 2 방향(Y)으로 연장될 수 있다. 불순물 영역(CSR)은 도 1에 도시된 공통 소오스 라인일 수 있다. 이 경우, 불순물 영역은 기판(100)과 다른 도전형을 가질 수 있다.
적층 구조체들(ST) 각각은 기판(100)의 상부면에 대해 수직 방향으로 적층된 절연 패턴들(120) 및 절연 패턴들(120) 사이에 개재된 게이트 전극들(GE)을 포함할 수 있다. 예를 들어, 절연 패턴들(120) 및 게이트 전극들(GE)은 기판(100) 상에 교대로, 그리고 반복적으로 적층될 수 있다. 게이트 전극들(GE)은 반도체 메모리 소자의 워드 라인들로 사용될 수 있다. 게이트 전극들(GE)은 기판(100) 상에 적층된 순서대로 도 1에 도시된 접지 선택 라인(GSL), 워드 라인들(WL), 및 스트링 선택 라인(SSL)으로 사용될 수 있다. 게이트 전극들(GE)에 대한 구체적인 설명은 후술하도록 한다.
절연 패턴들(120)은 반도체 메모리 소자의 특성에 따라 다른 두께를 가질 수 있다. 예를 들어, 최하부 게이트 전극(GE)과 이것의 바로 위에 배치되는 게이트 전극(GE) 사이에 배치되는 절연 패턴(120) 및 최상부 게이트 전극(GE)과 이것의 바로 아래에 배치되는 게이트 전극(GE) 사이에 배치되는 절연 패턴(120)의 두께는 다른 절연 패턴들의 두께보다 더 두꺼울 수 있다. 절연 패턴들(120)은 예를 들어, 실리콘 산화물을 포함할 수 있다.
적층 구조체들(ST)을 관통하며, 기판(100)과 연결되는 수직 채널부(VC)가 배치될 수 있다. 평면적 관점에서, 수직 채널부(VC)는 제 1 방향(X)으로 일렬(미도시) 또는 지그재그 형태로 배열될 수 있다. 수직 채널부(VC)의 바닥면은 기판(100)의 상부면과 접촉할 수 있다. 수직 채널부(VC)는 기판(100)에 수직한 방향으로 신장되어 있으며, 복수 개의 게이트 전극들(GE)을 가로지를 수 있다. 수직 채널부(VC)는 속이 빈 파이프 형태, 실린더 형태 또는 컵 형태와 같은 일부 형태를 포함할 수 있다. 수직 채널부(VC)는 반도체 물질을 포함할 수 있다. 예를 들어, 수직 채널부(VC)는 다결정 실리콘막, 유기 반도체막 및 탄소 나노 구조체들 중의 하나일 수 있다.
수직 채널부(VC)에 의해 둘러싸인 내부 공간 내에 캐핑막(117)이 배치될 수 있다. 캐핑막(117)은 절연물질을 포함할 수 있으며, 예를 들어, 실리콘 산화막, 실리콘 질화막 또는 실리콘 산화질화막을 포함할 수 있다.
수직 채널부(VC) 및 캐핑막(117)의 상부에 패드(D)가 배치될 수 있다. 패드(D)는 수직 채널부(VC)와 전기적으로 연결될 수 있다. 패드(D)는 도전물질 또는 수직 채널부(VC)와 다른 도전형의 불순물로 도핑된 반도체 물질을 포함할 수 있다.
도 5를 참조하면, 수직 채널부(VC)의 하부에 배치되며, 기판(100)과 접촉하는 반도체 기둥(SP)이 더 배치될 수 있다. 반도체 기둥(S)은 접지 선택 라인으로 사용되는 최하부 게이트 전극들(GE)과 인접할 수 있다. 반도체 기둥(SP)은 기판(100)과 동일한 도전형의 반도체 또는 진성 반도체로 형성될 수 있다. 반도체 기둥(SP)은 예를 들어, 단결정의 진성 반도체(intrinsic semiconductor) 또는 p형 도전형을 갖는 반도체일 수 있다.
수직 채널부(VC)와 적층 구조체들(ST) 사이에 전하 저장 구조체(110)가 배치될 수 있다. 전하 저장 구조체(110)는 수직 채널부(VC)의 외벽을 감싸는 형상을 가질 수 있다. 전하 저장 구조체(110)는 블로킹 절연막(111), 전하 저장막(113) 및 터널 절연막(115)을 포함할 수 있다. 블로킹 절연막(111)은 수직 채널부(VC)와 적층 구조체(ST) 사이에 배치될 수 있고, 터널 절연막(115)은 블로킹 절연막(111)과 수직 채널부(VC) 사이에 배치될 수 있다. 즉, 블로킹 절연막(111)은 적층 구조체(ST)에 보다 인접하게 배치될 수 있고, 터널 절연막(115)은 수직 채널부(VC)에 보다 인접하게 배치될 수 있다. 블로킹 절연막(111)과 터널 절연막(115) 사이에 전하 저장막(113)이 배치될 수 있다.
전하 저장 구조체(110)는 실리콘 산화막, 실리콘 질화막 및 실리콘 산화질화막 중 적어도 하나를 포함한 단일막 또는 복수 개의 막들을 포함할 수 있다. 상세하게, 블로킹 절연막(111)은 실리콘 산화막 또는 고유전막(예를 들어, 알루미늄 옥사이드(Al2O3), 하프늄옥사이드(HfO2)) 일 수 있고, 전하 저장막(113)은 실리콘 질화막일 수 있고, 터널 절연막(115)은 실리콘 산화막 또는 고유전막(예를 들어, 알루미늄 옥사이드(Al2O3), 하프늄옥사이드(HfO2)) 일 수 있다.
적층 구조체들(ST) 사이에 분리 패턴(140)이 배치될 수 있다. 분리 패턴(140)은 기판(100)의 상부면 및 적층 구조체들(ST) 각각의 외측벽과 접하며, 마스크 패턴들(EM) 사이로 수직 방향으로 연장될 수 있다. 분리 패턴(140)은 불순물 영역(CSR)을 따라 제 2 방향(Y)으로 연장될 수 있다. 이에 따라, 분리 패턴들(140)은 제 2 방향(Y)으로 연장된 직사각형 형상 또는 라인 형상을 가질 수 있다.
분리 패턴(140)은 공통 소오스 콘택(141) 및 스페이서(143)를 포함할 수 있다. 공통 소오스 콘택(141)은 기판(100)에 배치된 불순물 영역(CSR)과 연결될 수 있다. 공통 소오스 콘택(141)은 예를 들어, 금속 물질(텅스텐, 구리 또는 알루미늄) 또는 전이금속 물질(티타늄 또는 탄탈륨)을 포함할 수 있다. 스페이서(143)는 공통 소오스 콘택(141)과 적층 구조체들(ST) 사이에 배치될 수 있다. 스페이서(143)는 공통 소오스 콘택(141)과 게이트 전극들(GE) 사이를 전기적으로 절연시킬 수 있다. 스페이서(143)는 예를 들어, 절연물질(예를 들어, 실리콘 산화막 또는 실리콘 질화막)을 포함할 수 있다.
수평 절연막(121)이 전하 저장 구조체(110)와 게이트 전극들(GE) 사이에 배치되고, 게이트 전극들(GE)의 상부면 및 하부면 상으로 연장될 수 있다. 일 예로, 도 6에 도시된 것처럼, 게이트 전극들(GE)과 접하는 스페이서(143)의 부분의 폭은 수평 절연막(121)과 인접하는 스페이서(143)의 부분의 폭보다 클 수 있다. 다른 예로, 도 7 내지 도 9에 도시된 것처럼, 스페이서(143)는 균일한 폭을 가질 수 있다. 수평 절연막(121)은 전하 트랩형 비휘발성 메모리 트랜지스터의 블록킹 절연막일 수 있다. 수평 절연막(121)은 실리콘 산화막(예를 들어, SiO2) 또는 유전막(예를 들어, 알루미늄 옥사이드(Al2O3), 하프늄옥사이드(HfO2))일 수 있다.
적층 구조체들(ST) 상에 마스크 패턴들(EM)이 배치될 수 있다. 마스크 패턴들(EM)은 패드(D)를 덮을 수 있다. 마스크 패턴들(EM)은 예를 들어, 실리콘 산화막 또는 실리콘 질화막을 포함할 수 있다.
마스크 패턴들(EM) 상에 층간 절연막(150)이 배치될 수 있다. 층간 절연막(150)은 분리 패턴(140)을 덮을 수 있다. 층간 절연막(150)은 절연 물질을 포함할 수 있으며, 예를 들어, 실리콘 산화막, 실리콘 질화막 및 실리콘 산화질화막 중 어느 하나를 포함할 수 있다.
층간 절연막(150)과 마스크 패턴들(EM)을 관통하는 콘택 플러그(CP)가 배치될 수 있다. 콘택 플러그(CP)과 패드(D)는 전기적으로 연결될 수 있다. 콘택 플러그(CP)는 도핑된 실리콘 또는 금속 물질(예를 들어, 텅스텐(W), 구리(Cu) 또는 알루미늄(Al))을 포함할 수 있다.
층간 절연막(150) 상에 비트 라인(BL)이 배치될 수 있다. 비트 라인(BL)은 적층 구조체들(ST)을 가로지르며, 제 1 방향(X)으로 배열된 복수 개의 수직 채널부들(VC)과 연결될 수 있다. 비트 라인(BL)은 도전 물질(예를 들어, 텅스텐(W))을 포함할 수 있다.
도 6 및 도 7은 도 3의 A 부분을 확대한 확대도들이고, 도 8 및 도 9는 은 도 4의 B 부분을 확대한 확대도들이다. 앞서 간략하게 설명한 게이트 전극들(GE)에 대해서 구체적으로 설명하도록 한다.
도 6 내지 도 9를 참조하면, 게이트 전극들(GE)은 제 1 금속 패턴(132) 및 제 2 금속 패턴(134)를 포함할 수 있다. 제 1 금속 패턴(132)은 수직 방향으로 이격된 절연 패턴들(120) 사이에 배치되며, 수직 채널부(VC) 쪽으로 함몰된 전극 리세스 영역(GRR)을 포함할 수 있다. 제 2 금속 패턴(134)은 전극 리세스 영역(GRR) 내에 배치될 수 있다. 즉, 제 2 금속 패턴(134)은 제 1 금속 패턴(132)과 스페이서(143) 사이에 개재될 수 있다. 제 1 및 제 2 금속 패턴들(132, 134)은 동일한 금속 물질을 포함할 수 있으며, 예를 들어, 텅스텐일 수 있다. 제 1 금속 패턴(132)은 제 2 금속 패턴(134)과 다른 평균 결정 입자(grain) 크기를 가질 수 있다. 일 예로, 도면 상에 도시한 것처럼, 제 1 금속 패턴(132)은 제 2 금속 패턴(134)보다 큰 평균 결정입자 크기를 가질 수 있다(G1>G2).
게이트 전극들(GE)은 수직적 두께(VT)를 가질 수 있다. 제 2 금속 패턴(134)은 수직 채널부(VC)에 인접하는 부분에서 제 1 수직적 두께(VT1)를 가질 수 있고, 분리 패턴(140)에 인접하는 부분에서 제 2 수직적 두께(VT2)를 가질 수 있다. 제 2 금속 패턴(134)은 공정에 따라 다양한 형태를 가질 수 있다. 이로 인해 제 2 금속 패턴(134)의 제 1 수직적 두께(VT1)와 제 2 수직적 두께(VT2)는 달라질 수 있다.
도 6을 참조하면, 제 2 금속 패턴(134)의 제 2 수직적 두께(VT2)는 제 2 금속 패턴(134)의 제 1 수직적 두께(VT1) 보다 클 수 있다(VT2>VT1). 그리고, 제 2 금속 패턴(134)의 제 2 수직적 두께(VT2)는 게이트 전극들(GE)의 수직적 두께(VT)와 실질적으로 동일할 수 있다(VT2=VT). 분리 패턴(140)과 인접하는 제 2 금속 패턴(134)은 분리 패턴(140)에서 수직 채널부(VC)로 갈수록 감소하는 수직적 두께를 가질 수 있다. 그리고, 수직 채널부(VC)과 인접하는 제 2 금속 패턴(134)의 수직적 두께는 실질적으로 일정할 수 있다.
제 1 금속 패턴(132)은 스페이서(143)와 이격될 수 있고, 수평 절연막(121)과 접촉할 수 있다. 제 2 금속 패턴(134)는 수평 절연막(121) 및 스페이서(143)와 접촉될 수 있다.
도 7을 참조하면, 제 2 금속 패턴(134)은 제 1 금속 패턴(132)으로부터 돌출된 형상을 가질 수 있다. 제 2 금속 패턴(134)의 제 2 수직적 두께(VT2)는 제 2 금속 패턴(134)의 제 1 수직적 두께(VT1) 보다 클 수 있다 (VT2>VT1). 그리고, 제 2 금속 패턴(134)의 제 2 수직적 두께(VT2)는 게이트 전극들(GE)의 수직적 두께(VT)와 동일할 수 있다(VT2=VT). 분리 패턴(140)과 인접하는 제 2 금속 패턴(134)의 수직적 두께는 실질적으로 일정할 수 있고, 수직 채널부(VC)와 인접하는 제 2 금속 패턴(134)의 수직적 두께는 실질적으로 일정할 수 있다.
제 1 금속 패턴(132)은 스페이서(143)와 이격될 수 있고, 수평 절연막(121)과 접촉될 수 있다. 제 2 금속 패턴(134)은 스페이서(143) 및 수평 절연막(121)과 접촉될 수 있다.
도 8을 참조하면, 제 2 금속 패턴(134)의 제 2 수직적 두께(VT2)는 제 2 금속 패턴(134)의 제 1 수직적 두께(VT1)와 동일할 수 있다(VT2=VT1). 즉, 제 2 금속 패턴(134)의 수직적 두께는 실질적으로 일정할 수 있다. 그러므로, 제 2 금속 패턴(134)의 수직적 두께는 게이트 전극들(GE)의 수직적 두께(VT) 보다 작을 수 있다(VT2=VT1<VT). 제 1 금속 패턴(132)은 및 제 2 금속 패턴(134)은 스페이서(143)와 접촉할 수 있다.
도 9를 참조하면, 제 2 금속 패턴(134)의 제 2 수직적 두께(VT2)는 제 2 금속 패턴(134)의 제 1 수직적 두께(VT1) 보다 클 수 있고, 게이트 전극들(GE)의 수직적 두께(VT) 보다 작을 수 있다(VT1<VT2<VT). 분리 패턴(140)과 인접하는 제 2 금속 패턴(134)은 분리 패턴(140)에서 수직 채널부(VC)로 갈수록 감소하는 수직적 두께를 가질 수 있고, 수직 채널부(VC)과 인접하는 제 2 금속 패턴(134)의 수직적 두께는 실질적으로 일정할 수 있다.
제 1 금속 패턴(132)은 스페이서(143) 및 수평 절연막(121)과 접촉될 수 있고, 제 2 금속 패턴(134)은 수평 절연막(121)과 이격될 수 있고, 스페이서(143)와 접촉될 수 있다.
도 10 내지 도 18, 도 21 내지 도 23은 본 발명의 일 실시예에 따른 반도체 메모리 소자의 제조 방법을 나타낸 것으로, 도 2의 Ⅰ-Ⅰ'선 방향으로 자른 단면도들이다. 도 19 및 도 20은 도 18의 C 부분을 확대한 확대도들이다.
도 10을 참조하면, 기판(100) 상에 몰드 구조체(MS)를 형성한다. 기판(100)은 실리콘 기판, 실리콘-게르마늄 기판, 게르마늄 기판 또는 단결정 실리콘 기판에 성장된 단결정 에피택시얼층(epitaxial layer)일 수 있다.
몰드 구조체(MS)는 기판(100) 상에 교대로, 그리고 반복적으로 적층된 절연막들(102) 및 희생막들(104)을 포함할 수 있다. 절연막들(102) 및 희생막들(104)은 서로 다른 식각 선택성을 갖는 물질을 포함할 수 있다. 예를 들어, 절연막들(102)은 실리콘 산화물을 포함할 수 있고, 희생막들(104)은 실리콘 질화물 또는 실리콘 산화질화물을 포함할 수 있다. 절연막들(102)은 서로 동일한 물질로 형성될 수 있고, 희생막들(104)은 서로 동일한 물질로 형성될 수 있다. 도면에 도시하지 않았지만, 기판(100)과 몰드 구조체(MS) 사이에 버퍼 절연막이 제공될 수 있다.
도 11을 참조하면, 몰드 구조체(MS)를 식각하여 기판(100)을 노출시키는 채널홀(CH)을 형성할 수 있다. 상세하게, 최상부 절연막(102) 상에 마스크 패턴(미도시)을 형성한 후, 마스크 패턴을 식각 마스크로 사용하여 몰드 구조체(MS)를 이방성 식각할 수 있다. 채널홀(CH)은 이방성 식각에 의하여 기판(100)으로부터의 높이에 따라 같은 폭을 가질 수 있다. 이와 달리, 채널홀(CH)은 이방성 식각에 의하여 기판(100)으로부터의 높이에 따라 다른 폭을 가질 수 있다. 즉, 채널홀(CH)은 기판(100)에 대해 경사진 측벽을 가질 수 있다. 과식각에 의해 기판(100)의 상부면이 리세스될 수 있다. 채널홀(CH)은 평면적 관점에서, 원형, 타원형 또는 다각형일 수 있다.
도 12를 참조하면, 채널홀(CH)의 측벽 상에 전하 저장 구조체(110)를 형성할 수 있다. 전하 저장 구조체(110)는 채널홀(CH)의 측벽들을 덮고, 채널홀(CH)에 노출된 기판(100)의 상부면 일부를 덮을 수 있다. 상세하게, 전하 저장 구조체(110)를 형성하는 것은 채널홀(CH)의 내벽을 차례로 덮는 제 1 절연막, 제 2 절연막 및 제 3 절연막을 형성하고, 기판(100)의 상부면을 덮는 제 1 내지 제 3 절연막들의 일부분은 건식 식각 공정으로 식각하여, 기판(100)의 상부면의 일부분을 노출시키는 것을 포함할 수 있다.
전하 저장 구조체(110)는 채널홀(CH)의 측벽 상에 차례로 형성된 블로킹 절연막(111), 전하 저장막(113), 및 터널 절연막(115)을 포함할 수 있다. 블로킹 절연막(111)은 예를 들어, 실리콘 산화막 또는 고유전막(예를 들어, Al2O3, HfO2)일 수 있고, 전하 저장막(113)은 예를 들어, 실리콘 질화막일 수 있고, 터널 절연막(115)은 예를 들어, 실리콘 산화질화막 또는 고 유전막(예를 들어, Al2O3, HfO2)일 수 있다.
전하 저장 구조체(110)가 형성된 채널홀(CH) 내에 수직 채널부(VC)가 형성될 수 있다. 수직 채널부(VC)는 터널 절연막(115)의 표면 및 기판(100)의 상부면을 컨포말하게 덮을 수 있다. 수직 채널부(VC)는 반도체 물질을 포함할 수 있다. 예를 들어, 수직 채널부(VC)는 다결정 실리콘막, 유기 반도체막, 탄소 나노 구조체 중 적어도 하나를 포함할 수 있다.
일부 실시예에서, 전하 저장 구조체(110)를 형성하기 전에, 도5에 도시된 것과 같이, 채널홀(CH) 내에 반도체 기둥(SP)을 더 형성될 수 있다. 반도체 기둥(SP)은 채널홀(CH)에 노출된 기판(100)을 씨드로 사용하여, 선택적 에피텍시얼 성장(selective epitaxial growing)을 진행하여 기판(100)으로부터 성장하여 형성될 수 있다. 반도체 기둥(SP)은 예를 들어, 진성 반도체(intrinsic semiconductor) 또는 p형 도전형을 갖는 반도체일 수 있다.
도 13을 참조하면, 수직 채널부(VC)가 형성된 채널홀(CH) 내에 캐핑막(117)이 형성될 수 있다. 캐핑막(117)은 채널홀(CH)을 완전히 채울 수 있다. 캐핑막(117)은 에스오지(SOG) 기술을 이용하여 형성될 수 있다. 캐핑막(117)은 절연 물질을 포함할 수 있으며, 예를 들어, 실리콘 산화막 및 실리콘 질화막 중 어느 하나일 수 있다. 캐핑막(117)을 형성하기 전에, 수직 채널부(VC)에 수소 또는 중수소를 포함하는 가스 분위기에서 열처리하는 수소 어닐링 공정이 더 실시될 수 있다. 이 공정은 수직 채널부(VC) 내에 존재하는 결정 결함들이 수소 어닐링 단계에 의해 치유될 수 있다.
전하 저장 구조체(110), 수직 채널부(VC), 및 캐핑막(117)의 상부에 패드(D)가 형성될 수 있다. 패드(D)는 전하 저장 구조체(110), 수직 채널부(VC) 및 캐핑막(117)의 상부 영역들을 식각하여 리세스 영역을 형성한 후, 리세스 영역 내에 도전 물질을 채워 형성될 수 있다. 다른 예로, 패드(D)는 수직 채널부(VC)의 상부 영역에 수직 채널부(VC)과 다른 도전형의 불순물을 도핑하여 형성될 수 있다.
도 14를 참조하면, 몰드 구조체(MS)에 이방성 식각 공정을 수행하여 트렌치들(T)을 형성할 수 있다. 트렌치들(T)은 몰드 구조체(MS) 상에 마스크 패턴(EM)을 형성하고, 마스크 패턴(EM)을 식각 마스크로 사용하여, 몰드 구조체(MS)를 기판(100)의 상부면이 노출될 때까지 이방성 식각하여 형성될 수 있다. 트렌치들(T)은 도 2에 도시된 것과 같이, 제 1 방향(X)에 교차하는 제 2 방향(Y)으로 연장되도록 형성될 수 있다. 이에 따라, 트렌치들(T)은 제 2 방향(Y)으로 연장된 라인 형태 또는 직사각형 형태로 형성될 수 있다. 트렌치들(T)이 형성됨에 따라, 기판(100) 상에 제 1 방향(X)으로 이격되어 배치되는 복수 개의 적층 구조체들(ST)이 형성될 수 있다.
적층 구조체들(ST) 각각은 기판(100) 상에 차례로 그리고 교대로 적층된 절연 패턴들(120) 및 희생 패턴들(SC)을 포함할 수 있다. 절연 패턴들(120)은 절연막들(102)이 패터닝되어 형성된 것이고, 희생 패턴들(SC)은 희생막들(104)이 패터닝되어 형성된 것이다. 적층 구조체들(ST)의 측벽들은 트렌치들(T)에 의해 노출될 수 있다.
도 15를 참조하면, 트렌치들(T)에 노출된 희생 패턴들(SC)을 제거하여 수직 방향으로 이격된 절연 패턴들(120) 사이에 리세스 영역들(RR)을 형성할 수 있다. 리세스 영역들(RR)은 희생 패턴들(SC)에 습식 식각 및/또는 등방성 건식 식각 공정을 수행하여 형성될 수 있다. 희생 패턴들(SC)은 절연 패턴들(120)과 식각 선택성을 갖는 물질을 포함하기 때문에, 희생 패턴들(SC)이 제거될 때 절연 패턴들(120)이 제거되지 않을 수 있다. 예를 들면, 희생 패턴들(SC)이 실리콘 질화막이고, 절연 패턴들(120)이 실리콘 산화막인 경우, 식각 공정은 인산을 포함하는 식각액을 사용하여 수행될 수 있다.
리세스 영역들(RR)은 트렌치들(T)로부터 절연 패턴들(120) 사이로 수평적으로 연장될 수 있다. 리세스 영역들(RR)을 통해, 절연 패턴들(120)의 상부면 및 하부면, 및 블로킹 절연막(111)의 일부분이 노출될 수 있다.
도 16을 참조하면, 수평 절연막(121)이 리세스 영역들(RR) 및 트렌치들(T)에 의해 노출된 막들의 표면들을 덮도록 형성될 수 있다. 구체적으로, 수평 절연막(121)은 절연 패턴들(120)의 표면, 리세스 영역들(RR)에 노출된 블로킹 절연막(111)의 일부분, 기판(100)의 상부면 및 마스크 패턴들(EM)을 컨포말하게 덮을 수 있다. 수평 절연막(121)은 스텝 커버리지가 좋은 증착 방법을 사용하여 형성될 수 있다. 예를 들어, 수평 절연막(121)은 화학 기상 증착(CVD) 또는 원자층 증착(ALD)을 사용하여 형성될 수 있다.
수평 절연막(121)은 전하 트랩형 비휘발성 메모리 트랜지스터의 블록킹 절연막일 수 있다. 수평 절연막(121)은 실리콘 산화막(예를 들어, SiO2) 또는 고 유전막(예를 들어, Al2O3 알루미늄옥사이드(Al2O3), 하프늄옥사이드(HfO2))일 수 있다.
도 17을 참조하면, 리세스 영역들(RR) 내에 제 1 금속막(131)이 형성될 수 있다. 제 1 금속막(131)은 일정한 두께로 수평 절연막(121)을 컨포말하게 덮을 수 있다. 제 1 금속막(131)의 두께는 리세스 영역들(RR)의 수직적 폭의 1/2 보다 작을 수 있다. 이에 따라, 제 1 금속막(131)은 리세스 영역들(RR)을 완전히 채우지 않을 수 있다.
제 1 금속막(131)은 텅스텐을 포함하는 핵 생성층(nucleation layer)으로써, 결정핵들을 포함할 수 있다. 제 1 금속막(131)은 화학 기상 증착법(CVD) 또는 원자 층 증착법(ALD)을 사용하여 형성될 수 있다. 이 경우, 제 1 금속막(131)을 형성하기 위한 증착 공정은 B2H6, SiH4 또는 Si2H6와 같은 희생가스 및 WF6, WCl6, 또는 텅스텐 유기 소오스와 같은 텅스텐을 포함하는 다른 형태의 전구체를 사용할 수 있다.
도 18을 참조하면, 트렌치들(T)에 인접하는 리세스 영역들(RR)의 입구에 형성된 제 1 금속막(131)에 식각 공정을 수행하여, 리세스 영역들(RR) 내에 제 1 금속 패턴(132)이 형성될 수 있다. 식각 공정은 건식 식각(etch back 공정, ashing 공정, strip 공정), 습식 식각(cleaning 공정) 또는 건식 식각과 습식 식각을 조합하여 수행될 수 있다. 일 예로, 건식 식각에 사용되는 식각 가스는 예를 들어, N2, H2, Cl, F, S 등의 원소를 포함하는 가스를 포함할 수 있다. 일 예로, 습식 식각에 사용되는 식각 용액은 예를 들어, SC(Standard Cleaning)-1를 기초로 하는 용액, HF를 기초로 하는 용액, LAL(탈이온수(H20), 불산(HF), 및 불화암모늄(NH4F)의 혼합 용액), 또는 인산 용액을 포함할 수 있다.
식각 공정은 트렌치들(T)에 노출된 절연 패턴들(120)의 모서리를 덮는 수평 절연막(121) 상에 형성된 제 1 금속막(131)의 일부분을 식각할 수 있다. 이에 따라, 트렌치들(T)에 인접하는 리세스 영역(RR)의 수직적 폭(W1)은 수직 채널부(VC)에 인접하는 리세스 영역(RR)의 폭(W2)보다 클 수 있다(W1>W2; 도 19 및 도 20 참조).
도 19 및 도 20을 참조하면, 절연 패턴들(120)의 모서리를 덮는 수평 절연막(121) 상에 형성된 제 1 금속막(131)이 완전히 제거될 수 있다. 이에 따라, 리세스 영역(RR) 내에 제 1 금속 패턴(132)이 형성되고, 리세스 영역(RR) 내에 형성된 수평 절연막(121)의 일부분이 노출될 수 있다. 식각 공정에 의해, 트렌치들(T)의 측벽에 형성된 제 1 금속막(131)이 같이 식각되어, 수평 절연막(121)이 노출될 수 있다.
식각 방법에 따라 제 1 도전 패턴(132)의 식각 형태가 달라질 수 있다.
도 19를 참조하면, 제 1 금속막(131)이 등방성 식각될 경우, 제 1 금속 패턴(132)의 식각된 표면은 오목한 프로파일을 가질 수 있다. 이에 따라, 리세스 영역(RR)의 수직적 폭은 트렌치들(T)에서 수직 채널부(VC)로 갈수록 작아질 수 있다.
도 20을 참조하면, 제 1 금속막(131)이 이방성 식각될 경우, 제 1 금속 패턴(132)의 식각된 표면은 제 1 금속 패턴(132)의 식각된 표면과 접하는 수평 절연막(121)의 표면에 수직한 프로파일을 가질 수 있다. 이에 따라, 트렌치들(T)에 인접하는 리세스 영역(RR)의 수직적 폭은 일정할 수 있다.
도 21을 참조하면, 제 1 금속 패턴(132)이 형성된 리세스 영역들(RR) 내에 금속 물질을 채워 제 2 금속막(133)을 형성할 수 있다. 제 2 금속막(133)은 화학 기상 증착법(CVD) 또는 원자 층 증착법(ALD)을 사용하여 형성될 수 있다. 이 경우, 제 2 금속막(133)을 형성하기 위한 증착 공정은 B2H6, SiH4 또는 Si2H6와 같은 희생가스 및 WF6, WCl6, 또는 텅스텐 유기 소오스와 같은 텅스텐을 포함하는 다른 형태의 전구체를 사용할 수 있다. 일 예로, 제 2 금속막(133)은 텅스텐을 포함하는 벌크막일 수 있다. 제 2 금속막(133)은 제 1 금속 패턴(132)과 다른 결정 입자 크기를 가질 수 있다.
제 2 금속막(133)은 제 1 금속 패턴(132)의 표면으로부터 성장되면서 리세스 영역들(RR)을 채울 수 있다. 이에 따라, 리세스 영역들(RR) 내에 형성된 제 2 금속막(33)은 리세스 영역들(RR)의 상하부로부터 성장된 성장 막들이 만나 형성된 계면을 포함할 수 있다.(도 6 내지 도 9 참조)
리세스 영역들(RR)의 안쪽의 수직적 폭이 리세스 영역들(RR)의 바깥쪽의 수직적 폭보다 작기 때문에, 리세스 영역들(RR)의 안쪽을 채워야 하는 제 2 금속막(133)의 양은 리세스 영역들(RR)의 바깥쪽을 채워야 하는 제 2 금속막(133)의 양보다 적을 수 있다. 이에 따라, 제 2 금속막(133)이 리세스 영역들(RR)의 바깥쪽 보다 리세스 영역들(RR)의 안쪽에 빨리 증착 또는 성장될 수 있다. 즉, 제 2 금속막(133)은 리세스 영역들(RR)의 안쪽부터 바깥쪽으로 채워지도록 형성될 수 있다. 그 결과, 제 2 금속막(133) 내에 빈 공간(slit) 없이 제 2 금속막(133)을 형성할 수 있다.
제 2 금속막(133)을 형성하기 전에, 제 2 금속 패턴(132)에 어닐링 공정이 더 수행될 수 있다. 어닐링 공정을 통해, 제 1 금속 패턴(132) 내의 금속 결정의 스트레스 또는 결함(defect)을 치유할 수 있다. 한편, 어닐링 공정을 통해 제 1 금속 패턴(132)의 결정 입자가 성장될 수 있다. 일 예로, 어닐링 공정은 제 1 금속 패턴(132) 즉, 텅스텐 막의 결정 입자를 성장시킬 수 있는 온도(약 750°C 내지 약 1050°C)에서 진행할 수 있다. 이에 따라, 어닐링 공정이 수행될 경우, 제 1 금속 패턴(132)은 제 2 금속막(133)보다 큰 결정 입자를 가질 수 있다.
도 22를 참조하면, 트렌치들(T)에 노출된 제 2 금속막(133)을 제거하여, 리세스 영역들(RR) 내에 국부적으로 제 2 금속 패턴(134)을 형성할 수 있다. 제 1 금속 패턴(132) 및 제 2 금속 패턴(134)은 반도체 메모리 소자의 게이트 전극(GE)으로 구성할 수 있다. 제 2 금속막들(133)을 식각하는 공정은 등방적 식각 공정 또는 이방성 식각 공정을 포함할 수 있다.
도 6 및 도 7에 도시된 것처럼, 전술한 제 1 전극막(131)의 식각 공정에 의해, 트렌치들(T)에 배치된 분리 패턴(140)에 인접하는 부분에서 제 2 금속 패턴(132)의 수직적 두께(VT1)는 수직 채널부(VC)에 인접하는 부분에서 제 2 금속 패턴(132)의 수직적 두께(VT2) 보다 클 수 있다(VT1>VT2).
제 2 금속 패턴(134)을 형성한 후, 트렌치들(T)에 노출된 기판(100) 내에 불순물 영역(CSR)을 형성할 수 있다. 불순물 영역(CSR)은 이온 주입 공정을 통해 형성될 수 있다. 불순물 영역(CSR)은 기판(100)과 다른 도전형을 가질 수 있다.
도 23을 참조하면, 트렌치들(T)에 노출된 적층 구조체들(ST)의 측벽을 덮는 스페이서(143) 및 트렌치들(T)을 채우는 공통 소오스 콘택(141)을 차례로 형성될 수 있다. 상세하게, 스페이서(143)를 형성하는 것은 트렌치들(T)의 측벽들 및 바닥면을 덮는 절연막(미도시)를 형성한 후, 기판(100)의 상부면이 노출되도록 트렌치들(T)의 바닥면을 덮는 절연막(미도시)의 일부를 식각하는 것을 포함할 수 있다. 스페이서(143)는 예를 들어, 실리콘 산화막 또는 실리콘 질화막으로 형성될 수 있다. 공통 소오스 콘택(141)는 스페이서(143)가 형성된 트렌치들(T) 내를 채울 수 있다. 공통 소오스 콘택(141)는 예를 들어, 화학 기상 증착(CVD), 물리 기상 증착(PVD) 또는 원자 층 증착(ALD)을 수행하여 형성될 수 있다. 공통 소오스 콘택(141)는 예를 들어, 금속(텅스텐, 구리 또는 알루미늄) 또는 전이금속(티타늄 또는 탄탈륨)으로 형성될 수 있다.
다시 도 2 내지 도 5를 참조하면, 마스크 패턴들(EM) 상에 층간 절연막(150)이 형성될 수 있다. 층간 절연막(150)은 마스크 패턴들(EM), 스페이서(143) 및 공통 소오스 콘택(141)의 상부면들을 덮을 수 있다. 층간 절연막(150)은 예를 들어, 절연 물질(예를 들어, 실리콘 산화막, 실리콘 질화막 또는 실리콘 산화질화막)을 포함할 수 있다.
층간 절연막(150) 및 마스크 패턴들(EM)을 식각하여 홀(미도시)을 형성하고, 홀에 도전물질을 채워 콘택 플러그(CP)를 형성할 수 있다. 콘택 플러그(CP)은 패드(D)와 전기적으로 연결될 수 있다. 콘택 플러그(CP)는 도핑된 실리콘 또는 도전 물질(예를 들어, 텅스텐(W), 구리(Cu), 또는 알루미늄(Al))을 포함할 수 있다.
층간 절연막(150) 상에 콘택 플러그(CP)와 접촉하는 비트 라인(BL)이 형성될 수 있다. 비트 라인(BL)은 적층 구조체들(ST)을 가로지르며 제 1 방향(X)으로 배열된 복수 개의 수직 채널부들(VC)과 연결될 수 있다. 비트 라인들(BL)은 도전 물질(예를 들어, 텅스텐(W))을 포함할 수 있다.
도 24, 도 27 및 도 28은 본 발명의 일 실시예에 따른 반도체 메모리 소자의 제조 방법을 나타낸 것으로, 도 2의Ⅰ-Ⅰ'선 방향으로 자른 단면도들이다. 도 25 및 도 26은 도 24의 D 부분을 확대한 확대도들이다. 설명의 간결함을 위해, 본 발명의 실시예에 따른 반도체 장치에서 설명된 동일한 구성요소에 대해서는 동일한 도면부호를 사용하며, 중복되는 설명은 생략하기로 한다.
도 24를 참조하면, 절연 패턴들(120)의 모서리를 덮는 수평 절연막(121) 상에 형성된 제 1 금속막(131)을 식각하기 위한 식각 공정이 수행될 수 있다. 이에 따라, 트렌치들(T)에 인접하는 리세스 영역(RR)의 수직적 폭은 수직 채널부(VC)에 인접하는 리세스 영역(RR)의 수직적 폭보다 커질 수 있다(W1>W2). 식각 공정에 의해 트렌치들(T)의 측벽을 덮는 제 1 금속막(131)은 완전히 식각되지 않을 수 있다.
구체적으로, 도 25를 참조하면, 식각 공정은 트렌치들(T)에 인접한 리세스 영역들(RR)이 후속 공정에서 리세스 영역들(RR) 내에 제 2 금속막(131)을 균일하게 채우기 위한 최소의 수직적 폭을 갖도록 제 2 금속막(131)을 식각하는 것을 포함할 수 있다. 이에 따라, 트렌치들(T)에 노출된 제 1 금속막(131)의 모서리 부분만이 식각될 수 있다. 이 경우, 리세스 영역들(RR) 내에 형성된 제 1 금속막(131)은 식각되지 않을 수 있다.
도 26를 참조하면, 트렌치들(T)에 인접하며, 리세스 영역들(RR) 내에 형성된 제 1 금속막(131)의 일부분이 식각될 수 있다. 이때, 제 1 금속막(131)은 리세스 영역들(RR) 내에 형성된 수평 절연막(121)이 노출되지 않도록 식각될 수 있다. 도면에 도시된 것과 같이, 제 1 금속막(131) 이 등방성 식각되어, 제 1 금속막(131)의 식각된 표면은 오목한 프로파일을 가질 수 있다. 이와 달리, 도면에 도시하지 않았지만, 제 1 금속막(131)이 이방성 식각되어, 제 1 금속막(131)의 식각된 표면은 평평한 프로파일을 가질 수 있다.
도 27을 참조하면, 제 1 금속막(131)이 형성된 리세스 영역들(RR) 내에 제 2 금속막(133)이 형성될 수 있다. 이에 대한 설명은 도 21의 설명과 동일하므로 생략하도록 한다.
도 28을 참조하면, 트렌치들(T)에 노출된 제 1 및 제 2 금속막들(131, 133)을 제거하여, 리세스 영역들(RR) 내에 국부적으로 제 1 도전 패턴(132) 및 제 2 도전 패턴(134)을 형성할 수 있다. 도 25에 전술된 제 1 전극막(131)의 식각 공정에 의해, 도 8에 도시된 것과 같이, 제 2 금속 패턴(132)의 수직적 두께는 실질적으로 일정할 수 있다. 도 26에 전술된 제 1 전극막(131)의 식각 공정에 의해, 도 9에 도시된 것과 같이, 분리 패턴(140)에 인접하는 부분에서 제 2 금속 패턴(132)의 수직적 두께(VT1)는 수직 채널부(VC)에 인접하는 부분에서 제 2 금속 패턴(132)의 수직적 두께(VT2) 보다 클 수 있다(VT1>VT2).
이후 후속 공정은 전술된 도 23 및 도 2 내지 도 5의 제조 방법과 동일하므로 생략하도록 한다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 110: 전하 저장 구조체
111: 블로킹 절연막 113: 전하 저장막
115: 터널 절연막 117: 캐핑막
120: 절연 패턴들 121: 수평 절연막
140: 분리 패턴 150: 층간 절연막
CSR: 불순물 영역 GE: 게이트 전극
ST: 적층 구조체 VC: 수직 채널부
BL: 비트 라인

Claims (10)

  1. 기판 상에 적층된 복수 개의 게이트 전극들 및 상기 게이트 전극들 사이에 개재된 절연 패턴들을 포함하는 적층 구조체들;
    상기 적층 구조체들 각각을 관통하여 상기 기판과 연결되는 수직 채널부; 및
    상기 적층 구조체들 사이에 배치되는 분리 패턴을 포함하되,
    상기 게이트 전극들 각각은:
    상기 절연 패턴들 사이에 배치되고, 상기 수직 채널부 쪽으로 함몰되는 리세스 영역을 포함하는 제 1 금속 패턴; 및
    상기 제 1 금속 패턴의 상기 리세스 영역 내에 배치되는 제 2 금속 패턴을 포함하고,
    상기 제 1 금속 패턴 및 상기 제 2 금속 패턴은 단일 텅스텐 물질을 포함하고,
    상기 제 1 금속 패턴의 평균 결정입자 크기는 상기 제 2 금속 패턴의 평균 결정입자 크기보다 큰 반도체 메모리 소자.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 제 2 금속 패턴은 상기 수직 채널부에 인접하는 부분에서 제 1 수직적 두께를 갖고, 상기 분리 패턴에 인접하는 부분에서 제 2 수직적 두께를 갖되,
    상기 제 1 수직적 두께와 상기 제 2 수직적 두께는 동일한 반도체 메모리 소자.
  4. 제 1 항에 있어서,
    상기 제 2 금속 패턴은 상기 수직 채널부에 인접하는 부분에서 제 1 수직적 두께를 갖고, 상기 분리 패턴에 인접하는 부분에서 제 2 수직적 두께를 갖되,
    상기 제 2 수직적 두께는 상기 제 1 수직적 두께보다 큰 반도체 메모리 소자.
  5. 제 4 항에 있어서,
    상기 제 2 금속 패턴의 상기 제 2 수직적 두께는 상기 게이트 전극들의 수직적 두께보다 작은 반도체 메모리 소자.
  6. 제 4 항에 있어서,
    상기 제 2 금속 패턴의 상기 제 2 수직적 두께는 상기 게이트 전극들의 수직적 두께와 동일한 반도체 메모리 소자.
  7. 제 1 항에 있어서,
    상기 제 2 금속 패턴은 상기 분리 패턴에서 상기 수직 채널부로 갈수록 감소하는 수직적 두께를 갖는 반도체 메모리 소자.
  8. 제 1 항에 있어서,
    상기 수직 채널부와 상기 제 1 금속 패턴 사이에 배치되고, 상기 제 1 금속 패턴의 상부면 및 하부면 상으로 연장되는 수평 절연막을 더 포함하되,
    상기 제 2 금속 패턴은 상기 분리 패턴과 상기 제 1 금속 패턴 사이에 배치되고, 상기 수평 절연막과 접촉하는 반도체 메모리 소자.
  9. 제 1 항에 있어서,
    상기 분리 패턴과 인접하는 상기 제 2 금속 패턴의 수직적 폭은 상기 분리 패턴에서 상기 수직 채널부로 갈수록 감소하고,
    상기 수직 채널부와 인접하는 상기 제 2 금속 패턴의 수직적 폭은 균일한 반도체 메모리 소자.
  10. 기판 상에 적층된 복수 개의 게이트 전극들 및 상기 게이트 전극들 사이에 개재된 절연 패턴들을 포함하는 적층 구조체들;
    상기 적층 구조체들 각각을 관통하여 상기 기판과 연결되는 수직 채널부; 및
    상기 적층 구조체들 사이에 배치되는 분리 패턴을 포함하되,
    상기 게이트 전극들 각각은:
    상기 절연 패턴들 사이에 배치되고, 상기 수직 채널부 쪽으로 함몰되는 리세스 영역을 포함하는 제 1 금속 패턴; 및
    상기 제 1 금속 패턴의 상기 리세스 영역 내에 배치되고, 상기 수직 채널부와 인접하는 부분에서 제 1 수직적 두께를 갖고 상기 분리 패턴과 인접하는 부분에서 제 2 수직적 두께를 갖는 제 2 금속 패턴을 포함하되,
    상기 제 2 수직적 두께는 상기 제 1 수직적 두께 보다 크고,
    상기 제 1 금속 패턴과 상기 제 2 금속 패턴은 단일 텅스텐 물질을 포함하고,
    상기 제 1 금속 패턴의 평균 결정입자 크기는 상기 제 2 금속 패턴의 평균 결정입자 크기보다 큰 반도체 메모리 소자.


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